JP2009246793A - Ｃｒ発振回路 - Google Patents

Abstract

【課題】抵抗及び容量の製造ばらつきや抵抗の温度変化により発振周波数が変動する問題を解決したＣＲ発振回路を提供する。
【解決手段】ＣＲ発振回路は、正側の電源と第１の出力端との間を複数のＰＭＯＳトランジスタと複数の抵抗とを介して複数の電流経路で結合する第１の抵抗微調整回路と、負側の電源と第２の出力端との間を複数のＮＭＯＳトランジスタと複数の抵抗とを介して複数の電流経路で結合する第２の抵抗微調整回路と、第１の出力端と第３の出力端との間を複数のＰＭＯＳトランジスタと複数の粗調整抵抗とを介して複数の電流経路で結合する共に、第２の出力端と第３の出力端との間を上記複数の粗調整抵抗と複数のＮＭＯＳトランジスタとを介して複数の電流経路で結合する抵抗粗調整回路を含み、抵抗値を可変に調整することにより発振周波数を調整することを特徴とする。
【選択図】図７

Description

本願の開示は一般に発振回路に関し、詳しくは発振周波数可変なＣＲ発振回路に関する。

マイクロコントローラ等の集積回路では、コンデンサ（Ｃ）と抵抗（Ｒ）とを用いたＣＲ発振回路（或いはリングオシレータ等）をチップに内蔵し、マイクロコントローラのクロック信号を内蔵発振回路から供給する場合がある。これは、水晶振動子或いはセラミック振動子を使用した発振回路では出力周波数が安定するまでの起動時間が長いので、発振周波数精度は低くても起動時間の短いＣＲ発振回路やリングオシレータ等を用いることが望ましい場合があるからである。

図１は、一般的なＣＲ発振回路の構成の一例を示す図である。このＣＲ発振回路は、特許文献１の図１に記載されている。図１において、ＩＶ１、ＩＶ２、ＩＶ３はインバータ回路を、Ｃ１、Ｃ２は容量を、Ｒ１は抵抗を、ＮＤ１からＮＤ４は発振回路内部のノードを示す。ＧＮＤはＧＮＤ電位（０Ｖ）を示す。

図２は、図１の回路の動作時の各部の波形を示す図である。（ａ）はＮＤ１の電位波形、（ｂ）はＮＤ２の電位波形、（ｃ）はＮＤ３の電位波形、（ｄ）はＮＤ４の電位波形を示す。図２に示すように、ＮＤ１、ＮＤ２、ＮＤ３の波形はＣＭＯＳ回路の一般的な出力波形である矩形波となる。またＮＤ４については、ＮＤ４とＮＤ２との間の容量カップリングにより、ＮＤ２の電位変化に追従してＮＤ４の電位がＮＤ２と同じ方向に変化し、その後緩やかにＮＤ３の電位により充放電される波形となる。なお電源電圧が３．３Ｖの場合を想定している。このようにして、図１の単純な回路構成により、ＣＲ発振回路を実現できる。

図３は、発振回路の構成の別の一例を示す図である。この発振回路は特許文献３に示されている。図３において、ＩＶ１、ＩＶ４はインバータ回路を、Ｃ１、Ｃ２は容量を、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、ＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを示す。またＶｄｄは正側の電源（例えば３Ｖ）であり、ＧＮＤはＧＮＤ電位（０Ｖ）である。更に、ＮＤｎ（ｎは整数）は発振回路内部のノードを、ＶＢＧＲはバンドギャップ回路から発生した一定電圧を、ＰＢはＰＭＯＳトランジスタのバイアス電位を、ＮＢはＮＭＯＳトランジスタのバイアス電位を示す。図３において、図１の回路に対応するノード及び素子は同一の符号で参照する。

図３の回路では、一定電圧ＶＢＧＲを電源とするＰＭ３及びＮＭ３からなるインバータにより容量Ｃ１の一端を駆動し、ノードＮＤ５の信号振幅を温度によらず一定に制御している。周波数を温度に依存しないように設計するために、ＰＭ２、ＮＭ１に流れる電流を温度に依存せず一定とするように回路を構成する。ＰＢ、ＮＢにはＰＭ２、ＮＭ１に流れる電流が一定となるようにバイアス電位を与える。

図３の回路では、ＰＢ、ＮＢの電位を発生するバイアス発生回路は、全てチップ上に集積化され、温度に依存しない電流を発生するために、以下に説明するような回路構成が採用されていた。一定電流を発生させるために、抵抗に電流を流して発生する電位と基準電圧とをフィードバック制御により一致させる。オンチップ抵抗の温度依存性を考慮して基準電圧に温度依存性を持たせる。温度が上昇して抵抗値が大きくなる場合には、基準電圧も温度とともに大きくなるような正の温度依存性を持たせ、抵抗の温度依存性を、基準電圧の温度依存性で相殺し、電流が温度に依存しないように設計する。このような回路により、発振周波数が温度及び電源電圧に対して一定となるような発振回路が提供されていた。

図４は、発振回路の構成の更に別の一例を示す図である。この発振回路は、特許文献４或いは特許文献５に示されている。図４のＩＶｎ（ｎは整数）はインバータ回路を、Ｃ１、Ｃ２は容量を、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、ＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを示す。Ｖｄｄは正側の電源（例えば３Ｖ）であり、ＮＤｎ（ｎは英数字）は発振回路内部のノードを示す。ＧＮＤはＧＮＤ電位（０Ｖ）であり、ＰＭｎＧ（ｎは整数）はＰＭＯＳトランジスタのゲート信号を、ＮＭｎＧ（ｎは整数）はＮＭＯＳトランジスタのゲート信号を示す。図４において、図１及び図３の回路に対応するノード及び素子は同一の符号で参照する。

図４の発振回路においては、図１の回路の抵抗の値を、トランスファゲートにより可変な抵抗値に置き換えている。抵抗値を調整することにより、発振周波数を制御することができる。
特開昭５３−０６０１４９号公報 特開昭６３−１８２９０９号公報 特開２００５−２１７７６２号公報 特許２７７０３１４号公報 特開２００２−３３６４４号公報

上記のＣＲ発振回路には、以下に説明するような問題がある。

図１の回路では、Ｃ１、Ｃ２とＲ１を用いることで、電源電圧に依存しない発振周波数を実現することには成功しているが（特許文献３参照）、抵抗Ｒ１が温度に依存する場合、発振周波数変動を抑制することが難しいという欠点がある。図１のＲ１を例えばチップ内部に集積した場合、抵抗Ｒ１の温度依存性を小さくすることは実際上困難である。また、抵抗や容量の値が製造ばらつきにより変動すると、発振周波数も変動してしまう。つまり、図１の回路には、抵抗や容量の値が製造ばらつきにより変動すると発振周波数も変動してしまう問題と、抵抗の値が温度変動により変化すると発振周波数が変動してしまう問題とがあった。

図３の回路では、抵抗の温度依存性を、あらかじめ設計した内蔵基準電圧の温度依存性で相殺し、一定電流でＣ１及びＣ２を充放電するバイアス電位ＰＢ及びＮＢを発生し、発振周波数の温度変動を改善することを目指している。しかしながら、Ｃ１及びＣ２を一定電流で充放電するためのバイアス電位ＮＢ及びＰＢの発生回路が必要となる。また、ノードＮＤ４の信号振幅を電源電圧や温度によらず一定とするために、ＶＢＧＲを供給する必要もあり、このＶＢＧＲ電位の発生回路も必要となる。

内蔵（オンチップ）ＣＲ発振回路を使用する１つの目的は、発振回路の停止と起動を頻繁に繰り返すような応用で、起動時間の短いＣＲ発振回路を用いることにより発振回路の起動時の待ち時間を短くし、待ち時間における消費電力を削減することにある。２つ目の目的は、チップ外部に接続するセラミック振動子を不要とし、ピン数、部品コストを削減することにある。

１つ目の目的を達成する観点からは、図３の回路のように複雑なバイアス回路を用いるＣＲ発振回路は、バイアス回路の安定のために要する時間の分だけ発振回路の起動時間が長くなると共に、バイアス回路自体の消費電力が大きいという問題がある。つまり消費電力の削減を目的としているにも関わらず、複雑なバイアス回路自体での消費電力の増加と起動時間の増加とにより、消費電力が増加してしまうという問題がある。

図４の回路では、図１の回路の抵抗Ｒ１を可変抵抗として発振周波数を変更可能としているので、特別なバイアス回路は必要なく、バイアス回路での電流の増加の問題は回避できる。しかしながら図４の回路には、以下に説明するような問題がある。

例えば、容量の値の製造ばらつきの許容値を中心値に対して例えば±２０%、抵抗の値の製造ばらつきの許容値を中心値に対して例えば±２０%とする。この場合、ある固定の抵抗と容量とで構成されるＣＲ時定数の値は、中心値に対して最小では０．６４倍になり、最大では１．４４倍になる。つまり、ある固定の抵抗と容量とで構成される発振回路の発振周波数は、設計中心に対して最小では０．６９倍になり、最大では１．５６倍にも変動する。

特許文献４では、時計用の水晶発振回路を利用して、ＣＲ発振回路の発振周波数を調整する方法が開示されている。原理的には、図４の回路のように抵抗値を可変とし、低消費電力の基準発振回路（例えば上記の水晶発振回路）をもとに、より高周波数のＣＲ発振回路の発振周波数を調整できる。しかしながら内蔵ＣＲ発振回路に使用する抵抗は、一般に、例えば±５%程度の温度依存性を持つことが多い。

この内蔵抵抗の温度変動を、例えば室温に対して低温側と高温側とで±５%程度と仮定する。この場合、温度変動、容量値の製造ばらつき、及び抵抗値の製造ばらつきを考慮した際のある固定の抵抗と容量とで構成されるＣＲ時定数の値は、中心値に対して最小では０．６０８倍になり、最大では１．５１２倍になる。つまり、ある固定の抵抗と容量で構成される発振回路の発振周波数は、設計中心に対して最小で０．６６１倍、最大で１．６４倍も変動する。

所望の目標周波数に対して、実際の周波数を例えば±１%程度に調整するためには、ＣＲ時定数の調整の刻みが十分小さくなければならない。ある固定の抵抗と容量で構成されるＣＲ時定数の値が、容量の値の製造ばらつき、抵抗の値の製造ばらつき、及び抵抗値の温度変化により、中心値に対して最小で０．６０８倍、最大で１．５１２倍に変動する場合を考える。このとき、例えば図４のように抵抗値のみを調整するならば、発振周波数を設計の中心値に調整するためには、図４のＲ２、Ｒ３、Ｒ４、Ｒ５で構成される抵抗の抵抗値を、設計中心に対して０．６６１倍から１．６４倍まで変更できなければならない。またその抵抗の調整の分解能も、１％程度の分解能がなければならない。

つまり、図４のＲ２、Ｒ３、Ｒ４、Ｒ５で構成される抵抗の抵抗値を、中心の値を１．００として０．６６から１．６４まで０．０１刻みで変化できるようにしなければならない。０．６６から１．６４まで０．０１刻みで変化できるようにするためには、合計の刻み数（ステップ数）が１００程度となる。即ち、７ビット程度の分解能で図４の回路の抵抗値を変化させなければ、所望の目標周波数から±１％程度の範囲内に収まるように周波数を調整することができない。

図４の回路で、Ｒ２からＲ５で構成される抵抗の値を、例えば、７ビット分解能で変更できるように回路を構成しようとすると、ＰＭＯＳ及びＮＭＯＳのペア（トランスファゲート）が１２７組も必要となり、回路規模が非常に大きくなる。また、１２７組のトランスファゲートの接合容量が、ＮＤ３の寄生容量となる。それぞれの抵抗の接続ノード（ＮＤＲ２Ｒ３、ＮＤＲ３Ｒ４などのノード）においても、それぞれスイッチとして働くトランスファゲートの接合容量が、寄生容量となる。このため、抵抗調整の分解能を大きくすると、ＣＲ時定数を構成する回路部分の寄生容量は、指数関数的に大きくなる。

このように、図４の回路では、所望の目標周波数から例えば±１％程度の範囲に設定できるように、抵抗調整の分解能を（例えば７ビット程度に）大きくしようとすると、回路規模が非常に大きくなるという問題がある。また抵抗調整の分解能を（例えば７ビット程度に）大きくしようとすると、ＣＲ時定数を構成する回路部分の寄生容量が指数関数的に大きくなり、高い周波数で発振させることが困難となるという問題がある。

以上を鑑みると、抵抗及び容量の製造ばらつきや抵抗の温度変化により発振周波数が変動する問題を解決したＣＲ発振回路が望まれる。

また発振周波数の変動を改善するためのバイアス回路等の追加により回路全体の消費電流が増加することのないＣＲ発振回路が望まれる。また抵抗調整の分解能を高くすることにより、回路規模が非常に大きくなるとともに、ＣＲ時定数を構成する回路部分の寄生容量が指数関数的に大きくなり高周波数での発振が困難となる問題を解決した回路が望まれる。

ＣＲ発振回路は、正側の電源と第１の出力端との間を複数の第１のＰＭＯＳトランジスタと複数の第１の抵抗とを介して複数の電流経路で結合する第１の抵抗微調整回路と、負側の電源と第２の出力端との間を複数の第１のＮＭＯＳトランジスタと複数の第２の抵抗とを介して複数の電流経路で結合する第２の抵抗微調整回路と、該第１の出力端と第３の出力端との間を複数の第２のＰＭＯＳトランジスタと複数の第３の抵抗とを介して複数の電流経路で結合する共に、該第２の出力端と該第３の出力端との間を該複数の第３の抵抗と複数の第２のＮＭＯＳトランジスタとを介して複数の電流経路で結合する抵抗粗調整回路を含み、該正側の電源と該第３の出力端との間に介在する抵抗値及び該負側の電源と該第３の出力端との間に介在する抵抗値を可変に調整することにより発振周波数を調整することを特徴とする。

本発明の少なくとも１つの実施例によれば、抵抗及び容量の製造ばらつきや抵抗の温度変化により発振周波数が変動する問題を解決することができる。また抵抗値の調整機構を階層化することにより、抵抗値の調整の分解能を大きくしても、回路規模の増加を抑えることができる。これにより、現実的な回路規模で、調整の分解能が高いＣＲ発振回路を実現できる。また周波数調整のための素子の総数が削減できるので、回路の寄生容量を減らすことができ、より高い周波数で発振させることができる。またこの構成では複雑なバイアス回路を使用しないので、起動時間の増加の問題を回避できるとともに、バイアス回路での消費電流増加の問題を回避することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図７は、ＣＲ発振回路の実施例の可変抵抗回路部分を示す図である。図７のＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、Ｖｄｄは正側の電源（例えば３Ｖ）を、ＧＮＤは負側の電源（例えば接地電位０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを示す。またＮＡｎ（ｎは整数）はＮＡＮＤ回路を、ＮＯｎ（ｎは整数）はＮＯＲ回路を、ＲＦｎ（ｎは整数）は微調整回路の抵抗を、ＲＣｎ（ｎは整数）は粗調整回路の抵抗を、ＩＶ３はインバータを、ＩＶ３ＯはインバータＩＶ３の出力を示す。更に、ＳＥＬＬｎ（ｎは整数）及びＳＥＬＬｎＸ（ｎは整数）は微調整回路の選択信号を、ＳＥＬＵｎ（ｎは整数）及びＳＥＬＵｎＸ（ｎは整数）は粗調整回路の選択信号を、ＣＴＵＮＥ１は粗調整回路を示す。またＦＴＵＮＥＰ１はＰＭＯＳ側の微調整回路を、ＦＴＵＮＥＮ１はＮＭＯＳ側の微調整回路を、ＰＳはＰＭＯＳ側微調整回路と粗調整回路との間の結合ノードを、ＮＳはＮＭＯＳ側微調整回路と粗調整回路との間の結合ノードを示す。

ＰＭＯＳ側の微調整回路である第１の抵抗微調整回路ＦＴＵＮＥＰ１は、正側の電源Ｖｄｄと第１の出力端ＰＳとの間を、複数の第１のＰＭＯＳトランジスタＰＭ１２〜ＰＭ１５と複数の第１の抵抗ＲＦ１〜ＲＦ３とを介して、複数の電流経路で結合する。ＮＭＯＳ側の微調整回路である第２の抵抗微調整回路ＦＴＵＮＥＮ１は、負側の電源ＧＮＤと第２の出力端ＮＳとの間を複数の第１のＮＭＯＳトランジスタＮＭ１２〜ＮＭ１５と複数の第２の抵抗ＲＦ４〜ＲＦ６とを介して複数の電流経路で結合する。抵抗粗調整回路ＣＴＵＮＥ１は、第１の出力端ＰＳと第３の出力端ＮＤ４との間を複数の第２のＰＭＯＳトランジスタＰＭ８〜ＰＭ１１と複数の第３の抵抗ＲＣ１〜ＲＣ４とを介して複数の電流経路で結合する。抵抗粗調整回路ＣＴＵＮＥ１は更に、第２の出力端ＮＳと第３の出力端ＮＤ４との間を上記複数の第３の抵抗ＲＣ１〜ＲＣ４と複数の第２のＮＭＯＳトランジスタＮＭ８〜ＮＭ１１とを介して複数の電流経路で結合する。なお第３の抵抗ＲＣ１〜ＲＣ４の抵抗値（１０Ｒ）は、第１の抵抗ＲＦ１〜ＲＦ３の抵抗値（Ｒ）及び第２の抵抗ＲＦ４〜ＲＦ６の抵抗値（Ｒ）よりも大きい。この構成により、正側の電源Ｖｄｄと第３の出力端ＮＤ４との間に介在する抵抗値及び負側の電源ＧＮＤと第３の出力端ＮＤ４との間に介在する抵抗値を可変に調整することができる。

より具体的には、第１の抵抗微調整回路ＦＴＵＮＥＰ１においては、複数の第１の抵抗ＲＦ１〜ＲＦ３が直列に接続される。また各第１の抵抗の一端のノード（ＮＤＲＦ１、ＮＤＲＦ１ＲＦ２、ＮＤＲＦ２ＲＦ３、ＰＳ）に各第１のＰＭＯＳトランジスタＰＭ１２〜ＰＭ１５のドレインが接続される。更に、複数の第１のＰＭＯＳトランジスタＰＭ１２〜ＰＭ１５のソースが正側の電源Ｖｄｄに接続される。複数の第１のＰＭＯＳトランジスタＰＭ１２〜ＰＭ１５のうちの１つを、外部のデコーダ等から指定する選択信号ＳＥＬＬ１Ｘ〜ＳＥＬＬ４Ｘにより導通状態とすることにより、正側の電源Ｖｄｄと第１の出力端ＰＳとの間の抵抗値を決定する。

第２の抵抗微調整回路ＦＴＵＮＥＮ１においては、複数の第２の抵抗ＲＦ４〜ＲＦ６が直列に接続される。また各第２の抵抗ＲＦ４〜ＲＦ６の一端のノード（ＮＤＲＦ４、ＮＤＲＦ４ＲＦ５、ＮＤＲＦ５ＲＦ６、ＮＳ）に各第１のＮＭＯＳトランジスタＮＭ１２〜ＮＭ１５のドレインが接続される。更に、複数の第１のＮＭＯＳトランジスタＮＭ１２〜ＮＭ１５のソースが負側の電源ＧＮＤに接続される。複数の第１のＮＭＯＳトランジスタＮＭ１２〜ＮＭ１５のうちの１つを、外部のデコーダ等から指定する選択信号ＳＥＬＬ１〜ＳＥＬＬ４により導通状態とすることにより、負側の電源ＧＮＤと第２の出力端ＮＳとの間の抵抗値を決定する。

抵抗粗調整回路ＣＴＵＮＥ１においては、複数の第３の抵抗ＲＣ１〜ＲＣ４が直列に接続される。また各第３の抵抗ＲＣ１〜ＲＣ４の一端のノード（ＮＤＲＣ１、ＮＤＲＣ１ＲＣ２、ＮＤＲＣ２ＲＣ３、ＮＤＲＣ３ＲＣ４）に各第２のＰＭＯＳトランジスタＰＭ８〜ＰＭ１１のドレイン及び各第２のＮＭＯＳトランジスタＮＭ８〜ＮＭ１１のドレインが接続される。更に、複数の第２のＰＭＯＳトランジスタＰＭ８〜ＰＭ１１のソースが第１の出力端ＰＳに接続され、複数の第２のＮＭＯＳトランジスタＮＭ８〜ＮＭ１１のソースが第２の出力端ＮＳに接続される。複数の第２のＰＭＯＳトランジスタＰＭ８〜ＰＭ１１のうちの１つを導通状態とすることにより、第１の出力端ＰＳと第３の出力端ＮＤ４との間の抵抗値を決定する。この際の導通トランジスタの選択は、インバータＩＶ３の出力がＨＩＧＨの時に、外部のデコーダ等から指定する選択信号ＳＥＬＵ１〜ＳＥＬＵ４の１つをＨＩＧＨにすることで行なわれる。また複数の第２のＮＭＯＳトランジスタＮＭ８〜ＮＭ１１のうちの１つを導通状態とすることにより、第２の出力端ＮＳと第３の出力端ＮＤ４との間の抵抗値を決定する。この際の導通トランジスタの選択は、インバータＩＶ３の出力がＬＯＷの時に、外部のデコーダ等から指定する選択信号ＳＥＬＵ１Ｘ〜ＳＥＬＵ４Ｘの１つをＬＯＷにすることで行なわれる。

なお図７の回路は、図１のＣＲ発振回路において、インバータＩＶ３と抵抗Ｒ１とを置き換えるものであ。インバータＩＶ３と抵抗Ｒ１とを図７の回路で置き換えることにより、発振周波数を決める抵抗値及び容量値の一方である抵抗値を可変とすることにより、発振周波数を可変に調整することができる。

そのような発振周波数調整可能なＣＲ発振回路は、具体的には、図１に示されるように、第１のノードＮＤ１を出力端とする第１のインバータＩＶ１と、第１のノードＮＤ１を入力端とし第２のノードＮＤ２を出力端とする第２のインバータＩＶ２とを含む。またＣＲ発振回路は更に、第２のノードＮＤ２を入力端とし第３のノードＮＤ３を出力端とする第３のインバータＩＶ３と、第１のインバータＩＶ１の入力端である第４のノードＮＤ４と第２のノードＮＤ２との間を接続する容量素子Ｃ１とを含む。ここで図７に示される上記の第１の抵抗微調整回路ＦＴＵＮＥＰ１、第２の抵抗微調整回路ＦＴＵＮＥＮ１、及び抵抗粗調整回路ＣＴＵＮＥ１を含む抵抗調整回路が、第３のノードＮＤ３と第４のノードＮＤ４との間に設けられる。複数の第２のＰＭＯＳトランジスタＰＭ８〜ＰＭ１１のゲート及び複数の第２のＮＭＯＳトランジスタＮＭ８〜ＮＭ１１のゲート側にて第３のノードＮＤ３から入力を受け取り、図７に示す第３の出力端ＮＤ４が図１に示す第４のノードＮＤ４に接続される。

また上記抵抗調整回路においては、複数のＮＡＮＤ回路ＮＡ１〜ＮＡ４が、複数の第２のＰＭＯＳトランジスタＰＭ８〜ＰＭ１１のゲートをそれぞれ駆動する。また複数のＮＯＲ回路ＮＯ１〜ＮＯ４が、複数の第２のＮＭＯＳトランジスタＮＭ８〜ＮＭ１１のゲートをそれぞれ駆動する。複数のＮＡＮＤ回路ＮＡ１〜ＮＡ４及び複数のＮＯＲ回路ＮＯ１〜ＮＯ４の２入力の一方の入力には、共通の信号として第３のノードＮＤ３の信号ＩＶ３Ｏが入力される。ＮＡＮＤ回路ＮＡ１〜ＮＡ４の他方の入力には、外部から指定する選択信号ＳＥＬＵ１〜ＳＥＬＵ４が供給される。またＮＯＲ回路ＮＯ１〜ＮＯ４の他方の入力には、外部から指定する選択信号ＳＥＬＵ１Ｘ〜ＳＥＬＵ４Ｘが供給される。

以下に、図７の回路の特長を説明する。図４の従来回路では、抵抗調整の分解能を高くしようとすると回路規模が大きくなることを、従来回路の問題点として説明した。そのほかにも、図４の従来回路には、以下に説明するような問題がある。

図４の回路では、スイッチＭＯＳ、ＰＭ４からＰＭ６、ＮＭ４からＮＭ６がすべてＯＦＦのとき、抵抗の抵抗値はＲ２＋Ｒ３＋Ｒ４＋Ｒ５となる（Ｒ２、Ｒ３、Ｒ４、Ｒ５のそれぞれの抵抗値もＲ２、Ｒ３、Ｒ４、Ｒ５であらわすものとする）。一方、ＰＭ４とＮＭ４がＯＮで、残りのスイッチＭＯＳがＯＦＦしているときの抵抗は、ＲＭＯＳ＋Ｒ３＋Ｒ４＋Ｒ５となる（ＰＭ４とＮＭ４のＯＮ抵抗をＲＭＯＳで表すものとする）。ＰＭ５とＮＭ５がＯＮで、残りのスイッチＭＯＳがＯＦＦしているときの抵抗は、ＲＭＯＳ＋Ｒ４＋Ｒ５となる。ＰＭ６とＮＭ６がＯＮで、残りのスイッチＭＯＳがＯＦＦしているときの抵抗は、ＲＭＯＳ＋Ｒ５となる。

つまり、抵抗値が最大のときと、それ以外のときで、切り替えている抵抗以外に、スイッチＭＯＳのＯＮ抵抗分の差が生じてしまう。このため、抵抗値の変化量を一定にしようとすると、Ｒ２とＲ３の抵抗値を同一にできず、スイッチＭＯＳのＯＮ抵抗を考慮して設計しなければならず、設計が複雑になる問題がある。

図５は、図４の回路の変形例を示す図である。図５の回路は、図４の可変抵抗部分だけを抜き出して、改良を加えたものとなっている。図５の回路と図４の回路との違いは、ＮＭ７、ＰＭ７だけなので、この部分の働きを説明する。図５において、図４の回路と同一の働きをする素子及び対応するノードは同一の符号で示し、重複する説明は省略する。Ｒ２〜Ｒ５に添えられた符号Ｒは、抵抗値が例えばＲであることを示す。

ゲートにＶｄｄを加えたＮＭ７とゲートにＧＮＤ電位を加えたＰＭ７とを、Ｒ２と直列に接続することにより、選択できる抵抗の値は、ＲＭＯＳ＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５、ＲＭＯＳ＋Ｒ３＋Ｒ４＋Ｒ５、ＲＭＯＳ＋Ｒ４＋Ｒ５、ＲＭＯＳ＋Ｒ５となる。図４の回路を図５のように改良することにより、ＭＯＳのＯＮ抵抗により、切り替える抵抗の刻みが影響を受ける問題は避けることができるようになる。ところが、可変抵抗回路の抵抗は、Ｒ２からＲ５の抵抗とスイッチＭＯＳの抵抗との和となってしまう。つまり、図４の従来回路及び図５の回路には、分解能を大きくしたときに回路規模が大きくなる問題に加えて、スイッチＭＯＳのＯＮ抵抗が加算されてしまう問題もある。この図４及び図５の問題を解決する回路の１つとして、図６のような回路構成を採用することが可能である。

図６は、図１のＩＶ３とＲ１を置き換える可変抵抗回路の一例を示す図である。図６のＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、Ｖｄｄは正側の電源（例えば３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを示す。またＮＡｎ（ｎは整数）はＮＡＮＤ回路を、ＮＯｎ（ｎは整数）はＮＯＲ回路を、Ｒｎ（ｎは整数）は抵抗を、ＩＶ３はインバータを、ＩＶ３ＯはインバータＩＶ３の出力を示す。ＳＥＬｎ（ｎは整数）及びＳＥＬｎＸ（ｎは整数）は選択信号を示している。Ｒ２〜Ｒ５に添えられた符号Ｒは、抵抗値が例えばＲであることを示す。図６において、図１、図３、図４、図５等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。

ＳＥＬ１からＳＥＬ４のうち１つだけがＨになり、ＳＥＬ１ＸからＳＥＬ４Ｘのうち、それと相補な信号だけがＬになるように制御する。例えばＳＥＬ１がＨ、ＳＥＬ２からＳＥＬ４がＬ、ＳＥＬ１ＸがＬ、ＳＥＬ２ＸからＳＥＬ４ＸがＨのときは、ＮＤ２がＨならＰＭ８だけがＯＮする。可変抵抗はＲ２＋Ｒ３＋Ｒ４＋Ｒ５となる。このときＰＭ９からＰＭ１１、ＮＭ８からＮＭ１１はＯＦＦとなる。

抵抗値を変更するには、ＳＥＬ１からＳＥＬ４のうちＨとする信号を変更すればよい。ＳＥＬ１からＳＥＬ４、ＳＥＬ１ＸからＳＥＬ４Ｘは、デコーダ回路で発生することができる。例えば、ＳＥＬ３をＨ、ＳＥＬ３ＸをＬ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ４をＬ、ＳＥＬ１Ｘ、ＳＥＬ２Ｘ、ＳＥＬ４ＸをＨとしたときには、ＰＭ１０、ＮＭ１０が駆動トランジスタとして選択される。ＮＤ２がＨのときにはＰＭ１０だけがＯＮし、ＮＤ２がＬのときにはＮＭ１０だけがＯＮとなる。このとき図６の可変抵抗回路の抵抗はＲ４＋Ｒ５となる。

図６のような回路構成を採用することで、前述の図５の回路の問題、即ちスイッチＭＯＳのＯＮ抵抗が可変抵抗回路の抵抗として加算される問題を回避することができる。抵抗の一端のノードを駆動する図６のＰＭ８、ＮＭ８、ＰＭ９、ＮＭ９、ＰＭ１０、ＮＭ１０、ＰＭ１１、ＮＭ１１が、図５のＩＶ３と同じくソースを電源に接続されたＭＯＳとなるので、図６の構成は、図５の構成にくらべて、直列抵抗が小さい利点がある。

図６の回路では、図５の回路に比べて、スイッチＭＯＳのＯＮ抵抗が可変抵抗回路の抵抗として加算されない利点はあるが、図４及び図５の回路と同様に、抵抗の調整の分解能を大きくすると指数関数的に回路規模が増加するという問題が解決されていない。前述の図７に示す抵抗調整回路では、階層化された抵抗調整機能を実現し、回路規模の削減を実現している。

図７に示す粗調整回路ＣＴＵＮＥ１では、ＲＣ１からＲＣ４に添えられた符号１０Ｒは、例えば、これらの抵抗の抵抗値が１０Ｒであることを示している。ＣＴＵＮＥ１の回路構成が図６の回路とほぼ同様の構成となっていることから、図６の回路と同様、図４及び図５の回路と比較して、スイッチＭＯＳのＯＮ抵抗が直列接続されない利点があることがいえる。

ＳＥＬＵ１からＳＥＬＵ４のうち１つだけが、Ｈになり、ＳＥＬＵ１ＸからＳＥＬＵ４Ｘのうち、それと相補な信号だけがＬになるように制御する。例えばＳＥＬＵ１がＨ、ＳＥＬＵ２からＳＥＬＵ４がＬ、ＳＥＬＵ１ＸがＬ、ＳＥＬＵ２ＸからＳＥＬＵ４ＸがＨのときは、ＮＤ２がＬならＰＭ８だけがＯＮする。可変抵抗はＲＣ１＋ＲＣ２＋ＲＣ３＋ＲＣ４となる。このときＰＭ９からＰＭ１１、ＮＭ８からＮＭ１１はＯＦＦとなる。

抵抗値を変更するには、ＳＥＬＵ１からＳＥＬＵ４のうちＨとする信号を変更すればよい。ＳＥＬＵ１からＳＥＬＵ４、ＳＥＬＵ１ＸからＳＥＬＵ４Ｘは、デコーダ回路で発生することができる。例えば、ＳＥＬＵ２をＨ、ＳＥＬＵ２ＸをＬ、ＳＥＬＵ１、ＳＥＬＵ３、ＳＥＬＵ４をＬ、ＳＥＬＵ１Ｘ、ＳＥＬＵ３Ｘ、ＳＥＬＵ４ＸをＨとしたときには、ＰＭ９、ＮＭ９が駆動トランジスタとして選択される。ＮＤ２がＬのときにはＰＭ９だけがＯＮし、ＮＤ２がＨのときにはＮＭ９だけがＯＮとなる。このとき可変抵抗回路の抵抗はＲＣ２＋ＲＣ３＋ＲＣ４となる。ＳＥＬＵ１からＳＥＬＵ４とＳＥＬＵ１ＸからＳＥＬＵ４Ｘを用いて抵抗値を変更することで、例えば、図７の例では、抵抗値を、１０Ｒ、２０Ｒ、３０Ｒ、４０Ｒの中から選択することができるようになる。

図６の回路と、図７の回路が異なる点は、図７では、抵抗の粗調整回路ＣＴＵＮＥ１に加えて、微調整回路が用意されている点にある。抵抗の微調整回路ＦＴＵＮＥＰ１の動作を説明する。ＳＥＬＬ１ＸからＳＥＬＬ４Ｘは、微調整用抵抗の選択信号として働く。例えば、ＳＥＬＬ１ＸがＬ、ＳＥＬＬ２ＸからＳＥＬＬ４ＸがＨの場合は、ＰＭ１２がＯＮ、ＰＭ１３、ＰＭ１４、ＰＭ１５がＯＦＦとなり、ＦＴＵＮＥＰ１の抵抗は、ＲＦ１＋ＲＦ２＋ＲＦ３となる。ＳＥＬＬ２ＸがＬ、ＳＥＬＬ１Ｘ、ＳＥＬＬ３Ｘ、ＳＥＬＬ４ＸがＨの場合は、ＰＭ１３がＯＮ、ＰＭ１２、ＰＭ１４、ＰＭ１５がＯＦＦとなる。ＦＴＵＮＥＰ１の抵抗はＲＦ２＋ＲＦ３となる。ＰＭ１２からＰＭ１５により選択された抵抗はＰＳに接続され、ＣＴＵＮＥ１のＰＭＯＳのソースに供給される。ＳＥＬＬ１ＸからＳＥＬＬ４Ｘのどれか１つをＬとすることで、ＰＳに接続される抵抗は、図７の例では、０、Ｒ、２Ｒ、３Ｒのどれか１つを選択できる。

ＮＤ２がＬのとき、ＮＤ４はＨとなる。このＮＤ４がＬからＨに変化する時定数を、容量と図７の回路の抵抗とで調整する。例えば、ＳＥＬＬ１ＸがＬ、ＳＥＬＬ２ＸからＳＥＬＬ４ＸがＨの場合は、ＰＭ１２がＯＮ、ＰＭ１３、ＰＭ１４、ＰＭ１５がＯＦＦとなり、ＦＴＵＮＥＰ１の抵抗は、ＲＦ１＋ＲＦ２＋ＲＦ３となる。ＦＴＵＮＥＰ１の抵抗は、３Ｒとなる。例えばＳＥＬＵ１がＨ、ＳＥＬＵ２からＳＥＬＵ４がＬ、ＳＥＬＵ１ＸがＬ、ＳＥＬＵ２ＸからＳＥＬＵ４ＸがＨのときは、ＮＤ２がＬならＰＭ８だけがＯＮする。可変抵抗はＲＣ１＋ＲＣ２＋ＲＣ３＋ＲＣ４となる。ＣＴＵＮＥ１の抵抗値は４０Ｒとなる。ＰＭ８のソースには、ＰＳを介してＦＴＵＮＥＰ１の抵抗値である３Ｒが接続されるので、合計抵抗値は４３Ｒとなる。

このように、祖調整回路ＣＴＵＮＥ１の抵抗と、微調整回路ＦＴＵＮＥＰ１の抵抗をそれぞれ変更することで、合計抵抗を、図７の場合は１６通りに変化させることができる。上の説明では、ＮＤ２がＬのときの動作を説明したが、ＮＤ２がＨのときはＮＭＯＳ側の微調整回路ＦＴＵＮＥＮ１により、ＮＳに接続される抵抗の値を微調整することで、ＮＤ４の時定数を調整することができる。この際、ＳＥＬＬ１からＳＥＬＬ４とＳＥＬＬ１ＸからＳＥＬＬ４Ｘとを互いに相補な信号としておくことで、ＰＳに接続される微調整回路の抵抗とＮＳに接続される微調整回路の抵抗とを同じ値とすることができる。

図７の回路のように、抵抗の調整を階層化することで、回路規模を削減することができる。図７では、図を簡単にするために、微調整に２ビット、粗調整に２ビット、合計４ビット調整の場合を示した。図４の回路で、４ビット、１６通りの抵抗値調整を実現しようとすると、ＭＯＳスイッチは１６組必要となる。一方、図７の回路では、微調整回路に４組のＭＯＳスイッチ、粗調整回路に４組のＭＯＳスイッチ、合計８組のＭＯＳスイッチで、１６通りの抵抗値の変更が可能となっている。図７では、図を簡単にするために、２ビット＋２ビットの場合を示したが、実際に必要な８ビット程度の調整分解能を実現する場合には、例えば、微調整回路を４ビット、粗調整回路を４ビットとする。この場合、微調整回路のＭＯＳスイッチの数は１６組、粗調整回路のＭＯＳスイッチの数は１６組となる。合計のスイッチの数は３２組となる。これに対して、図４の回路で８ビットの調整分解能を実現すると、必要なＭＯＳスイッチの数は２５６組となる。

図７の回路のように、微調整回路を電源側つまりＰＳとＶｄｄとの間及びＮＳとＧＮＤとの間に設けることで、ＰＳ及びＮＳの電位をそれぞれ電源電位Ｖｄｄ及びＧＮＤに近い電位とすることができる。これにより、粗調整回路のＭＯＳトランジスタのゲートとソースとの間の電圧を最も大きな電位として使用することができ、ＭＯＳトランジスタのＯＮ抵抗をできるだけ小さく保って、微調整及び粗調整による階層化を実現できるという利点が得られる。

図８は、容量を可変とした場合のＣＲ発振回路の回路例を示す図である。図８の回路は、図７の回路の特長を他の回路と比較して説明するために示される。図８のＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを、Ｒ１は抵抗を、ＩＶｎ（ｎは整数）はインバータを示す。またＣｎ（ｎは整数）は容量を、ＰＭ１６Ｇ、ＮＭ１６Ｇ、ＰＭ１７Ｇ、ＮＭ１７Ｇは、それぞれ、ＰＭ１６、ＮＭ１６、ＰＭ１７、ＮＭ１７のゲート信号を示す。図８において、図１、図３、図４、図５、図６等の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示している。

図４の従来回路では、抵抗値を調整することにより発振周波数を調整していた。一方図８の回路では、抵抗Ｒ１は一定としながら容量値を調整することにより、発振周波数を調整している。

つまり、容量の値の製造ばらつき、抵抗の値の製造ばらつき、抵抗値の温度変化により、発振周波数が、目標周波数に対してずれた場合に、容量値を変更して、発振周波数を調整する回路構成となっている。図８で、Ｃ１からＣ６に添えられた１pＦ、０．１pＦの数値は、Ｃ１からＣ６の値の例を示している。ＰＭ１６Ｇ、ＰＭ１７ＧがＨ、ＮＭ１６Ｇ、ＮＭ１７ＧがＬの場合には、ＰＭ１６、ＰＭ１７、ＮＭ１６、ＮＭ１７はＯＦＦとなる。このときＮＤ４の容量はＣ１とＣ２だけとなる。ＰＭ１６ＧをＬ、ＰＭ１７ＧをＨ、ＮＭ１６ＧをＨ、ＮＭ１７ＧをＬとすると、ＮＭ１６、ＰＭ１６はＯＮ、ＮＭ１７、ＰＭ１７はＯＦＦとなるので、ＮＤ４には、ＰＭ１６、ＮＭ１６を通して、Ｃ３、Ｃ４も接続される。ＰＭ１７、ＮＭ１７はＯＦＦなので、Ｃ５、Ｃ６はＮＤ４に接続されない。つまり、ＰＭ１６ＧをＬ、ＰＭ１７ＧをＨ、ＮＭ１６ＧをＨ、ＮＭ１７ＧをＬとすると、ＮＤ４の容量はＣ１、Ｃ２、Ｃ３、Ｃ４となる。

ＰＭ１６ＧをＬ、ＰＭ１７ＧをＬ、ＮＭ１６ＧをＨ、ＮＭ１７ＧをＨとすると、ＮＭ１６、ＰＭ１６、ＮＭ１７、ＰＭ１７はＯＮとなるので、ＮＤ４には、ＰＭ１６、ＮＭ１６
、ＰＭ１７、ＮＭ１７を通して、Ｃ３、Ｃ４、Ｃ５、Ｃ６も接続される。つまり、ＰＭ１６ＧをＬ、ＰＭ１７ＧをＬ、ＮＭ１６ＧをＨ、ＮＭ１７ＧをＨとすると、ＮＤ４の容量はＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６となる。

このように、図８の回路のような構成を採用することにより、容量値を変化させて発振周波数を調整することが可能である。しかしながら、図８のような回路構成には、以下のような問題がある。

例えば、容量値及び抵抗値両方の製造ばらつきにより、容量値及び抵抗値がともに設計値より小さくなった場合、図８の回路では、ＰＭ１６、ＮＭ１６、ＰＭ１７、ＮＭ１７をＯＮとして、ノードＮＤ４の容量値を増加して、発振周波数を目標周波数に調整する。図８では、図を簡単にするために、ＭＯＳスイッチは、ＰＭ１６、ＮＭ１６、ＰＭ１７、ＮＭ１７の２組しか図示されていないが、実際の回路では、周波数調整に必要な数が用意されているものとする。

ＰＭ１６、ＮＭ１６、ＰＭ１７、ＮＭ１７をＯＮとすると、Ｃ１、Ｃ２に加えて、Ｃ３、Ｃ４、Ｃ５、Ｃ６がノードＮＤ４に接続される。このとき、ＰＭ１６、ＮＭ１６、ＰＭ１７、ＮＭ１７のドレイン、ソースの接合容量もＮＤ４に接続される。さらに、ＰＭ１６Ｇ、ＰＭ１７ＧがＬ、ＮＭ１６Ｇ、ＮＭ１７ＧがＨとなっているので、ＰＭ１６、ＰＭ１７、ＮＭ１６、ＮＭ１７のゲート容量もノードＮＤ４に接続される。つまり、図８のように容量値を可変として発振周波数を調整する回路では、調整のために接続しようとしている容量に加えて、ＭＯＳスイッチのゲート容量、ドレイン、ソースの接合容量が、ＮＤ４に接続され、寄生容量が増大する問題がある。

これに対して、図７の回路では、容量の値の製造ばらつき、抵抗の値の製造ばらつきにより、容量の値、抵抗の値がともに、設計値より小さくなった場合でも、寄生容量となるのは、ＭＯＳスイッチの接合容量だけになる利点がある。つまり図７の回路のように、容量ではなく抵抗を切り替えて発振周波数を調整することにより、周波数調整のための素子の寄生容量の効果を最小化できるという効果が得られる。

図７で、周波数調整時の寄生容量を説明する前に、より単純な図６の回路で、寄生容量を削減できる原理を説明しておく。図６の可変抵抗回路では、容量の値の製造ばらつき、抵抗の値の製造ばらつきにより、容量の値、抵抗の値がともに、設計値より小さくなった場合、抵抗の値を大きくすることで、発振周波数を目標周波数に近づける。このために、例えば、ＳＥＬ１をＨ、ＳＥＬ１ＸをＬとし、ＳＥＬ２からＳＥＬ４をＬ、ＳＥＬ２ＸからＳＥＬ４ＸをＨとする。ＰＭ８或いは、ＮＭ８がＯＮ、ＰＭ９からＰＭ１１、ＮＭ９からＮＭ１１がＯＦＦとなることにより、抵抗値は最大となる。この場合でも、Ｒ２、Ｒ３、Ｒ４、Ｒ５に接続される寄生容量は、ＰＭ８からＰＭ１１、ＮＭ８からＮＭ１１のドレインの接合容量だけで、ソース側の接合容量は抵抗に接続されない。この点が図６の回路と図８の回路とで異なる。

さらに、抵抗値を最大に設定したときでも、ＰＭ９からＰＭ１１、ＮＭ９からＮＭ１１はＯＦＦしているので、チャネルは形成されておらず、これらＭＯＳトランジスタのゲート容量は抵抗に接続されない。この点も図６と図８の回路とは異なる。つまり図６のように、抵抗値を調整する回路構成を採用することで、ソース側の接合容量、選択されていないスイッチＭＯＳのゲート容量が寄生容量とならない利点を実現できる。図７の回路の粗調整回路ＣＴＵＮＥ１も、図６の回路とほぼ同様の構成及び原理に基づいて抵抗値を調整するので、選択されていないスイッチＭＯＳのゲート容量が寄生容量とならない利点がある。

図９は、図４の従来回路を図７の回路のように階層化した場合の回路を示す図である。図９と図７の発明の回路を比較することで、以下に説明するように図７の利点がより明らかになる。

図９のＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、Ｖｄｄは正側の電源（例えば３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを示す。またＲＦｎ（ｎは整数）は微調整回路の抵抗を、ＲＣｎ（ｎは整数）は粗調整回路の抵抗を、ＩＶｎ（ｎは整数）はインバータを、ＮＭｎＧ（ｎは整数）はＮＭＯＳトランジスタのゲート信号を、ＰＭｎＧ（ｎは整数）はＰＭＯＳトランジスタのゲート信号を示す。図９において、図１、図３、図４、図５、図６等の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示している。各抵抗に添えられた符号Ｒや１０Ｒは、それぞれの抵抗の値の例を示す。

図９のＮＭ２０、ＮＭ２１、ＮＭ２２、ＮＭ２３、ＰＭ２０、ＰＭ２１、ＰＭ２２、ＰＭ２３で構成されるＭＯＳスイッチは、ＲＦ１１、ＲＦ１２、ＲＦ１３を切り替えて、抵抗値を微調整するための回路として働く。また、ＮＭ２４、ＮＭ２５、ＮＭ２６、ＮＭ２７、ＰＭ２４、ＰＭ２５、ＰＭ２６、ＰＭ２７で構成されるＭＯＳスイッチは、ＲＣ１１、ＲＣ１２、ＲＣ１３、ＲＣ１４を切り替えて、抵抗値を粗調整するための粗調整回路として働く。抵抗値の切り替えの方法や切り替えられた合計の抵抗値は、図４、図５、図７の説明からも明らかなので、詳細な動作の説明は省略する。

例えば、図４の従来回路を変形し、図９のように階層化する回路構成も可能である。図９の回路を採用することでも抵抗値を調整して発振周波数を調整することは可能だが、図７の回路と比較して、直列接続されるＭＯＳトランジスタの数が、図７の発明の回路に対して、１つ多いことが分かる。このため、ＭＯＳスイッチのＯＮ抵抗の影響が大きい問題がある。

図９の粗調整回路及び微調整回路の結合部分と図７の粗調整回路及び微調整回路の結合部分とを比較すると、図９の粗調整回路及び微調整回路の結合部分ＮＤＲＦ１３は、図７の回路では、ノードＰＳ及びＮＳに相当する。即ち、図７の回路では、ＰＭＯＳ側の微調整回路とＮＭＯＳ側の微調整回路とをそれぞれ独立に用意しているので、この部分の寄生容量が、図９の回路に対して１／２に削減されている。

図７の回路では、ノードＰＳの寄生容量となるＭＯＳトランジスタの接合は、ＰＭ１５のドレイン、ＰＭ８のソース、ＰＭ９のソース、ＰＭ１０のソース、ＰＭ１１のソース接合となる。合計で５つの接合容量が寄生容量となる。これに対して、図９の回路では、ノードＮＤＲＦ１３の寄生容量となるＭＯＳトランジスタの接合は、ＮＭ２３、ＰＭ２３、ＮＭ２４、ＰＭ２４、ＮＭ２５、ＰＭ２５、ＮＭ２６、ＰＭ２６、ＮＭ２７、ＰＭ２７の接合となる。合計で１０個の接合容量が寄生容量となる。ノードＮＳについても同様に、合計で５つの接合容量がＮＳの寄生容量となる。

以上説明したように、図７の回路では、ＰＭＯＳ側とＮＭＯＳ側とにそれぞれ微調整回路を設けることで、微調整回路及び粗調整回路の結合ノードの寄生容量を削減できる特長を実現している。これにより、図４の従来回路に対して、寄生容量を削減し、より高い周波数での発振が可能となる。

図１０は、図７の回路の発振周波数と調整ビットの設定値との関係の一例を示す図である。微調整回路の設定のための４ビットと粗調整回路の調整ビットの４ビットとで、合計８ビットを使用する。横軸にこの８ビットの設定値を示し、縦軸に発振周期を示す。発振周波数を２ＭＨz（周期は５００ｎｓ）に調整する場合の動作例を示した。横軸の値は、粗調整のための４ビットを上位とし、微調整のための４ビットを下位として、８ビットの設定値を示している。選択される抵抗数が最少となる設定が０であり、選択される抵抗数が最多となる設定が２５６である。

図７の微調整回路の抵抗として、（製造時の中心値で）０Ωから１５ｋΩまで、１ｋΩ刻みで、１６通りの抵抗値を選べるようにした。また、粗調整回路の抵抗として、５８kΩ、６３kΩ、６８kΩ、７４kΩ、７９kΩ、８６kΩ、９３kΩ、１００kΩ、１０８kΩ、１１７kΩ、１２６kΩ、１３６kΩ、１４７kΩ、１５９kΩ、１７２kΩ、１８６kΩの１６通りの抵抗を選べるように回路を構成した。これらの抵抗の差分が、図７のＲＣ１からＲＣ３に相当する抵抗の抵抗値となっている。また、最小の抵抗５８kΩが、図７のＲＣ４に相当する抵抗の抵抗値となる。容量Ｃ１、Ｃ２は１．２３ｐＦとし、シミュレーションにより周期と設定ビットとの関係を求めた。

抵抗の製造ばらつきによる値の変動の幅を中心値の０．８倍から１．２倍、容量の製造ばらつきによる値の変動の幅を中心値の０．８倍から１．２倍とし、この範囲で、発振周波数を目標周波数（目標周期）に調整できるような回路定数とした。粗調整回路ＣＴＵＮＥ１の抵抗値は、ほぼ等比数列となるように値を選んだ。微調整回路の抵抗値は、簡単のために等差列とした。

図１０には、容量及び抵抗が製造の中心値に対してそれぞれ１．２倍と大きくなった場合（Ｃ=１．２、Ｒ=１．２）、１．０倍の場合（Ｃ=１．０、Ｒ=１．０）、０．８倍となった場合（Ｃ=０．８、Ｒ=０．８）を示してある。これら３つの場合について、下位４ビットを０に固定して粗調整で１６通りに変化させた場合に得られる周期の値を示すと共に、周期５００ｎｓの付近においては微調整回路に相当する下位４ビットも変化させた場合に得られる周期の値を示す。

容量及び抵抗が中心値に対して１．２倍と大きくなったとき、１．０倍のとき、０．８倍のときのそれぞれの場合において、設定の値は異なるが、目標周期５００ｎｓを実現できる設定値が存在することが分かる。容量及び抵抗が中心値に対して１．２倍と大きくなった場合には、選択する抵抗数を少なくするように設定値を小さくすればよい。１．０倍の場合には、設定値として中心付近を使用すればよい。０．８倍のときは、選択する抵抗数を増やすように設定値を大きくすればよい。このように、粗調整回路により大体の抵抗値を選び、更に微調整回路で抵抗を微調整することにより、ＣＲ発振回路の発振周波数を目標周波数（この例では５００ｎｓ）に近づけることができる。

以上、説明したように、図７の回路により、回路規模を削減して、周波数調整の分解能の大きな回路を実現できる。また、従来回路にくらべて、寄生容量を削減し、より高い周波数で発振する回路を提供することができる。複雑なバイアス回路を使用しないことから、バイアス回路での電流増加の問題も回避できる。

図１１は、抵抗調整回路の変形例を示す図である。図１１において、ＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを示す。またＮＡｎ（ｎは整数）はＮＡＮＤ回路を、ＮＯｎ（ｎは整数）はＮＯＲ回路を、ＲＦｎ（ｎは整数）は微調整回路の抵抗を、ＲＣｎ（ｎは整数）は粗調整回路の抵抗を、ＩＶ３はインバータを、ＩＶ３ＯはインバータＩＶ３の出力を示す。更に、ＳＥＬＬｎ（ｎは整数）は微調整回路の選択信号を、ＳＥＬＵｎ（ｎは整数）は粗調整回路の選択信号を示す。更に、ＣＴＵＮＥ１は粗調整回路を、ＦＴＵＮＥＮ１１乃至ＦＴＵＮＥＮ１４はＮＭＯＳ側の微調整回路を、ＰＳ１からＰＳ４はＰＭＯＳ側微調整回路と粗調整回路との結合ノードを、ＮＳ１からＮＳ４はＮＭＯＳ側微調整回路と粗調整回路との結合ノードを示す。図１１において、図７等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。また図示の簡便さの都合上、一部省略して示している。

図１１の回路は、図７の回路とほぼ同様に動作するので、詳細な説明は省略し、図７の回路との違いを説明する。

図７の回路では、粗調整回路のＰＭＯＳトランジスタのソースは全て共通のノードＰＳとし、ノードＰＳに微調整回路が接続されていた。これに対して図１１の回路では、粗調整回路のＰＭＯＳ、ＰＭ８、ＰＭ９、ＰＭ１０、ＰＭ１１のソースはそれぞれ独立とし、ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４としている。これらＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４にそれぞれ独立な微調整回路を接続する回路構成例となっている。図１１では、ＰＭＯＳ側の微調整回路は省略して図示していない。同様に、図１１の回路では、ＮＭＯＳ、ＮＭ８、ＮＭ９、ＮＭ１０、ＮＭ１１のそれぞれのソースも独立なノードＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４となっている。これらＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４にそれぞれ独立な微調整回路を接続することができる。図示されるＦＴＵＮＥＮ１１１及びＦＴＵＮＥＮ１４はこの微調整回路を示している。図１１では図を単純にするために、ＮＳ１に接続されるＦＴＵＮＥＮ１１とＮＳ４に接続されるＦＴＵＮＥＮ１４だけを示した。

図１１のように、粗調整回路のＰＭＯＳ及びＮＭＯＳのそれぞれのソースに独立な微調整回路を接続することで、ＰＳ１からＰＳ４及びＮＳ１からＮＳ４の接合容量を、図７の回路に対してさらに削減することができる。なお図７及び図１１には、微調整回路の選択ビットが２ビットで粗調整回路の選択ビットが２ビットの場合を一例として示しているが、これらのビット数は例示された数に限定されるものではなく、必要に応じて任意の数としてよい。図１１のような構成とすると、図７の回路に対して、微調整回路の回路数が増加する。この回路規模の増大を緩和しつつ且つ寄生容量の削減を図るために、図７の回路構成と図１１の回路構成との間の中間的な構成を採用してもよい。つまり図１１において、ＮＳ１からＮＳ４すべてに独立な微調整回路を設けるのではなく、例えばＮＳ１とＮＳ２を共通ノードとしこれに１つの微調整回路を設け、更にＮＳ３とＮＳ４を別の共通ノードとしこれに別の微調整回路を接続する等の構成が可能である。ＰＭＯＳ側についても同様であり、ＰＳ１からＰＳ４の各々に別個の微調整回路を設けてもよいし、ＰＳ１からＰＳ４を２つのグループに分けて、２つのＰＭＯＳ側微調整回路を設けてもよい。このように、微調整回路と粗調整回路の構成については、様々な変更が可能である。

図１２は、ＣＲ発振回路の構成の別の一例を示す図である。図１２において、ＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、Ｖｄｄは正側の電源（例えば３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを示す。ＮＡｎ（ｎは整数）はＮＡＮＤ回路を、ＮＯｎ（ｎは整数）はＮＯＲ回路を、ＲＦｎ（ｎは整数）は微調整回路の抵抗を、ＲＣｎ（ｎは整数）は粗調整回路の抵抗を示す。またＩＶ２、ＩＶ３はインバータを、ＩＶ３ＯはインバータＩＶ３の出力を、ＳＥＬＬｎ（ｎは整数）は微調整回路の選択信号を、ＳＥＬＵｎ（ｎは整数）は粗調整回路の選択信号を示す。更に、ＣＴＵＮＥ１は粗調整回路を、ＦＴＵＮＥＰ１はＰＭＯＳ側の微調整回路を、ＦＴＵＮＥＮ１はＮＭＯＳ側の微調整回路を、ＰＳはＰＭＯＳ側微調整回路と粗調整回路の結合ノードを、ＮＳはＮＭＯＳ側微調整回路と粗調整回路の結合ノードを示す。Ｃ１、Ｃ２はＣＲ発振回路の時定数を決定するための容量であり、ＣＢ１、ＣＢ２はＡＭＰ１のバイアスのための容量である。ＡＭＰ１は図１、図４の回路のＩＶ１に相当するアンプ回路（ソース自己バイアスアンプ）を、ＰＭＡ１、ＮＭＡ１はＡＭＰ１を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを、ＲＢ１、ＲＢ２はＡＭＰ１のバイアスのための抵抗を示す。図１２において、図７等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。また抵抗及び容量に添えられた数値は、それらの抵抗及び容量の数値例を示す。

ＣＴＵＮＥ１、ＦＴＵＮＥＰ１、ＦＴＵＮＥＮ１は図を簡単にするために一部符号を省略したが、図７或いは図１１の回路と同様に動作する。これらの部分の動作の説明は図７、図１１の説明と重複するので省略し、図１２の回路に特有の部分を説明する。

図１、図４、図７、図１１では発振回路のノードＮＤ４の信号を増幅する回路はインバータＩＶ１として説明を進めてきた。図１２の回路では、このＩＶ１がＡＭＰ１に置き換えられている点が異なる。

ＮＤ４の電位は、図２（ｄ）の波形図に示すように、ＣＲ時定数で充放電されるために、中間電位となっている期間が長い。このＮＤ４の信号を増幅して図２のＮＤ１波形に示すような矩形波に整形する働きが、図１のＩＶ１には求められる。

図１の従来回路では、ＮＤ４の信号がＩＶ１の論理しきい値付近にあるときに、ＩＶ１が十分高速に信号増幅できることと、ＩＶ１の消費電流をできるだけ小さく抑えることとの２つの矛盾する要求のバランスをとって、ＩＶ１のサイズを設計する必要があった。即ち、入力電位変化と出力電流変化との比である相互コンダクタンスｇｍと、ＩＶ１に流れる電流とは、図１の従来回路では独立には設計することができず、高速にＮＤ４の信号を増幅してＮＤ１に出力しようとすると、ＩＶ１での電流が増加する関係にあった。

図１２の回路では、この問題を改善するために、ＩＶ１をＡＭＰ１で置き換えて、ＡＭＰ１のｇｍ（ＮＤ４の電位が変化したときの出力電流と入力電圧との比）と、ＡＭＰ１に流れるバイアス電流とを独立に選べるように回路を構成している。図１のインバータＩＶ１でＮＤ４の波形を増幅する場合、消費電流をある値に定めると、入力信号が論理しきい値付近にあるときのｇｍもほぼ定まる。何故ならば、インバータを構成するＰＭＯＳのソースはＶｄｄ、ＮＭＯＳのソースはＧＮＤに接続され、最大電流は入力が論理しきい値付近にあるときに流れるためである。高速にＮＤ４の信号を増幅しようとすると、ＩＶ１に流れる電流も増加してしまう。

一方、図１２のＡＭＰ１では、ＰＭＡ１のソース電位はＲＢ１に流れる平均電流により自動的にＶｄｄからＲＢ１×平均電流分低い電位に定まる。このため、ソースをＶｄｄとする場合と比較して、ＰＭＯＳトランジスタのＬ（ゲート長、チャネル長）を小さく設計しても、よりＬを大きくしたインバータＩＶ１と同じ程度の平均電流を実現することができる。ＮＭＯＳ側についても同様に、ＮＭＡ１のＬとＮＭＡ１に流れる平均電流とを、独立に設計することができる。ＮＭＡ１に流れる平均電流とＲＢ２の抵抗値の積の値だけＮＭＡ１のソース電位はＧＮＤより高い電位となるので、ＮＭＡ１のＬを小さく設計しても、ＲＢ２の値を適切に選ぶことにより、平均電流を設計することができる。ＣＢ１、ＣＢ２はＲＢ１、ＲＢ２に流れる電流を一定にするための平滑化容量として働く。

図１３は、図１２のＡＭＰ１の効果を示す図である。図１３において、図１の従来回路のＩＶ１に流れる電流及び図１２のＡＭＰ１に流れる電流を示し、横軸は時間を示している。例えば、ＩＶ１及びＡＭＰ１の入力電位が論理しきい値付近にあるときに流れる電流を等しく設計しておくと、ＩＶ１のＬとＡＭＰ１のＬとの違いにより差はあるが、出力（ＮＤ１及びＮＤ１’）に供給される電流は同じ程度の値となる。ＰＭＡ１及びＮＭＡ１については、チャネル長Ｌを小さく設計し、そのソース電位を、例えばＶｄｄより０．５Ｖ低い電位及びＧＮＤより０．５Ｖ高い電位にしている。従って、同一のＮＤ４信号を増幅する場合でも、図１２のＡＭＰ１の場合には電流が流れる期間が短い。これにより、図１のＩＶ１と同じ程度のｇｍを実現しながら、平均電流を削減できる効果が得られる。図１３の破線は図１のＩＶ１に流れる電流を示している。図１３の実線は図１２のＡＭＰ１に流れる電流を示している。図１３の斜線で示した部分が図１２のＡＭＰ１により削減できる電流（電荷、電流と時間の積）を示している。

つまり、図１２のようなＡＭＰ１の構成を採用してＲＢ１、ＣＢ１、ＲＢ２、ＣＢ２を利用することにより、平均電流と相互コンダクタンスｇｍとを独立に設計できるようになる。その結果、ＰＭＡ１とＮＭＡ１のチャネル長（ゲート長）Ｌを最小とすることで、電流削減の効果を得ることができる。このようなアンプ回路ＡＭＰ１と、図７及び図１１で説明したような階層化した抵抗調整回路を併用することで、よりいっそう低電力化の効果を得ることができる。

図１４は、周波数調整機能を有した発振回路の構成の一例を示す図である。図１４において、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを、ＲＴ１は例えば図７に示される可変抵抗回路を、ＩＶ１、ＩＶ２、ＩＶ３、ＩＶＸ１はインバータを示す。Ｃ１、Ｃ２はＣＲ発振回路の時定数を決定するための容量であり、ＣＸ１、ＣＸ２は水晶発振回路の容量である。またＲＸ１は水晶発振回路の抵抗であり、ＢＵＦ１、ＢＵＦＸ１はバッファ回路である。更に、ＣＬＫＯはＣＲ発振回路の発振出力を、ＣＯＵＮＴ１はカウンタ回路を、ＣＯＵＮＴ１ＯはＣＯＵＮＴ１の結果にもとづく制御信号を、ＯＳＣＸ１は水晶発振回路を、ＮＤＸ０、ＮＤＸ１は水晶発振回路のノードを示す。ＸＴＡＬ１は水晶振動子であり、ＣＫＲＴＣＯは水晶発振回路の出力である。図１４において、図１、図４、図７等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。

図１４において可変抵抗ＲＴ１はＣＯＵＮＴ１Ｏにより制御される。図７の回路の説明において、図７の回路により抵抗値を可変に調整することにより、ＩＶ１、ＩＶ２、ＩＶ３、Ｃ１、Ｃ２を含むＣＲ発振回路の発振周波数を調整できることを説明した。この図７の可変抵抗が、図１４の可変抵抗ＲＴ１に相当する。図１４では、この発振回路のＮＤ２の信号をバッファ回路ＢＵＦ１で外部に供給する構成を例として示している。

ＣＲ発振回路を用いる目的の１つは、周波数精度が中庸であってもよい応用で、起動時間が短いことが望ましい応用に適用することである。このような応用であっても、例えばマイクロコントローラ（ＭＣＵ）などの場合には、時計用の水晶発振回路が常時動作していることが少なくない。時計用の水晶発振回路は、その発振周波数が３２７６８Ｈｚと低く、定常消費電流も数μＡと小さいことが多いからである。このように、高い周波数精度が期待できる時計用の水晶発振回路が動作している場合には、図７の回路と、時計用の水晶発振回路を組み合わせて、ＣＲ発振回路の発振周波数を調整することができる。

図１４の回路は、このような場合の回路構成例を示している。図１４の回路の動作の概略を簡単に説明する。ＣＬＫＯは、図７のＣＲ発振回路の出力となっている。ＣＫＲＴＣＯは、例えば、水晶発振回路ＯＳＣＸ１から出力される３２７６８Ｈzの出力とする。この両者をカウンタ回路ＣＯＵＮＴ１で比較して、ＣＬＫＯの周波数を調整することができる。例えば、３２７６８Ｈｚの周期は３０．５μｓｅｃなので、この３０．５μｓｅｃの期間にＣＬＫＯの立ち上がりが何回あるかを係数することにより、ＣＬＫＯの周波数を知ることができる。例えばＣＬＫＯを２ＭＨｚに調整しようとする場合、３０．５μｓｅｃの期間にＣＬＫＯの立ち上がりは６１回あるはずである。測定期間を必要に応じて長くすることで、ＣＬＫＯの周波数測定の精度も高くできる。この測定結果を基にＣＯＵＮＴ１Ｏを発生して、ＲＴ１の値を目標周波数に近づけるよう制御する。ＣＯＵＮＴ１Ｏは図７の設定ビットを変更して、ＲＴ１の抵抗値を変更するものとする。

図１４のような回路構成とすることで、必要に応じて、ＣＲ発振回路の発振周波数を動的に調整することが可能となる。図１４では、時計用水晶発振回路出力３２７６８Ｈｚをもとに、ＣＲ発振回路の周波数を調整する例を示したが、図１５のように外部クロック入力を選択するように構成しておくと、任意の外部クロック信号をもとに、ＣＲ発振回路の周波数を調整できる。

図１５は、図１４のＣＯＵＮＴ１部分を変更した回路例を示す図である。図１５のＣＬＫＯはＣＲ発振回路の発振出力を、ＣＯＵＮＴ１はカウンタ回路を、ＣＯＵＮＴ１ＯはＣＯＵＮＴ１の結果にもとづく制御信号を示す。またＣＫＲＴＣＯは水晶発振回路の出力を、ＣＫＩＮは任意の外部クロック入力を、ＳＥＬＣＫはＣＫＲＴＣＯとＣＫＩＮのどちらかを選ぶセレクタを、ＳＥＬＣＫＯはＳＥＬＣＫの出力を示す。

図１５において、図１４等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。図１５においてＣＯＵＮＴ１、ＣＯＵＮＴ１Ｏは図１４の回路と同様に動作するものとする。

図１４の回路では、時計用水晶発振回路出力ＣＫＲＴＣＯをもとにＣＬＫＯの周波数を測定する方法を説明した。図１５のように、ＣＯＵＮＴ１の基準となる期間をセレクタＳＥＬＣＫにより外部クロックＣＫＩＮに切り替えられるように構成しておけば、ＣＫＩＮを基準にしてＣＲ発振回路出力ＣＬＫＯの周波数を測定することができる。このような構成としておくと、例えば、通信しようとしている他のＬＳＩのクロックにあわせて、ＣＲ発振回路の発振周波数を調整できる利点が得られる。通信相手のＬＳＩのクロックの周波数の絶対精度が十分ではない場合、ＣＲ発振回路の周波数を、図１４の水晶発振回路ＯＳＣＸ１の時計用クロックをもとに校正しても、通信相手のクロック周期に近い値となるとは限らない。このような場合には、ＣＲ発振回路の周波数をある絶対値を基準に調整するより、相手のクロック周期をもとに調整するほうが望ましい。

以上説明したように、図１４の回路或いは図１５の回路のような構成と図７の回路とを組み合わせることにより、所望の基準クロックをもとにＣＲ発振回路の発振周波数を調整することができるようになる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

一般的なＣＲ発振回路の構成の一例を示す図である。 図１の回路の動作時の各部の波形を示す図である。 発振回路の構成の別の一例を示す図である。 発振回路の構成の更に別の一例を示す図である。 図４の回路の変形例を示す図である。 図１のＩＶ３とＲ１を置き換える可変抵抗回路の一例を示す図である。 ＣＲ発振回路の実施例の可変抵抗回路部分を示す図である。 容量を可変とした場合のＣＲ発振回路の回路例を示す図である。 図４の従来回路を図７の回路のように階層化した場合の回路を示す図である。 図７の回路の発振周波数と調整ビットの設定値との関係の一例を示す図である。 抵抗調整回路の変形例を示す図である。 ＣＲ発振回路の構成の別の一例を示す図である。 図１２のアンプ回路の効果を示す図である。 周波数調整機能を有した発振回路の構成の一例を示す図である。 図１４のカウンタ部分を変更した回路例を示す図である。

符号の説明

ＦＴＵＮＥＰ１ 第１の抵抗微調整回路
Ｖｄｄ 正側の電源
ＰＳ 第１の出力端
ＰＭ１２〜ＰＭ１５ 第１のＰＭＯＳトランジスタ
ＲＦ１〜ＲＦ３ 第１の抵抗
ＦＴＵＮＥＮ１ 第２の抵抗微調整回路
ＧＮＤ 負側の電源
ＮＳ 第２の出力端
ＮＭ１２〜ＮＭ１５ 第１のＮＭＯＳトランジスタ
ＲＦ４〜ＲＦ６ 第２の抵抗
ＣＴＵＮＥ１ 抵抗粗調整回路
ＰＭ８〜ＰＭ１１ 第２のＰＭＯＳトランジスタ
ＲＣ１〜ＲＣ４ 第３の抵抗
ＮＭ８〜ＮＭ１１ 第２のＮＭＯＳトランジスタ

Claims (5)

1. 正側の電源と第１の出力端との間を複数の第１のＰＭＯＳトランジスタと複数の第１の抵抗とを介して複数の電流経路で結合する第１の抵抗微調整回路と、
   負側の電源と第２の出力端との間を複数の第１のＮＭＯＳトランジスタと複数の第２の抵抗とを介して複数の電流経路で結合する第２の抵抗微調整回路と、
   該第１の出力端と第３の出力端との間を複数の第２のＰＭＯＳトランジスタと複数の第３の抵抗とを介して複数の電流経路で結合する共に、該第２の出力端と該第３の出力端との間を該複数の第３の抵抗と複数の第２のＮＭＯＳトランジスタとを介して複数の電流経路で結合する抵抗粗調整回路
   を含み、該正側の電源と該第３の出力端との間に介在する抵抗値及び該負側の電源と該第３の出力端との間に介在する抵抗値を可変に調整することにより発振周波数を調整することを特徴とするＣＲ発振回路。
2. 該第１の抵抗微調整回路においては、該複数の第１の抵抗が直列に接続され、各第１の抵抗の一端のノードに各第１のＰＭＯＳトランジスタのドレインが接続され、該複数の第１のＰＭＯＳトランジスタのソースが該正側の電源に接続され、該複数の第１のＰＭＯＳトランジスタのうちの１つを導通状態とすることにより該正側の電源と該第１の出力端との間の抵抗値を決定し、
   該第２の抵抗微調整回路においては、該複数の第２の抵抗が直列に接続され、各第２の抵抗の一端のノードに各第１のＮＭＯＳトランジスタのドレインが接続され、該複数の第１のＮＭＯＳトランジスタのソースが該負側の電源に接続され、該複数の第１のＮＭＯＳトランジスタのうちの１つを導通状態とすることにより該負側の電源と該第２の出力端との間の抵抗値を決定し、
   該抵抗粗調整回路においては、該複数の第３の抵抗が直列に接続され、各第３の抵抗の一端のノードに各第２のＰＭＯＳトランジスタのドレイン及び各第２のＮＭＯＳトランジスタのドレインが接続され、該複数の第２のＰＭＯＳトランジスタのソースが該第１の出力端に接続され、該複数の第２のＮＭＯＳトランジスタのソースが該第２の出力端に接続され、該複数の第２のＰＭＯＳトランジスタのうちの１つを導通状態とすることにより該第１の出力端と該第３の出力端との間の抵抗値を決定し、該複数の第２のＮＭＯＳトランジスタのうちの１つを導通状態とすることにより該第２の出力端と該第３の出力端との間の抵抗値を決定する
   ことを特徴とする請求項１記載のＣＲ発振回路。
3. 該第３の抵抗の抵抗値は、該第１の抵抗の抵抗値及び該第２の抵抗の抵抗値よりも大きいことを特徴とする請求項１記載のＣＲ発振回路。
4. 第１のノードを出力端とする第１のインバータと、
   該第１のノードを入力端とし第２のノードを出力端とする第２のインバータと、
   該第２のノードを入力端とし第３のノードを出力端とする第３のインバータと、
   該第１のインバータの入力端である第４のノードと該第２のノードとの間を接続する容量素子と
   を更に含み、該第１の抵抗微調整回路、該第２の抵抗微調整回路、及び該抵抗粗調整回路を含む抵抗調整回路が、該第３のノードと該第４のノードとの間に設けられ、該複数の第２のＰＭＯＳトランジスタのゲート及び該複数の第２のＮＭＯＳトランジスタのゲート側にて該第３のノードから入力を受け取り該第３の出力端が該第４のノードに接続されることを特徴とする請求項１記載のＣＲ発振回路。
5. 該抵抗調整回路は、
   該複数の第２のＰＭＯＳトランジスタのゲートをそれぞれ駆動する複数のＮＡＮＤ回路と、
   該複数の第２のＮＭＯＳトランジスタのゲートをそれぞれ駆動する複数のＮＯＲ回路と
   を更に含み、該複数のＮＡＮＤ回路及び該複数のＮＯＲ回路には共通の信号として該第３のノードの信号が入力されることを特徴とする請求項４記載のＣＲ発振回路。

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