JP3255581B2 - 発振回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、水晶振動子等の圧
電発振子を用いた発振回路、特に電源投入後の発振開始
時間が短く、かつ低消費電力の発振回路に関するもので
ある。

【０００２】

【従来の技術】携帯電話機等に使用される発振回路で
は、電源に電池を用いているため、低消費電力化が求め
られている。また、実際に使用される時間の割合が少な
いので、使用していないときには発振回路の発振動作は
停止されている。このため、起動時には直ちに発振動作
が安定する即応性が求められてきている。水晶振動子等
の圧電発振子を用いた発振回路では、その圧電発振子に
増幅器の出力信号を印加して励振することにより固有の
周波数を発振させている。従って、発振回路の起動時間
を短縮するためには、駆動能力の大きな増幅器を必要と
する。増幅器の駆動能力を増加させるためには、電源電
流を増加する必要があり、このために消費電力が増加す
るという相反する問題が生じている。従来、このような
問題を解決する発振回路として、例えば次のような文献
に記載されるものがあった。 文献１：特開昭５８−２４２０７号公報 文献２：特開平７−２９７６３５号公報 図２は、前記文献１に記載された従来の発振回路の構成
例を示す回路図である。この発振回路は、相補型ＭＯＳ
（以下、「ＣＭＯＳ」という）インバータ１を有してお
り、このインバータ１の出力側と入力側の間には、並列
接続された水晶振動子２及び帰還抵抗３による帰還回路
が設けられている。また、インバータ１の入力側と出力
側とには、それぞれ発振動作安定用のコンデンサ４，５
の一端が接続されており、これらのコンデンサ４，５の
他端は接地電位ＧＮＤに接続されている。インバータ１
は、制御信号によって抵抗値が制御される可変抵抗体
６，７を介して電源電位ＶＤＤと接地電位ＧＮＤに接続
され、これらの可変抵抗体６，７を介して電源電流が供
給されるようになっている。更に、インバータ１の出力
側には、このインバータ１の出力信号が一定のレベルに
達したか否かを判定する電圧レベル判定回路８が接続さ
れている。電圧レベル判定回路８の出力側は、信号保持
回路９のリセット端子Ｒに接続されている。信号保持回
路９のセット端子Ｓには、電源投入時に、図示しない回
路からセット信号ＳＥＴが与えられるようになってい
る。信号保持回路９の出力側は、可変抵抗体６，７の制
御端子Ｃに接続されている。

【０００３】この発振回路に電源が投入されて電源電位
ＶＤＤが印加されると、信号保持回路９のセット端子Ｓ
にセット信号ＳＥＴが与えられ、この信号保持回路９の
出力信号は“Ｈ”レベルになり、可変抵抗体６，７の制
御端子Ｃに与えられる。可変抵抗体６，７は、それらの
制御端子Ｃに与えられる制御信号が“Ｈ”になると抵抗
値が小さくなり、インバータ１には大きな電源電流が供
給される。この大きな電源電流が供給されると、インバ
ータ１は、例えば周囲の熱雑音等により入力側に与えら
た微小電圧等を増幅して出力する。増幅された様々な周
波数成分の内で、水晶振動子２及び帰還抵抗３で構成さ
れる帰還回路の持つ固有周波数成分のみが、再びインバ
ータ１の入力側に正帰還され、次第にそのインバータ１
の出力信号の振幅が増大する。インバータ１の出力信号
の振幅が一定のレベルに達すると、電圧レベル判定回路
８の出力信号は“Ｈ”になり、これが信号保持回路９の
リセット端子Ｒに与えられる。これにより、信号保持回
路９の出力信号は“Ｌ”レベルになり、可変抵抗体６，
７の制御端子Ｃに与えられる。可変抵抗体６，７は、そ
れらの制御端子Ｃに与えられる信号が“Ｌ”になると抵
抗値が大きくなり、インバータ１に供給される電源電流
は小さくなる。

【０００４】このように、電源投入時にはインバータ１
に大きな電源電流を供給して駆動能力を大きくし、出力
信号が一定レベルに達するまでの時間を短縮する。そし
て、出力信号が一定レベルに達した後は、可変抵抗体
６，７の抵抗値を大きくして低消費電力化を達成するよ
うにしている。一方、前記文献２には、入力信号に対す
る出力信号の正帰還作用により発振動作を開始する発振
器と、この発振器から出力される発振信号に応じてスイ
ッチング動作を行い、所定レベルの発振パルスを出力す
るゲート素子とを有する発振回路において、発振動作の
早期安定化技術が記載されている。即ち、この発振回路
では、発振動作開始時において、ゲート素子のスイッチ
ング動作によるノイズが、電源ライン等を介して発振器
の入力側に負帰還されて正帰還作用が妨げられることが
ないように、発振器の出力側の動作点電圧と、ゲート素
子の入力閾値電圧との間に、所定の電位差を設けてい
る。これにより、発振器の動作開始直後の発振信号の振
幅が小さい間は、この発振信号がゲート素子の入力閾値
に達しないため、このゲート素子によるスイッチング動
作が行われず、ノイズが発生しないように設定されてい
る。そして、発振信号の振幅が所定のレベルに達したと
きに、ゲート素子によるスイッチング動作が開始される
ようになっている。

【０００５】

【発明が解決しようとする課題】しかしながら、前記文
献１，２に記載された従来の発振回路では、次の
（ａ），（ｂ）のような課題があった。 （ａ） 文献１の発振回路の課題 図２の発振回路では、起動開始時に可変抵抗体６，７の
抵抗値を小さくしてインバータ１へ印加する電源電圧を
上げることにより、このインバータ１の駆動能力を高め
て立上がり時間を短くする。また、発振動作の安定後
は、可変抵抗体６，７の抵抗値を大きくして低消費電力
化を達成している。しかし、発振動作の安定を判定する
ために電圧レベル判定回路８が必要となり、このための
負荷が増加する。そのうえ、可変抵抗体６，７による電
圧降下によって電源電流を制御するので、これらの可変
抵抗体６，７による負荷が増加するという問題があり、
更なる低消費電力化が求められていた。また、図２には
示されていないが、インバータ１の出力側には、発振信
号を波形整形して所定のレベルに増幅するバッファ回路
が接続されており、このバッファ回路のスイッチング動
作によるノイズが発生している。このノイズが、電源ラ
イン等を介してインバータ１の入力側に負帰還される
と、発振開始時の立上がりが遅くなる。インバータ１
は、可変抵抗体６，７を介して電源ラインに接続されて
いるので、ノイズの伝達される経路が複雑になり、この
電源ラインに乗ったノイズの影響を受け易くなるという
問題もあった。

【０００６】（ｂ） 文献２の発振回路の課題 前記文献２に記載された発振回路では、発振器の出力側
の動作点電圧とゲート素子の入力閾値電圧の間に、所定
の電位差が設けられているので、発振器の発振出力の振
幅が小さいと、ゲート素子の出力側に得られる発振パル
スのデューティ比が悪くなる。このため、発振器の出力
の振幅を常に一定値以上に保つ必要があり、低消費電力
化を達成することが困難であるという問題があった。本
発明は、前記従来技術が持っていた課題を解決し、電源
投入時の発振動作の安定時間が短く、かつ発振動作確立
後は、消費電力を低減して安定した発振動作を維持する
ことのできる発振回路を提供するものである。

【０００７】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、電源電位の投入によ
り駆動され、リニアな増幅特性を有する論理ゲートの出
力信号によって圧電発振子を励振し、該圧電発振子の出
力信号を該論理ゲートに正帰還させて発振信号を出力す
る発振手段と、前記論理ゲート及び前記圧電発振子の最
大許容電流と該最大許容電流による前記発振手段の立上
がり特性とに基づいて設定された所定時間を有し、前記
電源電位の投入時点から経過時間を計測して、該経過時
間が該所定時間に達したときにその計測結果を出力する
計時手段と、前記電源電位が印加されるとともに前記計
測結果が与えられ、該電源電位から第１の電流値の電源
電流と、該第１の電流値よりも小さい第２の電流値の電
源電流とを生成し、該計測結果の入力前には該第１の電
流値の電源電流を前記論理ゲートに供給し、該計測結果
の入力後には該第２の電流値の電源電流を該論理ゲート
に供給する電流供給手段とを備えた発振回路において、
電流供給手段を次のように構成している。 即ち、この電
流供給手段は、前記電源電位と定電流ノードの間に接続
され、該定電流ノードの電位によって導通状態が制御さ
れる第１のトランジスタと、前記定電流ノードと接地電
位の間に一定の電流を流す定電流源と、前記電源電位と
前記論理ゲートの電源端子の間に接続され、前記定電流
ノードの電位によって導通状態が制御され、前記第２の
電流値の電源電流を該論理ゲートに供給する第２のトラ
ンジスタと、前記電源電位と前記論理ゲートの電源端子
の間に接続され、前記計時手段の計測結果が与えられ
て、該計測結果の入力前にはオン状態となって前記第１
の電流値と前記第２の電流値の差の電源電流を該論理ゲ
ートに供給し、該計測結果の入力後にはオフ状態となる
第３のトランジスタとで構成されている。

【０００８】第２の発明では、電流供給手段を、電源電
位と第１のノードの間に接続され、該第１のノードの電
位によって導通状態が制御される第１のトランジスタ
と、前記第１のノードと接地電位の間に前記第２の電流
値の電源電流に対応する第１の一定電流を流す第１の定
電流源と、前記第１のノードと第２のノードの間に接続
され、前記計時手段の計測結果が与えられて、該計測結
果の入力前にはオン状態となり、該計測結果の入力後に
はオフ状態となる第２のトランジスタと、前記第２のノ
ードと接地電位の間に前記第１の電流値と前記第２の電
流値の差の電源電流に対応する第２の一定電流を流す第
２の定電流源と、前記電源電位と前記論理ゲートの電源
端子の間に接続され、前記第１のノードの電位に応じて
前記第１の電流値の電源電流、または前記第２の電流値
の電源電流を該論理ゲートに供給する第３のトランジス
タとで構成している。

【０００９】

【００１０】本発明によれば、以上のように発振回路を
構成したので、次のような作用が行われる。発振回路に
電源が投入されて電源電位が印加されると、計時手段に
よって経過時間の計測が開始されるとともに、電流供給
手段から発振手段に第１の電流値の電源電流が供給され
る。これにより、発振手段が駆動され、正帰還動作によ
って発振信号が出力される。電源の投入から、発振手段
の立上がり特性に基づいて設定された所定時間が経過す
ると、計時手段から電流供給手段に計測結果が与えられ
る。これにより、電流供給手段からあ発振手段に供給さ
れる電源電流は、第１の電流値よりも小さい第２の電流
値に変更される。

【００１１】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す発振回路の回路
図である。この発振回路は、電源投入による電源電位Ｖ
ＤＤの印加時点から経過時間を計測して、その経過時間
が所定の時間に達したときにその計測結果を出力する計
時手段（例えば、タイマ）１０を備えている。タイマ１
０は、電源電位ＶＤＤが印加される電源ライン１１とノ
ードＮ１１の間に接続された抵抗値Ｒ１２の抵抗１２、
及びこのノードＮ１１と接地電位ＧＮＤの間に接続され
た容量Ｃ１３のコンデンサ１３を有している。これらの
抵抗１２及びコンデンサ１３は、時定数ＴＣ（＝Ｒ１２
・Ｃ１３）を有する時定数回路を構成しており、この時
定数ＴＣは、後述の発振部４０の論理ゲート及び圧電発
振子の最大許容電流とこの最大許容電流によるその発振
部４０の立上がり特性とに基づいて設定されている。コ
ンデンサ１３には並列にＰチャネル型ＭＯＳトランジス
タ（以下、「ＰＭＯＳ」という）１４が接続され、この
ＰＭＯＳ１４のゲートが電源ライン１１に接続されてい
る。ＰＭＯＳ１４は、電源がオフになったときに直ちに
コンデンサ１３に蓄積されている電荷を放電させ、この
電源がオンになったときに正確な経過時間を計測するた
めのものである。

【００１２】ノードＮ１１には、ＰＭＯＳ１５ａ及びＮ
チャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」と
いう）１５ｂで構成されるインバータ１５の入力側が接
続されている。即ち、インバータ１５を構成するＰＭＯ
Ｓ１５ａとＮＭＯＳ１５ｂのゲートがノードＮ１１に共
通接続されている。ＰＭＯＳ１５ａのドレインは電源ラ
イン１１に、ＮＭＯＳ１５ｂのドレインは接地電位ＧＮ
Ｄにそれぞれ接続されている。また、ＰＭＯＳ１５ａの
ソースとＮＭＯＳ１５ｂのドレインとが接続され、イン
バータ１５の出力側となっている。インバータ１５の出
力側には、このインバータ１５と同様の構成のインバー
タ１６，１７が縦続接続されている。そして、インバー
タ１６，１７の出力側には、それぞれ互いに相補的な信
号Ｓ１６，Ｓ１７が、計測結果として出力されるように
なっている。インバータ１６，１７の出力側には、電流
供給手段（例えば、スイッチ部２０及び電流供給部３
０）のスイッチ部２０が接続されている。スイッチ部２
０は、直列接続されたＰＭＯＳ２１及びＮＭＯＳ２２を
有しており、これらのＰＭＯＳ２１及びＮＭＯＳ２２の
ゲートが、インバータ１７の出力側に接続されている。
ＰＭＯＳ２１のドレインは電源ライン１１に、ＮＭＯＳ
２２のソースはノードＮ２１にそれぞれ接続されてい
る。ＰＭＯＳ２１のソースとＮＭＯＳ２２のドレイン
は、ノードＮ２２に接続されている。

【００１３】更に、スイッチ部２０は、直列接続された
ＮＭＯＳ２３及びＰＭＯＳ２４を有しており、これらの
ＮＭＯＳ２３及びＰＭＯＳ２４のゲートが、インバータ
１６の出力側に接続されている。ＮＭＯＳ２３のドレイ
ンは電源ライン１１に、ＰＭＯＳ２４のソースはノード
Ｎ２１にそれぞれ接続されている。ＮＭＯＳ２３のソー
スとＰＭＯＳ２４のドレインは、ノードＮ２２に接続さ
れている。そして、タイマ１０から与えられる信号Ｓ１
６，Ｓ１７によって、ノードＮ２１，Ｎ２２間のオン／
オフの制御が行われるようになっている。即ち、信号Ｓ
１６，Ｓ１７がそれぞれ“Ｌ”，“Ｈ”の時は、ノード
Ｎ２１，Ｎ２２間がオン状態になる。また、信号Ｓ１
６，Ｓ１７がそれぞれ“Ｈ”，“Ｌ”の時は、ノードＮ
２１，Ｎ２２間がオフ状態になり、かつノードＮ２２が
電源電位ＶＤＤに接続される回路構成となっている。ス
イッチ部２０のノードＮ２１，Ｎ２２は、電流供給部３
０に接続されている。

【００１４】電流供給部３０は、ＰＭＯＳ３１を有して
おり、このＰＭＯＳ３１のドレインは電源ライン１１
に、ゲートとソースはノードＮ２１に共通接続され、定
電流源３２を介して接地電位ＧＮＤに接続されている。
ノードＮ２１にはＰＭＯＳ３３のゲートが接続されてお
り、このＰＭＯＳ３３のドレインは電源ライン１１に、
ソースはノードＮ３１にそれぞれ接続されている。ノー
ドＮ２２にはＰＭＯＳ３４のゲートが接続されており、
このＰＭＯＳ３４のドレインは電源ライン１１に、ソー
スはノードＮ３１にそれぞれ接続されている。ＰＭＯＳ
３１及びＰＭＯＳ３３は、ゲートが共通接続されてカレ
ントミラー回路が構成されており、定電流源３２を介し
てこのＰＭＯＳ３１に流れる電流に対応して、ＰＭＯＳ
３３に電流値Ｉ３３の電流が流れる。そして、電流値Ｉ
３３は、発振部４０が発振動作を維持するための最小値
に設定されている。また、ノードＮ２１，Ｎ２２間が導
通状態になったときに、ＰＭＯＳ３４のゲートがＰＭＯ
Ｓ３１のゲートに接続され、このＰＭＯＳ３１に流れる
電流に対応して、ＰＭＯＳ３４に電流値Ｉ３４の電流が
流れるカレントミラー回路が構成されるようになってい
る。このとき、ＰＭＯＳ３３及びＰＭＯＳ３４から発振
部４０に供給される電流の合計（Ｉ３３＋Ｉ３４）は、
発振部４０の立上がり特性と最大許容電流とに基づいて
決められた電流値に等しくなるように設定されている。
電源供給部３０のノードＮ３１には、この電流供給部３
０から電源電流の供給を受けて駆動される発振手段（例
えば、発振部）４０の論理ゲート（例えば、インバー
タ）４１の電源端子が接続されている。

【００１５】インバータ４１は、リニアな増幅特性を有
する論理素子であり、その出力側には、その出力信号に
よって励振される圧電発振子（例えば、水晶発振子）４
２の一端が接続されている。水晶発振子４２の他端は、
インバータ４１の入力側に接続されている。水晶発振子
４２には、並列に帰還抵抗４３が接続されており、これ
らの水晶発振子４２及び帰還抵抗４３は、インバータ４
１に対する正帰還回路を構成している。インバータ４１
の入力側及び出力側には、それぞれ発振動作の安定化用
のコンデンサ４４，４５の一端が接続され、これらのコ
ンデンサ４４，４５の他端は接地電位ＧＮＤに接続され
ている。インバータ４１の出力側は、直流成分遮断用の
結合コンデンサ４６を介してノードＮ５０に接続され、
このノードＮ５０に発振信号ＳＩＧが出力されるように
なっている。ノードＮ５０には、制御手段を構成するＮ
ＭＯＳ５０のドレインが接続されている。ＮＭＯＳ５０
のゲートはインバータ１６の出力側に接続され、ソース
は接地電位ＧＮＤに接続されている。ＮＭＯＳ５０は、
ゲートに与えられる信号Ｓ１７が“Ｈ”のときにオン状
態となり、ノードＮ５０の電位をほぼ接地電位ＧＮＤに
引き下げて発振信号ＳＩＧの後段への出力を停止する。
また、信号Ｓ１７が“Ｌ”のとき、ＮＭＯＳ５０はオフ
状態となって、発振信号ＳＩＧを後段へ出力する機能を
有している。

【００１６】ノードＮ５０には、バッファ手段（例え
ば、バッファ部）６０のＰＭＯＳ６１及びＮＭＯＳ６２
のゲートが接続されている。ＰＭＯＳ６１のドレインは
定電流源６３を介して電源ライン１１に接続され、ソー
スはノードＮ６１に接続されている。ＮＭＯＳ６２のド
レインはノードＮ６１に、ソースは接地電位ＧＮＤにそ
れぞれ接続されている。これらのＰＭＯＳ６１及びＮＭ
ＰＳ６２は、インバータ回路を構成している。そして、
ノードＮ６１とＰＭＯＳ６１のゲートの間には、ヒステ
レシス特性を持たせてノイズによる誤動作を抑制するた
めに、高い抵抗値（例えば、１ＭΩ）を有する抵抗６４
が接続されている。ノードＮ６１には、インバータ回路
を構成するＰＭＯＳ６５及びＮＭＯＳ６６のゲートが接
続されている。ＰＭＯＳ６５のドレインは定電流源６７
を介して電源ライン１１に、ソースはノードＮ６２にそ
れぞれ接続されている。ＮＭＯＳ６６のドレインはノー
ドＮ６２に、ソースは接地電位ＧＮＤにそれぞれ接続さ
れている。そして、波形整形されて所定のレベルを有す
る発振信号ＯＵＴが、ノードＮ６２から出力されるよう
になっている。

【００１７】図３は、図１中のインバータ４１の構成例
を示す回路図である。このインバータ４１は、ＣＭＯＳ
で構成され、電源電流の供給を受ける第１の電源端子Ｖ
Ｄと、接地電位ＧＮＤに接続される第２の電源端子ＶＧ
と、水晶発振子４２からの正帰還信号が入力される入力
端子Ｉと、発振信号ＳＩＧを出力する出力端子Ｏとを有
している。入力端子Ｉには、ＰＭＯＳ４１ａとＮＭＯＳ
４１ｂのゲートが共通接続され、このＰＭＯＳ４１ａの
ドレインは電源端子ＶＤに、ソースは出力端子Ｏにそれ
ぞれ接続されている。ＮＭＯＳ４１ｂのドレインは出力
端子Ｏに、ソースは電源端子ＶＧにそれぞれ接続されて
いる。このインバータ４１では、入力端子Ｉに与えられ
る入力信号の電位によって、ＰＭＯＳ４１ａとＮＭＯＳ
４１ｂの内のいずれか一方がオン状態となり、他方がオ
フ状態となって、入力信号を反転して出力する機能を有
している。

【００１８】図４は、図１中のノードＮ１１の信号Ｓ１
３、インバータ１７の出力側の信号Ｓ１７、及び発振パ
ルスＯＵＴの波形図である。以下、図４を参照しつつ、
図１の発振回路の動作を説明する。電源ライン１１に電
源が投入される以前においては、電源ライン１１の電位
は接地電位ＧＮＤに等しくなっているので、コンデンサ
１３には、電荷が蓄積しておらず、ノードＮ１１の電位
は接地電位ＧＮＤになっている。時刻ｔ０において、電
源ライン１１に電源が投入されて電源電位ＶＤＤ（例え
ば、５Ｖ）が印加されると、この電源ライン１１から抵
抗１２を介してコンデンサ１３に電流が流れ、時定数Ｔ
Ｃで決まる速度でノードＮ１１の電位が上昇する。電源
投入直後において、ノードＮ１１の信号Ｓ１３の電位が
ほとんど上昇していない時点では、インバータ１５の入
力側は“Ｌ”となるので、このインバータ１５の出力側
には“Ｈ”が出力される。これにより、インバータ１６
の出力側の信号Ｓ１６は“Ｌ”になり、更に、インバー
タ１７の出力側の信号Ｓ１７は“Ｈ”になる。

【００１９】信号Ｓ１６，Ｓ１７がそれぞれ“Ｌ”，
“Ｈ”になると、スイッチ部２０のノードＮ２１，Ｎ２
２間はオン状態となり、電流供給部３０のＰＭＯＳ３
１，３３，３４のゲートは共通接続された状態になる。
電流供給部３０のカレントミラー回路により、定電流源
３２を介してＰＭＯＳ３１に流れる電流に対応して、Ｐ
ＭＯＳ３３には電流値Ｉ３３、ＰＭＯＳ３４には電流値
Ｉ３４の電源電流がそれぞれ流れる。これらの電源電流
が発振部４０のインバータ４１に供給されると、インバ
ータ４１は増幅動作を開始し、電源投入時の雑音や周囲
の熱雑音等により入力側に与えらた微小電圧等を増幅し
て出力する。増幅された様々な周波数成分の内で、水晶
振動子４２及び帰還抵抗４３で構成される帰還回路の持
つ固有周波数成分のみが、再びインバータ４１の入力側
に正帰還されることにより、次第にその出力信号の振幅
が増大する。発振部４０から出力される発振信号ＳＩＧ
は、コンデンサ４６で直流成分が遮断され、交流成分の
みがノードＮ５０に伝送される。

【００２０】ノードＮ５０に接続されたＮＭＯＳ５０の
ゲートには、インバータ１７から与えられる信号Ｓ１７
の“Ｈ”が与えられているので、このＮＭＯＳ５０はオ
ン状態となっており、ノードＮ５０の電位はほぼ接地電
位ＧＮＤとなり、バッファ部６０への発振信号ＳＩＧの
入力は停止される。このため、バッファ部６０によるス
イッチング動作は行われず、発振パルスＯＵＴは“Ｌ”
となる。電源投入からの時間経過に伴い、ノードＮ１１
の電位が上昇し、時刻ｔ１においてインバータ１５の入
力閾値（ほぼＶＤＤ／２＝２．５Ｖ）を越えると、この
インバータ１５の出力は反転して“Ｌ”になる。また、
信号Ｓ１６，Ｓ１７は、それぞれ“Ｈ”，“Ｌ”に変化
し、ノードＮ２１，Ｎ２２間はオフ状態となり、ノード
Ｎ２２の電位はほぼ電源電位ＶＤＤに等しくなる。これ
により、電流供給部３０のＰＭＯＳ３４はオフ状態とな
り、このＰＭＯＳ３４を流れていた電源電流が停止す
る。また、ＰＭＯＳ３１，３３のゲートは共通接続され
ているので、定電流源３２を介してＰＭＯＳ３１に流れ
る電流に対応する電源電流が、それまでどおりＰＭＯＳ
３３に継続して流れる。これにより、インバータ４１へ
電流値Ｉ３３の電源電流が供給され、発振部４０は最小
の電流で発振動作を継続する。一方、信号Ｓ１７が
“Ｈ”になると、ＮＭＯＳ５０はオフ状態となり、発振
部４０の発振信号ＳＩＧはバッファ部６０へ与えられ、
波形整形され、所定のレベルに増幅されて発振パルスＯ
ＵＴとしてノードＮ６２から出力される。

【００２１】以上のように、この第１の実施形態では、
次の（ｉ）〜（iii)のような利点がある。 （ｉ） 電源投入から所定の経過時間を測定して計測結
果の信号Ｓ１６，Ｓ１７を出力するタイマ１０と、これ
らの信号Ｓ１６，Ｓ１７に基づいて発振部４０に供給す
る電源電流を制御するスイッチ部２０及び電流供給部３
０とを有している。これにより、電源投入時には、イン
バータ４１及び水晶発振子４２の最大許容電流に基づい
た電流値（Ｉ３３＋Ｉ３４）の電源電流を発振部４０へ
供給することにより、起動時の立上がり時間を短縮する
ことができる。更に、立上がり特性に基づいて設定され
た所定時間が経過した後、電源電流を発振動作を維持す
る最小の電流値Ｉ３３に減少させるので、定常状態での
消費電力を低減することができる。

【００２２】（ii） 計測結果の信号Ｓ１７でオン／オ
フ制御されるＮＭＯＳ５０を有し、電源投入から所定時
間が経過するまでバッファ部６０の動作を禁止してい
る。このため、発振動作開始時にバッファ部６０のスイ
ッチング動作に起因するノイズが発生せず、このノイズ
による負帰還の影響を受けることがないので、立上がり
時間を短縮することができる。 （iii) インバータ４１と、タイマ１０及びバッファ部
６０内の複数のインバータとを、ＣＭＯＳインバータで
構成しているので、動作電流を低減することができ、発
振回路全体の低消費電力化が可能である。

【００２３】第２の実施形態 図５は、本発明の第２の実施形態を示すもので、図１中
のインバータ４１の他の構成例の回路図である。このイ
ンバータ４１は、直列接続されたＮＭＯＳ４１ｂ及び負
荷抵抗４１ｃを有し、そのＮＭＯＳ４１ｂのゲートが入
力端子Ｉに、ドレインが出力端子Ｏに、ソースが電源端
子ＶＧにそれぞれ接続されている。出力端子Ｏは、負荷
抵抗４１ｃを介して電源端子ＶＤに接続されている。図
３のインバータ４１は、ＰＭＯＳ４１ａとＮＭＯＳ４１
ｂを直列接続したＣＭＯＳインバータであるので、消費
電力が少ないという利点があるが、それぞれのＭＯＳト
ランジスタの閾値電圧（例えば、各々０．７Ｖ）の和に
相当する電圧以上の電源電圧（例えば、５Ｖ）を必要と
し、かつ、発振信号ＳＩＧがその閾値に達して発振動作
が安定するまでに、一定の時間が必要である。

【００２４】これに対し、図５のインバータ４１は、Ｍ
ＯＳトランジスタを１個だけ使用しているので、図３の
インバータ４１よりも消費電力は若干大きくなるが、よ
り低い電圧での動作が可能であり、電源電圧を低く（例
えば、３Ｖ）することができるという利点がある。更
に、発振信号ＳＩＧの振幅が小さくても安定発振が可能
であるので、第１の実施形態の発振回路の利点に加え
て、立上がり時間が更に短いという利点がある。

【００２５】第３の実施形態 図６は、本発明の第３の実施形態を示す発振回路におけ
る電流供給手段の回路図である。この電流供給手段７０
は、図１中のスイッチ部２０及び電流供給部３０に代え
て設けられる回路である。電流供給手段７０は、ＰＭＯ
Ｓ７１を有しており、このＰＭＯＳ７１のドレインが電
源ライン１１に接続され、ゲートとソースがノードＮ７
１に共通接続されている。ノードＮ７１は、定電流源７
２を介して接地電位ＧＮＤに接続されている。更にノー
ドＮ７１には、ＮＭＯＳ７３のドレインが接続されてお
り、このＮＭＯＳ７３のソースが定電流源７４を介して
接地電位ＧＮＤに接続され、ゲートが図１のインバータ
１６の出力側に接続されて信号Ｓ１６が与えられるよう
になっている。また、電流供給手段７０はＰＭＯＳ７５
を有しており、このＰＭＯＳ７５のドレインが電源ライ
ン１１に、ゲートがノードＮ７１に、ソースがノードＮ
７２にそれぞれ接続されている。ＰＭＯＳ７１とＰＭＯ
Ｓ７５は、ゲートが共通接続されており、このＰＭＯＳ
７１に流れる電流に対応する電流がＰＭＯＳ７５に流れ
るカレントミラー回路を構成している。そして、ノード
Ｎ７２から、インバータ４１へ電源電流を供給するよう
になっている。

【００２６】信号Ｓ１７が“Ｈ”のときに、ＮＭＯＳ７
３がオン状態になり、定電流源７２，７４を介してＰＭ
ＯＳ７１に流れる電流に対応して、ＰＭＯＳ７５からイ
ンバータ４１へ第１の電流値の電源電流が供給される。
また、信号Ｓ１７が“Ｌ”のときに、ＮＭＯＳ７３がオ
フ状態になり、定電流源７２を介してＰＭＯＳ７１に流
れる電流に対応して、ＰＭＯＳ７５からインバータ４１
へ第２の電流値の電源電流が供給されるようになってい
る。図６の電流供給手段７０を使用した発振回路の動作
は、図１の発振回路の動作とほぼ同様である。但し、こ
の電流供給手段７０では、インバータ４１へ供給する電
源電流の値を、２つの定電流源７２，７４の電流値に応
じて制御するようになっている。このため、定電流源７
２，７４の電流値をインバータ４１の動作特性に応じ
て、起動時と定常時に対応する値に設定することによ
り、このインバータ４１を最適な状態で動作させること
ができるという利点がある。更に、図１の電流供給手段
の回路に比べて、回路が簡素化できるという利点があ
る。なお、本発明は、上記実施形に限定されず、種々の
変形が可能である。この変形例としては、例えば、次の
（ａ）〜（ｆ）のようなものがある。

【００２７】（ａ） 発振部４０は、インバータ４１、
水晶発振子４２等を用いて構成されているが、インバー
タ４１に代えてＮＡＮＤゲート等の論理素子を用いても
良い。また、水晶発振子４２に代えてセラミック発振子
のような圧電素子を用いても良い。 （ｂ） タイマ１０は、抵抗１２及びコンデンサ１３に
よる時定数回路と、インバータ１５〜１７で構成してい
るが、このような回路構成に限定するものではなく、電
源投入から経過時間を測定し、所定の経過時間に達した
ときに、その測定結果を出力する回路であれば良い。 （ｃ） 図１のスイッチ部２０及び電流供給部３０で構
成される電流供給手段は、この回路構成に限定するもの
ではなく、タイマ１０の計測結果に応じて、第１または
第２の電流値の電源電流を発振部４０に供給できるもの
であれば良い。例えば、スイッチ部２０を削除し、イン
バータ１６の出力信号Ｓ１６を、ＰＭＯＳ３４のゲート
に与えるようにしても良い。この場合、電源投入直後
に、電源電位ＶＤＤにほぼ等しい電源電圧がインバータ
４１に印加されることになるが、立上がり時間の短縮が
可能で、かつ回路構成を単純化できるという利点があ
る。

【００２８】（ｄ） 制御手段を構成するＮＭＯＳ５０
は、電源投入直後にノードＮ５０の電位を接地電位ＧＮ
Ｄに固定して、バッファ部６０への発振信号ＳＩＧの出
力を停止しているが、これとは逆に、このノードＮ５０
を電源電位ＶＤＤに固定してバッファ部６０への発振信
号ＳＩＧの出力を停止するようにしても良い。また、ノ
ードＮ５０に対して直列にスイッチ手段を設けてバッフ
ァ部６０への発振信号ＳＩＧの出力を制御するようにし
ても良い。 （ｅ） バッファ部６０は、インバータ回路を２段縦続
接続した回路構成となっているが、必要なレベルの発振
パルスＯＵＴを生成することができる回路であれば、ど
のような構成のバッファ回路でも適用可能である。 （ｆ） 第１〜第３の実施形態の発振回路は、発振周波
数が固定されているが、発振部４０に電圧制御型の可変
容量コンデンサ等を追加して、この可変容量コンデンサ
の容量等を制御することにより、発振周波数を制御する
電圧制御型水晶発振器（ＶＣＸＯ）とすることも可能で
ある。

【００２９】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、電源電位の投入時点から発振手段の立上がり
特性に基づいて設定された所定の経過時間を計測する計
時手段と、この計時手段から与えられる計測結果に従っ
て、第１及び第２の電源電流を発振手段の論理ゲートに
供給する電流供給手段を有している。これにより、電源
投入から所定の経過時間までの間は、第１の大きな電源
電流で論理ゲートを駆動することにより、発振動作の立
上がり時間を短縮することができる。更に、所定の経過
時間の後は、第２の小さな電源電流で論理ゲートを駆動
することにより、低消費電力で発振動作を維持すること
ができる。これに加えて、電流供給手段をカレントミラ
ー回路で構成したので、論理ゲートに供給する電源電流
の値を正確に設定することができる。 第２の発明によれ
ば、電流供給手段をカレントミラー回路で構成し、更に
第１及び第２の定電流源によって論理ゲートに供給する
電源電流の値を設定している。これにより、第１の発明
の効果に加えて、電源投入直後と定常状態での電源電流
の値をより最適な値に設定することができる。

【００３０】

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す発振回路の回路
図である。

【図２】従来の発振回路の構成例を示す回路図である。

【図３】図１中のインバータ４１の構成例を示す回路図
である。

【図４】図１中の信号Ｓ１３，Ｓ１７、及び発振パルス
ＯＵＴの波形図である。

【図５】本発明の第２の実施形態を示す図１中のインバ
ータ４１の他の構成例の回路図である。

【図６】本発明の第３の実施形態を示す発振回路におけ
る電流供給手段の回路図である。

【符号の説明】

１０ タイマ ２０ スイッチ
部 ３０ 電流供給
部 ３１，３３，３４，４１ａ，７１，７５ ＰＭＯＳ ３２，３６，３８ 定電流源 ４０ 発振部 ４１ インバー
タ ４１ｂ，７３ ＮＭＯＳ ４１ｃ 負荷抵抗 ４２ 水晶発振
子 ６０ バッファ
部 Ｎ１１，Ｎ２１，Ｎ２２，Ｎ３１，Ｎ５０ ノード

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−10054（ＪＰ，Ａ) 特開 昭63−220607（ＪＰ，Ａ) 特開 昭63−42205（ＪＰ，Ａ) 特開 昭62−193321（ＪＰ，Ａ) 特開 昭56−65507（ＪＰ，Ａ) 特開 平７−7325（ＪＰ，Ａ) 実開 平６−77318（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03B 5/32 H03B 5/06

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 電源電位の投入により駆動され、リニア
   な増幅特性を有する論理ゲートの出力信号によって圧電
   発振子を励振し、該圧電発振子の出力信号を該論理ゲー
   トに正帰還させて発振信号を出力する発振手段と、 前記論理ゲート及び前記圧電発振子の最大許容電流と該
   最大許容電流による前記発振手段の立上がり特性とに基
   づいて設定された所定時間を有し、前記電源電位の投入
   時点から経過時間を計測して、該経過時間が該所定時間
   に達したときにその計測結果を出力する計時手段と、 前記電源電位が印加されるとともに前記計測結果が与え
   られ、該電源電位から第１の電流値の電源電流と、該第
   １の電流値よりも小さい第２の電流値の電源電流とを生
   成し、該計測結果の入力前には該第１の電流値の電源電
   流を前記論理ゲートに供給し、該計測結果の入力後には
   該第２の電流値の電源電流を該論理ゲートに供給する電
   流供給手段とを備えた発振回路において、 前記電流供給手段を、 前記電源電位と定電流ノードの間に接続され、該定電流
   ノードの電位によって導通状態が制御される第１のトラ
   ンジスタと、 前記定電流ノードと接地電位の間に一定の電流を流す定
   電流源と、 前記電源電位と前記論理ゲートの電源端子の間に接続さ
   れ、前記定電流ノードの電位によって導通状態が制御さ
   れ、前記第２の電流値の電源電流を該論理ゲートに供給
   する第２のトランジスタと、 前記電源電位と前記論理ゲートの電源端子の間に接続さ
   れ、前記計時手段の計測結果が与えられて、該計測結果
   の入力前にはオン状態となって前記第１の電流値と前記
   第２の電流値の差の電源電流を該論理ゲートに供給し、
   該計測結果の入力後にはオフ状態となる第３のトランジ
   スタとで、 構成した ことを特徴とする発振回路。
2. 【請求項２】 電源電位の投入により駆動され、リニア
   な増幅特性を有する論理ゲートの出力信号によって圧電
   発振子を励振し、該圧電発振子の出力信号を該論理ゲー
   トに正帰還させて発振信号を出力する発振手段と、 前記論理ゲート及び前記圧電発振子の最大許容電流と該
   最大許容電流による前記発振手段の立上がり特性とに基
   づいて設定された所定時間を有し、前記電源電位の投入
   時点から経過時間を計測して、該経過時間が該所定時間
   に達したときにその計測結果を出力する計時手段と、 前記電源電位が印加されるとともに前記計測結果が与え
   られ、該電源電位から第１の電流値の電源電流と、該第
   １の電流値よりも小さい第２の電流値の電源電流とを生
   成し、該計測結果の入力前には該第１の電流値の電源電
   流を前記論理ゲートに供給し、該計測結果の入力後には
   該第２の電流値の電源電流を該論理ゲートに供給する電
   流供給手段とを備えた発振回路において、 前記電流供給手段を、 前記電源電位と第１のノードの間に接続され、該第１の
   ノードの電位によって導通状態が制御される第１のトラ
   ンジスタと、 前記第１のノードと接地電位の間に前記第２の電流値の
   電源電流に対応する第１の一定電流を流す第１の定電流
   源と、 前記第１のノードと第２のノードの間に接続され、前記
   計時手段の計測結果が与えられて、該計測結果の入力前
   にはオン状態となり、該計測結果の入力後にはオフ状態
   となる第２のトランジスタと、 前記第２のノードと接地電位の間に前記第１の電流値と
   前記第２の電流値の差の電源電流に対応する第２の一定
   電流を流す第２の定電流源と、 前記電源電位と前記論理ゲートの電源端子の間に接続さ
   れ、前記第１のノードの電位に応じて前記第１の電流値
   の電源電流、または前記第２の電流値の電源電流を該論
   理ゲートに供給する第３のトランジスタとで、 構成した ことを特徴とする発振回路。