JPH09232567A - Ｍｏｓゲートパワーデバイス及びその製造方法 - Google Patents
Ｍｏｓゲートパワーデバイス及びその製造方法Info
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- JPH09232567A JPH09232567A JP8294062A JP29406296A JPH09232567A JP H09232567 A JPH09232567 A JP H09232567A JP 8294062 A JP8294062 A JP 8294062A JP 29406296 A JP29406296 A JP 29406296A JP H09232567 A JPH09232567 A JP H09232567A
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Abstract
(57)【要約】
【課題】 ブレークダウン電圧を減少させることなく、
出力抵抗及びキャパシタンスを低くしたＭＯＳゲートパ
ワーデバイスを提供する。 【解決手段】 ＭＯＳゲートパワーデバイスは、複数個
の基本機能ユニットであって、各基本機能ユニットが、
第１の固有抵抗値を有する第２導電型の半導体材料層中
に形成された第１導電型の本体領域を有するこれら基本
機能ユニットと、各本体領域の下側にそれぞれ配置さ
れ、第１の固有抵抗値よりも大きな第２の固有抵抗値を
有する第２導電型の低ドープ領域とを具える。
出力抵抗及びキャパシタンスを低くしたＭＯＳゲートパ
ワーデバイスを提供する。 【解決手段】 ＭＯＳゲートパワーデバイスは、複数個
の基本機能ユニットであって、各基本機能ユニットが、
第１の固有抵抗値を有する第２導電型の半導体材料層中
に形成された第１導電型の本体領域を有するこれら基本
機能ユニットと、各本体領域の下側にそれぞれ配置さ
れ、第１の固有抵抗値よりも大きな第２の固有抵抗値を
有する第２導電型の低ドープ領域とを具える。
Description
【０００１】
【発明の属する技術分野】本発明は出力抵抗が小さく且
つキャパシタンスが小さいＭＯＳゲートパワーデバイス
及びその製造方法に関するものである。ＭＯＳゲートパ
ワーデバイスには例えばパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ、ＭＯＳゲートサイリスタ又は他のＭＯＳゲートパワ
ーデバイスが含まれる。
つキャパシタンスが小さいＭＯＳゲートパワーデバイス
及びその製造方法に関するものである。ＭＯＳゲートパ
ワーデバイスには例えばパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ、ＭＯＳゲートサイリスタ又は他のＭＯＳゲートパワ
ーデバイスが含まれる。
【０００２】
【従来の技術】ＭＯＳゲートパワーデバイスの設計者の
主たる目的は出力抵抗（すなわち“オン”抵抗）及びパ
ワーデバイス構造と関連する種々のキャパシタンスを減
少させることにある。
主たる目的は出力抵抗（すなわち“オン”抵抗）及びパ
ワーデバイス構造と関連する種々のキャパシタンスを減
少させることにある。
【０００３】これらのパラメータは、超大規模集積回路
（ＶＬＳＩ）技術で用いられているのと極めて類似する
ホトリソグラフ技術及び製造処理を用いて、ＭＯＳゲー
トパワーデバイスを構成する基本機能ユニット（多角形
セル又はストライプ）の集積化密度を高めることにより
減少させることができる。
（ＶＬＳＩ）技術で用いられているのと極めて類似する
ホトリソグラフ技術及び製造処理を用いて、ＭＯＳゲー
トパワーデバイスを構成する基本機能ユニット（多角形
セル又はストライプ）の集積化密度を高めることにより
減少させることができる。
【０００４】しかし、ＭＯＳゲートパワーデバイスの物
理的構造は、集積化密度を高めうる程度を制限する。こ
れらの制限は、ＭＯＳゲートパワーデバイスのオン抵抗
の種々の成分を考慮することにより良好に理解しうる。
これらの成分は、ＭＯＳゲートパワーデバイスのチャネ
ル領域と関連する成分であるチャネル抵抗ＲC と、共通
ドレイン層（すなわち基本機能ユニットを形成する低ド
ープエピタキシャル層）のうち、基本機能ユニットの本
体領域間に位置する部分と関連する成分である蓄積領域
抵抗Ｒacc と、共通ドレイン層のうち、基本機能ユニッ
トの本体領域の空乏領域間に位置する部分と関連する成
分であるＪＦＥＴ抵抗Ｒjfetと、共通ドレイン層のう
ち、基本機能ユニットの本体領域の下側の部分と関連す
る成分であるエピタキシャル抵抗Ｒepi とである。
理的構造は、集積化密度を高めうる程度を制限する。こ
れらの制限は、ＭＯＳゲートパワーデバイスのオン抵抗
の種々の成分を考慮することにより良好に理解しうる。
これらの成分は、ＭＯＳゲートパワーデバイスのチャネ
ル領域と関連する成分であるチャネル抵抗ＲC と、共通
ドレイン層（すなわち基本機能ユニットを形成する低ド
ープエピタキシャル層）のうち、基本機能ユニットの本
体領域間に位置する部分と関連する成分である蓄積領域
抵抗Ｒacc と、共通ドレイン層のうち、基本機能ユニッ
トの本体領域の空乏領域間に位置する部分と関連する成
分であるＪＦＥＴ抵抗Ｒjfetと、共通ドレイン層のう
ち、基本機能ユニットの本体領域の下側の部分と関連す
る成分であるエピタキシャル抵抗Ｒepi とである。
【０００５】チャネル抵抗ＲC 及び蓄積領域抵抗Ｒacc
（これら双方は共通ドレイン層の表面付近の領域と関連
する）は、基本機能ユニットの寸法を小さくし且つ光学
的解像度の良好なホトリソグラフ装置を用いることによ
り減少せしめることができる。これとは相違し、ＪＦＥ
Ｔ抵抗Ｒjfet及びエピタキシャル抵抗Ｒepi は、ＭＯＳ
ゲートパワーデバイスの物理的構造を変更するだけで減
少せしめることができる。実際、基本機能ユニット（セ
ル又はストライプ）間の距離を短くすることによりＲ
jfet成分を著しく増大させ、共通ドレイン層の固有抵抗
が高くなるとこの増大量が一層著しいものとなる。
（これら双方は共通ドレイン層の表面付近の領域と関連
する）は、基本機能ユニットの寸法を小さくし且つ光学
的解像度の良好なホトリソグラフ装置を用いることによ
り減少せしめることができる。これとは相違し、ＪＦＥ
Ｔ抵抗Ｒjfet及びエピタキシャル抵抗Ｒepi は、ＭＯＳ
ゲートパワーデバイスの物理的構造を変更するだけで減
少せしめることができる。実際、基本機能ユニット（セ
ル又はストライプ）間の距離を短くすることによりＲ
jfet成分を著しく増大させ、共通ドレイン層の固有抵抗
が高くなるとこの増大量が一層著しいものとなる。
【０００６】このことは、オン抵抗を著しく増大させな
いようにするためには、共通ドレイン層の固有抵抗を増
大させた状態でＭＯＳゲートパワーデバイスの基本機能
ユニットを保つ必要のある最小距離が増大するというこ
とを意味する。例えば、約６０Ｖの電圧範囲で動作させ
るように設計したデバイスでは、基本機能ユニット間の
距離を４μｍ〜１０μｍとすることができ、一方、共通
ドレイン層が抵抗性であり、それよりも高い約５００Ｖ
で動作するように設計したデバイスの場合には、この距
離は１５μｍ〜２０μｍである。
いようにするためには、共通ドレイン層の固有抵抗を増
大させた状態でＭＯＳゲートパワーデバイスの基本機能
ユニットを保つ必要のある最小距離が増大するというこ
とを意味する。例えば、約６０Ｖの電圧範囲で動作させ
るように設計したデバイスでは、基本機能ユニット間の
距離を４μｍ〜１０μｍとすることができ、一方、共通
ドレイン層が抵抗性であり、それよりも高い約５００Ｖ
で動作するように設計したデバイスの場合には、この距
離は１５μｍ〜２０μｍである。
【０００７】従って、集積化密度を高めようとする場合
に、基本機能ユニット（セル又はストライプ）間の距離
を短くし、ＭＯＳゲートパワーデバイスの出力抵抗を高
めることなくゲート−ドレイン間（すなわち帰還）キャ
パシタンスを減少せしめうるようにしたい場合には、共
通ドレイン層のドーピング濃度を高める必要がある。し
かしこのようにすると、ＭＯＳゲートパワーデバイスの
ブレークダウン電圧が減少する。
に、基本機能ユニット（セル又はストライプ）間の距離
を短くし、ＭＯＳゲートパワーデバイスの出力抵抗を高
めることなくゲート−ドレイン間（すなわち帰還）キャ
パシタンスを減少せしめうるようにしたい場合には、共
通ドレイン層のドーピング濃度を高める必要がある。し
かしこのようにすると、ＭＯＳゲートパワーデバイスの
ブレークダウン電圧が減少する。
【０００８】この欠点を解決する１つの既知の技術は米
国特許第４３７６２８６号明細書に開示されており、こ
の場合、基本機能ユニットの本体領域の下側の共通ドレ
イン層のドーピング濃度に影響を及ぼすことなく、共通
ドレイン層のうち基本機能ユニット間の部分のドーピン
グ濃度をＮ型ドーパントの注入により高めている。この
場合、オン抵抗のＲjfet成分を高めることなく基本機能
ユニット間の距離（従ってＭＯＳゲートパワーデバイス
の帰還抵抗）を減少せしめることができる。
国特許第４３７６２８６号明細書に開示されており、こ
の場合、基本機能ユニットの本体領域の下側の共通ドレ
イン層のドーピング濃度に影響を及ぼすことなく、共通
ドレイン層のうち基本機能ユニット間の部分のドーピン
グ濃度をＮ型ドーパントの注入により高めている。この
場合、オン抵抗のＲjfet成分を高めることなく基本機能
ユニット間の距離（従ってＭＯＳゲートパワーデバイス
の帰還抵抗）を減少せしめることができる。
【０００９】この技術の限定の１つは、オン抵抗のＪＦ
ＥＴ成分のみを減少せしめることができるも、エピタキ
シャル抵抗Ｒepi は減少させることができないというこ
とである。更に、製造処理において、パワーＭＯＳデバ
イスチップのエッジでＮ型ドーパントが注入されないよ
うにするために追加のマスクが必要となる。
ＥＴ成分のみを減少せしめることができるも、エピタキ
シャル抵抗Ｒepi は減少させることができないというこ
とである。更に、製造処理において、パワーＭＯＳデバ
イスチップのエッジでＮ型ドーパントが注入されないよ
うにするために追加のマスクが必要となる。
【００１０】
【発明が解決しようとする課題】本発明の目的は、ブレ
ークダウン電圧に悪影響を及ぼすことのない、低出力抵
抗及び低キャパシタンスを有するＭＯＳゲートパワーデ
バイスを提供せんとするにある。
ークダウン電圧に悪影響を及ぼすことのない、低出力抵
抗及び低キャパシタンスを有するＭＯＳゲートパワーデ
バイスを提供せんとするにある。
【００１１】
【課題を解決するための手段】本発明ＭＯＳゲートパワ
ーデバイスは、複数個の基本機能ユニットであって、各
基本機能ユニットが、第１の固有抵抗値を有する第２導
電型の半導体材料層中に形成された第１導電型の本体領
域を有するこれら基本機能ユニットと、各本体領域の下
側にそれぞれ配置され、第１の固有抵抗値よりも大きな
第２の固有抵抗値を有する第２導電型の低ドープ領域と
を具えていることを特徴とする。
ーデバイスは、複数個の基本機能ユニットであって、各
基本機能ユニットが、第１の固有抵抗値を有する第２導
電型の半導体材料層中に形成された第１導電型の本体領
域を有するこれら基本機能ユニットと、各本体領域の下
側にそれぞれ配置され、第１の固有抵抗値よりも大きな
第２の固有抵抗値を有する第２導電型の低ドープ領域と
を具えていることを特徴とする。
【００１２】本発明によれば、特に基本機能ユニットの
本体領域の下側に低ドープ領域が存在する為、所定のブ
レークダウン電圧に対し、これと同じブレークダウン電
圧を有する従来のＭＯＳゲートパワーデバイスで必要と
する固有抵抗よりも低い固有抵抗を有する共通ドレイン
層を具えるＭＯＳゲートパワーデバイスが得られる。共
通ドレイン層の固有抵抗が減少することによりＪＦＥＴ
成分Ｒjfetを減少せしめるばかりではなく、ＭＯＳゲー
トパワーデバイスの出力抵抗のエピタキシャル層成分Ｒ
epi をも減少せしめる。更に、ＪＦＥＴ成分を高めるこ
となく、基本機能ユニット間の距離を減少させ、従って
ＭＯＳゲートパワーデバイスのゲート−ドレイン間キャ
パシタンスを減少させる。
本体領域の下側に低ドープ領域が存在する為、所定のブ
レークダウン電圧に対し、これと同じブレークダウン電
圧を有する従来のＭＯＳゲートパワーデバイスで必要と
する固有抵抗よりも低い固有抵抗を有する共通ドレイン
層を具えるＭＯＳゲートパワーデバイスが得られる。共
通ドレイン層の固有抵抗が減少することによりＪＦＥＴ
成分Ｒjfetを減少せしめるばかりではなく、ＭＯＳゲー
トパワーデバイスの出力抵抗のエピタキシャル層成分Ｒ
epi をも減少せしめる。更に、ＪＦＥＴ成分を高めるこ
となく、基本機能ユニット間の距離を減少させ、従って
ＭＯＳゲートパワーデバイスのゲート−ドレイン間キャ
パシタンスを減少させる。
【００１３】本発明による構造は特に、基本機能ユニッ
トの寸法が本体領域の下側に残存するエピタキシャル層
の厚さに匹敵する低電圧（３０〜２００Ｖ）のＭＯＳゲ
ートパワーデバイスに適している。
トの寸法が本体領域の下側に残存するエピタキシャル層
の厚さに匹敵する低電圧（３０〜２００Ｖ）のＭＯＳゲ
ートパワーデバイスに適している。
【００１４】
【発明の実施の形態】図面、特に図１を参照するに、本
発明によるＭＯＳゲートパワーデバイスチップは高ドー
プ半導体基板１を有し、この基板１上に例えばエピタキ
シャル成長により低ドープ半導体層２が形成されてい
る。ＮチャネルパワーＭＯＳＦＥＴの場合を参照してい
る図示の例では、基板１とエピタキシャル層２との双方
がＮ導電型であり、これと相違してＰチャネルパワーＭ
ＯＳＦＥＴの場合には基板１とエピタキシャル層２との
双方をＰ導電型とする。又、絶縁ゲートバイポーラトラ
ンジスタ（ＩＧＢＴ）の場合のように基板１とエピタキ
シャル層２とを互いに反対の導電型とすることもでき
る。
発明によるＭＯＳゲートパワーデバイスチップは高ドー
プ半導体基板１を有し、この基板１上に例えばエピタキ
シャル成長により低ドープ半導体層２が形成されてい
る。ＮチャネルパワーＭＯＳＦＥＴの場合を参照してい
る図示の例では、基板１とエピタキシャル層２との双方
がＮ導電型であり、これと相違してＰチャネルパワーＭ
ＯＳＦＥＴの場合には基板１とエピタキシャル層２との
双方をＰ導電型とする。又、絶縁ゲートバイポーラトラ
ンジスタ（ＩＧＢＴ）の場合のように基板１とエピタキ
シャル層２とを互いに反対の導電型とすることもでき
る。
【００１５】エピタキシャル層２はＭＯＳゲートパワー
デバイスの複数の基本機能ユニットに対する共通ドレイ
ン層を構成する。各基本機能ユニットはＰ導電型の（す
なわちより一般的に言えばエピタキシャル層２とは反対
の導電型の）本体領域３を有する。本体領域３は“セル
ラー”ＭＯＳゲートパワーデバイスの場合のように多角
形（例えば四角形又は六角形）の形状を有するようにし
うるか、或いはまたこれら本体領域３を細長ストライプ
で表わすことができる（この場合、図１は細長ストライ
プに対し交差する方向の断面図を示している）。各本体
領域３の内部には、Ｎ導電型の（すなわちエピタキシャ
ル層２と同じ導電型の）高ドープソース領域４が設けら
れている。
デバイスの複数の基本機能ユニットに対する共通ドレイ
ン層を構成する。各基本機能ユニットはＰ導電型の（す
なわちより一般的に言えばエピタキシャル層２とは反対
の導電型の）本体領域３を有する。本体領域３は“セル
ラー”ＭＯＳゲートパワーデバイスの場合のように多角
形（例えば四角形又は六角形）の形状を有するようにし
うるか、或いはまたこれら本体領域３を細長ストライプ
で表わすことができる（この場合、図１は細長ストライ
プに対し交差する方向の断面図を示している）。各本体
領域３の内部には、Ｎ導電型の（すなわちエピタキシャ
ル層２と同じ導電型の）高ドープソース領域４が設けら
れている。
【００１６】エピタキシャル層２の頂面には、薄肉ゲー
ト酸化物層５とポリシリコン層６とを有する絶縁ゲート
層が被覆されている。この絶縁ゲート層には各本体領域
３上で孔があけられている。絶縁ゲート層には絶縁材料
層７が被覆され、この絶縁材料層７には、ソース金属層
８をソース領域４及び本体領域３に接触させるための接
点窓が各本体領域３の上であけられている。又、基板１
の底面にはドレイン金属層９が設けられている。領域２
０はエピタキシャル層２の厚さ全体に亘って延在してい
るように示してあるが、この領域２０はエピタキシャル
層２の厚さの一部のみに延在させることができること当
業者にとって明らかである。
ト酸化物層５とポリシリコン層６とを有する絶縁ゲート
層が被覆されている。この絶縁ゲート層には各本体領域
３上で孔があけられている。絶縁ゲート層には絶縁材料
層７が被覆され、この絶縁材料層７には、ソース金属層
８をソース領域４及び本体領域３に接触させるための接
点窓が各本体領域３の上であけられている。又、基板１
の底面にはドレイン金属層９が設けられている。領域２
０はエピタキシャル層２の厚さ全体に亘って延在してい
るように示してあるが、この領域２０はエピタキシャル
層２の厚さの一部のみに延在させることができること当
業者にとって明らかである。
【００１７】エピタキシャル層２と同じ導電型であるも
このエピタキシャル層よりも固有抵抗が高い領域２０が
エピタキシャル層２中で各本体領域３の下側に設けら
れ、この領域はエピタキシャル層２の厚さのほぼ全体に
亘り基板１まで下方に延在している。
このエピタキシャル層よりも固有抵抗が高い領域２０が
エピタキシャル層２中で各本体領域３の下側に設けら
れ、この領域はエピタキシャル層２の厚さのほぼ全体に
亘り基板１まで下方に延在している。
【００１８】領域２０が本体領域３の下側に存在する
為、ＭＯＳゲートパワーデバイスのブレークダウン電圧
を減少させるこなくエピタキシャル層２の固有抵抗を減
少せしめることができる。その理由は、ＭＯＳゲートパ
ワーデバイスのブレークダウン電圧は本体領域の下側の
共通ドレイン層の部分の固有抵抗及び厚さに依存する
も、本体領域間の共通ドレイン層の部分に依存しない為
である。換言すれば、本体領域３の下側に低ドープ領域
２０を存在させることにより、固有抵抗が従来のデバイ
スで必要とするよりも低くなっているエピタキシャル層
によってさえも所望のブレークダウン電圧を達成しうる
ようになる。
為、ＭＯＳゲートパワーデバイスのブレークダウン電圧
を減少させるこなくエピタキシャル層２の固有抵抗を減
少せしめることができる。その理由は、ＭＯＳゲートパ
ワーデバイスのブレークダウン電圧は本体領域の下側の
共通ドレイン層の部分の固有抵抗及び厚さに依存する
も、本体領域間の共通ドレイン層の部分に依存しない為
である。換言すれば、本体領域３の下側に低ドープ領域
２０を存在させることにより、固有抵抗が従来のデバイ
スで必要とするよりも低くなっているエピタキシャル層
によってさえも所望のブレークダウン電圧を達成しうる
ようになる。
【００１９】エピタキシャル層２の固有抵抗を減少させ
た結果、ソース領域から生じ基板１の方向に流れる電流
フラックスＩが低い方の抵抗を通る為ＭＯＳゲートパワ
ーデバイスの出力抵抗ＲonのうちのＪＦＥＴ成分Ｒjfet
とエピタキシャル層成分Ｒep i との双方が減少される。
た結果、ソース領域から生じ基板１の方向に流れる電流
フラックスＩが低い方の抵抗を通る為ＭＯＳゲートパワ
ーデバイスの出力抵抗ＲonのうちのＪＦＥＴ成分Ｒjfet
とエピタキシャル層成分Ｒep i との双方が減少される。
【００２０】又、ＭＯＳゲートパワーデバイスの出力抵
抗のＲjfet成分を増大させる欠点を生じることなく、隣
り合う基本機能ユニット間の距離ｄ（図１）を減少させ
ることができる。
抗のＲjfet成分を増大させる欠点を生じることなく、隣
り合う基本機能ユニット間の距離ｄ（図１）を減少させ
ることができる。
【００２１】図７は、本体領域３の表面から開始して深
さ方向でデバイスを通り基板に向う図１の矢印ｘの方向
に沿う種々の半導体領域のドーピング分布を示す。一点
鎖線は従来のＭＯＳゲートパワーデバイス構造のドーピ
ング分布を表わす。実線は本発明によるデバイスのドー
ピング分布を表わす。
さ方向でデバイスを通り基板に向う図１の矢印ｘの方向
に沿う種々の半導体領域のドーピング分布を示す。一点
鎖線は従来のＭＯＳゲートパワーデバイス構造のドーピ
ング分布を表わす。実線は本発明によるデバイスのドー
ピング分布を表わす。
【００２２】図８は、低ドープ半導体層２の表面から開
始して深さ方向でデバイスを通り基板に向う図１の矢印
ｙの方向に沿う種々の半導体領域のドーピング分布を示
す。一点鎖線は通常のＭＯＳゲートパワーデバイス構造
のドーピング分布を表わす。実線は本発明によるデバイ
スのドーピング分布を表わす。
始して深さ方向でデバイスを通り基板に向う図１の矢印
ｙの方向に沿う種々の半導体領域のドーピング分布を示
す。一点鎖線は通常のＭＯＳゲートパワーデバイス構造
のドーピング分布を表わす。実線は本発明によるデバイ
スのドーピング分布を表わす。
【００２３】図７及び８には低電圧ＭＯＳゲートパワー
デバイスに対する深さの値をも示してある。高電圧ＭＯ
Ｓゲートパワーデバイスの場合、本体領域３の幅を例え
ば約２０μｍとすることができ、従って領域２０の深さ
を約２０μｍとすることができる。
デバイスに対する深さの値をも示してある。高電圧ＭＯ
Ｓゲートパワーデバイスの場合、本体領域３の幅を例え
ば約２０μｍとすることができ、従って領域２０の深さ
を約２０μｍとすることができる。
【００２４】図９は、図７及び８の２つの場合における
電界Ｅの分布を示す線図である。当業者は図９から明ら
かとなるように、本発明の構造では、ブレークダウン電
圧が高くなる（電界Ｅの曲線により囲まれる領域は本発
明の構造の場合（実線）の方が従来の構造の場合（一点
鎖線）よりも高くなる）。
電界Ｅの分布を示す線図である。当業者は図９から明ら
かとなるように、本発明の構造では、ブレークダウン電
圧が高くなる（電界Ｅの曲線により囲まれる領域は本発
明の構造の場合（実線）の方が従来の構造の場合（一点
鎖線）よりも高くなる）。
【００２５】次に、本発明による製造処理を図２〜６に
つき説明する。図２を参照するに、高ドープ基板１上に
低ドープ層２をエピタキシャル成長させる。このエピタ
キシャル層２の厚さは製造すべきＭＯＳゲートパワーデ
バイスの電圧の大きさに依存し、例えば低電圧デバイス
の場合エピタキシャル層２の厚さを約２〜５μｍとする
ことができる。しかし、従来のデバイスではエピタキシ
ャル層の固有抵抗はＭＯＳゲートパワーデバイスの所望
のブレークダウン電圧に基づいて決定され（例えば６０
Ｖのブレークダウン電圧の場合１Ω−ｃｍにされ）、本
発明ではエピタキシャル層２の固有抵抗は同じ所望のブ
レークダウン電圧を達成するのに必要とするよりも低く
（例えば０．６Ω−ｃｍ）とする。
つき説明する。図２を参照するに、高ドープ基板１上に
低ドープ層２をエピタキシャル成長させる。このエピタ
キシャル層２の厚さは製造すべきＭＯＳゲートパワーデ
バイスの電圧の大きさに依存し、例えば低電圧デバイス
の場合エピタキシャル層２の厚さを約２〜５μｍとする
ことができる。しかし、従来のデバイスではエピタキシ
ャル層の固有抵抗はＭＯＳゲートパワーデバイスの所望
のブレークダウン電圧に基づいて決定され（例えば６０
Ｖのブレークダウン電圧の場合１Ω−ｃｍにされ）、本
発明ではエピタキシャル層２の固有抵抗は同じ所望のブ
レークダウン電圧を達成するのに必要とするよりも低く
（例えば０．６Ω−ｃｍ）とする。
【００２６】エピタキシャル層２の表面上には例えば熱
成長により薄肉酸化物層５を形成するか或いはこれに代
えて厚肉酸化物及び能動領域を形成する。次に酸化物層
５上にポリシリコン層６を堆積する。
成長により薄肉酸化物層５を形成するか或いはこれに代
えて厚肉酸化物及び能動領域を形成する。次に酸化物層
５上にポリシリコン層６を堆積する。
【００２７】次に図３に示すように、ポリシリコン層６
と酸化物層５とをエピタキシャル層２の表面から選択的
に除去して孔１０を形成する。この工程には、ホトレジ
スト層１１を堆積し、孔１０のパターンを有するマスク
を介してホトレジスト層１１を光源に選択的に曝し、ホ
トレジスト層１１を選択的に除去し、ポリシリコン層１
１によって覆われていないポリシリコン及び酸化物の層
５，６をエッチングする処理が含まれる。孔１０は多角
形形状（例えば四角形又は六角形、すなわちセルラー形
状）を有するようにするか或いは細長ストライプとしう
る。
と酸化物層５とをエピタキシャル層２の表面から選択的
に除去して孔１０を形成する。この工程には、ホトレジ
スト層１１を堆積し、孔１０のパターンを有するマスク
を介してホトレジスト層１１を光源に選択的に曝し、ホ
トレジスト層１１を選択的に除去し、ポリシリコン層１
１によって覆われていないポリシリコン及び酸化物の層
５，６をエッチングする処理が含まれる。孔１０は多角
形形状（例えば四角形又は六角形、すなわちセルラー形
状）を有するようにするか或いは細長ストライプとしう
る。
【００２８】次に、ＭＯＳゲートパワーデバイスの基本
機能ユニットの本体領域３を形成する。この目的のため
に、ポリシリコン及び酸化物の層５，６を（及び必要に
応じホトレジスト層１１をも）マスクとして用いて、硼
素のようなＰ型ドーパントを５×１０13〜５×１０14原
子／ｃｍ2 の範囲のドーズ量及び８０〜２００ＫｅＶの
注入エネルギーで注入する（図３）。図４に示すよう
に、これに続くドーパントの熱拡散により、約１０17原
子／ｃｍ3 のチャネル中の表面濃度を有する本体領域３
を形成する。この表面濃度はＭＯＳゲートパワーデバイ
スの所望しきい値電圧を達成するのに必要な濃度であ
る。
機能ユニットの本体領域３を形成する。この目的のため
に、ポリシリコン及び酸化物の層５，６を（及び必要に
応じホトレジスト層１１をも）マスクとして用いて、硼
素のようなＰ型ドーパントを５×１０13〜５×１０14原
子／ｃｍ2 の範囲のドーズ量及び８０〜２００ＫｅＶの
注入エネルギーで注入する（図３）。図４に示すよう
に、これに続くドーパントの熱拡散により、約１０17原
子／ｃｍ3 のチャネル中の表面濃度を有する本体領域３
を形成する。この表面濃度はＭＯＳゲートパワーデバイ
スの所望しきい値電圧を達成するのに必要な濃度であ
る。
【００２９】或いはまた、本体領域３は異なるドーズ量
及び異なるエネルギーでの硼素の２回の別々の注入によ
り形成することができ、この場合もポリシリコン及び酸
化物の層５，６をマスクとして用いる。
及び異なるエネルギーでの硼素の２回の別々の注入によ
り形成することができ、この場合もポリシリコン及び酸
化物の層５，６をマスクとして用いる。
【００３０】例えば第１の注入は約８０ＫｅＶのエネル
ギーで１０13〜１０14原子／ｃｍ2の範囲のＰ型ドーパ
ントのドーズ量で行なうことができ、これを用いて本体
領域の表面、特にチャネル領域におけるドーパント濃度
を調整し、これによりＭＯＳゲートパワーデバイスの所
望のしきい値電圧を設定する。第２の注入は例えば、１
００ＫｅＶ及び３００ＫｅＶ間のエネルギーで１０14〜
１０15原子／ｃｍ2 の範囲のＰ型ドーパントのドーズ量
で行なって、ドーパントのピーク濃度が規定の深さ位
置、すなわち後の工程で形成されるソース領域の下側の
位置に位置しうるようにする。これに続く、１０５０〜
１１００℃の範囲の温度で０．５〜２時間の熱拡散処理
により、第１の注入で導入されたドーパントの横方向拡
散を決定し、ゲート酸化物層を越えて延在する本体領域
のチャネル領域を形成する。第２の注入により導入され
るドーパントの縦方向拡散はＭＯＳゲートパワーデバイ
スのしきい値電圧を変えない。その理由は、ドーパント
イオンは第１の注入で導入されるドーパントの濃度より
も低い濃度で表面に達する為である（実際、第１の注入
で導入されるドーパントのピークドーパント濃度は殆ど
ドレイン層２の表面に位置する）。第２の注入で導入さ
れるドーパントの縦方向及び横方向拡散は本体領域のう
ちの深い高ドープ本体部分を形成し、ソース領域の下側
の本体領域の固有抵抗を減少させる。
ギーで１０13〜１０14原子／ｃｍ2の範囲のＰ型ドーパ
ントのドーズ量で行なうことができ、これを用いて本体
領域の表面、特にチャネル領域におけるドーパント濃度
を調整し、これによりＭＯＳゲートパワーデバイスの所
望のしきい値電圧を設定する。第２の注入は例えば、１
００ＫｅＶ及び３００ＫｅＶ間のエネルギーで１０14〜
１０15原子／ｃｍ2 の範囲のＰ型ドーパントのドーズ量
で行なって、ドーパントのピーク濃度が規定の深さ位
置、すなわち後の工程で形成されるソース領域の下側の
位置に位置しうるようにする。これに続く、１０５０〜
１１００℃の範囲の温度で０．５〜２時間の熱拡散処理
により、第１の注入で導入されたドーパントの横方向拡
散を決定し、ゲート酸化物層を越えて延在する本体領域
のチャネル領域を形成する。第２の注入により導入され
るドーパントの縦方向拡散はＭＯＳゲートパワーデバイ
スのしきい値電圧を変えない。その理由は、ドーパント
イオンは第１の注入で導入されるドーパントの濃度より
も低い濃度で表面に達する為である（実際、第１の注入
で導入されるドーパントのピークドーパント濃度は殆ど
ドレイン層２の表面に位置する）。第２の注入で導入さ
れるドーパントの縦方向及び横方向拡散は本体領域のう
ちの深い高ドープ本体部分を形成し、ソース領域の下側
の本体領域の固有抵抗を減少させる。
【００３１】図５に示すように、Ｐ型のドーパント、好
ましくはアルミニウムのような拡散性の高いドーパント
を、ポリシリコン及び酸化物の層５，６（且つ必要に応
じホトレジスト層１１）をマスクとして用いてエピタキ
シャル層２中に注入する。注入ドーズ量は、エピタキシ
ャル層のＮ型ドーピングレベルを部分的に補償するもこ
れを反転させない程度にしてこのドーパントが注入され
たエピタキシャル層２の部分の固有抵抗を可成り高める
ようにするのが適している。注入エネルギー（７００Ｋ
ｅＶ〜１ＭｅＶの範囲）はドーパントのピーク濃度を本
体−ドレイン接合にできるだけ近づいた位置（エピタキ
シャル層２の表面から１．５〜２μｍの位置）に位置さ
せるような値とする。
ましくはアルミニウムのような拡散性の高いドーパント
を、ポリシリコン及び酸化物の層５，６（且つ必要に応
じホトレジスト層１１）をマスクとして用いてエピタキ
シャル層２中に注入する。注入ドーズ量は、エピタキシ
ャル層のＮ型ドーピングレベルを部分的に補償するもこ
れを反転させない程度にしてこのドーパントが注入され
たエピタキシャル層２の部分の固有抵抗を可成り高める
ようにするのが適している。注入エネルギー（７００Ｋ
ｅＶ〜１ＭｅＶの範囲）はドーパントのピーク濃度を本
体−ドレイン接合にできるだけ近づいた位置（エピタキ
シャル層２の表面から１．５〜２μｍの位置）に位置さ
せるような値とする。
【００３２】或いはまた、図６に示すように、拡散性の
高いドーパントに対する注入マスクを、ポリシリコン及
び酸化物の層５，６における孔１０よりも小さな孔１０
０を有する他のホトレジスト層１１１により形成するこ
とができる。
高いドーパントに対する注入マスクを、ポリシリコン及
び酸化物の層５，６における孔１０よりも小さな孔１０
０を有する他のホトレジスト層１１１により形成するこ
とができる。
【００３３】次に、（砒素又は燐のような）高ドーズ量
のＮ型ドーパントを本体領域３内に選択的に注入してソ
ース領域４を形成する。次に、Ｎ型ドーパントを熱処理
により拡散させる。この熱処理中、ソースのドーパント
は砒素の場合約０．４〜０．５μｍの深さに亘って、燐
の場合約０．６〜０．７μｍの深さに亘って拡散する。
これと同じ熱処理中、拡散性の高いドーパントは約１．
５〜２μｍの深さに亘って拡散し、すべての本体領域３
の下側でほぼ基板１まで制御的に分布され、本体領域３
の下側のエピタキシャル層２のドーピング分布を変更
し、これら領域におけるエピタキシャル層２の固有抵抗
を増大させる。
のＮ型ドーパントを本体領域３内に選択的に注入してソ
ース領域４を形成する。次に、Ｎ型ドーパントを熱処理
により拡散させる。この熱処理中、ソースのドーパント
は砒素の場合約０．４〜０．５μｍの深さに亘って、燐
の場合約０．６〜０．７μｍの深さに亘って拡散する。
これと同じ熱処理中、拡散性の高いドーパントは約１．
５〜２μｍの深さに亘って拡散し、すべての本体領域３
の下側でほぼ基板１まで制御的に分布され、本体領域３
の下側のエピタキシャル層２のドーピング分布を変更
し、これら領域におけるエピタキシャル層２の固有抵抗
を増大させる。
【００３４】これに続く処理工程には、絶縁材料層７を
チップの全表面上に形成し、本体領域３上で絶縁材料層
７に接点窓をあけ、ソース金属層８及びドレイン金属層
９を形成する工程がある。
チップの全表面上に形成し、本体領域３上で絶縁材料層
７に接点窓をあけ、ソース金属層８及びドレイン金属層
９を形成する工程がある。
【００３５】ソースのドーパントを拡散するのに用いる
熱拡散処理の熱供給源が、厚肉エピタキシャル層を有す
る高電圧デバイスの完全な拡散を達成するのに充分でな
い場合には、ソースのドーパントの熱拡散処理を変更す
るか、或いは上述した工程順序を逆にする、例えは本体
領域３の形成工程の前に拡散性の高いドーパントの注入
を行なって本体領域の熱拡散処理を利用する。
熱拡散処理の熱供給源が、厚肉エピタキシャル層を有す
る高電圧デバイスの完全な拡散を達成するのに充分でな
い場合には、ソースのドーパントの熱拡散処理を変更す
るか、或いは上述した工程順序を逆にする、例えは本体
領域３の形成工程の前に拡散性の高いドーパントの注入
を行なって本体領域の熱拡散処理を利用する。
【００３６】本発明は上述した実施例に限定されず、幾
多の変更に加えうること勿論である。
多の変更に加えうること勿論である。
【図１】本発明によるＭＯＳゲートパワーデバイスを示
す断面図である。
す断面図である。
【図２】本発明によるＭＯＳゲートパワーデバイスの製
造処理の中間の一工程を示す断面図である。
造処理の中間の一工程を示す断面図である。
【図３】同じくその製造処理の他の工程を示す断面図で
ある。
ある。
【図４】同じくその製造処理の更に他の工程を示す断面
図である。
図である。
【図５】同じくその製造処理の更に他の工程を示す断面
図である。
図である。
【図６】本発明の製造処理の他の実施例の、図５に類似
する工程を示す断面図である。
する工程を示す断面図である。
【図７】従来のＭＯＳゲートパワーデバイスと本発明に
よるＭＯＳゲートパワーデバイスとのドーピング分布の
比較を示す線図である。
よるＭＯＳゲートパワーデバイスとのドーピング分布の
比較を示す線図である。
【図８】ＭＯＳゲートパワーデバイスの基本機能ユニッ
ト間の領域のドーピング分布を従来と本発明とで比較し
て示す線図である。
ト間の領域のドーピング分布を従来と本発明とで比較し
て示す線図である。
【図９】ＭＯＳゲートパワーデバイスの電界分布を従来
と本発明とで比較して示す線図である。
と本発明とで比較して示す線図である。
１ 高ドープ半導体基板 ２ 低ドープ半導体層（エピタキシャル層） ３ 本体領域 ４ 高ドープソース領域 ５ 薄肉ゲート酸化物層 ６ ポリシリコン層 ７ 絶縁材料層 ８ ソース金属層 ９ ドレイン金属層 １０ 孔 １１ ホトレジスト層 ２０ 低ドープ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年３月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591002692 エスジーエス−トムソン マイクロエレク トロニクス エッセ エッレ エーレ ＳＧＳ−ＴＨＯＭＳＯＮ ＭＩＣＲＯＥＬ ＥＣＴＲＯＮＩＣＳ ＳＲＬ イタリア国 ミラノ 20041 アグラーテ ブリアンツァ ヴィア ツィー オリヴ ェッティ ２ (72)発明者 フリシナ フェルッチオ イタリア国 カタニア 95030 サンタガ タ リ バッティアティ ヴィア トレ トーリ 11 (72)発明者 フェーラ ジュセッペ イタリア国 カタニア 95126 ヴィア アチカステロ 12 (72)発明者 リナウド サルヴァトーレ イタリア国 メッシナ 98070 エッセ マルコ ダルンツィオ ヴィコ アイアイ カステロ 16
Claims (27)
- 【請求項１】 複数個の基本機能ユニットであって、各
基本機能ユニットが、第１の固有抵抗値を有する第２導
電型の半導体材料層中に形成された第１導電型の本体領
域を有するこれら基本機能ユニットと、 各本体領域の下側にそれぞれ配置され、第１の固有抵抗
値よりも大きな第２の固有抵抗値を有する第２導電型の
低ドープ領域とを具えていることを特徴とするＭＯＳゲ
ートパワーデバイス。 - 【請求項２】 請求項１に記載のＭＯＳゲートパワーデ
バイスにおいて、本体領域の下側の低ドープ領域の第２
の固有抵抗値がＭＯＳゲートパワーデバイスのブレーク
ダウン電圧を決定するようになっていることを特徴とす
るＭＯＳゲートパワーデバイス。 - 【請求項３】 請求項２に記載のＭＯＳゲートパワーデ
バイスにおいて、第２導電型の低ドープ領域が、第２導
電型の半導体材料層のドーパントの濃度を部分的に補償
するもその導電型を反転しない、適した濃度で第１導電
型のドーパントを有していることを特徴とするＭＯＳゲ
ートパワーデバイス。 - 【請求項４】 請求項３に記載のＭＯＳゲートパワーデ
バイスにおいて、第２導電型の前記低ドープ領域に含ま
れる第１導電型のドーパントが半導体材料層中での高拡
散性を有していることを特徴とするＭＯＳゲートパワー
デバイス。 - 【請求項５】 請求項３に記載のＭＯＳゲートパワーデ
バイスにおいて、前記半導体材料層が高ドープ半導体基
板上に重畳され、本体領域の下側の低ドープ領域がほぼ
半導体基板まで延在していることを特徴とするＭＯＳゲ
ートパワーデバイス。 - 【請求項６】 請求項５に記載のＭＯＳゲートパワーデ
バイスにおいて、前記半導体基板が第１導電型であるこ
とを特徴とするＭＯＳゲートパワーデバイス。 - 【請求項７】 請求項５に記載のＭＯＳゲートパワーデ
バイスにおいて、前記半導体基板が第１導電型であるこ
とを特徴とするＭＯＳゲートパワーデバイス。 - 【請求項８】 請求項６又は７に記載のＭＯＳゲートパ
ワーデバイスにおいて、前記第１導電型がＰ導電型であ
り、前記第２導電型がＮ導電型であることを特徴とする
ＭＯＳゲートパワーデバイス。 - 【請求項９】 請求項８に記載のＭＯＳゲートパワーデ
バイスにおいて、第２導電型の低ドープ領域に含まれる
第１導電型のドーパントがアルミニウム原子であること
を特徴とするＭＯＳゲートパワーデバイス。 - 【請求項１０】 請求項６又は７に記載のＭＯＳゲート
パワーデバイスにおいて、前記第１導電型がＮ導電型で
あり、前記第２導電型がＰ導電型であることを特徴とす
るＭＯＳゲートパワーデバイス。 - 【請求項１１】 ＭＯＳゲートパワーデバイスの製造方
法において、この方法が、 ａ）高ドープ半導体基板上に、第１の固有抵抗値を有す
る第１導電型の低ドープ半導体層を形成する工程と、 ｂ）この低ドープ半導体層上に導電性の絶縁ゲート層を
形成する工程と、 ｃ）この絶縁ゲート層を選択的に除去して半導体材料層
の表面の選択部分上に窓をあける工程と、 ｄ）前記半導体層中に第２導電型の本体領域を形成する
工程と、 ｅ）これら本体領域中に第１導電型のソース領域を形成
する工程と、 ｆ）各本体領域の下側に、半導体本体中でほぼ半導体基
板まで延在する第１導電型の低ドープ領域をそれぞれ形
成し、これら低ドープ領域が半導体層の第１の固有抵抗
値よりも高い第２の固有抵抗値を有するようにする工程
とを具えていることを特徴とするＭＯＳゲートパワーデ
バイスの製造方法。 - 【請求項１２】 請求項１１に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、本体領域の下側の第１
導電型の低ドープ領域は、半導体層の第１導電型のドー
パントの濃度を部分的に補償するもこれを反転しない、
適したドーズ量で第２導電型のドーパントを第１導電型
の半導体層中に注入することにより形成することを特徴
とするＭＯＳゲートパワーデバイスの製造方法。 - 【請求項１３】 請求項１２に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、本体領域の下側の低ド
ープ領域を形成するために注入する第２導電型のドーパ
ントを半導体層中での拡散性の高いドーパントとするこ
とを特徴とするＭＯＳゲートパワーデバイスの製造方
法。 - 【請求項１４】 請求項１３に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、ソース領域を形成する
工程が、第１導電型のドーパントを選択的に注入し続い
てこの注入されたドーパントを熱拡散する処理を有し、
本体領域の下側に低ドープ領域を形成するために注入さ
れる拡散性の高いドーパントはソース領域を形成する前
に注入し且つソース領域を形成するドーパントの熱拡散
中にほぼ半導体基板に至るまで下方に半導体層中で熱拡
散させることを特徴とするＭＯＳゲートパワーデバイス
の製造方法。 - 【請求項１５】 請求項１３に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、本体領域を形成する工
程が、絶縁ゲート層中の窓を経て第２導電型のドーパン
トを注入しこれに続きこの注入されたドーパントを熱拡
散する処理を有し、本体領域の下側に低ドープ領域を形
成するために注入される拡散性の高いドーパントを本体
領域の形成前に注入し且つ本体領域を形成するドーパン
トの熱拡散中ほぼ半導体基板に至るまで下方に熱拡散す
ることを特徴とするＭＯＳゲートパワーデバイスの製造
方法。 - 【請求項１６】 請求項１４又は１５に記載のＭＯＳゲ
ートパワーデバイスの製造方法において、拡散性の高い
ドーパントを絶縁ゲート層中の窓を経て注入することを
特徴とするＭＯＳゲートパワーデバイスの製造方法。 - 【請求項１７】 請求項１４又は１５に記載のＭＯＳゲ
ートパワーデバイスの製造方法において、拡散性の高い
ドーパントを絶縁ゲート層中の窓の内部の半導体層の表
面領域内に注入することを特徴とするＭＯＳゲートパワ
ーデバイスの製造方法。 - 【請求項１８】 請求項１３〜１７のいずれか一項に記
載のＭＯＳゲートパワーデバイスの製造方法において、
半導体基板を第１導電型とすることを特徴とするＭＯＳ
ゲートパワーデバイスの製造方法。 - 【請求項１９】 請求項１３〜１７のいずれか一項に記
載のＭＯＳゲートパワーデバイスの製造方法において、
半導体基板を第２導電型とすることを特徴とするＭＯＳ
ゲートパワーデバイスの製造方法。 - 【請求項２０】 請求項１８に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、第１導電型をＮ導電型
とし、第２導電型をＰ導電型とすることを特徴とするＭ
ＯＳゲートパワーデバイスの製造方法。 - 【請求項２１】 請求項１９に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、第１導電型をＮ導電型
とし、第２導電型をＰ導電型とすることを特徴とするＭ
ＯＳゲートパワーデバイスの製造方法。 - 【請求項２２】 請求項２０に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、拡散性の高いドーパン
トをアルミニウムとすることを特徴とするＭＯＳゲート
パワーデバイスの製造方法。 - 【請求項２３】 請求項２１に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、拡散性の高いドーパン
トをアルミニウムとすることを特徴とするＭＯＳゲート
パワーデバイスの製造方法。 - 【請求項２４】 請求項２２に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、アルミニウムのドーパ
ントを５００ＫｅＶ〜１ＭｅＶの範囲のエネルギーで注
入することを特徴とするＭＯＳゲートパワーデバイスの
製造方法。 - 【請求項２５】 請求項２３に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、アルミニウムのドーパ
ントを５００ＫｅＶ〜１ＭｅＶの範囲のエネルギーで注
入することを特徴とするＭＯＳゲートパワーデバイスの
製造方法。 - 【請求項２６】 請求項１８に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、第１導電型をＰ導電型
とし、第２導電型をＮ導電型とすることを特徴とするＭ
ＯＳゲートパワーデバイスの製造方法。 - 【請求項２７】 請求項１９に記載のＭＯＳゲートパワ
ーデバイスの製造方法において、第１導電型をＰ導電型
とし、第２導電型をＮ導電型とすることを特徴とするＭ
ＯＳゲートパワーデバイスの製造方法。
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