JP2870402B2 - 絶縁ゲート型電界効果トランジスタ - Google Patents

絶縁ゲート型電界効果トランジスタ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、モータ駆動用インバー
タ用、電源用及びイグナイタ用等の高耐圧、大電流のパ
ワースイッチング素子として用いる絶縁ゲート型電界効
果トランジスタに関する。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタは、
ＭＯＳ構造を有し電圧駆動型であることからバイポーラ
トランジスタに比べ駆動電力が小さく、また熱暴走を起
こしにくい特徴を持つ。その種類として、例えばユニポ
ーラデバイスであるパワーＭＯＳＦＥＴ（ＤＭＯＳ）と
バイポーラデバイスであるＩＧＢＴがある。ＩＧＢＴは
パワーＭＯＳＦＥＴと類似の構造を有するが、ドレイン
領域にｐｎ接合を設けることにより動作時に高抵抗ドレ
イン層に導電率変調を起こさせパワーＭＯＳＦＥＴでは
不可能な高耐圧と低オン抵抗の両立が達成できる。
【０００３】以下、ＩＧＢＴを例にとって説明する。図
１３は、ＩＧＢＴのセル領域及びその外側に配置される
高耐圧化手段としてのガードリング部の断面図である。
これを製造工程に従って説明する。まず、半導体基板で
ありｐ+ 層１（第１半導体層）を用意し、この上に気相
成長法により高抵抗のｎ- 層２（第２半導体層）を形成
する。次に３〜６μｍの深さにｐ層３（第３半導体
層）、ｐ層４（第５半導体層）及びｐ層５（ガードリン
グ部）を選択拡散法により同時に形成する。そして選択
拡散法によりｐ層９、ｎ + 層６（第４半導体層）を形成
する。なお、以上の製造工程において、ｎ- 層２の表面
を酸化して形成されたゲート絶縁膜としてのゲート酸化
膜７の上に形成されたゲート電極８をマスクとして、い
わゆるＤＳＡ技術によりｐ層９とｎ+ 層（ソース領域）
６が自己整合的に形成され、これによりチャネルが形成
される。その後、層間絶縁膜１０を形成して、続いてｐ
層３及びｎ+ 層６及びｐ層４にオーミック接触を形成す
るために、上部の酸化膜にコンタクト孔を開口し、アル
ミニウムを数μｍ蒸着し、選択エッチングしてソース電
極１１、ゲート電極引き回し線１５、ソース電極引き回
し線１１ａを形成する。また、ｐ+ 層１の裏面に金属膜
を蒸着して、ドレイン電極１２を形成する。
【０００４】以上の断面構造を有する素子の平面パター
ンを図１４に示す。図１４において、図１３のソース電
極１１は平面においてストライプ形状の開口部パターン
２２を形成し、ｐ領域３及び９からなるｐウエル領域と
ともに所定の間隔で繰り返し配置されることによりセル
領域Ａを形成している。このセル領域Ａの全面にはソー
ス電極１１が形成されている。また、セル領域Ａの終端
部を囲むようにｐ領域４が配置され、この上部にソース
電極引き回し線１１ａ、ゲート電極引き回し線１５、ソ
ース電極パッド３０及びゲート電極パッド３１が形成さ
れている。図１３の２１、２５はソース電極引き回し線
１１ａ、ゲート電極引き回し線１５の絶縁開口部であ
る。なお、ソース電極引き回し線１１ａは、素子全体の
電位を固定し、動作時の電位の不均一さをなくすために
設けられている。
【０００５】ｐ領域４の外周に所定の間隔を有して、１
つないし複数のガードリング部５が配置されている。さ
らにガードリング領域（ガードリング部５が形成されて
いる領域）の外周にチャネルストッパ領域１３が配置さ
れている。このチャネルストッパ領域１３は、基板端部
に高電圧がかかる場合が生じてもそれによる空乏層の広
がりを抑え、それによる影響をなくすために設けられて
いる。１６はチャネルストッパ領域１３に電位を与える
ための等電位リングである。
【０００６】
【発明が解決しようとする課題】上記構成において、ゲ
ート電極８への電圧印加によるチャネルの形成にてドレ
イン電極１２とソース電極１１の間に電流路が形成され
る。このような通常の動作に対し、ドレイン電極１２と
ソース電極１１の間に通常使用電圧以上のサージ電圧が
印加されることがある。このような場合、ｐウエル領域
とｎ- 層２とからなるｐｎ接合が逆バイアス状態にな
り、高抵抗のｎ- 層２に空乏層が広がる。ここでＡ領域
においては隣り合うｐウエル領域およびその間に位置す
るｎ- 層２に空乏層が伸び互いに重なることにより電界
の緩和が達成される。そしてｐウエル領域の底部のｐｎ
接合部で最大の電界値ＥA をとる。
【０００７】一方、ｐウエル領域の終端部より外側に
は、ｐ層４が形成され、このｐ層４の終端部よりｎ- 層
２の終端部に至る領域（Ｂ領域）では上記電界緩和効果
がなくなり、ｐ層４の外周部ないしその近傍のｎ- 層２
表面で最大電界値ＥB をとる。ここで一般にＥA ＜ＥB
となる。ＥB 値を減少させＥA 値に近付けＢ領域の耐圧
を向上するために、繰り返し配置されたガードリング部
５を設け、Ｂ領域の最大電界値ＥB を小さくし、素子の
耐圧を向上させるようにしている。
【０００８】このガードリング領域での電界値ＥG は、
ドレイン電極１２にサージ電圧が印加された場合上昇
し、衝突イオン化による電子−正孔対がガードリング領
域内における最外周に位置するガードリング部の外側で
大量に発生する。この時ガードリング領域での電界値Ｅ
G は、ガードリング部５の平面パターンにおいて、直線
パターン部よりも、ある曲率半径で曲がっているコーナ
パターン部でより大きくなる。上記発生したキャリアの
うち正孔は近傍のソース電極１１あるいはソース電極引
き回し線１１ａに流れ出し、電子はｐ+ 層基板１に流れ
新たな正孔が注入される。この時電流は図１３中の矢印
で示される流れを発生する。このうち電流ａは、ｐ層４
に沿って引き回される細いソース電極引き回し線１１ａ
を介してソース電極パッド３０まで至るため、その配線
により抵抗が大きく、ソース電極１１に直接流れる電流
ｂに比べ量が少ない。これによりガードリング部の曲線
パターン部近傍のセル領域に、より多くの電流が集中す
る。
【０００９】この結果、ガードリング曲線パターン部近
傍のセル領域のｐ層９を大電流ａが流れ、電圧降下の発
生によりｎ+ 層６−ｐ層９間のｐｎ接合が順バイアスさ
れ、寄生トランジスタの動作を誘発し電流集中により破
壊し易い。この破壊耐量を向上するためにはガードリン
グ部の耐圧を大きくする必要がある。ガードリング領域
の耐圧を向上するには、ガードリング領域に形成する拡
散層の深さを深くするか、拡散層の数を増やすことによ
り達成できる。しかし拡散層の深さを深くすることは横
方向の拡散距離も増加するため、ガードリング領域の面
積が増加する。さらに一般的にガードリング領域の拡散
層は、ホトマスク枚数を節約するためにセル領域の拡散
層と同時に形成されるため、セル領域の拡散層の幅も増
加しさらにチップ面積が増加するという問題が生ずる。
またガードリング領域に形成する拡散層の数を増やすこ
とはやはりガードリング領域の増加を伴い、チップ面積
の増加につながる。
【００１０】また、ＭＯＳＦＥＴにおいても、半導体基
板１がｎ型であることから、半導体基板１からの少数キ
ャリア（この場合正孔）の注入は発生しないが、ガード
リング領域での高電界発生時に衝突イオン化キャリアの
流れによりガードリング曲線パターン部近傍のセル領域
のｐ層９を大電流が流れ、電圧降下の発生によりｎ+層
６−ｐ層９間のｐｎ接合が順バイアスされ、寄生トラン
ジスタの動作を誘発し電流集中により破壊し易く、同様
の問題がある。
【００１１】本発明は上記問題に鑑みてなされたもの
で、絶縁ゲート型電界効果トランジスタのチップ面積を
増加させることなく、サージ電圧が印加されガードリン
グ領域の電界値が上昇したときの、素子の破壊耐量を向
上させるようにすることを目的とする。
【００１２】
【課題を解決するための手段】本発明は上記課題を達成
するため、請求項１に記載の発明においては、第１半導
体層と、 この第１半導体層に接する第１導電型の第２半
導体層と、 この第２半導体層内に形成されるとともに、
前記第２半導体層表面に接合部が終端するように部分的
に形成された第２導電型の第３半導体層と、 この第３半
導体層内に形成されるとともに、前記第３半導体層表面
に接合部が終端するように部分的に形成された第１導電
型の第４半導体層と、 前記第２半導体層と第４半導体層
間の前記第３半導体層をチャネル領域として、少なくと
もこのチャネル領域上にゲート絶縁膜を介して形成され
たゲート電極と、 前記第３半導体層と前記第４半導体層
の両方に接触部を有するソース電極と、 前記第１半導体
層を介してドレイン電流を供給するドレイン電極とを備
え、 前記第３半導体層が複数配置されてセル領域を形成
するとともに、このセル領域において前記ゲート電極を
複数の第３半導体層に対して共通設定するようにした絶
縁ゲート型電界効果トランジスタであって、 前記セル領
域と前記第２半導体層の終端の間に、前記セル領域を取
り巻く帯状のパターンを有するガードリング領域を形成
し、 前記ガードリング領域の帯状の平面パターンが曲線
パターンを有する領域近傍において、前記セル領域と前
記ガードリング領域の間の前記第２半導体層表面に第２
導電型の第５半導体領域を形成し、前記セル領域の前記
ソース電極を外周に延在させて前記第５半導体領域に接
触させ、 前記第５半導体領域の上に、前記ゲート電極に
電位を付与するゲート電極引き回し線を配置し、 前記セ
ル領域内の前記ゲート電極と前記第５半導体領域上に形
成された前記ゲート電極引き回し線とを連結するゲート
電極延在部と、前記ソース電極の延在部分が前記第５半
導体領域に接触する部分とを、交互に配置したことを特
徴としている。
【００１３】
【００１４】
【００１５】
【００１６】請求項２に記載の発明においては、請求項
１に記載の絶縁ゲート型電界効果トランジスタにおい
て、前記ガードリング領域が前記曲線パターンを有する
前記領域近傍であって前記ガードリング領域が直線パタ
ーンとなる部分において、前記ゲート電極延在部と前記
ゲート電極引き回し線とが接触する領域と、前記ソース
電極の延在部分が前記第５半導体領域に接触する部分と
が、交互に配置されていることを特徴としている。
【００１７】請求項３に記載の発明においては、請求項
１に記載の絶縁ゲート型電界効果トランジスタにおい
て、前記ゲート電極延在部と前記ゲート電極引き回し線
とが接触する領域と、前記ソース電極の延在部分が前記
第５半導体領域に接触する部分とが、交互に配置された
交互パターンになっているとともに、該交互パターンが
前記セル領域の外周の全域に渡って形成されていること
を特徴としている。
【００１８】請求項４に記載の発明においては、請求項
１乃至３のいずれかに記載の絶縁ゲート型電界効果トラ
ンジスタにおいて、前記ガードリング領域が曲線パター
ンとなる部分の内側領域において、前記第５半導体領域
と前記セル領域との間に、第２導電型の第６半導体領域
を設け、この第６半導体領域を前記セル領域の前記ソー
ス電極に接続するようにしたことを特徴としている。
【００１９】
【００２０】
【発明の作用効果】上記構成において、請求項１乃至４
に記載の発明によれば、サージ電圧が印加されガードリ
ング領域内に電流集中が生じた時に、その電流をセル領
域のソース電極に直接バイパスして、前記電流による前
記ウエル領域と前記ソース領域間が順方向バイアスされ
るのを抑制するようにしているから、サージ電圧が印加
されガードリング部の電界値が上昇したときの、素子の
破壊耐量を向上させることができるという効果を奏す
る。
【００２１】
【００２２】
【実施例】（参考例） 図１乃至図３には参考例を示す。この参考例はｎチャネ
ルＩＧＢＴに適用したもので、全体の平面パターンは図
１４に示すものと同様であり、図１４のＣ領域（ガード
リング領域コーナ部で、４隅とも同一構成であるので、
その内の１つを例にとりＣ領域とする）において、図１
に示す拡大図のような構成とした点で特徴を有する。図
２、図３は、それぞれ図１のａ−ａ’、ｂ−ｂ’断面図
である。ただし、それぞれの断面図は、ガードリング領
域までを示した。以下、後述する全ての実施例において
も同様である。尚、従来技術の図１３に示した構造と同
一箇所には、同一符号を付与する。
【００２３】すなわち、図１３、図１４の従来技術と相
違する点は、図１のパターン平面図および図２の断面図
に示すように、ガードリング領域コーナ部近傍のセル領
域及びｐ領域４において、セル領域のソース電極１１が
外周に延在した領域１１ｂを設けｐ領域４に絶縁膜開口
部２３を介して接触する構成とした点である。このよう
な構成において、ソース電極１１に対してドレイン電極
１２が正の電位となるようなサージ電圧が印加される
時、ガードリング領域コーナ部近傍で高電界が発生し、
衝突イオン化によりキャリアが発生する。この発生した
キャリアによる電流がセル領域のソース電極１１に流れ
る時、セル領域のソース電極１１が外周に延在しｐ領域
４に接触する領域１１ｂから電流が抜き取りとられ、セ
ル領域へ流れ込む電流を減少させる。すなわち、領域１
１ｂは上記電流をセル領域のソース電極１１に直接バイ
パスする電流バイパス部をなし、この作用によって、上
記電流によるｐウエル領域とソース領域６間が順方向バ
イアスされるのを抑制してラッチアップを防ぎ、その結
果、高電流まで破壊耐量を向上させることができる。
【００２４】なお、この参考例において、図２に示す領
域すなわちコーナ部領域１１ｂによる電流バイパス部が
形成されているが、図３に示す領域、すなわち直線部に
は領域１５によるゲート電極引き回し線が形成されてい
る。また、どちらの領域においても最外周にソース電極
引き回し線１１ａが形成されている。 （第１実施例） 図４乃至図６に本発明の第１実施例を示す。図４は図１
と同じくＣ領域の拡大図、図５、図６は、それぞれ図４
のａ−ａ’、ｂ−ｂ’断面図である。
【００２５】この実施例においては、セル領域のソース
電極１１が外周に延在しｐ領域４に接触するとともに、
さらに少なくとも、素子コーナ部近傍のガードリング部
５の平面パターンが直線パターンを有する領域の内側に
位置するｐ領域４上で、セル領域のソース電極１１がｐ
領域４上に延在しｐ領域４に接触する領域２６と、セル
領域のゲート電極８がｐ領域４上に延在しゲート引き回
し線１５と接触する領域２７が交互に配置される構成と
している。
【００２６】これにより、電流抜き取り領域面積を面内
で増加させ、セル領域に流れ込む電流より減少させ、ラ
ッチアップ発生を抑制し破壊耐量をさらに向上させるこ
とができる。又、本実施例のパターンをセル部終端部全
域に適用すれば、キャリア抜きとり電極１１ｂは、コン
タクト孔２６を介し、Ｐ領域４と、接触するために、外
周電位固定の役目を同時に果たし、これよりソース引き
回し線１１ａは不要となり、領域４の面積が削減でき
る。又、チャネル部反転層形成時動作において、チャネ
ルを介した電子電流の流れに対する、ｐ+ 層１から注入
される正孔を抜きとる効果があるため、正孔電流集中を
抑制し、ラッチアップ耐量を向上する効果もある。
【００２７】（第２実施例） 図７乃至図９に本発明の第２実施例を示す。図７は図１
と同じくＣ領域の拡大図、図８、図９は、それぞれ図７
のａ−ａ’、ｂ−ｂ’断面図である。この実施例におい
ては、図７中の二点鎖線で示すＤ領域において、図８に
示すように、ガードリング領域コーナ部近傍のセル領域
において、ｎ＋ソース領域６を形成しない、すなわち領
域Ｄにおけるｐウエル領域３を、ｎ＋ソース領域６を形
成しないダミー層としている。
【００２８】この構成において、上述したようにサージ
電圧によりガードリング領域コーナ部近傍で高電界が発
生し、衝突イオン化により発生したキャリアによる電流
がセル領域のソース電極１１に流れる時、ｎ＋ソース領
域６が形成されていないため寄生トランジスタ構造が存
在せず、従って寄生トランジスタ動作が発生しないため
破壊耐量が向上する。
【００２９】すなわち、本実施例によれば、外周コーナ
ー部のチャネル領域を無くしているためコーナー部にお
ける電子電流の流入はなく、それに伴い、コーナー部を
正孔注入量を減らす効果があるとともに、抜きとり面積
は増加するために相乗効果により、コーナー部のラッチ
アップ耐量向上効果が達成できる。又、Ｄ領域のｐ領域
３の形状ピッチは、セル領域と同一になるため、ドレイ
ン電圧印加時の空乏層の広がり方、すなわち電界分布
は、Ｄ領域においてもセル領域と同一にでき、チップ面
内の電位分布が均一化できる。これによりdv/dt の大き
いサージに対しても、均一な接合電流が流れ、電流集中
が起こりにくい。なお、Ｄ領域のｐ領域３とセル領域の
ｐ領域が分離してもよい。
【００３０】（第３実施例） 図１０乃至図１２に本発明の第３実施例を示す。図１０
は図１と同じくＣ領域の拡大図、図１１、図１２は、そ
れぞれ図１０のａ−ａ’、ｂ−ｂ’断面図である。この
実施例においては、セル領域とｐ領域４の間にｐ領域２
４を設け、ｐ領域２４に絶縁膜開口部２９を介してソー
ス電極１１に接触する構成としている。この構成におい
て、上述したようにサージ電圧によりガードリング領域
コーナ部近傍で高電界が発生し、衝突イオン化により発
生したキャリアによる電流がセル領域のソース電極１１
に流れる時、ｐ領域２４は絶縁膜開口部２９を介したキ
ャリア抜き取り領域となり、この結果コーナ部セル領域
への電流集中を抑制するため、セル部の寄生トランジス
タ構造の動作を抑制し、これにより破壊耐量が向上す
る。
【００３１】すなわち、本実施例によれば、ｐ領域コン
タクト面積を大きくとることにより、チャネル反転層形
成時の動作においても、チャネルを介した電子電流の流
れに対し、ｐ+ 層１から注入される正孔を抜きとる効果
が有効に働くため、セル領域周辺のセル部への正孔電流
集中を防止できる。また、抜きとり領域を扇形パターン
とすることにより、コーナー部ガードリング領域の正孔
がセル部側へ流れる時、効率よく正孔電流を抜きとるこ
とができる。なお、ｐ領域２４及び絶縁膜開口部２９
は、Ｘ，Ｙ方向に任意に拡張してもよい。また、ｐ領域
２４とＰ領域４が一体となってもよいし、その時絶縁膜
開口部２６が２９と一体となってもよい。
【００３２】以上詳述した参考例，第１実施例乃至第３
実施例では、セルパターンとしてストライプパターンを
ー例として示したが、四角形、六角形、八角形等のセル
パターンの素子においても同様の効果を達成できる。ま
た、上記実施例を適宜組み合わせて設計することで、よ
り破壊耐量を向上させることも可能である。例えば、上
記第２または第３実施例は、第１実施例と組み合わせた
ものであり、第１実施例の応用形と見なすことができ
る。
【００３３】さらに、ガードリング領域のコーナ部は曲
線パターンでなく角ばったものでも同様の効果を達成で
きる。また、ｎチャネル型ＩＧＢＴをー例として示した
が、導電型と逆となるｐチャネル型ＩＧＢＴにおいても
同様の効果が達成できる。さらに、第１実施例に対し、
第１半導対層をｎ+ 層としたＭＯＳＦＥＴについても同
様の効果が達成できる。
【図面の簡単な説明】
【図１】参考例を示すＩＧＢＴの部分的拡大平面パター
ン図である。
【図２】図１中のａ−ａ’断面図である。
【図３】図１中のｂ−ｂ’断面図である。
【図４】本発明の第１実施例を示す部分的拡大平面パタ
ーン図である。
【図５】図４中のａ−ａ’断面図である。
【図６】図４中のｂ−ｂ’断面図である。
【図７】本発明の第２実施例を示す部分的拡大平面パタ
ーン図である。
【図８】図７中のａ−ａ’断面図である。
【図９】図７中のｂ−ｂ’断面図である。
【図１０】本発明の第３実施例を示す部分的拡大平面パ
ターン図である。
【図１１】図１０中のａ−ａ’断面図である。
【図１２】図１０中のｂ−ｂ’断面図である。
【図１３】従来のＩＧＢＴを示す断面図である。
【図１４】従来のＩＧＢＴの平面パターン図である。
【符号の説明】
１ Ｐ+ 層 ２ ｎ- 層 ３ ｐ層 ４ ｐ層 ５ ガードリング部 ６ ｎ+ 層 ８ ゲート電極 ９ ｐ層 １１ ソース電極１１ｂ ソース電極の外周に延在する領域 １２ ドレイン電極 １５ ゲート電極引き回し線２６ コンタクト孔 ２５，２７ ゲート電極とゲート電極引き回し線とが接
触する領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１半導体層と、 この第１半導体層に接する第１導電型の第２半導体層
    と、 この第２半導体層内に形成されるとともに、前記第２半
    導体層表面に接合部が終端するように部分的に形成され
    た第２導電型の第３半導体層と、 この第３半導体層内に形成されるとともに、前記第３半
    導体層表面に接合部が終端するように部分的に形成され
    た第１導電型の第４半導体層と、 前記第２半導体層と第４半導体層間の前記第３半導体層
    をチャネル領域として、少なくともこのチャネル領域上
    にゲート絶縁膜を介して形成されたゲート電極と、 前記第３半導体層と前記第４半導体層の両方に接触部を
    有するソース電極と、 前記第１半導体層を介してドレイン電流を供給するドレ
    イン電極とを備え、 前記第３半導体層が複数配置されてセル領域を形成する
    とともに、このセル領域において前記ゲート電極を複数
    の第３半導体層に対して共通設定するようにした絶縁ゲ
    ート型電界効果トランジスタであって、 前記セル領域と前記第２半導体層の終端の間に、前記セ
    ル領域を取り巻く帯状のパターンを有するガードリング
    領域を形成し、前記 ガードリング領域の帯状の平面パターンが曲線パタ
    ーンを有する領域近傍において、前記セル領域と前記ガ
    ードリング領域の間の前記第２半導体層表面に第２導電
    型の第５半導体領域を形成し、前記セル領域の前記ソー
    ス電極を外周に延在させて前記第５半導体領域に接触さ
    せ、 前記第５半導体領域の上に、前記ゲート電極に電位を付
    与するゲート電極引き回し線を配置し、 前記セル領域内の前記ゲート電極と前記第５半導体領域
    上に形成された前記ゲート電極引き回し線とを連結する
    ゲート電極延在部と、前記ソース電極の延在部分が前記
    第５半導体領域に接触する部分とを、交互に配置した こ
    とを特徴とする絶縁ゲート型電界効果トランジスタ。
  2. 【請求項２】 前記ガードリング領域が前記曲線パター
    ンを有する前記領域近傍であって前記ガードリング領域
    が直線パターンとなる部分において、前記ゲ ート電極延
    在部と前記ゲート電極引き回し線とが接触する領域と、
    前記ソース電極の延在部分が前記第５半導体領域に接触
    する部分とが、交互に配置されている請求項１に記載の
    絶縁ゲート型電界効果トランジスタ。
  3. 【請求項３】 前記ゲート電極延在部と前記ゲート電極
    引き回し線とが接触する領域と、前記ソース電極の延在
    部分が前記第５半導体領域に接触する部分とが、交互に
    配置された交互パターンになっているとともに、該交互
    パターンが前記セル領域の外周の全域に渡って形成され
    ている請求項１に記載の絶縁ゲート型電界効果トランジ
    スタ。
  4. 【請求項４】 前記ガードリング領域が曲線パターンと
    なる部分の内側領域において、前記第５半導体領域と前
    記セル領域との間に、第２導電型の第６半導体領域を設
    け、この第６半導体領域を前記セル領域の前記ソース電
    極に接続するようにした請求項１乃至３のいずれかに記
    載の絶縁ゲート型電界効果トランジスタ。
  5. 【請求項５】 前記ガードリング領域が前記曲線パター
    ンとなる部分の内側に位置する前記セル領域内の前記第
    ３半導体層は、前記第４半導体層を形成しないダミー層
    とした請求項１乃至３のいずれかに記載の絶縁ゲート型
    電界効果トランジスタ。
  6. 【請求項６】 前記ガードリング領域が前記曲線パター
    ンとなる部分の内側に位置する前記第５半導体領域上に
    は、前記ゲート電極延在部は配置せず、前記ソース電極
    の延在部分が前記第５半導体領域に接触する部分のみを
    設けるようにした請求項１乃至５のいずれかに記載の絶
    縁ゲート型電界効果トランジスタ。
  7. 【請求項７】 前記第１半導体層は第２導電型である請
    求項１乃至６のいずれかに記載の絶縁ゲート型電界効果
    トランジスタ。
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