JP2001077363A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 炭化珪素半導体に注入されたボロン（Ｂ）の
拡散を防止する。 【解決手段】 ｐ型ベース領域３の間のＪ−ＦＥＴ部６
及び表面チャネル層５に炭素（Ｃ）等の不純物とならな
いイオン種をイオン注入する。これにより、Ｊ−ＦＥＴ
部６及び表面チャネル層５に介在する炭素サイトの空孔
内に不純物とならないイオン種が入り込み、炭素サイト
の空孔がほぼなくなる。このため、ｐ型ベース領域３を
形成する際に、炭素サイトの空孔に起因して発生するＢ
の拡散を防止することができる。これにより、ｐ型ベー
ス領域３の間に位置するＪ−ＦＥＴ部６の幅を縮めるこ
とがなく、Ｊ−ＦＥＴ抵抗上昇によるオン抵抗の上昇を
防止することができる。また、表面チャネル層５がｐ型
に反転することを防止することができる。
拡散を防止する。 【解決手段】 ｐ型ベース領域３の間のＪ−ＦＥＴ部６
及び表面チャネル層５に炭素（Ｃ）等の不純物とならな
いイオン種をイオン注入する。これにより、Ｊ−ＦＥＴ
部６及び表面チャネル層５に介在する炭素サイトの空孔
内に不純物とならないイオン種が入り込み、炭素サイト
の空孔がほぼなくなる。このため、ｐ型ベース領域３を
形成する際に、炭素サイトの空孔に起因して発生するＢ
の拡散を防止することができる。これにより、ｐ型ベー
ス領域３の間に位置するＪ−ＦＥＴ部６の幅を縮めるこ
とがなく、Ｊ−ＦＥＴ抵抗上昇によるオン抵抗の上昇を
防止することができる。また、表面チャネル層５がｐ型
に反転することを防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。
【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図
１２に示し、この図に基づいてプレーナ型のＭＯＳＦＥ
Ｔの構造について説明する。
１２に示し、この図に基づいてプレーナ型のＭＯＳＦＥ
Ｔの構造について説明する。
【０００４】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。
【０００５】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＢをドーパントとして形
成されており、略１×１０17ｃｍ-3以上の濃度となって
いる。また、ｐ型ベース領域３の表層部の所定領域に
は、該ベース領域３よりも浅いｎ+ 型ソース領域４が形
成されている。
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＢをドーパントとして形
成されており、略１×１０17ｃｍ-3以上の濃度となって
いる。また、ｐ型ベース領域３の表層部の所定領域に
は、該ベース領域３よりも浅いｎ+ 型ソース領域４が形
成されている。
【０００６】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時に
チャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層
５を表面チャネル層という。
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時に
チャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層
５を表面チャネル層という。
【０００７】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。これにより、低オン抵抗
化が図られている。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。これにより、低オン抵抗
化が図られている。
【０００８】そして、ｐ型ベース領域３の間に位置する
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。
【０００９】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この
絶縁膜９の上にはソース電極１０が形成され、ソース電
極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この
絶縁膜９の上にはソース電極１０が形成され、ソース電
極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
【００１０】このように構成されたプレーナ型ＭＯＳＦ
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
【００１１】
【発明が解決しようとする課題】しかしながら、ｐ型ベ
ース領域３を形成するためにＢ（ボロン）を用いると、
活性化アニール等の熱処理時にＢが拡散してしまい（米
国特許第５７，１００，５９号明細書参照）、ｐ型ベー
ス領域３の間に位置するＪ−ＦＥＴ部の幅を狭くしてし
まったり、ｐ型ベース領域３に隣接している表面チャネ
ル層をｐ型に反転させてしまうという問題がある。
ース領域３を形成するためにＢ（ボロン）を用いると、
活性化アニール等の熱処理時にＢが拡散してしまい（米
国特許第５７，１００，５９号明細書参照）、ｐ型ベー
ス領域３の間に位置するＪ−ＦＥＴ部の幅を狭くしてし
まったり、ｐ型ベース領域３に隣接している表面チャネ
ル層をｐ型に反転させてしまうという問題がある。
【００１２】本発明は上記問題に鑑みて成され、不純物
の拡散によってベース領域の間に位置するＪ−ＦＥＴ部
の幅が狭くならないようにすることを第１の目的とす
る。
の拡散によってベース領域の間に位置するＪ−ＦＥＴ部
の幅が狭くならないようにすることを第１の目的とす
る。
【００１３】また、不純物の拡散によってチャネル領域
を構成する表面チャネル層の導電型が反転してしまわな
いようにすることを第２の目的とする。
を構成する表面チャネル層の導電型が反転してしまわな
いようにすることを第２の目的とする。
【００１４】
【課題を解決するための手段】本発明者らは、ｐ型ベー
ス領域３のＢがＪ−ＦＥＴ部６や表面チャネル層５に拡
散する理由について検討した。
ス領域３のＢがＪ−ＦＥＴ部６や表面チャネル層５に拡
散する理由について検討した。
【００１５】Ｊ−ＦＥＴ部６を構成するｎ- 型エピ層２
をエピタキシャル成長させるとき、表面チャネル層５を
エピタキシャル成長させるとき、さらにｐ型ベース領域
３をイオン注入によって形成するとき等において、Ｊ−
ＦＥＴ部６、表面チャネル層５及びｐ型ベース領域３に
炭素サイトの空孔が形成される。この炭素サイトの空孔
が形成されるために、ｐ型ベース領域３のＢが拡散して
しまい、上記問題を発生させていると考えられる。
をエピタキシャル成長させるとき、表面チャネル層５を
エピタキシャル成長させるとき、さらにｐ型ベース領域
３をイオン注入によって形成するとき等において、Ｊ−
ＦＥＴ部６、表面チャネル層５及びｐ型ベース領域３に
炭素サイトの空孔が形成される。この炭素サイトの空孔
が形成されるために、ｐ型ベース領域３のＢが拡散して
しまい、上記問題を発生させていると考えられる。
【００１６】そこで、上記目的を達成するため、以下の
技術的手段を採用する。
技術的手段を採用する。
【００１７】請求項１に記載の発明においては、ベース
領域（３）を形成すると共に、Ｊ−ＦＥＴ部（６）を確
定する工程は、ベース領域を形成する領域に、第２導電
型不純物をイオン注入して不純物注入層（３０）を形成
する工程と、Ｊ−ＦＥＴ部に不活性なイオン種を注入す
る工程と、不純物注入層内の第２導電型不純物を活性化
させてベース領域を形成する工程と、を有していること
を特徴としている。
領域（３）を形成すると共に、Ｊ−ＦＥＴ部（６）を確
定する工程は、ベース領域を形成する領域に、第２導電
型不純物をイオン注入して不純物注入層（３０）を形成
する工程と、Ｊ−ＦＥＴ部に不活性なイオン種を注入す
る工程と、不純物注入層内の第２導電型不純物を活性化
させてベース領域を形成する工程と、を有していること
を特徴としている。
【００１８】このように、不活性なイオン種を注入する
ことで、Ｊ−ＦＥＴ部に形成される炭素サイトの空孔内
に不活性なイオン種が入り込み、空孔をほぼなくすこと
ができる。このため、Ｊ−ＦＥＴ部に不活性なイオン種
を注入したのちに、不純物注入層内の第２導電型不純物
を活性化させてベース領域を形成するようにすれば、炭
素サイトの空孔に起因して発生する第２導電型不純物の
拡散を抑制することができる。これにより、不純物の拡
散によってＪ−ＦＥＴ部の幅が狭くならないようにでき
る。
ことで、Ｊ−ＦＥＴ部に形成される炭素サイトの空孔内
に不活性なイオン種が入り込み、空孔をほぼなくすこと
ができる。このため、Ｊ−ＦＥＴ部に不活性なイオン種
を注入したのちに、不純物注入層内の第２導電型不純物
を活性化させてベース領域を形成するようにすれば、炭
素サイトの空孔に起因して発生する第２導電型不純物の
拡散を抑制することができる。これにより、不純物の拡
散によってＪ−ＦＥＴ部の幅が狭くならないようにでき
る。
【００１９】請求項２又は４に記載の発明においては、
ベース領域の上において、ソース領域とＪ−ＦＥＴ部と
を繋ぐように第１導電型の表面チャネル層（５）を形成
する工程と、表面チャネル層に不活性なイオン種を注入
する工程と、を含んでいることを特徴としている。
ベース領域の上において、ソース領域とＪ−ＦＥＴ部と
を繋ぐように第１導電型の表面チャネル層（５）を形成
する工程と、表面チャネル層に不活性なイオン種を注入
する工程と、を含んでいることを特徴としている。
【００２０】このように、表面チャネル層をチャネル領
域とする蓄積型の炭化珪素半導体装置においては、表面
チャネル層に不活性なイオン種を注入することにより、
表面チャネル層にベース領域内の不純物が拡散しないよ
うにできる。これにより、不純物の拡散によって表面チ
ャネル層の導電型が反転してしまうことを防止できる。
域とする蓄積型の炭化珪素半導体装置においては、表面
チャネル層に不活性なイオン種を注入することにより、
表面チャネル層にベース領域内の不純物が拡散しないよ
うにできる。これにより、不純物の拡散によって表面チ
ャネル層の導電型が反転してしまうことを防止できる。
【００２１】請求項３に記載の発明においては、不純物
注入層形成工程では、少なくともＪ−ＦＥＴ領域及びベ
ース領域のうちＪ−ＦＥＴ部とソース領域とに挟まれる
部位の上部を覆うマスク（４０）を用いて、第２導電型
不純物のイオン注入を行い、第２不純物活性化工程で
は、熱処理によって、不純物注入層内の第２導電型不純
物をベース領域のうちＪ−ＦＥＴ部とソース領域とに挟
まれる部位まで横方向拡散させて、ベース領域を形成す
る工程であることを特徴としている。
注入層形成工程では、少なくともＪ−ＦＥＴ領域及びベ
ース領域のうちＪ−ＦＥＴ部とソース領域とに挟まれる
部位の上部を覆うマスク（４０）を用いて、第２導電型
不純物のイオン注入を行い、第２不純物活性化工程で
は、熱処理によって、不純物注入層内の第２導電型不純
物をベース領域のうちＪ−ＦＥＴ部とソース領域とに挟
まれる部位まで横方向拡散させて、ベース領域を形成す
る工程であることを特徴としている。
【００２２】このように、ベース領域のうちＪ−ＦＥＴ
部とソース領域とに挟まれる部位の上部、すなわちチャ
ネル領域を形成する部位においては、第２導電型不純物
がイオン注入されないようにし、横方向拡散によってベ
ース領域を形成するようにすれば、チャネル領域を構成
する炭化珪素の結晶性を良好にすることができる。例え
ば、ベース領域に表面部にチャネル領域を形成する反転
型のＭＯＳＦＥＴでは、ベース領域の結晶性を良好にで
き、ベース領域上に表面チャネル層を形成する蓄積型の
ＭＯＳＦＥＴでは、ベース領域上に形成される表面チャ
ネル層の結晶性を良好にすることができる。これによ
り、チャネル特性を向上させることができ、オン抵抗の
低減を図ることができる。
部とソース領域とに挟まれる部位の上部、すなわちチャ
ネル領域を形成する部位においては、第２導電型不純物
がイオン注入されないようにし、横方向拡散によってベ
ース領域を形成するようにすれば、チャネル領域を構成
する炭化珪素の結晶性を良好にすることができる。例え
ば、ベース領域に表面部にチャネル領域を形成する反転
型のＭＯＳＦＥＴでは、ベース領域の結晶性を良好にで
き、ベース領域上に表面チャネル層を形成する蓄積型の
ＭＯＳＦＥＴでは、ベース領域上に形成される表面チャ
ネル層の結晶性を良好にすることができる。これによ
り、チャネル特性を向上させることができ、オン抵抗の
低減を図ることができる。
【００２３】また、請求項５に示すように、ベース領域
を形成する工程では、不純物注入層に不活性なイオン種
を注入したのち、第２導電型不純物を活性化させるよう
にすれば、不純物注入層において炭素サイトの空孔をな
くすことができるため、さらに不純物注入層に隣接する
領域に不純物が拡散しないようにできる。
を形成する工程では、不純物注入層に不活性なイオン種
を注入したのち、第２導電型不純物を活性化させるよう
にすれば、不純物注入層において炭素サイトの空孔をな
くすことができるため、さらに不純物注入層に隣接する
領域に不純物が拡散しないようにできる。
【００２４】なお、請求項６に示すように、ベース領域
を形成する第２導電型不純物としてボロンを用いる場合
に特に拡散し易いため、Ｊ−ＦＥＴ部や表面チャネル層
若しくはベース領域に不活性なイオン種を注入すること
が有効である。
を形成する第２導電型不純物としてボロンを用いる場合
に特に拡散し易いため、Ｊ−ＦＥＴ部や表面チャネル層
若しくはベース領域に不活性なイオン種を注入すること
が有効である。
【００２５】不活性なイオン種としては、請求項７に示
すように、炭素、シリコン、アルゴン、若しくはヘリウ
ムのうちのいずれかを用いることができる。
すように、炭素、シリコン、アルゴン、若しくはヘリウ
ムのうちのいずれかを用いることができる。
【００２６】請求項８に記載の発明においては、Ｊ−Ｆ
ＥＴ部（６）とベース領域のいずれかには、不活性なイ
オン種が混入されていることを特徴としている。
ＥＴ部（６）とベース領域のいずれかには、不活性なイ
オン種が混入されていることを特徴としている。
【００２７】このように、Ｊ−ＦＥＴ部とベース領域の
いずれかに不活性なイオン種が混入されていれば、上記
請求項１に示すように、炭素サイトの空孔に起因して発
生する第２導電型不純物の拡散が抑制されており、Ｊ−
ＦＥＴ部の幅が十分に確保された炭化珪素半導体装置で
あるといえる。
いずれかに不活性なイオン種が混入されていれば、上記
請求項１に示すように、炭素サイトの空孔に起因して発
生する第２導電型不純物の拡散が抑制されており、Ｊ−
ＦＥＴ部の幅が十分に確保された炭化珪素半導体装置で
あるといえる。
【００２８】また、請求項９のように、表面チャネル層
（５）に不活性なイオン種が混入されていれば、表面チ
ャネル層の導電型が反転していない良好な蓄積型の炭化
珪素半導体装置であるといえる。
（５）に不活性なイオン種が混入されていれば、表面チ
ャネル層の導電型が反転していない良好な蓄積型の炭化
珪素半導体装置であるといえる。
【００２９】不活性なイオン種としては、請求項１０に
示すように、炭素、シリコン、アルゴン、ネオン、若し
くはヘリウムのうちのいずれかを用いることができる。
示すように、炭素、シリコン、アルゴン、ネオン、若し
くはヘリウムのうちのいずれかを用いることができる。
【００３０】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。
実施形態記載の具体的手段との対応関係を示すものであ
る。
【００３１】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。
について説明する。
【００３２】図１（ａ）に、本発明の一実施形態を適用
して形成したノーマリオフ型のｎチャネルタイププレー
ナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴと
いう）の断面構成を示す。本デバイスは、インバータや
車両用オルタネータのレクチファイヤに適用すると好適
なものである。
して形成したノーマリオフ型のｎチャネルタイププレー
ナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴと
いう）の断面構成を示す。本デバイスは、インバータや
車両用オルタネータのレクチファイヤに適用すると好適
なものである。
【００３３】以下、図１に基づいて縦型パワーＭＯＳＦ
ＥＴの構造について説明するが、本実施形態における縦
型パワーＭＯＳＦＥＴは、上述した図１２に示したＭＯ
ＳＦＥＴとほぼ同様の構造を有しているため、異なる部
分についてのみ説明する。なお、本実施形態における縦
型パワーＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥ
Ｔと同様の部分については同様の符号を付してある。
ＥＴの構造について説明するが、本実施形態における縦
型パワーＭＯＳＦＥＴは、上述した図１２に示したＭＯ
ＳＦＥＴとほぼ同様の構造を有しているため、異なる部
分についてのみ説明する。なお、本実施形態における縦
型パワーＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥ
Ｔと同様の部分については同様の符号を付してある。
【００３４】図１２に示したＭＯＳＦＥＴでは、Ｎ（窒
素）をドーパントに用いて表面チャネル層５を形成した
のみであり、また、ｐ型ベース領域３の間に位置するＪ
−ＦＥＴ部６はｎ- 型エピ層２のみで構成されていた
が、本実施形態では、表面チャネル層５及びＪ−ＦＥＴ
部６に不純物とならない不活性なイオン種を注入してい
る。
素）をドーパントに用いて表面チャネル層５を形成した
のみであり、また、ｐ型ベース領域３の間に位置するＪ
−ＦＥＴ部６はｎ- 型エピ層２のみで構成されていた
が、本実施形態では、表面チャネル層５及びＪ−ＦＥＴ
部６に不純物とならない不活性なイオン種を注入してい
る。
【００３５】具体的には、Ｊ−ＦＥＴ部６と表面チャネ
ル層５に、炭素（Ｃ）、シリコン（Ｓｉ）、アルゴン
（Ａｒ）、ネオン（Ｎｅ）、若しくはヘリウム（Ｈｅ）
等のイオン種をドーピングしており、これによりＭＯＳ
ＦＥＴ製造時にＪ−ＦＥＴ部６や表面チャネル層５に形
成される炭素サイトの空孔内に不純物とならないイオン
種が入り込んで、炭素サイトの空孔がほぼなくなるよう
にしている。
ル層５に、炭素（Ｃ）、シリコン（Ｓｉ）、アルゴン
（Ａｒ）、ネオン（Ｎｅ）、若しくはヘリウム（Ｈｅ）
等のイオン種をドーピングしており、これによりＭＯＳ
ＦＥＴ製造時にＪ−ＦＥＴ部６や表面チャネル層５に形
成される炭素サイトの空孔内に不純物とならないイオン
種が入り込んで、炭素サイトの空孔がほぼなくなるよう
にしている。
【００３６】図１（ｂ）に、図１（ａ）のＡ−Ａ断面に
おける深さと不純物とならないイオン種の濃度のプロフ
ァイルを示す。なお、参考として図１（ｂ）中にその深
さに対応するｐ型ベース領域３内のＢの濃度プロファイ
ルを点線で示す。この図に示されるように、Ｊ−ＦＥＴ
部６と表面チャネル層５には、不純物とならないイオン
種がｐ型ベース領域３に注入されたＢよりも大きな濃度
で注入された状態となっている。
おける深さと不純物とならないイオン種の濃度のプロフ
ァイルを示す。なお、参考として図１（ｂ）中にその深
さに対応するｐ型ベース領域３内のＢの濃度プロファイ
ルを点線で示す。この図に示されるように、Ｊ−ＦＥＴ
部６と表面チャネル層５には、不純物とならないイオン
種がｐ型ベース領域３に注入されたＢよりも大きな濃度
で注入された状態となっている。
【００３７】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図２〜図４に基づいて説明する。
を、図２〜図４に基づいて説明する。
【００３８】〔図２（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長させる。本例では、ｎ- 型エピ層２は下
地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈ
または３Ｃ−ＳｉＣ層となる。
Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長させる。本例では、ｎ- 型エピ層２は下
地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈ
または３Ｃ−ＳｉＣ層となる。
【００３９】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。このとき、イオン注入条
件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2と
している。これにより、ｎ- 型エピ層２の表面から所定
深さの位置に、Ｂが注入された不純物注入層３０が形成
される。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。このとき、イオン注入条
件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2と
している。これにより、ｎ- 型エピ層２の表面から所定
深さの位置に、Ｂが注入された不純物注入層３０が形成
される。
【００４０】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去したのち、再びｐ型ベース領域３の上においてＬＴ
Ｏ膜２１を配置し、不純物注入層３０の間に位置するｎ
- 型エピ層２の上においてＬＴＯ膜２１を開口させる。
除去したのち、再びｐ型ベース領域３の上においてＬＴ
Ｏ膜２１を配置し、不純物注入層３０の間に位置するｎ
- 型エピ層２の上においてＬＴＯ膜２１を開口させる。
【００４１】そして、５００℃以上の温度下において、
ＬＴＯ膜２１をマスクとして、ｎ-型エピ層２に不純物
とならないイオン種、例えば炭素（Ｃ）、シリコン（Ｓ
ｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）のいずれかを
注入する。なお、炭素のイオン種を用いる場合には、ｎ
- 型エピ層２を構成しているＣ+12 を用いてもよく、ｎ
- 型エピ層を構成している炭素イオンとは異なるＣ+13
を用いてもよい。
ＬＴＯ膜２１をマスクとして、ｎ-型エピ層２に不純物
とならないイオン種、例えば炭素（Ｃ）、シリコン（Ｓ
ｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）のいずれかを
注入する。なお、炭素のイオン種を用いる場合には、ｎ
- 型エピ層２を構成しているＣ+12 を用いてもよく、ｎ
- 型エピ層を構成している炭素イオンとは異なるＣ+13
を用いてもよい。
【００４２】このとき、先にｐ型ベース領域３を形成す
るためにイオン注入を行ったＢと同等ないしそれ以上の
エネルギーでイオン注入を行って不純物注入層３０と同
等ないしそれ以上の深さまで不純物とならないイオン種
が注入されるようにすると共に、Ｂよりも大きな濃度、
例えばＢイオンの濃度に対する不純物とならないイオン
種の濃度の比が１対１０となるようにイオン注入を行っ
ている。
るためにイオン注入を行ったＢと同等ないしそれ以上の
エネルギーでイオン注入を行って不純物注入層３０と同
等ないしそれ以上の深さまで不純物とならないイオン種
が注入されるようにすると共に、Ｂよりも大きな濃度、
例えばＢイオンの濃度に対する不純物とならないイオン
種の濃度の比が１対１０となるようにイオン注入を行っ
ている。
【００４３】このように、不純物とならないイオン種を
イオン注入することにより、ｎ- 型エピ層２（Ｊ−ＦＥ
Ｔ部６）をエピタキシャル成長させた時に発生した炭素
サイトの空孔内に不純物とならないイオン種が入り込
む。そして、不純物でないイオン種のイオン注入量を多
くすることにより、炭素サイトの空孔がほぼなくなる。
イオン注入することにより、ｎ- 型エピ層２（Ｊ−ＦＥ
Ｔ部６）をエピタキシャル成長させた時に発生した炭素
サイトの空孔内に不純物とならないイオン種が入り込
む。そして、不純物でないイオン種のイオン注入量を多
くすることにより、炭素サイトの空孔がほぼなくなる。
【００４４】なお、炭素サイトの空孔の大きさは炭素原
子の大きさと同等であるため、この空孔内には炭素が最
も入り込み易いため、比較的小さな濃度のイオン注入に
よって炭素サイトの空孔をほぼなくすことができるが、
シリコン等の炭素以外のイオン種は炭素と比べると炭素
サイトの空孔内に入り込みにくいため、炭素をイオン注
入する場合に比して、イオン注入量を多くすることが好
ましい。
子の大きさと同等であるため、この空孔内には炭素が最
も入り込み易いため、比較的小さな濃度のイオン注入に
よって炭素サイトの空孔をほぼなくすことができるが、
シリコン等の炭素以外のイオン種は炭素と比べると炭素
サイトの空孔内に入り込みにくいため、炭素をイオン注
入する場合に比して、イオン注入量を多くすることが好
ましい。
【００４５】その後、熱処理として、１６００℃、３０
分間の活性化アニールを施し、不純物注入層３０におけ
るＢを活性化させてｐ型ベース領域３を形成する。これ
により、ｐ型ベース領域３の間においてＪ−ＦＥＴ部６
が形成される。
分間の活性化アニールを施し、不純物注入層３０におけ
るＢを活性化させてｐ型ベース領域３を形成する。これ
により、ｐ型ベース領域３の間においてＪ−ＦＥＴ部６
が形成される。
【００４６】このとき、上述したように、不純物注入層
３０の間に位置するｎ- 型エピ層２において、不純物と
ならないイオン種を注入することで炭素サイトの空孔が
なくなるようにしているため、炭素サイトの空孔が原因
となって発生するＢの拡散を抑制することができる。
３０の間に位置するｎ- 型エピ層２において、不純物と
ならないイオン種を注入することで炭素サイトの空孔が
なくなるようにしているため、炭素サイトの空孔が原因
となって発生するＢの拡散を抑制することができる。
【００４７】このため、Ｂの拡散によってＪ−ＦＥＴ部
６の幅を縮めてしまうことがなく、Ｊ−ＦＥＴ部６の抵
抗上昇によるオン抵抗の上昇を防止することができると
共に、Ｊ−ＦＥＴ部６の上に形成されるチャネル領域の
チャネル長が長くなってしまうことを防止することがで
きる。
６の幅を縮めてしまうことがなく、Ｊ−ＦＥＴ部６の抵
抗上昇によるオン抵抗の上昇を防止することができると
共に、Ｊ−ＦＥＴ部６の上に形成されるチャネル領域の
チャネル長が長くなってしまうことを防止することがで
きる。
【００４８】なお、図２（ｃ）では、Ｊ−ＦＥＴ部６に
のみ不純物とならないイオン種を注入したが、ＬＴＯ膜
２１を使用せずに、表面全面に注入しても構わない。
のみ不純物とならないイオン種を注入したが、ＬＴＯ膜
２１を使用せずに、表面全面に注入しても構わない。
【００４９】〔図３（ａ）に示す工程〕ＬＴＯ膜２１を
除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エ
ピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚
が０．３μｍ以下の表面チャネル層５をエピタキシャル
成長させる。
除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エ
ピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚
が０．３μｍ以下の表面チャネル層５をエピタキシャル
成長させる。
【００５０】このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
【００５１】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
【００５２】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
【００５３】また、図１に示すように、ｐ型ベース領域
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。
【００５４】なお、ｐ型ベース領域３の不純物濃度を高
くすることによりビルトイン電圧をより大きく利用する
ことができる。
くすることによりビルトイン電圧をより大きく利用する
ことができる。
【００５５】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際における熱拡
散の拡散量の制御が困難であるため、上記構成と同様の
ノーマリオフ型のＭＯＳＦＥＴを製造することが困難と
なる。このため、本実施形態のようにＳｉＣを用いるこ
とにより、シリコンを用いた場合と比べて精度良く縦型
パワーＭＯＳＦＥＴを製造することができる。
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際における熱拡
散の拡散量の制御が困難であるため、上記構成と同様の
ノーマリオフ型のＭＯＳＦＥＴを製造することが困難と
なる。このため、本実施形態のようにＳｉＣを用いるこ
とにより、シリコンを用いた場合と比べて精度良く縦型
パワーＭＯＳＦＥＴを製造することができる。
【００５６】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００５７】〔図３（ｂ）に示す工程〕図２（ｃ）の工
程と同様に、５００℃の温度下において、表面チャネル
層５に不純物とならないイオン種、例えば炭素（Ｃ）、
シリコン（Ｓｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）
のいずれかを注入する。
程と同様に、５００℃の温度下において、表面チャネル
層５に不純物とならないイオン種、例えば炭素（Ｃ）、
シリコン（Ｓｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）
のいずれかを注入する。
【００５８】このとき、表面チャネル層５の底面部まで
不純物とならないイオン種が注入されるようにすると共
に、先にｐ型ベース領域３を形成するためにイオン注入
を行ったＢよりも大きな濃度、例えばＢイオンの濃度に
対する不純物とならないイオン種の濃度の比が１対１０
となるようにイオン注入を行っている。
不純物とならないイオン種が注入されるようにすると共
に、先にｐ型ベース領域３を形成するためにイオン注入
を行ったＢよりも大きな濃度、例えばＢイオンの濃度に
対する不純物とならないイオン種の濃度の比が１対１０
となるようにイオン注入を行っている。
【００５９】このように、不純物とならないイオン種を
イオン注入することにより、表面チャネル層５をエピタ
キシャル成長させた時に発生した炭素サイトの空孔内に
不純物とならないイオン種が入り込み、炭素サイトの空
孔がほぼなくなる。
イオン注入することにより、表面チャネル層５をエピタ
キシャル成長させた時に発生した炭素サイトの空孔内に
不純物とならないイオン種が入り込み、炭素サイトの空
孔がほぼなくなる。
【００６０】〔図３（ｃ）に示す工程〕次に、表面チャ
ネル層５の上の所定領域にＬＴＯ膜２２を配置し、これ
をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入
したのち、熱処理によって注入されたｎ型不純物イオン
を活性化させてｎ+ 型ソース領域４を形成する。このと
きのイオン注入条件は、７００℃、ドーズ量は１×１０
15ｃｍ-2としている。
ネル層５の上の所定領域にＬＴＯ膜２２を配置し、これ
をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入
したのち、熱処理によって注入されたｎ型不純物イオン
を活性化させてｎ+ 型ソース領域４を形成する。このと
きのイオン注入条件は、７００℃、ドーズ量は１×１０
15ｃｍ-2としている。
【００６１】このｎ+ 型ソース領域４を形成するための
熱処理等、表面チャネル層５を形成したのちに行われる
熱処理時において、ｐ型ベース領域３におけるＢが拡散
する可能性があるが、上述したように、ｐ型ベース領域
３に隣接するＪ−ＦＥＴ部６や表面チャネル層５に炭素
サイトの空孔がほぼなくなっているため、ｐ型ベース領
域３におけるＢがＪ−ＦＥＴ部６や表面チャネル層５に
拡散することはない。
熱処理等、表面チャネル層５を形成したのちに行われる
熱処理時において、ｐ型ベース領域３におけるＢが拡散
する可能性があるが、上述したように、ｐ型ベース領域
３に隣接するＪ−ＦＥＴ部６や表面チャネル層５に炭素
サイトの空孔がほぼなくなっているため、ｐ型ベース領
域３におけるＢがＪ−ＦＥＴ部６や表面チャネル層５に
拡散することはない。
【００６２】〔図４（ａ）に示す工程〕そして、ＬＴＯ
膜２２を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２３を配置し、こ
れをマスクとしてＲＩＥによりｐ型ベース領域３上の表
面チャネル層５を部分的にエッチング除去する。
膜２２を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２３を配置し、こ
れをマスクとしてＲＩＥによりｐ型ベース領域３上の表
面チャネル層５を部分的にエッチング除去する。
【００６３】〔図４（ｂ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
【００６４】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。
【００６５】〔図４（ｃ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
【００６６】この後、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置したの
ち、１０００℃のアニールを行うと図１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。
りソース電極１０及びドレイン電極１１を配置したの
ち、１０００℃のアニールを行うと図１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。
【００６７】このように完成した縦型パワーＭＯＳＦＥ
Ｔの作用（動作）を説明する。
Ｔの作用（動作）を説明する。
【００６８】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
【００６９】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
【００７０】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
【００７１】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
【００７２】（第２実施形態）第１実施形態では、Ｊ−
ＦＥＴ部６と表面チャネル層５に不純物でないイオン種
を注入するようにしているが、本実施形態ではＪ−ＦＥ
Ｔ部６のみに不純物でないイオン種を注入するようにし
ている。なお、他の構成については第１実施形態と同様
であるため説明を省略する。
ＦＥＴ部６と表面チャネル層５に不純物でないイオン種
を注入するようにしているが、本実施形態ではＪ−ＦＥ
Ｔ部６のみに不純物でないイオン種を注入するようにし
ている。なお、他の構成については第１実施形態と同様
であるため説明を省略する。
【００７３】図５（ａ）に本実施形態における縦型パワ
ーＭＯＳＦＥＴの構造を示し、図５（ｂ）に図５（ａ）
のＢ−Ｂ断面における深さと不純物とならないイオン種
の濃度のプロファイルを示す。なお、参考として図５
（ｂ）中にその深さに対応するｐ型ベース領域３内のＢ
の濃度プロファイルを点線で示す。
ーＭＯＳＦＥＴの構造を示し、図５（ｂ）に図５（ａ）
のＢ−Ｂ断面における深さと不純物とならないイオン種
の濃度のプロファイルを示す。なお、参考として図５
（ｂ）中にその深さに対応するｐ型ベース領域３内のＢ
の濃度プロファイルを点線で示す。
【００７４】図５（ａ）、（ｂ）に示されるように、Ｊ
−ＦＥＴ部６に注入された不純物とならないイオン種
は、ｐ型ベース領域３に注入されたＢよりも大きな濃度
で注入されている。
−ＦＥＴ部６に注入された不純物とならないイオン種
は、ｐ型ベース領域３に注入されたＢよりも大きな濃度
で注入されている。
【００７５】このように注入された不純物とならないイ
オン種が、Ｊ−ＦＥＴ部６に形成されていた空孔内に入
り込み、Ｊ−ＦＥＴ部６においては空孔がほぼなくなっ
た状態となっている。
オン種が、Ｊ−ＦＥＴ部６に形成されていた空孔内に入
り込み、Ｊ−ＦＥＴ部６においては空孔がほぼなくなっ
た状態となっている。
【００７６】このように、Ｊ−ＦＥＴ部６に不純物とな
らないイオン種を注入し、Ｊ−ＦＥＴ部６における空孔
をなくすことで、ｐ型ベース領域３におけるＢがＪ−Ｆ
ＥＴ部６を縮める方向に拡散しないようにできる。
らないイオン種を注入し、Ｊ−ＦＥＴ部６における空孔
をなくすことで、ｐ型ベース領域３におけるＢがＪ−Ｆ
ＥＴ部６を縮める方向に拡散しないようにできる。
【００７７】これにより、Ｊ−ＦＥＴ部６の抵抗上昇に
よるオン抵抗の上昇を防止することができると共に、Ｊ
−ＦＥＴ部６の上に形成されるチャネル領域のチャネル
長が長くなってしまうことを防止することができる。
よるオン抵抗の上昇を防止することができると共に、Ｊ
−ＦＥＴ部６の上に形成されるチャネル領域のチャネル
長が長くなってしまうことを防止することができる。
【００７８】（第３実施形態）第１実施形態では、Ｊ−
ＦＥＴ部６と表面チャネル層５に不純物でないイオン種
を注入するようにしているが、本実施形態では表面チャ
ネル層５のみに不純物でないイオン種を注入するように
している。なお、他の構成については第１実施形態と同
様であるため説明を省略する。
ＦＥＴ部６と表面チャネル層５に不純物でないイオン種
を注入するようにしているが、本実施形態では表面チャ
ネル層５のみに不純物でないイオン種を注入するように
している。なお、他の構成については第１実施形態と同
様であるため説明を省略する。
【００７９】図６（ａ）に本実施形態における縦型パワ
ーＭＯＳＦＥＴの構造を示し、図６（ｂ）に図６（ａ）
のＣ−Ｃ断面における深さと不純物とならないイオン種
の濃度のプロファイルを示す。なお、参考として図６
（ｂ）中にその深さに対応するｐ型ベース領域３内のＢ
の濃度プロファイルを点線で示す。
ーＭＯＳＦＥＴの構造を示し、図６（ｂ）に図６（ａ）
のＣ−Ｃ断面における深さと不純物とならないイオン種
の濃度のプロファイルを示す。なお、参考として図６
（ｂ）中にその深さに対応するｐ型ベース領域３内のＢ
の濃度プロファイルを点線で示す。
【００８０】図６（ａ）、（ｂ）に示されるように、表
面チャネル層５に注入された不純物とならないイオン種
は、ｐ型ベース領域３に注入されたＢよりも大きな濃度
で注入されている。
面チャネル層５に注入された不純物とならないイオン種
は、ｐ型ベース領域３に注入されたＢよりも大きな濃度
で注入されている。
【００８１】このように注入された不純物とならないイ
オン種が、表面チャネル層５に形成されていた空孔内に
入り込み、表面チャネル層５においては空孔がほぼなく
なった状態となっている。
オン種が、表面チャネル層５に形成されていた空孔内に
入り込み、表面チャネル層５においては空孔がほぼなく
なった状態となっている。
【００８２】このように、表面チャネル層５に不純物と
ならないイオン種を注入し、表面チャネル層５における
空孔をなくすことで、ｐ型ベース領域３におけるＢが表
面チャネル層５に拡散することを抑制できる。
ならないイオン種を注入し、表面チャネル層５における
空孔をなくすことで、ｐ型ベース領域３におけるＢが表
面チャネル層５に拡散することを抑制できる。
【００８３】これにより、表面チャネル層５がｐ型に反
転してしまうことを防止することができる。
転してしまうことを防止することができる。
【００８４】（第４実施形態）第１〜第３実施形態にお
いては、ｐ型ベース領域３に隣接する領域（Ｊ−ＦＥＴ
部６や表面チャネル層５）に不純物とならないイオン種
を注入するようにしているが、本実施形態では、ｐ型ベ
ース領域３に直接、不純物とならないイオン種を注入す
るようにしている。
いては、ｐ型ベース領域３に隣接する領域（Ｊ−ＦＥＴ
部６や表面チャネル層５）に不純物とならないイオン種
を注入するようにしているが、本実施形態では、ｐ型ベ
ース領域３に直接、不純物とならないイオン種を注入す
るようにしている。
【００８５】図７（ａ）に本実施形態における縦型パワ
ーＭＯＳＦＥＴの構造を示し、図７（ｂ）に図７（ａ）
のＤ−Ｄ断面における深さと不純物とならないイオン種
の濃度のプロファイルを示す。なお、参考として図７
（ｂ）中にその深さに対応するＢの濃度プロファイルを
点線で示す。
ーＭＯＳＦＥＴの構造を示し、図７（ｂ）に図７（ａ）
のＤ−Ｄ断面における深さと不純物とならないイオン種
の濃度のプロファイルを示す。なお、参考として図７
（ｂ）中にその深さに対応するＢの濃度プロファイルを
点線で示す。
【００８６】図７（ａ）、（ｂ）に示されるように、ｐ
型ベース領域３の中には不純物とならないイオン種がＢ
よりも大きな濃度で注入されている。
型ベース領域３の中には不純物とならないイオン種がＢ
よりも大きな濃度で注入されている。
【００８７】このように注入された不純物とならないイ
オン種が、Ｂのイオン注入時等にｐ型ベース領域３に形
成されていた空孔内に入り込み、ｐ型ベース領域３にお
いては空孔がほぼなくなった状態となっている。
オン種が、Ｂのイオン注入時等にｐ型ベース領域３に形
成されていた空孔内に入り込み、ｐ型ベース領域３にお
いては空孔がほぼなくなった状態となっている。
【００８８】このような構成における縦型パワーＭＯＳ
ＦＥＴにおいて、ｐ型ベース領域３におけるＢの拡散状
態をＳＩＭＳ解析によって調べた。具体的には、ｐ型ベ
ース領域３に注入されたＢの濃度と、ｐ型ベース領域３
に注入した不純物とならないイオン種（ここでは炭素を
用いた）の濃度との比率を変化させて、ｐ型ベース領域
３におけるＢの拡散を調べた。その実験結果を図８に示
す。
ＦＥＴにおいて、ｐ型ベース領域３におけるＢの拡散状
態をＳＩＭＳ解析によって調べた。具体的には、ｐ型ベ
ース領域３に注入されたＢの濃度と、ｐ型ベース領域３
に注入した不純物とならないイオン種（ここでは炭素を
用いた）の濃度との比率を変化させて、ｐ型ベース領域
３におけるＢの拡散を調べた。その実験結果を図８に示
す。
【００８９】この図に示されるように、ｐ型ベース領域
３に注入されたＢの濃度と、ｐ型ベース領域３に注入し
た不純物とならないイオン種の濃度との比率が１：０．
１のように、不純物とならないイオン種の濃度の方がＢ
の濃度よりも低い場合には、Ｂは注入された領域から拡
散している。そして、ｐ型ベース領域３に注入されたＢ
の濃度と、ｐ型ベース領域３に注入した不純物とならな
いイオン種の濃度との比率が１：１０のように、不純物
とならないイオン種の濃度の方がＢの濃度よりも大きい
場合には、Ｂは注入された領域からほとんど拡散してい
ない。
３に注入されたＢの濃度と、ｐ型ベース領域３に注入し
た不純物とならないイオン種の濃度との比率が１：０．
１のように、不純物とならないイオン種の濃度の方がＢ
の濃度よりも低い場合には、Ｂは注入された領域から拡
散している。そして、ｐ型ベース領域３に注入されたＢ
の濃度と、ｐ型ベース領域３に注入した不純物とならな
いイオン種の濃度との比率が１：１０のように、不純物
とならないイオン種の濃度の方がＢの濃度よりも大きい
場合には、Ｂは注入された領域からほとんど拡散してい
ない。
【００９０】このように、ｐ型ベース領域３に不純物と
ならないイオン種を注入し、ｐ型ベース領域３における
空孔をなくすことで、Ｂの活性化の熱処理等においてｐ
型ベース領域３におけるＢがＪ−ＦＥＴ部６や表面チャ
ネル層５に拡散することを抑制できる。
ならないイオン種を注入し、ｐ型ベース領域３における
空孔をなくすことで、Ｂの活性化の熱処理等においてｐ
型ベース領域３におけるＢがＪ−ＦＥＴ部６や表面チャ
ネル層５に拡散することを抑制できる。
【００９１】これにより、Ｊ−ＦＥＴ部６の抵抗上昇に
よるオン抵抗の上昇を防止することができると共に、Ｊ
−ＦＥＴ部６の上に形成されるチャネル領域のチャネル
長が長くなってしまうことを防止することができ、さら
に表面チャネル層５がｐ型に反転してしまうことを防止
することができる。
よるオン抵抗の上昇を防止することができると共に、Ｊ
−ＦＥＴ部６の上に形成されるチャネル領域のチャネル
長が長くなってしまうことを防止することができ、さら
に表面チャネル層５がｐ型に反転してしまうことを防止
することができる。
【００９２】このように構成される縦型ＭＯＳＦＥＴに
ついて、ｐ型ベース領域３にＢのみを注入した場合とＢ
及び不純物とならないイオン種を注入した場合とで３水
準実験を行なった。この実験結果を図１３に示す。この
図１３は、表面チャネル層５のエピ成膜温度が１５５０
℃とした時における縦型ＭＯＳＦＥＴのオン特性を示し
ており、（ａ）がＢのみを注入した場合を示し、（ｂ）
及び（ｃ）がＢと共にＣを注入した場合を示している。
ただし、（ｂ）はＢ：Ｃ比を１：５としており、（ｃ）
はＢ：Ｃ比を１：１０としている。また、上記実験で
は、ｐ型ベース領域３を形成するためのイオン注入の間
隔（マスク間隔）が３μｍとなるようにしている。
ついて、ｐ型ベース領域３にＢのみを注入した場合とＢ
及び不純物とならないイオン種を注入した場合とで３水
準実験を行なった。この実験結果を図１３に示す。この
図１３は、表面チャネル層５のエピ成膜温度が１５５０
℃とした時における縦型ＭＯＳＦＥＴのオン特性を示し
ており、（ａ）がＢのみを注入した場合を示し、（ｂ）
及び（ｃ）がＢと共にＣを注入した場合を示している。
ただし、（ｂ）はＢ：Ｃ比を１：５としており、（ｃ）
はＢ：Ｃ比を１：１０としている。また、上記実験で
は、ｐ型ベース領域３を形成するためのイオン注入の間
隔（マスク間隔）が３μｍとなるようにしている。
【００９３】この実験結果より、上記３水準のうちＢの
みを注入した場合には流れる電流量が小さくなっている
ことから、Ｂの拡散によって隣接するｐ型ベース領域３
が繋がっていることが判る。また、Ｂと共にＣを注入し
た場合には流れる電流量が大きくなっており、Ｂの拡散
が抑制されているといえる。
みを注入した場合には流れる電流量が小さくなっている
ことから、Ｂの拡散によって隣接するｐ型ベース領域３
が繋がっていることが判る。また、Ｂと共にＣを注入し
た場合には流れる電流量が大きくなっており、Ｂの拡散
が抑制されているといえる。
【００９４】このように、Ｂと共に不純物とならないＣ
等を注入することによって、Ｂの拡散を防ぐことがで
き、ｐ型ベース領域３を形成する際に用いられるマスク
間隔が３μｍという短い間隔であっても、Ｊ−ＦＥＴ抵
抗を低減でき、良好なトランジスタ動作が得られるよう
にできる。
等を注入することによって、Ｂの拡散を防ぐことがで
き、ｐ型ベース領域３を形成する際に用いられるマスク
間隔が３μｍという短い間隔であっても、Ｊ−ＦＥＴ抵
抗を低減でき、良好なトランジスタ動作が得られるよう
にできる。
【００９５】（第５実施形態）図９に、本実施形態にお
けるＭＯＳＦＥＴの断面構成を示す。以下、図９に基づ
いて本実施形態におけるＭＯＳＦＥＴについて説明する
が、本実施形態は第１実施形態に対して、製造方法を変
更したものであるため、ＭＯＳＦＥＴの構成及び製造工
程において第１実施形態と異なる部分についてのみ説明
する。
けるＭＯＳＦＥＴの断面構成を示す。以下、図９に基づ
いて本実施形態におけるＭＯＳＦＥＴについて説明する
が、本実施形態は第１実施形態に対して、製造方法を変
更したものであるため、ＭＯＳＦＥＴの構成及び製造工
程において第１実施形態と異なる部分についてのみ説明
する。
【００９６】本実施形態では、ｐ型ベース領域３の一部
分が拡散によって形成されており、Ｊ−ＦＥＴ部６にお
いて拡散が停止された状態となっている。そして、表面
チャネル層５のうち、チャネル領域となる部分の下部に
おいては、ｐ型ベース領域３がすべて熱拡散で形成され
た状態となっている。
分が拡散によって形成されており、Ｊ−ＦＥＴ部６にお
いて拡散が停止された状態となっている。そして、表面
チャネル層５のうち、チャネル領域となる部分の下部に
おいては、ｐ型ベース領域３がすべて熱拡散で形成され
た状態となっている。
【００９７】図１０に、図９に示すＭＯＳＦＥＴの製造
工程を示し、本実施形態におけるＭＯＳの製造方法につ
いて説明する。
工程を示し、本実施形態におけるＭＯＳの製造方法につ
いて説明する。
【００９８】まず、第１実施形態における図２（ａ）に
示す工程を行い、ｎ+型半導体基板１の上にｎ-型エピ層
２を形成する。そして、図１０に示す工程を行う。
示す工程を行い、ｎ+型半導体基板１の上にｎ-型エピ層
２を形成する。そして、図１０に示す工程を行う。
【００９９】〔図１０（ａ）に示す工程〕ｎ- 型エピ層
２の上にＬＴＯ膜４０を配置する。そして、フォトリソ
グラフィによってＬＴＯ膜４０のうち、Ｊ−ＦＥＴ部６
の上部及びｐ型ベース領域３のうちｎ+型ソース領域４
とＪ−ＦＥＴ部６に挟まれる部位（チャネル領域が形成
される予定の部位（図９参照））の上部をマスクする。
２の上にＬＴＯ膜４０を配置する。そして、フォトリソ
グラフィによってＬＴＯ膜４０のうち、Ｊ−ＦＥＴ部６
の上部及びｐ型ベース領域３のうちｎ+型ソース領域４
とＪ−ＦＥＴ部６に挟まれる部位（チャネル領域が形成
される予定の部位（図９参照））の上部をマスクする。
【０１００】この後、ＬＴＯ膜４０をマスクとしてＢの
イオン注入を行う。このとき、イオン注入条件は、温度
が７００℃、ドーズ量が１×１０16ｃｍ-2としている。
これにより、ｎ- 型エピ層２の表面から所定深さの位置
に、Ｂが注入された不純物注入層４１が形成される。
イオン注入を行う。このとき、イオン注入条件は、温度
が７００℃、ドーズ量が１×１０16ｃｍ-2としている。
これにより、ｎ- 型エピ層２の表面から所定深さの位置
に、Ｂが注入された不純物注入層４１が形成される。
【０１０１】このとき、ＬＴＯ膜４０のうち上記部分を
マスクしているため、不純物注入層４１は、チャネル領
域となる部位には形成されない。
マスクしているため、不純物注入層４１は、チャネル領
域となる部位には形成されない。
【０１０２】〔図１０（ｂ）に示す工程〕ｎ-型エピ層
２の表面にＪ−ＦＥＴ部６となる予定の部分（図中の点
線部分）の上が開口したＬＴＯ膜４２を配置し、ＬＴＯ
膜４２をマスクとして不活性なイオン種としてＣ（炭
素）をイオン注入する。このとき、イオン注入条件を温
度が７００℃、ドーズ量が１×１０17ｃｍ-2としてい
る。すなわち、図１０（ａ）に示す工程において注入す
るＢと比較して、Ｂ：Ｃの割合が１：１０となるように
している。
２の表面にＪ−ＦＥＴ部６となる予定の部分（図中の点
線部分）の上が開口したＬＴＯ膜４２を配置し、ＬＴＯ
膜４２をマスクとして不活性なイオン種としてＣ（炭
素）をイオン注入する。このとき、イオン注入条件を温
度が７００℃、ドーズ量が１×１０17ｃｍ-2としてい
る。すなわち、図１０（ａ）に示す工程において注入す
るＢと比較して、Ｂ：Ｃの割合が１：１０となるように
している。
【０１０３】これにより、Ｊ−ＦＥＴ部６となる部分に
おいて炭素サイトに炭素が入り込み、炭素サイトの空孔
をほぼ無くすことができる。
おいて炭素サイトに炭素が入り込み、炭素サイトの空孔
をほぼ無くすことができる。
【０１０４】〔図１０（ｃ）に示す工程〕熱処理を施
し、不純物注入層４１におけるＢを活性化させる。これ
により、Ｂが横方向や下方向に熱拡散し、ｐ型ベース領
域３が形成される。このとき、Ｊ−ＦＥＴ部６には不純
物とならない不活性なイオン種が注入されているが、こ
の領域までの間においては不純物注入層４１の周囲に不
活性なイオン種が注入されていないため、Ｊ−ＦＥＴ部
６の端部まで、つまりチャネル領域下にまでＢが横方向
拡散する。
し、不純物注入層４１におけるＢを活性化させる。これ
により、Ｂが横方向や下方向に熱拡散し、ｐ型ベース領
域３が形成される。このとき、Ｊ−ＦＥＴ部６には不純
物とならない不活性なイオン種が注入されているが、こ
の領域までの間においては不純物注入層４１の周囲に不
活性なイオン種が注入されていないため、Ｊ−ＦＥＴ部
６の端部まで、つまりチャネル領域下にまでＢが横方向
拡散する。
【０１０５】このため、チャネル領域下においてはｐ型
ベース領域３を熱拡散によって形成することができる。
従って、チャネル領域下に直接イオン注入することによ
り、チャネル領域下におけるｐ型ベース領域３を形成し
た場合には、イオン注入ダメージによって、この上に形
成される表面チャネル層５の結晶性を悪化させる場合が
あるが、本実施形態のように熱拡散によって形成するこ
とにより、表面チャネル層５の結晶性を良好にし欠陥の
少ないものとすることができる。これにより、表面チャ
ネル層５に形成されるチャネル領域のチャネル特性が向
上し、オン抵抗を低減させることができる。
ベース領域３を熱拡散によって形成することができる。
従って、チャネル領域下に直接イオン注入することによ
り、チャネル領域下におけるｐ型ベース領域３を形成し
た場合には、イオン注入ダメージによって、この上に形
成される表面チャネル層５の結晶性を悪化させる場合が
あるが、本実施形態のように熱拡散によって形成するこ
とにより、表面チャネル層５の結晶性を良好にし欠陥の
少ないものとすることができる。これにより、表面チャ
ネル層５に形成されるチャネル領域のチャネル特性が向
上し、オン抵抗を低減させることができる。
【０１０６】一方、不純物注入層４１の下部において
は、不活性なイオン種が注入されていないため、Ｂの熱
拡散が進み深い位置までｐ型ベース領域３が形成される
ことになる。このため、深い位置においてｐ型ベース領
域３がディープベース層として働くようにでき、耐圧を
向上させることができる。
は、不活性なイオン種が注入されていないため、Ｂの熱
拡散が進み深い位置までｐ型ベース領域３が形成される
ことになる。このため、深い位置においてｐ型ベース領
域３がディープベース層として働くようにでき、耐圧を
向上させることができる。
【０１０７】（他の実施形態）上記第１、第２、第４、
第５実施形態では、Ｊ−ＦＥＴ部６の形成においてＢの
イオン注入を先に行っているが、不純物とならないイオ
ン種を先にイオン注入してもよい。
第５実施形態では、Ｊ−ＦＥＴ部６の形成においてＢの
イオン注入を先に行っているが、不純物とならないイオ
ン種を先にイオン注入してもよい。
【０１０８】例えば、第４実施形態を図１１に示すよう
に変更してもよい。
に変更してもよい。
【０１０９】まず、図１１（ａ）に示すように、ｐ型ベ
ース領域３の形成予定領域が開口したマスク５０を用い
て、ｐ型ベース領域３の形成予定領域に不活性なイオン
種である炭素をイオン注入する。これにより、ｐ型ベー
ス領域３の形成予定領域（図中の点線で示した領域）に
おいて、炭素サイトの空孔に炭素イオンが入り込み、空
孔をほぼ無くすことができる。続いて、図１１（ｂ）に
示すように、再びマスク５０を用いて、Ｂのイオン注入
を行う。その後、熱処理により注入されたＢを活性化さ
せる。このとき、ｐ型ベース領域３が形成される部位に
おいて空孔がほぼ無くされた状態となっているためＢが
ほぼ拡散せず、ｐ型ベース領域３が正確に形成され、Ｊ
−ＦＥＴ部６の幅を縮めてしまうことはない。
ース領域３の形成予定領域が開口したマスク５０を用い
て、ｐ型ベース領域３の形成予定領域に不活性なイオン
種である炭素をイオン注入する。これにより、ｐ型ベー
ス領域３の形成予定領域（図中の点線で示した領域）に
おいて、炭素サイトの空孔に炭素イオンが入り込み、空
孔をほぼ無くすことができる。続いて、図１１（ｂ）に
示すように、再びマスク５０を用いて、Ｂのイオン注入
を行う。その後、熱処理により注入されたＢを活性化さ
せる。このとき、ｐ型ベース領域３が形成される部位に
おいて空孔がほぼ無くされた状態となっているためＢが
ほぼ拡散せず、ｐ型ベース領域３が正確に形成され、Ｊ
−ＦＥＴ部６の幅を縮めてしまうことはない。
【０１１０】上記第２、５実施形態では、表面チャネル
層５をチャネル領域とする蓄積型のプレーナ型のＭＯＳ
ＦＥＴのＪ−ＦＥＴ部６にＢが拡散しないようにした場
合を示したが、反転型のプレーナ型ＭＯＳＦＥＴにおい
てＪ−ＦＥＴ部６にＢが拡散しないようにすることもで
きる。
層５をチャネル領域とする蓄積型のプレーナ型のＭＯＳ
ＦＥＴのＪ−ＦＥＴ部６にＢが拡散しないようにした場
合を示したが、反転型のプレーナ型ＭＯＳＦＥＴにおい
てＪ−ＦＥＴ部６にＢが拡散しないようにすることもで
きる。
【０１１１】なお、第５実施形態の場合、蓄積型のＭＯ
ＳＦＥＴとしているため、ｐ型ベース領域３の上部に形
成される表面チャネル層５の結晶性が良好になるが、例
えば、ｐ型ベース領域３に表面部にチャネル領域を形成
する反転型のＭＯＳＦＥＴであれば、ｐ型ベース領域３
の結晶性を良好にできるため、この場合にもチャネル特
性を向上させることができ、オン抵抗の低減を図ること
ができる。
ＳＦＥＴとしているため、ｐ型ベース領域３の上部に形
成される表面チャネル層５の結晶性が良好になるが、例
えば、ｐ型ベース領域３に表面部にチャネル領域を形成
する反転型のＭＯＳＦＥＴであれば、ｐ型ベース領域３
の結晶性を良好にできるため、この場合にもチャネル特
性を向上させることができ、オン抵抗の低減を図ること
ができる。
【０１１２】
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施形態を適用して形成し
たプレーナ型ＭＯＳＦＥＴの断面図であり、（ｂ）は
（ａ）のＡ−Ａ断面におけるイオン種の濃度プロファイ
ルを示す図である。
たプレーナ型ＭＯＳＦＥＴの断面図であり、（ｂ）は
（ａ）のＡ−Ａ断面におけるイオン種の濃度プロファイ
ルを示す図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】（ａ）は第２実施形態におけるプレーナ型ＭＯ
ＳＦＥＴの断面図であり、（ｂ）は（ａ）のＢ−Ｂ断面
におけるイオン種の濃度プロファイルを示す図である。
ＳＦＥＴの断面図であり、（ｂ）は（ａ）のＢ−Ｂ断面
におけるイオン種の濃度プロファイルを示す図である。
【図６】（ａ）は第３実施形態におけるプレーナ型ＭＯ
ＳＦＥＴの断面図であり、（ｂ）は（ａ）のＣ−Ｃ断面
におけるイオン種の濃度プロファイルを示す図である。
ＳＦＥＴの断面図であり、（ｂ）は（ａ）のＣ−Ｃ断面
におけるイオン種の濃度プロファイルを示す図である。
【図７】（ａ）は第４実施形態におけるプレーナ型ＭＯ
ＳＦＥＴの断面図であり、（ｂ）は（ａ）のＤ−Ｄ断面
におけるイオン種の濃度プロファイルを示す図である。
ＳＦＥＴの断面図であり、（ｂ）は（ａ）のＤ−Ｄ断面
におけるイオン種の濃度プロファイルを示す図である。
【図８】ＳＩＭＳ解析によってＢの拡散を実験により調
べた結果を示す図である。
べた結果を示す図である。
【図９】第５実施形態におけるプレーナ型ＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図１０】図９に示すプレーナ型ＭＯＳＦＥＴの製造工
程を示す図である。
程を示す図である。
【図１１】他の実施形態におけるプレーナ型ＭＯＳＦＥ
Ｔの製造工程を示す図である。
Ｔの製造工程を示す図である。
【図１２】本発明者らが先に出願したプレーナ型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図１３】縦型ＭＯＳＦＥＴのオン特性を示す図であ
る。
る。
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、６…Ｊ−ＦＥＴ部、７…ゲート絶縁膜、８…ゲート
電極、９…絶縁膜、１０…ソース電極、１１…ドレイン
電極。
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、６…Ｊ−ＦＥＴ部、７…ゲート絶縁膜、８…ゲート
電極、９…絶縁膜、１０…ソース電極、１１…ドレイン
電極。
フロントページの続き (72)発明者 中村 広希 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 竹内 有一 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内
Claims (10)
- 【請求項１】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に第２導電型のベース
領域（３）を形成すると共に、前記半導体層の表層部の
うち前記ベース領域に隣接するＪ−ＦＥＴ部（６）を確
定する工程と、 前記ベース領域の表層部の所定領域に、前記ベース領域
の深さよりも浅い第１導電型のソース領域（４）を形成
する工程と、 前記ソース領域と前記Ｊ−ＦＥＴ部とに挟まれた前記ベ
ース領域の上に、ゲート絶縁膜（７）を介してゲート電
極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板のドレイン領域にドレイン電極（１１）
を形成する工程とを備え、 前記ベース領域を形成する工程は、 前記ベース領域を形成する領域に、第２導電型不純物を
イオン注入して不純物注入層（３０、４１）を形成する
不純物注入層形成工程と、 前記Ｊ−ＦＥＴ部に不活性なイオン種を注入する工程
と、 前記不純物注入層内の第２導電型不純物を活性化させて
前記ベース領域を形成する第２導電型不純物活性化工程
と、を有していることを特徴とする炭化珪素半導体装置
の製造方法。 - 【請求項２】 前記ベース領域の上において、前記ソー
ス領域と前記Ｊ−ＦＥＴ部とを繋ぐように第１導電型の
表面チャネル層（５）を形成する工程と、 前記表面チャネル層に不活性なイオン種を注入する工程
と、を含んでいることを特徴とする請求項１に記載の炭
化珪素半導体装置の製造方法。 - 【請求項３】 前記不純物注入層形成工程では、 少なくとも前記Ｊ−ＦＥＴ部及び前記ベース領域のうち
前記Ｊ−ＦＥＴ部と前記ソース領域とに挟まれる部位の
上部を覆うマスク（４０）を用いて、第２導電型不純物
のイオン注入を行い、 前記第２不純物活性化工程では、 熱処理によって、前記不純物注入層内の第２導電型不純
物を前記ベース領域のうち前記Ｊ−ＦＥＴ部と前記ソー
ス領域とに挟まれる部位まで横方向拡散させて、前記ベ
ース領域を形成する工程であることを特徴とする請求項
１又は２に記載の炭化珪素半導体装置の製造方法。 - 【請求項４】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に第２導電型不純物を
注入して不純物注入層（３０）を形成したのち、前記第
２導電型不純物を活性化させてベース領域（３）を形成
すると共に、前記半導体層の表層部のうち前記ベース領
域に隣接するＪ−ＦＥＴ部（６）を確定する工程と、 前記ベース領域の表層部に第１導電型の表面チャネル層
（５）を形成する工程と、 前記表面チャネル層に不活性なイオン種を注入する工程
と、 前記ベース領域の表層部の所定領域に前記表面チャネル
層に接すると共に、前記ベース領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板のドレイン領域にドレイン電極（１１）
を形成する工程とを備えていることを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項５】 前記ベース領域を形成する工程では、前
記不純物注入層が形成される領域に不活性なイオン種を
注入したのち、前記第２導電型不純物を活性化させるこ
とを特徴とする請求項１乃至４のいずれか１つに記載の
炭化珪素半導体装置の製造方法。 - 【請求項６】 前記ベース領域を形成する工程では、第
２導電型不純物としてボロンを用いていることを特徴と
する請求項１乃至５のいずれか１つに記載の炭化珪素半
導体装置の製造方法。 - 【請求項７】 前記不活性なイオン種として、炭素、シ
リコン、アルゴン、ネオン、若しくはヘリウムのうちの
いずれかを用いることを特徴とする請求項１乃至６のい
ずれか１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項８】 主表面及びこの主表面と反対面である裏
面を有し、炭化珪素よりなる第１導電型の半導体基板
（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記半導体層の表層部において、前記ベース領域と隣接
しているＪ−ＦＥＴ部（６）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ソース領域と前記Ｊ−ＦＥＴ部とに挟まれた前記ベ
ース領域の上に形成されたゲート絶縁膜（７）と、 前記ゲート絶縁膜上に形成されたゲート電極（８）と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板のドレイン領域に形成されたドレイン電
極（１１）とを備え、 前記Ｊ−ＦＥＴ部と前記ベース領域のいずれかには、不
活性なイオン種が混入されていることを特徴とする炭化
珪素半導体装置。 - 【請求項９】 主表面及びこの主表面と反対面である裏
面を有し、炭化珪素よりなる第１導電型の半導体基板
（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記半導体層の表層部において、前記ベース領域と隣接
しているＪ−ＦＥＴ部（６）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
に形成された、炭化珪素よりなる第１導電型の表面チャ
ネル層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板のドレイン領域に形成されたドレイン電
極（１１）とを備え、 前記Ｊ−ＦＥＴ部と前記表面チャネル層と前記ベース領
域のいずれかには不活性なイオン種が混入されているこ
とを特徴とする炭化珪素半導体装置。 - 【請求項１０】 前記不活性なイオン種は、炭素、シリ
コン、アルゴン、若しくはヘリウムのうちのいずれかで
あることを特徴とする請求項８又は９に記載の炭化珪素
半導体装置。
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|---|---|---|---|
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| JP10-278227 | 1998-09-30 | ||
| JP11-184264 | 1998-09-30 | ||
| JP18426499 | 1999-06-29 | ||
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|---|---|
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ID=27325399
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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