JPH0758782B2 - 半導体装置 - Google Patents

半導体装置

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JPH0758782B2
JPH0758782B2 JP61061120A JP6112086A JPH0758782B2 JP H0758782 B2 JPH0758782 B2 JP H0758782B2 JP 61061120 A JP61061120 A JP 61061120A JP 6112086 A JP6112086 A JP 6112086A JP H0758782 B2 JPH0758782 B2 JP H0758782B2
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semiconductor
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に関する。
（従来の技術） 従来、所謂DMos FETおよび伝導度変調型Mos FETと称せ
られる半導体装置は、高速スイッチング特性に優れ、か
つ、高入力インピーダンスであって入力損失の少ない半
導体装置として知られている。
第６図は、伝導度変調型Mos FETからなる半導体装置の
データ金属配線パターンを示す平面図である。図中１
は、半導体装置10の主面側に設けられたAlソース電極で
ある。Alソース電極１は、Alゲート電極２によって所定
パターンにパターニングされている。Alゲート電極２に
よって区切られた所定領域の下層部分には、ポリシリコ
ンからなるゲート電極３が形成されている。ゲート電極
３は、半導体装置10を構成するゲート領域上にゲート絶
縁膜を介して積層され、上述のAlゲート電極２に接続し
ている。Alソース電極１は、半導体装置10を構成するソ
ース領域に接続している。
このような電極パターンの状態で相似的に半導体装置10
が例えばチップ8.0mm□程度に大きくなると、ポリシリ
コンからなるゲート電極３の配線が極端に長くなり、配
線抵抗が無視できなくなるほどに増大すると共に、入力
容量も増大する。その結果、スイッチングスピードが悪
くなり、入力損失が大きくなってしまう。また、配線抵
抗および容量が大きくなることによって過渡的にドレイ
ン電流のバランスが崩れる。すなわち、動作時にゲート
をオフしようとしたときチップ内でドレイン電流が不均
一になり、オフの遅れた部分に電流が集中してその部分
が破壊される。その結果、伝導度変調型Mos FETでは、
ラッチアップ電流の低下を引き起こし、又DMos FETで
は、VDSX(sus)能力の低下を引き起こし、モータドライ
ブのような所謂Ｌ負荷でのスイッチ時の破壊耐量の低下
を招く。
（発明が解決しようとする問題点） 本発明は、スイッチオフ時にドレイン電流が切れるまで
の遅れ時間（所謂td（off）期間）を短くし、かつ、電
流分布を均一にすることができると共に、スイッチオフ
時の破壊耐量を向上させることができる半導体装置を提
供することをその目的とするものである。
〔発明の構成〕
（問題点を解決するための手段） 本発明は、一つの半導体チップに多数の半導体素子が形
成された半導体装置であって、前記半導体素子は、 ・第一導電型の半導体基板からなるドレイン領域と、 ・該半導体基板の主面側に所定の深さで形成された第二
導電型のベース領域と、 ・該ベース領域内にその主面から所定の深さで形成され
た第一導電型のソース領域と、 ・前記主面側に前記ソース領域と前記ドレイン領域にま
たがるようにして絶縁膜を介して形成された多結晶シリ
コン層からなるゲート電極と、 ・該ゲート電極上に絶縁膜を介して形成され、コンタク
トジホールを介して該ゲート電極に接続された金属層か
らなるゲート電極配線と、 ・前記ゲート電極配線と同一層の金属層で形成され、且
つコンタクトホールを介して前記ソース領域に接続され
たソース電極 とを具備している半導体装置において、 前記多数の半導体素子は、前記チップ表面領域を分割し
て設けられた複数の領域の夫々に、前記ゲート電極が平
行な多数のストライプ状に配列されるように形成されて
いることと、 前記ソース電極は、前記複数の領域の夫々の領域毎に一
つの独立したソース電極に纏められ、この纏められた夫
々のソース電極が前記夫々の領域を覆って形成されてい
ることと、 前記ゲート電極配線は、前記ソース電極から分離され且
つその周囲を完全に取り囲んで形成され、その一部には
ボンディング線を接続するためのパッド部が形成されて
いることを特徴とする半導体装置である。
ここで、本発明の対象とする半導体装置は、二重拡散絶
縁ゲート縦型電界効果トランジスタ（所謂DMosFET）及
びかかるDMosFETの基板の反対側主面の部分にアノード
領域を設けた伝導度変調型MosFETを包含し、主に大電力
用に用いられるものである。
（作用） 本発明に係る半導体装置によれば、ソース電極がゲート
電極上の金属配線層により複数個に分割され、金属配線
層は夫々のソース電極の周囲に存在しているので下層に
存在するゲート電極配線（一般的にはポリシリコン抵抗
配線）を短くして配線抵抗を下げることができる。ま
た、ソース電極が分割されているので、従来のようにソ
ースワイアボンディング部近傍に集中することなくチッ
プ内でドレイン電流が均一になりスイッチオフ時の破壊
耐量を向上させることができる。
（実施例） 以下、本発明を伝導度変調型MosFETに適用した場合の実
施例について図面を参照して説明する。第１図は、本発
明の一実施例の素子の内部構造を示す説明図である。図
中10は主面側にＮ領域11を有し、裏面側にN+領域12を有
する半導体基板からなるドレイン領域である。ドレイン
領域10の裏面側には、Ｐ型の半導体基板からなるアノー
ド領域13が設けられている。Ｎ領域11内には、その主面
側から所定の拡散深さでＰ型のベース領域14,14が形成
されている。夫々のベース領域14,14内には、その主面
から所定の拡散深さでＮ型のソース領域15,15が形成さ
れている。ベース領域14,14間のＮ領域11の主面には、
夫々のベース領域14,14にまたがるようにして絶縁膜16
を介してゲート電極17が形成されている。ゲート電極17
は例えばポリシリコンで形成されている。ソース領域1
5,15上には夫々の領域にまたがるようにしてソース電極
18,18が形成されている。
このような素子の主面側の電極配線構造は第２図に示す
ようになっている。すなわち、ポリシリコンからなるゲ
ート電極17に接続して例えばアルミニウムからなる金属
配線層（以下、アルミゲート電極19と記す）が設けられ
ている。アルミゲート電極19は、素子の略中心部に存在
し、かつ、その一部を素子の主面上の全域に亘って格子
状に配置している。この格子状に配置されているアルミ
ゲート電極９及びその中心部分によって分割された領域
内に例えばアルミニウムからなるソース電極18が存在し
ている。そして、格子状の領域内のソース電極18の下層
側にポリシリコンからなるゲート電極17が多数本の筋状
に存在している。
而して、このように構成された半導体装置20は、例えば
第３図に示す如く、セラミック基板21上のマウント金属
基板22上に実装される。マウント金属基板22の両側部近
傍には、中継金属板23,24が設けられている。一方の中
継金属板23には、ゲート外部リード25が継続されてい
る。他方の中継金属板24には、ソース外部リード26が接
続されている。マウント金属基板22には、ドレイン外部
リード27が接続されている。半導体装置20のアルミゲー
ト電極19の中心部と一方の中継金属板23との間には、ボ
ンディング線28が架設されている。また、分割された夫
々のソース電極18と他方の中継金属板24間には、ボンデ
ィング線29が架設されている。
このようなボンディング層28,29の配置を取ることによ
り、実施例の半導体装置20では、同一チップサイズで能
動領域を広くとることができる。
また、実施例の半導体装置20では、ソース電極18がアル
ミゲート電極19によって周囲を囲まれた状態で複数個に
分割されているので、下層側に存在するポリシリコンか
らなるゲート電極17の配線長を短くしてゲートの充放電
をチップ内で略均一にし、電流集中を少なくして破壊耐
量を向上させることができる。
因みに、実施例の半導体装置20では、ゲート内部抵抗を
ｆ＝１μHzの条件で測定したところ〜20Ωであったが、
第６図に示した従来の半導体装置10ではその約２倍の〜
4.0Ωであることが確認された。
また、実施例の半導体装置20をＲ負荷でスイッチさせた
ときのターンオフ波形を調べたところ第４図に特性線
（Ｉ）にて示す通りである。これに対して第６図に示し
た従来の半導体装置10では第４図に特性線（II）にて併
記した通りであった。同図から明らかなように、実施例
のものでは、ゲート電極の解除時点に対するドレイン電
流の切れるまでの遅れ時間（td（off））が従来のもの
に比べて遥かに短くなっていることが判る。
また、同様に実施例の半導体装置20と従来例の半導体装
置10について、所謂VDSX(sus)モードでの破壊耐量を調
べたところ、実施例のものでは第５図に特性線（III）
にて示した通りであり、従来のものでは特性線（IV）に
て示した通りであった。同図から明らかなように実施例
のものでは、従来のものに比べてドレイン電流に対する
許容度、すなわち、大きな電力に対する保持能力が改善
されており、定格ドレイン電流（ID）を高めても破壊確
率を小さくできることが判る。
〔発明の効果〕
以上説明した如く、本発明に係る半導体装置によれば、
スイッチオフ時にドレイン電流が切れるまでの遅れ時間
（所謂td（off）期間）を短くし、かつ、電流分布を均
一にすることができると共に、スイッチオフ時の破壊耐
量を向上させることができるものである。
【図面の簡単な説明】
第１図は、本発明の一実施例の素子の内部構造を示す説
明図、第２図は、同実施例の要部の平面図、第３図は、
同実施例の半導体装置を実装置した装置の斜視図、第４
図は、ゲート電圧又はドレイン電流と降下時間との関係
を示す特性図、第５図は、破壊確率とドレイン電流値と
の関係を示す特性図、第６図は、従来の半導体装置の平
面図である。 10……ドレイン領域、11……Ｎ領域、12……N+領域、13
……アノード領域、14……ベース領域、15……ソース領
域、16……絶縁膜、17……ゲート電極、18……ソース電
極、19……アルミゲート電極、20……半導体装置。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】一つの半導体チップに多数の半導体素子が
    形成された半導体装置であって、前記半導体素子は、 ・第一導電型の半導体基板からなるドレイン領域と、 ・該半導体基板の主面側に所定の深さで形成された第二
    導電型のベース領域と、 ・該ベース領域内にその主面から所定の深さで形成され
    た第一導電型のソース領域と、 ・前記主面側に前記ソース領域と前記ドレイン領域にま
    たがるようにして絶縁膜を介して形成された多結晶シリ
    コン層からなるゲート電極と、 ・該ゲート電極上に絶縁膜を介して形成され、コンタク
    トホールを介して該ゲート電極に接続された金属層から
    なるゲート電極配線と、 ・前記ゲート電極配線と同一層の金属層で形成され、且
    つコンタクトホールを介して前記ソース領域に接続され
    たソース電極 とを具備している半導体装置において、 前記多数の半導体素子は、前記チップ表面領域を分割し
    て設けられた複数の領域の夫々に、前記ゲート電極が平
    行な多数のストライプ状に配列されるように形成されて
    いることと、 前記ソース電極は、前記複数の領域の夫々の領域毎に一
    つの独立したソース電極に纏められ、この纏められた夫
    々のソース電極が前記夫々の領域を覆って形成されてい
    ることと、 前記ゲート電極配線は、前記ソース電極から分離され且
    つその周囲を完全に取り囲んで形成され、その一部には
    ボンディング線を接続するためのパッド部が形成されて
    いることを特徴とする半導体装置。
  2. 【請求項２】前記第一導電型の半導体基板の前記ソース
    領域とは反対側の表面に、第二導電型のアノード領域が
    形成されていることを特徴とする特許請求の範囲第１項
    に記載の半導体装置。
  3. 【請求項３】前記分割されたソース領域の夫々が、ボン
    ディングワイヤを介して実装基板の電極に接続されてい
    ることを特徴とする特許請求の範囲第１項に記載の半導
    体装置。
  4. 【請求項４】前記ゲート電極配線のパッド部が、前記分
    割された複数のソース電極の対称中心に配置されている
    ことを特徴とする特許請求の範囲第１項に記載の半導体
    装置。
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