JPH09148915A - 出力回路 - Google Patents
出力回路Info
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- JPH09148915A JPH09148915A JP8218261A JP21826196A JPH09148915A JP H09148915 A JPH09148915 A JP H09148915A JP 8218261 A JP8218261 A JP 8218261A JP 21826196 A JP21826196 A JP 21826196A JP H09148915 A JPH09148915 A JP H09148915A
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Abstract
のゲート酸化膜耐圧以上でも、各MOSトランジスタの
ゲート酸化膜に耐圧以上の電圧がかかることなく前記外
部LSIの電源電圧を振幅とする信号を出力可能な出力
回路を提供する。 【解決手段】 外部LSIに接続された出力パッド部O
UTの電位を第2の電位VDD2に引き上げるプルアッ
プ回路30は、プルアップ制御信号Su をゲート入力と
するPMOS31と第1の電位VDD1をゲート電位と
するPMOS32とからなる。出力パッド部OUTの電
位を接地電位に引き下げるプルダウン回路40は、プル
ダウン制御信号Sd をゲート入力とするNMOS41と
第1の電位VDD1をゲート電位とするNMOS42と
からなる。電圧変換回路20は、PMOS21,22と
NMOS23,24との間に第1の電位VDD1をゲー
ト電位とするPMOS25,26及びNMOS27,2
8が挿入された構成になっており、信号生成回路10か
ら入力された第1の制御信号S1 を変換して節点Bから
プルアップ制御信号Su を出力する。
Description
タで構成した半導体集積回路(LSI)に関するもので
あり、特に、MOSトランジスタのゲート酸化膜耐圧以
上の電圧を電源電圧とする他のLSIと接続するための
インターフェースとなる出力回路に関するものである。
半導体デバイスの耐圧、特にMOSトランジスタのゲー
ト酸化膜の耐圧が低くなっており、これに伴い3Vやそ
れ以下の低電圧を電源電圧とするLSIが増加してい
る。ところが、LSIの電源電圧が3Vであっても、こ
のLSIと接続する外部のLSIの電源電圧が例えば5
Vである場合には、3Vの電源電圧を5Vに変換して出
力する出力回路が必要になる。
いて説明する。この出力回路は、出力パッド部の電位状
態を外部LSIの電源電位、接地電位及びハイインピー
ダンスのいずれかに設定する回路である。
図である。図13において、OUTは外部LSIの信号
線が接続される出力パッド部、IN及びENは出力パッ
ド部OUTの電位状態を制御する出力制御端子であっ
て、INはオンチップ回路からの信号を入力する入力端
子、ENはイネーブル信号を入力するイネーブル端子で
ある。また、VDD1は第1の電位であり、その値はL
SIを構成するMOSトランジスタのゲート酸化膜耐圧
以下であり例えば3V、VDD2は外部LSIの電源電
位である第2の電位であり、その値は例えば5Vであ
る。
応じてプルアップ制御信号及びプルダウン制御信号を生
成する信号生成回路であり、NANDゲート11及びN
ORゲート12によって構成されている。NANDゲー
ト11、NORゲート12は電源電位として第1の電位
VDD1が与えられており、MOSトランジスタのゲー
ト酸化膜耐圧以下の電圧で動作する。
たプルアップ制御信号を昇圧して出力する電圧変換回路
であり、P型MOSトランジスタ21,22、N型MO
Sトランジスタ23,24、及び信号の論理の反転を行
うインバータ回路29によって構成されている。P型M
OSトランジスタ21,22のソースには第2の電位V
DD2が与えられ、P型MOSトランジスタ21とN型
MOSトランジスタ23とのドレイン同士が接続され、
P型MOSトランジスタ22とN型MOSトランジスタ
24とのドレイン同士が接続され、N型MOSトランジ
スタ23,24のソースは接地されている。
信号生成回路110から入力されたプルアップ制御信号
が入力され、N型MOSトランジスタ24には前記プル
アップ制御信号がインバータ回路29によって反転され
て入力される。P型MOSトランジスタ21のゲートは
P型MOSトランジスタ22のドレイン(N型MOSト
ランジスタ24のドレイン)に接続され(節点B)、P
型MOSトランジスタ22のゲートはP型MOSトラン
ジスタ21のドレイン(N型MOSトランジスタ23の
ドレイン)に接続されている(節点A)。節点Bから、
昇圧されたプルアップ制御信号が出力される。また、イ
ンバータ回路29には電源電位として第1の電位VDD
1が与えられている。
Sトランジスタ31によって構成されている。P型MO
Sトランジスタ31は、ゲートが電圧変換回路120の
節点Bに接続され、ソース及び基板に第2の電位VDD
2が与えられ、ドレインが出力パッド部OUTに接続さ
れており、オン状態のとき出力パッド部OUTの電位を
第2の電位VDD2まで引き上げる。
Sトランジスタ41によって構成されている。N型MO
Sトランジスタ41は、ゲートに信号生成回路110の
NORゲート12の出力信号が印加され、ソース及び基
板が接地され、ドレインが出力パッド部OUTに接続さ
れており、オン状態のとき出力パッド部OUTの電位を
接地電位まで引き下げる。
の出力回路について、その動作を図14及び図15を参
照して説明する。なお、以下の説明では、ディジタル信
号におけるハイレベル(高電位)を「“H”」とし、ロ
ウレベル(低電位)を「“L”」とし、特に必要のある
ときは「“H”(3V)」のように電位の値も付すこと
にする。また、ここでは第1の電位VDD1を3Vと
し、第2の電位VDD2を5Vとする。
V)を出力する場合の動作を図14を用いて説明する。
この場合、イネーブル端子ENに“H”(3V)のイネ
ーブル信号を入力すると共に入力端子INに“H”(3
V)の入力信号を入力する。
“L”(0V)になり、NORゲート12の出力信号も
“L”(0V)になる。NANDゲート11の出力信号
が0Vになると、N型MOSトランジスタ23のゲート
電位は0Vになる一方、N型MOSトランジスタ24の
ゲートはインバータ回路29を介してNANDゲート1
1に接続されているのでその電位は3Vになる。したが
って、N型MOSトランジスタ23はオフになり、N型
MOSトランジスタ24はオンになる。N型MOSトラ
ンジスタ24がオンになると節点Bの電位が下がるた
め、P型MOSトランジスタ21はゲート電位が下がる
のでオンになる。P型MOSトランジスタ21がオンに
なる一方N型MOSトランジスタ23がオフになるの
で、節点Aの電位は5Vになる。節点Aの電位が5Vに
なることによってP型MOSトランジスタ22がオフに
なる一方、N型MOSトランジスタ24はオンであるの
で、節点Bの電位は0Vになる。
トランジスタ31はゲート電位が0Vになるのでオンに
なり、またN型MOSトランジスタ41は、NORゲー
ト12の出力信号が0Vなのでゲート電位が0Vになり
オフになる。P型MOSトランジスタ31がオンである
と共にN型MOSトランジスタ41がオフであり、また
P型MOSトランジスタ31のソースには第2の電位V
DD2が与えられているので、出力パッド部OUTの電
位は“H”(5V)になる。このように、イネーブル端
子ENに“H”(3V)のイネーブル信号を入力する共
に入力端子INに“H”(3V)の入力信号を入力する
と、出力パッド部OUTから“H”(5V)が出力され
る。図14では、出力パッド部OUTから“H”(5
V)が出力されるときオンになるMOSトランジスタを
破線の丸で囲んでいる。
V)を出力する場合の動作を図15を用いて説明する。
この場合、イネーブル端子ENに“H”(3V)のイネ
ーブル信号を入力すると共に入力端子INに“L”(0
V)の入力信号を入力する。
“H”(3V)になり、NORゲート12の出力信号も
また“H”(3V)になる。NANDゲート11の出力
信号が3Vになると、N型MOSトランジスタ23のゲ
ート電位は3Vになる一方、N型MOSトランジスタ2
4のゲートはインバータ回路29を介してNANDゲー
ト11に接続されているのでその電位は0Vになる。し
たがって、N型MOSトランジスタ23はオンになり、
N型MOSトランジスタ24はオフになる。N型MOS
トランジスタ23がオンになると節点Aの電位が下がる
ため、P型MOSトランジスタ22はゲート電位が下が
るのでオンになる。P型MOSトランジスタ22がオン
になる一方N型MOSトランジスタ24はオフになるの
で、節点Bの電位は5Vになる。節点Bの電位が5Vに
なることによってP型MOSトランジスタ21がオフに
なる一方、N型MOSトランジスタ23はオンであるの
で、節点Aの電位は0Vになる。
すなわち節点Bの電位が5Vになるのでオフであり、ま
た、N型MOSトランジスタ41はNORゲート12の
出力信号が3Vなのでゲート電位が3Vになりオンであ
る。P型MOSトランジスタ31がオフであると共にN
型MOSトランジスタ41がオンであり、さらにN型M
OSトランジスタ41のソースは接地されているので、
出力パッド部OUTの電位は“L”(0V)になる。こ
のように、イネーブル端子ENに“H”(3V)のイネ
ーブル信号を入力する共に入力端子INに“L”(0
V)の入力信号を入力すると、出力パッド部OUTから
“L”(0V)が出力される。図15では、出力パッド
部OUTから“L”(0V)が出力されるときオンにな
るMOSトランジスタを破線の丸で囲んでいる。
ダンス状態にする場合の動作を説明する。この場合は、
入力端子INに入力する信号の論理値に関わらず、イネ
ーブル端子ENに入力するイネーブル信号を“L”にす
る。
“H”(3V)になり、NORゲート12の出力信号は
“L”(0V)になる。NANDゲート11の出力信号
が3Vなので、出力パッド部OUTから“H”を出力す
る場合と同様の動作によりP型MOSトランジスタ31
はオフになる。また、NORゲート12の出力信号が0
Vなので、出力パッド部OUTから“L”を出力する場
合と同様の動作によりN型MOSトランジスタ41はオ
フになる。したがって、P型MOSトランジスタ31及
びN型MOSトランジスタ41はいずれもオフになるの
で、出力パッド部OUTはハイ・インピーダンス状態と
なる。
出力回路には以下のような問題がある。
MOSトランジスタのゲート・ドレイン間又はゲート・
ソース間に、第2の電位VDD2と接地電位との電位差
すなわち外部LSIの電源電圧に等しい電圧がかかる。
MOSトランジスタはその構造上、ゲート・ドレイン間
電圧又はゲート・ソース間電圧がゲート酸化膜にかかる
ので、外部LSIの電源電圧がゲート酸化膜耐圧以上の
ときにはゲート酸化膜の破壊又は劣化が起こる。
(5V)を出力する場合は、プルダウン回路140を構
成するN型MOSトランジスタ41をオフ状態にするた
めにそのゲート電位を0Vにし、またプルアップ回路1
30を構成するP型MOSトランジスタ31をオン状態
にするためにそのゲート電位を0Vにする。このとき、
N型MOSトランジスタ41は、ゲート電位が0Vにな
ると共に出力パッド部OUTに接続されたドレインの電
位が5Vになるため、ゲート・ドレイン間電圧が5Vに
なる。同様に、P型MOSトランジスタ31はゲート・
ソース間電圧が5Vになる。したがって、N型MOSト
ランジスタ41及びP型MOSトランジスタ31のゲー
ト酸化膜に、耐圧以上の電圧(5V)がかかることにな
る。
する各MOSトランジスタのゲート酸化膜にも、耐圧以
上の電圧がかかる。例えばN型MOSトランジスタ23
は、ゲート電位が0Vになると共に節点Aに接続された
ドレインの電位が5Vになるため、ゲート・ドレイン間
電圧が5Vになる。また、P型MOSトランジスタ22
は、節点Aに接続されたゲートの電位が5Vになると共
に節点Bに接続されたドレインの電位が0Vになるた
め、ゲート・ドレイン間電圧が5Vになる。さらに、P
型MOSトランジスタ21は、ソースに第2の電位VD
D2として5Vが与えられていると共に節点Bに接続さ
れたゲートの電位が0Vになるため、ゲート・ソース間
電圧が5Vになる。
力する場合は、節点Bの電位が5Vになると共に出力パ
ッド部OUTの電位が0Vになるため、P型MOSトラ
ンジスタ31のゲート・ドレイン間電圧は5Vになる。
また、電圧変換回路120においても、N型MOSトラ
ンジスタ24は、ゲート電位が0Vになると共に節点B
に接続されたドレインの電位が5Vになるためゲート・
ドレイン間電圧が5Vになる。また、P型MOSトラン
ジスタ21は、節点Bに接続されたゲートの電位が5V
になると共に節点Aに接続されたドレインの電位が0V
になるためゲート・ドレイン間電圧が5Vとなる。さら
に、P型MOSトランジスタ22は、ソースに第2の電
位VDD2として5Vが与えられていると共に節点Aに
接続されたゲートの電位が0Vになるためゲート・ソー
ス間電圧が5Vになる。
ピーダンス状態にする場合も、P型MOSトランジスタ
31のゲート電位が5Vになるので、出力パッド部OU
Tに0Vを加えると、P型MOSトランジスタ31のゲ
ート・ドレイン間電圧が5Vになる。また、N型MOS
トランジスタ41のゲート電位が0Vになるので、出力
パッド部OUTに5Vを加えると、N型MOSトランジ
スタ41のゲート・ドレイン間電圧が5Vになる。
る外部LSIの電源電圧がこの出力回路を構成するMO
Sトランジスタのゲート酸化膜耐圧以上のときには、各
MOSトランジスタのゲート酸化膜に耐圧以上の電圧が
かかってしまい、ゲート酸化膜の破壊又は劣化が起こる
という問題があった。この問題はゲート酸化膜耐圧の大
きいMOSトランジスタを用いれば回避できるが、MO
Sトランジスタのゲート酸化膜耐圧を大きくすることは
半導体集積回路の微細化の妨げとなり好ましくない。
と接続するためのインターフェースとなる出力回路にお
いて、外部LSIの電源電圧がこの出力回路を構成する
MOSトランジスタのゲート酸化膜耐圧以上であっても
各MOSトランジスタのゲート酸化膜に耐圧以上の電圧
がかかることがなく、しかも前記外部LSIの電源電圧
を振幅とする信号を出力可能にすることを課題とする。
め、請求項1の発明が講じた手段は、第1の電位を電源
電位とする一の回路の出力信号を入力とし、この一の回
路の出力信号に従って出力部から第2の電位を電源電位
とする他の回路に信号を出力する出力回路として、入力
された前記一の回路の出力信号を基にして、前記第1の
電位と接地電位との電位差を振幅とする第1及び第2の
制御信号を生成する信号生成回路と、前記信号生成回路
によって生成された第1の制御信号を入力とし、この第
1の制御信号の振幅を変換することによりプルアップ制
御信号を生成して出力する電圧変換回路と、前記電圧変
換回路から出力されたプルアップ制御信号を入力とし、
このプルアップ制御信号の指示に従って前記出力部の電
位を前記第2の電位に引き上げるか否かを制御するプル
アップ回路と、前記信号生成回路によって生成された第
2の制御信号をプルダウン制御信号として入力し、この
プルダウン制御信号の指示に従って前記出力部の電位を
接地電位に引き下げるか否かを制御するプルダウン回路
とを備え、前記プルアップ回路は、ソースに前記第2の
電位が与えられ且つゲートに前記プルアップ制御信号が
入力される第1のP型MOSトランジスタと、前記第1
のP型MOSトランジスタのドレインにソースが接続さ
れると共にドレインが前記出力部に接続され且つゲート
に第3の電位が印加された第2のP型MOSトランジス
タとを備え、前記プルダウン回路は、ソースが接地され
且つゲートに前記プルダウン制御信号が入力される第1
のN型MOSトランジスタと、前記第1のN型MOSト
ランジスタのドレインにソースが接続されると共にドレ
インが前記出力部に接続され且つゲートに前記第1の電
位が印加された第2のN型MOSトランジスタとを備
え、前記電圧変換回路は、前記出力部の電位を前記第2
の電位に引き上げるよう前記プルアップ回路に指示する
ときは、前記プルアップ制御信号の電位を、前記第2の
電位から前記第1のP型MOSトランジスタの閾値電圧
を引いた電位以下で且つ前記第2の電位から前記第1の
P型MOSトランジスタのゲート酸化膜耐圧相当電圧を
引いた電位以上の電位にする一方、前記出力部の電位を
前記第2の電位に引き上げるよう前記プルアップ回路に
指示しないときは、前記プルアップ制御信号の電位を前
記第2の電位にするものである。
“H”(第2の電位)又は“L”(接地電位)を出力す
る場合または出力部をハイ・インピーダンス状態にする
場合に、プルアップ回路及びプルダウン回路を構成する
MOSトランジスタのゲート酸化膜に第2の電位と接地
電位との電位差がかかることはなく、ゲート酸化膜の破
壊又は劣化が起こらない。
る場合は、プルアップ回路を構成する第1のP型MOS
トランジスタのゲート電位は0Vでなく、第2の電位か
ら第1のP型MOSトランジスタのゲート酸化膜耐圧を
引いた電圧以上であり且つ第2の電位から第1のP型M
OSトランジスタの閾値電圧を引いた電位以下になって
いる。このため、第1のP型MOSトランジスタは、ソ
ースに第2の電位が印加されてもゲート・ソース間電圧
はゲート酸化膜耐圧以下になる。また、プルダウン回路
を構成する第1のN型MOSトランジスタは、第2のN
型MOSトランジスタの存在により、出力部の電位であ
る第2の電位はそのまま第1のN型MOSトランジスタ
のドレインに伝わらず、幾分か電圧降下して伝わる。こ
のため、第1のN型MOSトランジスタのゲート・ドレ
イン間電圧はゲート酸化膜耐圧以下になる。
は、第1のP型MOSトランジスタは、第2のP型MO
Sトランジスタの存在により、出力部の電位である接地
電位ははそのまま第1のP型MOSトランジスタのドレ
インに伝わらず、幾分か電圧上昇して伝わる。このた
め、第1のP型MOSトランジスタのゲート・ドレイン
間電圧はゲート酸化膜耐圧以下になる。
態にする場合も同様に、第1のP型MOSトランジスタ
や第1のN型MOSトランジスタにゲート酸化膜耐圧以
上の電圧が印加されることはない。
ドレイン電流が大きくなるような電位に設定することに
よって、出力回路の動作をより高速にすることができ
る。
1の出力回路において、前記第1及び第2のP型MOS
トランジスタの基板電位は前記第2の電位であり、前記
第1及び第2のN型MOSトランジスタの基板電位は接
地電位であるものとする。
の出力回路における電圧変換回路は、ソースに前記第2
の電位が与えられた第3及び第4のP型MOSトランジ
スタと、前記第3のP型MOSトランジスタのドレイン
にソースが接続された第5のP型MOSトランジスタ
と、前記第4のP型MOSトランジスタのドレインにソ
ースが接続された第6のP型MOSトランジスタと、前
記第6のP型MOSトランジスタとドレイン同士が接続
された第3のN型MOSトランジスタと、前記第3のN
型MOSトランジスタのソースにドレインが接続され且
つソースが接地された第4のN型MOSトランジスタ
と、前記第5のP型MOSトランジスタとドレイン同士
が接続された第5のN型MOSトランジスタと、前記第
5のN型MOSトランジスタのソースにドレインが接続
され且つソースが接地された第6のN型MOSトランジ
スタとを備えているものとする。そして、前記第3のP
型MOSトランジスタのゲートと前記第4のP型MOS
トランジスタのドレインとが接続されると共に前記第4
のP型MOSトランジスタのゲートと前記第3のP型M
OSトランジスタのドレインとが接続され、前記第5及
び第6のP型MOSトランジスタのゲートに前記第3の
電位が印加されると共に前記第3及び第5のN型MOS
トランジスタのゲートに前記第1の電位が印加され、前
記第6のN型MOSトランジスタのゲートに前記信号生
成回路によって生成された第1の制御信号が入力される
と共に前記第5のN型MOSトランジスタのゲートに前
記第1の制御信号の反転信号が入力され、前記第4のP
型MOSトランジスタのドレインと前記第6のP型MO
Sトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号を出力するものとする。
よって生成された第1の制御信号が“L”(0V)のと
きは、第4のP型MOSトランジスタがオフになり、第
6のP型MOSトランジスタ並びに第3及び第4のN型
MOSトランジスタがオンになるので、プルアップ制御
信号は“L”になるが、第5のP型MOSトランジスタ
の存在により、その電位は第3の電位に基板バイアス効
果を考慮したP型MOSトランジスタの閾値電圧を加え
たものになる。このため、プルアップ回路を構成する第
1のP型MOSトランジスタのゲート・ソース間電圧を
ゲート酸化膜耐圧以下にすることができる。一方、信号
生成回路によって生成された第1の制御信号が“H”の
ときは、第4及び第6のP型MOSトランジスタ並びに
第3のN型MOSトランジスタがオンになり、第4のN
型MOSトランジスタがオフになるので、プルアップ制
御信号は“H”すなわち第2の電位になる。これらの動
作において、第3の電位を適切に設定することにより、
電圧変換回路を構成する各MOSトランジスタのゲート
酸化膜にも耐圧以上の電圧がかからないようにすること
ができる。
3の出力回路において、前記第3,第4,第5及び第6
のP型MOSトランジスタの基板電位は前記第2の電位
であり、前記第3,第4,第5及び第6のN型MOSト
ランジスタの基板電位は接地電位であるものとする。
の出力回路における電圧変換回路は、ソースに前記第2
の電位が与えられた第3及び第4のP型MOSトランジ
スタと、前記第3のP型MOSトランジスタのドレイン
にソースが接続された第5のP型MOSトランジスタ
と、前記第4のP型MOSトランジスタのドレインにソ
ースが接続された第6のP型MOSトランジスタと、前
記第6のP型MOSトランジスタとドレイン同士が接続
された第3のN型MOSトランジスタと、前記第3のN
型MOSトランジスタのソースにドレインが接続され且
つソースが接地された第4のN型MOSトランジスタ
と、前記第5のP型MOSトランジスタとドレイン同士
が接続された第5のN型MOSトランジスタとを備えた
ものとする。そして、前記第3のP型MOSトランジス
タのゲートと前記第4のP型MOSトランジスタのドレ
インとが接続されると共に前記第4のP型MOSトラン
ジスタのゲートと前記第3のP型MOSトランジスタの
ドレインとが接続され、前記第5及び第6のP型MOS
トランジスタのゲートに前記第3の電位が印加されると
共に前記第3及び第5のN型MOSトランジスタのゲー
トに前記第1の電位が印加され、前記第4のN型MOS
トランジスタのゲート及び前記第5のN型MOSトラン
ジスタのソースに、前記信号生成回路によって生成され
た第1の制御信号の反転信号が入力され、前記第4のP
型MOSトランジスタのドレインと前記第6のP型MO
Sトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号が出力するものとする。
5の出力回路において、前記第3,第4,第5及び第6
のP型MOSトランジスタの基板電位は前記第2の電位
であり、前記第3,第4及び第5のN型MOSトランジ
スタの基板電位は接地電位であるものとする。
うちいずれか1項の出力回路における第3の電位は、前
記第1の電位と同電位であるものとする。
1〜6のうちいずれか1項の出力回路における第3の電
位は、前記第1の電位以下で且つ前記第2の電位から前
記第1のP型MOSトランジスタのゲート酸化膜耐圧相
当電圧を引いた電位以上であるものとする。
〜6のうちいずれか1項の出力回路は、前記第1の電位
と前記第2の電位との電位差を検出し、前記第2の電位
が前記第1の電位よりも大きいか否かを示す電位差検出
信号を出力する電位差検出回路と、所定の電位及び接地
電位が与えられると共に前記電位差検出回路から出力さ
れた電位差検出信号を入力とし、この電位差検出信号が
前記第2の電位が前記第1の電位よりも大きいことを示
すときは前記所定の電位を選択出力する一方、前記電位
差検出信号が前記第2の電位が前記第1の電位以下であ
ることを示すときは接地電位を選択出力するスイッチ回
路とを備えており、前記スイッチ回路の出力電位を前記
第3の電位とするものとする。
及びスイッチ回路によって、第2の電位が第1の電位よ
りも大きいときは前記所定の電位が第3の電位として選
択される一方、第2の電位が第1の電位以下であるとき
は第3の電位として接地電位が選択される。このため、
第2の電位が変化しても、MOSトランジスタのゲート
酸化膜に耐圧以上の電圧がかからず且つMOSトランジ
スタのドレイン電流が大きくなるような最適な電位が第
3の電位として常に選択される。
項9の出力回路における所定の電位は、前記第1の電位
以下で且つ前記第2の電位から前記第1のP型MOSト
ランジスタのゲート酸化膜耐圧相当電圧を引いた電位以
上であるものとする。
出力回路における電位差検出回路は、ソースに前記第2
の電位が与えられ且つゲートに前記第1の電位が印加さ
れた第7のP型MOSトランジスタと、ソースに前記第
1の電位が与えられた第8のP型MOSトランジスタ
と、前記第7のP型MOSトランジスタとドレイン同士
が接続された第7のN型MOSトランジスタと、前記第
7のN型MOSトランジスタのソースにドレインが接続
され且つソースが接地された第8のN型MOSトランジ
スタと、前記第8のP型MOSトランジスタとドレイン
同士が接続され且つソースが接地された第9のN型MO
Sトランジスタと、ソースに前記第1の電位が与えられ
ると共にゲートに前記第2の電位が印加され且つドレイ
ンが前記第8のP型MOSトランジスタのゲートに接続
された第10のN型MOSトランジスタとを備え、前記
第8のN型MOSトランジスタのゲートと前記第9のN
型MOSトランジスタのドレインとが接続されると共に
前記第9のN型MOSトランジスタのゲートと前記第8
のN型MOSトランジスタのドレインとが接続され、前
記第8のP型MOSトランジスタと前記第9のN型MO
Sトランジスタとのドレイン同士が接続された節点から
前記電位差検出信号を出力するものとする。
項11の出力回路において、前記第7及び第8のP型M
OSトランジスタの基板電位は前記第2の電位であり、
前記第7,第8,第9及び第10のN型MOSトランジ
スタの基板電位は接地電位であるものとする。
1の出力回路は、前記第1の電位と前記第2の電位との
電位差を検出し、前記第2の電位が前記第1の電位より
も大きいか否かを示す電位差検出信号を出力する電位差
検出回路と、前記電位差検出回路から出力された電位差
検出信号を入力とし、この電位差検出信号が前記第2の
電位が前記第1の電位よりも大きいことを示すときは前
記電圧変換回路の動作速度を促進する一方、前記電位差
検出信号が前記第2の電位が前記第1の電位以下である
ことを示すときは前記電圧変換回路の動作速度を促進し
ない電圧変換促進回路とを備えているものとする。
項13の出力回路において、前記電圧変換回路は、ソー
スに前記第2の電位が与えられた第3及び第4のP型M
OSトランジスタと、前記第3のP型MOSトランジス
タのドレインにソースが接続された第5のP型MOSト
ランジスタと、前記第4のP型MOSトランジスタのド
レインにソースが接続された第6のP型MOSトランジ
スタと、前記第6のP型MOSトランジスタとドレイン
同士が接続された第3のN型MOSトランジスタと、前
記第3のN型MOSトランジスタのソースにドレインが
接続され且つソースが接地された第4のN型MOSトラ
ンジスタと、前記第5のP型MOSトランジスタとドレ
イン同士が接続された第5のN型MOSトランジスタ
と、前記第5のN型MOSトランジスタのソースにドレ
インが接続され且つソースが接地された第6のN型MO
Sトランジスタとを備え、前記第3のP型MOSトラン
ジスタのゲートと前記第4のP型MOSトランジスタの
ドレインとが接続されると共に前記第4のP型MOSト
ランジスタのゲートと前記第3のP型MOSトランジス
タのドレインとが接続され、前記第5及び第6のP型M
OSトランジスタのゲートに前記第3の電位が印加され
ると共に前記第3及び第5のN型MOSトランジスタの
ゲートに前記第1の電位が印加され、前記第6のN型M
OSトランジスタのゲートに前記信号生成回路によって
生成された第1の制御信号が入力されると共に前記第5
のN型MOSトランジスタのゲートに前記第1の制御信
号の反転信号が入力され、前記第4のP型MOSトラン
ジスタのドレインと前記第6のP型MOSトランジスタ
のソースとが接続された節点から前記プルアップ制御信
号を出力するものである。そして、前記電圧変換促進回
路は、前記第3のP型MOSトランジスタとドレイン同
士が接続された第7のN型MOSトランジスタと、前記
第7のN型MOSトランジスタのソースにドレインが接
続され且つ前記第6のN型MOSトランジスタのドレイ
ンにソースが接続された第8のN型MOSトランジスタ
と、前記第4のP型MOSトランジスタとドレイン同士
が接続された第9のN型MOSトランジスタと、前記第
9のN型MOSトランジスタのソースにドレインが接続
され且つ前記第4のN型MOSトランジスタのドレイン
にソースが接続された第10のN型MOSトランジスタ
とを備え、前記第7及び第9のN型MOSトランジスタ
のゲートに前記第1の電位が印加され、前記第8及び第
10のN型MOSトランジスタのゲートに前記電位差検
出信号を入力するものとする。さらに、前記電位差検出
回路は、前記第2の電位が前記第1の電位よりも大きい
ときは前記第1の電位を前記電位差検出信号として出力
する一方、前記第2の電位が前記第1の電位以下である
ときは接地電位を前記電位差検出信号として出力するも
のとする。
項14の出力回路における第8のN型MOSトランジス
タのソースは、前記第6のN型MOSトランジスタのド
レインに接続される代わりに前記第1の制御信号の反転
信号が入力されるものとする。
項15の出力回路における第10のN型MOSトランジ
スタのソースは、前記第4のN型MOSトランジスタの
ドレインに接続される代わりに前記第1の制御信号が入
力されるものとする。
て図面を参照しながら説明する。
実施形態に係る出力回路の構成を示す回路図である。本
発明に係る出力回路は、LSIを構成するMOSトラン
ジスタのゲート酸化膜耐圧以上の電圧を電源電圧とする
外部LSIとのインターフェースとして用いられるもの
であり、LSIの内部回路の出力信号に従って、出力パ
ッド部の電位状態を外部LSIの電源電位(“H”レベ
ル)、接地電位(“L”レベル)及びハイインピーダン
スのいずれかに設定するものである。
線と接続される出力部としての出力パッド部、IN及び
ENは出力パッド部OUTの電位状態を制御する出力制
御端子であって、INはオンチップ回路(LSIの内部
回路)からの信号を入力する入力端子、ENはイネーブ
ル信号を入力するイネーブル端子、10は出力制御端子
IN,ENの電位に応じて第1の制御信号S1 及び第2
の制御信号S2 を生成する信号生成回路、20は信号生
成回路10から入力される第1の制御信号S1を昇圧し
てプルアップ制御信号Su として出力する電圧変換回
路、30は電圧変換回路20から入力されたプルアップ
制御信号Su に従って出力パッド部OUTの電位を引き
上げるプルアップ回路、40は信号生成回路10から入
力された第2の制御信号S2 (プルダウン制御信号
Sd )に従って出力パッド部OUTの電位を引き下げる
プルダウン回路である。また、VDD1は第1の電位で
あり、その値はLSIを構成するMOSトランジスタの
ゲート酸化膜の耐圧以下であり例えば3V、VDD2は
外部LSIの電源電位である第2の電位であり、その値
はLSIを構成するMOSトランジスタのゲート酸化膜
の耐圧以上であり例えば5Vである。
された信号及びイネーブル端子ENに入力されたイネー
ブル信号をそれぞれ入力とするNANDゲート11及び
NORゲート12によって構成されており、NANDゲ
ート11から第1の制御信号S1 が出力される一方、N
ORゲート12から第2の制御信号S2 が出力される。
また、NANDゲート11及びNORゲート12は第1
の電位VDD1が電源電位として与えられ、MOSトラ
ンジスタのゲート酸化膜耐圧以下の電圧で動作する。
スタ21,22,25,26、N型MOSトランジスタ
23,24,27,28、及び信号の論理の反転を行う
インバータ回路29によって構成されており、図13に
示す従来の出力回路における電圧変換回路120と比較
すると、P型MOSトランジスタ21,22とN型MO
Sトランジスタ23,24との間にP型MOSトランジ
スタ25,26及びN型MOSトランジスタ27,28
が挿入された形になっている。P型MOSトランジスタ
21,22,25,26はそれぞれ、請求項3に記載の
第3のP型MOSトランジスタ、第4のP型MOSトラ
ンジスタ、第5のP型MOSトランジスタ、第6のP型
MOSトランジスタに相当し、N型MOSトランジスタ
23,24,27,28はそれぞれ、請求項3の第6の
N型MOSトランジスタ、第4のN型MOSトランジス
タ、第5のN型MOSトランジスタ、第3のN型MOS
トランジスタに相当する。
ースに第2の電位VDD2が与えられており、ドレイン
はP型MOSトランジスタ25,26のソースにそれぞ
れ接続されている。そして、P型MOSトランジスタ2
5,26のドレインはN型MOSトランジスタ27,2
8のドレインにそれぞれ接続されており、N型MOSト
ランジスタ27,28のソースはN型MOSトランジス
タ23,24のドレインにそれぞれ接続されており、N
型MOSトランジスタ23,24のソースは接地されて
いる。
型MOSトランジスタ22のドレイン(P型MOSトラ
ンジスタ26のソース)と接続され(節点B)、P型M
OSトランジスタ22のゲートはP型MOSトランジス
タ21のドレイン(P型MOSトランジスタ25のソー
ス)と接続されている(節点A)。節点Bから、プルア
ップ制御信号Su が出力される。P型MOSトランジス
タ25,26及びN型MOSトランジスタ27,28の
ゲートには第1の電位VDD1が印加される。また、N
型MOSトランジスタ23のゲートには信号生成回路1
0によって生成された第1の制御信号S1 が入力され、
N型MOSトランジスタ24のゲートには第1の制御信
号S1 がインバータ回路29によって反転されて入力さ
れる。
5,26の基板電位は第2の電位VDD2であり、N型
MOSトランジスタ23,24,27,28の基板電位
は接地電位である。また、インバータ回路29は電源電
位として第1の電位VDD1が与えられている。
から出力されたプルアップ制御信号Su を入力とし、出
力パッド部OUTから“H”を出力するとき出力パッド
部OUTの電位を第2の電位VDD2まで引き上げるも
のであり、P型MOSトランジスタ31,32によって
構成されている。P型MOSトランジスタ31は請求項
1の第1のP型MOSトランジスタに相当し、P型MO
Sトランジスタ32は請求項1の第2のP型MOSトラ
ンジスタに相当する。
プルアップ制御信号Su が入力され、ソースに第2の電
位VDD2が与えられると共にドレインがP型MOSト
ランジスタ32のソースに接続されている。P型MOS
トランジスタ32は、ゲートに第1の電位VDD1が印
加され、さらにソースがP型MOSトランジスタ31の
ドレインに接続されると共にドレインが出力パッド部O
UTに接続されている。また、P型MOSトランジスタ
31,32の基板電位は共に第2の電位VDD2であ
る。
から出力されたプルダウン制御信号Sd (第2の制御信
号S2 )を入力とし、出力パッド部OUTから“L”を
出力するとき出力パッド部OUTの電位を接地電位まで
引き下げるものであり、N型MOSトランジスタ41,
42によって構成されている。N型MOSトランジスタ
41は請求項1の第1のN型MOSトランジスタに相当
し、N型MOSトランジスタ42は請求項1の第2のN
型MOSトランジスタに相当する。
プルダウン制御信号Sd が入力され、ソースが接地され
ていると共にドレインがN型MOSトランジスタ42の
ソースに接続されている。また、N型MOSトランジス
タ42は、ゲートに第1の電位VDD1が印加され、さ
らにソースがN型MOSトランジスタ41のドレインに
接続されると共にドレインが出力パッド部OUTに接続
されている。
いて、その動作を説明する。なお、以下の説明では、第
1の電位VDD1を3Vとし、第2の電位VDD2を5
Vとする。
V)を出力する場合の動作を図2を用いて説明する。こ
の場合、イネーブル端子ENに“H”(3V)のイネー
ブル信号を入力すると共に入力端子INに“H”(3
V)の入力信号を入力する。
なわち第1の制御信号S1 は“L”(0V)になり、N
ORゲート12の出力信号すなわち第2の制御信号S2
もまた“L”(0V)になる。第1の制御信号S1 が0
Vなので、N型MOSトランジスタ23のゲート電位は
0Vになり、またN型MOSトランジスタ24のゲート
電位は第1の制御信号S1 がインバータ回路29を介し
て入力されるので3Vになる。
はオフ、N型MOSトランジスタ24はオンとなる。N
型MOSトランジスタ28はゲート電位が第1の電位V
DD1すなわち3Vであるのでオンであり、またP型M
OSトランジスタ26は基板電位が第2の電位VDD2
すなわち5Vであり且つゲート電位が第1の電位VDD
1すなわち3Vであるのでオンである。したがって、N
型MOSトランジスタ24,28及びP型MOSトラン
ジスタ26が全てオンになるため、節点Bの電位が下が
り、これによりP型MOSトランジスタ21がオンにな
る。
N型MOSトランジスタ23はオフであるので、節点A
の電位は5Vになる。節点Aが5Vになることによって
P型MOSトランジスタ22がオフになり、一方、N型
MOSトランジスタ24,28、及びP型MOSトラン
ジスタ26が全てオンであるので、節点Bの電位は下が
る。ところが、P型MOSトランジスタ26の存在によ
って節点Bの電位は0Vにはならない。このときの節点
Bの電位をVB、基板バイアス効果を考慮したP型MO
Sトランジスタの閾値電圧をVTP’とすると、 VB=3+|VTP’| となる。すなわち、プルアップ制御信号Su の電位は
(3+|VTP’|)Vになる。
とにより、プルアップ回路30のP型MOSトランジス
タ31はオンになる。また、P型MOSトランジスタ3
2は基板電位が第2の電位VDD2すなわち5Vであり
且つゲート電位が第1の電位VDD1すなわち3Vであ
るのでオンである。さらに、プルダウン回路40のN型
MOSトランジスタ41は、信号生成回路10から出力
されたプルダウン制御信号Sd (第2の制御信号S2 )
が0Vなので、ゲート電位が0Vになりオフである。P
型MOSトランジスタ31がオンであり、N型MOSト
ランジスタ41がオフであり、さらに、P型MOSトラ
ンジスタ31のソースには第2の電位VDD2すなわち
5Vが与えられているので、出力パッド部OUTの電位
は“H”(5V)になる。
“H”(3V)のイネーブル信号を入力すると共に入力
端子INに“H”(3V)の入力信号を入力すると、出
力パッド部OUTからは“H”(5V)が出力される。
図2では、出力パッド部OUTから“H”が出力される
ときにオンになるMOSトランジスタを破線で囲ってい
る。
のMOSトランジスタのゲート酸化膜にも5Vの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。
(5V)を出力するとき、N型MOSトランジスタ23
のゲート電位は0Vになり、一方、節点Aの電位は5V
になるが、ゲートに第1の電位VDD1すなわち3Vが
与えられるN型MOSトランジスタ27の存在により、
N型MOSトランジスタ23のドレイン電位VD23は
5Vにならず、基板バイアス効果を考慮したN型MOS
トランジスタの閾値電圧をVTN’とすると、 VD23=3−VTN’ となる。したがって、N型MOSトランジスタ23のゲ
ート・ドレイン間電圧は(3−VTN’)Vであって5
Vにはならず、3V以下である。
電位は(3+|VTP’|)Vになるので、P型MOS
トランジスタ22のゲート・ドレイン間電圧(VDG2
2)、P型MOSトランジスタ21のゲート・ソース間
電圧(VGS21)及びP型MOSトランジスタ31の
ゲート・ソース間電圧(VGS31)の絶対値は、 |VDG22|=|VGS21| =|VGS31| =|(3+|VTP’|)−5| =2−|VTP’| となり、5Vにはならず3V以下である。
ートが0Vになり、出力パッド部OUTは5Vになる
が、ゲートに第1の電位VDD1すなわち3Vが与えら
れるN型MOSトランジスタ42の存在により、N型M
OSトランジスタ41のドレインにかかる電圧(VD4
1)は5Vにはならず、 VD41=3−VTN’ となる。したがって、N型MOSトランジスタ41にお
いてもゲート・ドレイン間電圧は(3−VTN’)Vで
あって5Vにはならず、3V以下である。
V)を出力する場合の動作を図3を用いて説明する。こ
の場合、イネーブル端子ENに“H”(3V)のイネー
ブル信号を入力すると共に入力端子INに“L”(0
V)の入力信号を入力する。
なわち第1の制御信号S1 は“H”(3V)になり、N
ORゲート12の出力信号すなわち第2の制御信号S2
もまた“H”(3V)になる。第1の制御信号S1 が3
Vになると、N型MOSトランジスタ23のゲート電位
は3Vになり、またN型MOSトランジスタ24のゲー
ト電位は第1の制御信号S1 がインバータ回路29を介
して入力されるので0Vになる。
はオンになり、N型MOSトランジスタ24はオフにな
る。N型MOSトランジスタ27はゲート電位が第1の
電位VDD1すなわち3Vであるのでオンであり、ま
た、P型MOSトランジスタ25は基板電位が第2の電
位VDD2すなわち5Vであり且つゲート電位が第1の
電位VDD1すなわち3Vであるのでオンである。した
がって、N型MOSトランジスタ23,27、及びP型
MOSトランジスタ25が全てオンになるため、節点A
の電位が下がり、これによりP型MOSトランジスタ2
2がオンになる。P型MOSトランジスタ22がオンに
なる一方、N型MOSトランジスタ24はオフであるの
で、節点Bの電位は5Vになる。すなわち、プルアップ
制御信号Su の電位は5Vになる。
型MOSトランジスタ21がオフになる一方、N型MO
Sトランジスタ23,27及びP型MOSトランジスタ
25が全てオンになるので、節点Aの電位は下がるが、
P型MOSトランジスタ25の存在により0Vにはなら
ない。このときの節点Aの電位をVA、基板バイアス効
果を考慮したP型MOSトランジスタの閾値電圧をVT
P’とすると、 VA=3+|VTP’| となる。
ることにより、プルアップ回路30のP型MOSトラン
ジスタ31はオフになる。また、プルダウン制御信号S
d (第2の制御信号S2 )が3Vなので、プルダウン回
路40のN型MOSトランジスタ41はゲート電位が3
Vになり、オンになる。P型MOSトランジスタ31が
オフであると共にN型MOSトランジスタ41がオンで
あり、さらにN型MOSトランジスタ41のソースが接
地されているので、出力パッド部OUTの電位は“L”
(0V)になる。
“H”(3V)のイネーブル信号を入力すると共に入力
端子INに“L”(0V)の入力信号を入力すると、出
力パッド部OUTからは“L”(0V)が出力される。
図3では、出力パッド部OUTから“L”が出力される
ときにオンになるMOSトランジスタを破線で囲ってい
る。
のMOSトランジスタのゲート酸化膜にも5Vの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。
(5V)を出力するとき、N型MOSトランジスタ24
のゲート電位が0Vになる一方、節点Bの電位は5Vに
なるが、ゲートに第1の電位VDD1すなわち3Vが印
加されたN型MOSトランジスタ28の存在によって、
N型MOSトランジスタ24のドレインにかかる電圧
(VD24)は5Vにはならず、基板バイアス効果を考
慮したN型MOSトランジスタの閾値電圧をVTN’と
すると、 VD24=3−VTN’ となる。したがって、N型MOSトランジスタ24のゲ
ート・ドレイン間電圧は(3−VTN’)Vになり、5
Vにはならず3V以下である。
電位は(3+|VTP’|)Vになるので、P型MOS
トランジスタ22のゲート・ドレイン間電圧(VDG2
2)及びP型MOSトランジスタ21のゲート・ソース
間電圧(VGS21)の絶対値は、 |VDG22|=|VGS21| =|(3+|VTP’|)−5| =2−|VTP’| になり、5Vにはならず3V以下である。
ート電位が5Vになり出力パッド部OUTの電位は0V
になるが、ゲートに第1の電位VDD1が印加されたP
型MOSトランジスタ32の存在によって、P型MOS
トランジスタ31のドレイン電位VD31は、 VD31=3+|VTP’| となり、P型MOSトランジスタ31のゲート・ドレイ
ン間電圧(VDG31)の絶対値は、 |VDG31|=|(3+|VTP’|)−5| =2−|VTP’| であり、5Vとはならず3V以下である。
ダンス状態にする場合の動作を説明する。この場合、イ
ネーブル端子ENに“L”(0V)のイネーブル信号を
入力する。
なわち第1の制御信号S1 は“H”(3V)になり、N
ORゲート12の出力信号すなわち第2の制御信号S2
は“L”(0V)になる。この場合、電圧変換回路20
は出力パッド部OUTから“H”を出力する場合と同様
の動作を行うので、節点Aの電位が(3+|VTP’
|)になり節点Bの電位すなわちプルアップ制御信号S
u が5Vになる。したがって、プルアップ回路30のP
型MOSトランジスタ31はゲート電位が5Vになるの
でオフになる一方、プルダウン回路40のN型MOSト
ランジスタ41もまたゲート電位が0Vになるのでオフ
になり、出力パッド部OUTはハイ・インピーダンス状
態になる。
ら5V又は0Vを印加しても、出力パッド部OUTから
“H”又は“L”を出力する場合と同様に、どのMOS
トランジスタのゲート酸化膜にも5Vの電圧がかから
ず、ゲート酸化膜の破壊又は劣化をきたすことはない。
力回路によると、全てのMOSトランジスタのゲート酸
化膜に5Vの電圧をかけることなく、振幅が5Vの信号
を出力することができる。一般的にいうと、本実施形態
に係る出力回路によると、外部LSIの電源電圧が出力
回路を構成するMOSトランジスタのゲート酸化膜耐圧
以上であっても、各MOSトランジスタのゲート酸化膜
に耐圧以上の電圧をかけることなく、前記外部LSIの
電源電圧を振幅とする信号を出力することができる。
示すような構成としてもよい。図4において、電圧変換
回路20は図1に示す出力回路における電圧変換回路2
0からN型MOSトランジスタ23が削除された構成に
なっており、N型MOSトランジスタ27のソースにイ
ンバータ回路29の出力線が直接接続されている。図4
に示す出力回路でも図1に示す出力回路と同様の効果が
得られ、しかもN型MOSトランジスタを1個減らすこ
とができる。
実施形態に係る出力回路の構成を示す回路図である。図
1に示す第1の実施形態に係る出力回路と異なるのは、
電圧変換回路20を構成するP型MOSトランジスタ2
5,26、及びプルアップ回路30を構成するP型MO
Sトランジスタ32のゲートに第1の電位VDD1を印
加せず、代わりに第3の電位VDD3を印加する構成と
した点である。
に係る出力回路と共通の構成要素には図1と同一の符号
を付し、本実施形態ではその詳細な説明を省略する。
施形態に係る出力回路と同様に動作し、出力パッド部O
UTから“H”(5V)や“L”(0V)を出力する場
合及び出力パッド部OUTをハイインピーダンス状態に
する場合における各MOSトランジスタのオン・オフ状
態も同様になる。
6,32のゲートに第3の電位VDD3を印加する構成
としているので、これらのP型MOSトランジスタのゲ
ート電位を自由に設定することができる。
第2の電位VDD2を5Vとする。図1に示す出力回路
のようにP型MOSトランジスタ25,26,32のゲ
ートに第1の電位VDD1が印加されているとき、P型
MOSトランジスタ25,26,32のゲート・ソース
間電圧VGSは、 VGS=VDD1−VDD2 =3−5=−2 となる。
レイン電流Idsp は、トランジスタ利得係数をβp 、基
板バイアスが0Vのときの閾値電圧をVTPとすると、 Idsp =(βp /2)×(VGS−VTP)2 である。すなわち、LSIのプロセス上許される範囲内
でゲート・ソース間電圧VGSを大きくするほど、P型
MOSトランジスタのドレイン電流を多くすることがで
きる。
ス間電圧の最大値が例えば3.6Vであるとすると、図
5に示す出力回路において第3の電位VDD3として
1.4Vを与えることによって、P型MOSトランジス
タ25,26,32のゲート・ソース間電圧VGS’
は、 VGS’=VIN−VDD2 =1.4−5=−3.6 となり、LSIのプロセス上許される範囲内の最大値と
なる。図1に示す出力回路に対するドレイン電流の比
は、VTPを−0.6Vとすると、 {−3.6−(−0.6)}2 /{−2−(−0.
6)}2=9/1.96=4.59 となり、P型MOSトランジスタのドレイン電流を図1
に示す出力回路の4.59倍にすることができる。ドレ
イン電流が多くなる分、出力回路の動作が高速になると
いう効果が得られる。
成されているLSIの外部から与えてもよいし、LSI
の内部に第3の電位VDD3を生成する電圧生成回路を
設けてもよい。
変形例と同様に、電圧変換回路20においてN型MOS
トランジスタ23を削除してN型MOSトランジスタ2
7のソースにインバータ回路29の出力線を接続する構
成としてもよい。
実施形態に係る出力回路の構成を示す回路図である。図
4に示す第2の実施形態に係る出力回路と異なるのは、
電圧変換回路20のP型MOSトランジスタ25,26
及びプルアップ回路30のP型MOSトランジスタ32
のゲートに印加する第3の電位VDD3を、第1の電位
VDD1と第2の電位VDD2との電位差を検出する電
位差検出回路50から出力される電位差検出信号OUT
1に従って、スイッチ回路58によって所定の電位VI
N又は接地電位に設定する構成とした点である。
に係る出力回路と共通の構成要素には図5と同一の符号
を付し、本実施形態ではその詳細な説明を省略する。
施形態に係る出力回路及び図5に示す第2の実施形態に
係る出力回路と同様に動作し、出力パッド部OUTから
“H”(5V)や“L”(0V)を出力する場合及び出
力パッド部OUTをハイインピーダンス状態にする場合
における各MOSトランジスタのオン・オフ状態も同様
になる。
から出力される電位差検出信号OUT1に従って、第2
の電位VDD2が第1の電位VDD1よりも高いときは
P型MOSトランジスタ25,26,32のゲートに所
定の電位VINを第3の電位VDD3として印加する一
方、第2の電位VDD2が第1の電位VDD1以下のと
きはP型MOSトランジスタ25,26,32のゲート
を接地する。
する。
と、本発明に係る出力回路を5V電源で動作する他のL
SIと常に接続する(すなわち第2の電位VDD2が常
に5Vである)場合には図1や図5に示すような構成で
も特に問題はないが、使用者(ユーザ)によっては、本
発明に係る出力回路を3V電源で動作する他のLSIと
接続して使用することもときには有り得る。この場合、
すなわち第1の電位VDD1及び第2の電位VDD2が
共に3Vである場合に図1や図5に示すような構成の出
力回路を用いると、MOSトランジスタを流れるドレイ
ン電流が極端に小さくなり、動作速度が低下してしま
う。
の電位VDD1を3Vとし第3の電位VDD3を1.4
Vとすると、P型MOSトランジスタ25,26,32
のゲート・ソース間電圧VGSは、第2の電位VDD2
が5Vのときは第2の実施形態で説明したように−3.
6Vである。ところが、第2の電位VDD2が3Vのと
きは、P型MOSトランジスタ25,26,32のゲー
ト・ソース間電圧VGSは、 VGS=VDD3−VDD2 =1.4−3=−1.6 となる。第2の電位VDD2が5Vのときと3Vのとき
とのP型MOSトランジスタ25,26,32のドレイ
ン電流の比は、 {−1.6−(−0.6)}2 /{−3.6−(−0.
6)}2=1/9=0.11 となり、第2の電位VDD2が3Vになると第2の電位
VDD2が5Vのときに比べてドレイン電流が0.11
倍に低下してしまう。
路によると、第2の電位VDD2が第1の電位VDD1
以下のときはスイッチ回路58によりP型MOSトラン
ジスタ25,26,32のゲートを接地するので、例え
ば、第2の電位VDD2が第1の電位VDD1と同じ3
Vであっても、P型MOSトランジスタ25,26,3
2のゲート・ソース間電圧VGSは、 VGS=VDD3−VDD2 =0−3=−3 となる。第2の電位VDD2が5Vのときと3Vのとき
とのP型MOSトランジスタ25,26,32のドレイ
ン電流の比は、 {−3.0−(−0.6)}2 /{−3.6−(−0.
6)}2=5.76/9=0.64 となる。図5に示す出力回路ではドレイン電流が0.1
1倍に低下したのに比べて、図6に示す本実施形態に係
る出力回路ではドレイン電流が0.64倍にしか低下し
ない。したがって、第2の電位VDD2の変化による動
作速度の低下が大幅に改善される。
を示す回路図である。
ランジスタであり、それぞれ請求項11における第7の
P型MOSトランジスタ、第8のP型MOSトランジス
タに相当する。また、53,54,55,56はN型M
OSトランジスタであり、それぞれ請求項11における
第7のN型MOSトランジスタ、第8のN型MOSトラ
ンジスタ、第9のN型MOSトランジスタ、第10のN
型MOSトランジスタに相当する。また、57は高抵抗
である。
は第1の電位VDD1が印加され、ソース及び基板には
第2の電位VDD2が与えられ、ドレインはN型MOS
トランジスタ53のドレインに接続されている。P型M
OSトランジスタ52は、ゲートはN型MOSトランジ
スタ56のソースに接続され、基板には第2の電位VD
D2が与えられ、ソースは第1の電位VDD1が与えら
れると共にN型MOSトランジスタ56のドレインに接
続され、ドレインはN型MOSトランジスタ55のドレ
イン及びN型MOSトランジスタ54のゲートに接続さ
れており、この接続点から電位差検出信号OUT1を出
力する。
は第1の電位VDD1が印加され、ドレインはP型MO
Sトランジスタ51のドレインに接続され、ソースはN
型MOSトランジスタ54のドレイン及びN型MOSト
ランジスタ55のゲートに接続され、基板は接地されて
いる。N型MOSトランジスタ54は、ゲートはP型M
OSトランジスタ52のドレイン及びN型MOSトラン
ジスタ55のドレインに接続され、ドレインはN型MO
Sトランジスタ53のソース及びN型MOSトランジス
タ55のゲートに接続され、基板及びソースは接地され
ている。N型MOSトランジスタ55は、ゲートはN型
MOSトランジスタ53のソース及びN型MOSトラン
ジスタ54のドレインに接続され、ドレインはP型MO
Sトランジスタ52のドレイン及びN型MOSトランジ
スタ54のゲートに接続され、基板及びソースは接地さ
れている。
ートには第2の電位VDD2が印加され、ドレインには
第1の電位VDD1が与えられ、ソースはP型MOSト
ランジスタ52のゲートに接続され、基板は接地されて
いる。高抵抗57は、一端はN型MOSトランジスタ5
6のソース及びP型MOSトランジスタ52のゲートに
接続され、他端は接地されている。
その動作を図8及び図9を用いて説明する。
DD1よりも高電位であるとき、例えば第2の電位VD
D2が5Vであり、第1の電位VDD1が3Vであると
きの動作を説明する。
は、ゲート電位が第1の電位VDD1すなわち3Vであ
りソース及び基板の電位が第2の電位VDD2すなわち
5Vであるので、オンになる。一方、N型MOSトラン
ジスタ56は、基板電位が0Vでありドレイン電位が第
1の電位VDD1すなわち3Vであり、ゲート電位が第
2の電位VDD2すなわち5Vであるので、オンにな
り、ソース電位は3Vになる。P型MOSトランジスタ
52は、ソース電位が第1の電位VDD1すなわち3V
であると共に基板電位が第2の電位VDD2すなわち5
Vであり、ゲート電位がN型MOSトランジスタ56の
ソース電位すなわち3Vであるので、オフになる。ま
た、N型MOSトランジスタ53はゲート電位が第1の
電位VDD1すなわち3Vであるので、オンになる。
Sトランジスタ53がオンになることによりN型MOS
トランジスタ55のゲート電位が上昇し、N型MOSト
ランジスタ55はオンになる。N型MOSトランジスタ
55がオンになることによってN型MOSトランジスタ
54のゲート電位が接地電位になり、N型MOSトラン
ジスタ54はオフになる。
位VDD2が第1の電位VDD1よりも高電位であると
きは、P型MOSトランジスタ51及びN型MOSトラ
ンジスタ53,55,56がオンになると共にP型MO
Sトランジスタ52及びN型MOSトランジスタ54が
オフになり、電位差検出信号OUT1は接地電位すなわ
ち0Vになる。図8では、第2の電位VDD2が第1の
電位VDD1よりも高電位であるときオンになるMOS
トランジスタを破線で囲っている。
DD1以下であるとき、例えば第2の電位VDD2及び
第1の電位VDD1が共に3Vのときの動作を説明す
る。
ゲート、ソース及び基板の電位が全て3Vであるのでオ
フになる。一方、N型MOSトランジスタ56は基板が
0Vでありゲート及びドレインが3Vであるのでソース
フォロワ動作となり、ソース電位VSは、基板バイアス
効果を考慮した閾値電圧VTN’を例えば0.9Vであ
るとすると、 VS=VDD2−VTN’ =3−0.9=2.1 となる。
は、ゲート電位が2.1Vになりソース及び基板の電位
が3Vであるのでオンになる。P型MOSトランジスタ
52がオンになることによりN型MOSトランジスタ5
4のゲート電位が上昇し、N型MOSトランジスタ54
はオンになる。N型MOSトランジスタ54がオンにな
ることによってN型MOSトランジスタ55のゲート電
位が接地電位となり、N型MOSトランジスタ55はオ
フになる。
位VDD2が第1の電位VDD1と同電位であるとき
は、P型MOSトランジスタ52及びN型MOSトラン
ジスタ53,54がオンになると共にP型MOSトラン
ジスタ51及びN型MOSトランジスタ55がオフにな
り、電位差検出信号OUT1は3Vになる。図9では、
第2の電位VDD2が第1の電位VDD1と同電位であ
るときオンになるMOSトランジスタを破線で囲ってい
る。なお、N型MOSトランジスタ56は弱いオン状態
である。
は、第2の電位VDD2が第1の電位VDD1よりも高
電位であるときでも、各MOSトランジスタのゲート酸
化膜には第1の電位VDD1と接地電位との電位差以上
の電圧はかからない構成になっている。
第2の電位VDD2が5Vであるとき、N型MOSトラ
ンジスタ56は、基板電位が0V、ソース及びドレイン
の電位が3V、ゲート電位が5Vであるが、オン状態で
あり基板には反転層(この例では3V)が生じているた
め、ゲート酸化膜にかかる電圧は2Vである。また、P
型MOSトランジスタ51は、基板、ソース及びドレイ
ンの電位が5Vになるが、ゲート電位が3Vであるので
ゲート酸化膜にかかる電圧は2Vである。N型MOSト
ランジスタ53は、ドレイン電位が5V、基板電位が0
Vであるが、ゲート電位が3Vでオン状態であり基板に
は反転層ができているため、ゲート酸化膜にかかる電圧
は2V以下である。
の電位VDD2が第1の電位VDD1よりも高電位であ
るときは電位差検出信号OUT1として“L”を出力す
る一方、第2の電位VDD2が第1の電位VDD1と同
電位であるときは電位差検出信号OUT1として“H”
を出力する。しかも、各トランジスタのゲート酸化膜に
は第1の電位VDD1と接地電位との電位差以上の電圧
はかからない。
出信号OUT1に従って、スイッチ回路58は、第2の
電位VDD2が第1の電位VDD1よりも高電位である
ときは、P型MOSトランジスタ25,26,32のゲ
ートに第3の電位VDD3として所定の電位VINを印
加する一方、第2の電位VDD2が第1の電位VDD1
以下であるときは、P型MOSトランジスタ25,2
6,32のゲートを接地する。このような構成によっ
て、第2の電位VDD2が低下したときでも出力回路を
高速に動作させることができる。したがって、接続する
外部LSIが3V動作回路であっても5V動作回路であ
っても常に高速動作を維持することができ、動作可能な
電圧範囲の広い出力回路を提供することができる。
4の実施形態に係る出力回路の構成を示す回路図であ
る。図10に示す出力回路では、N型MOSトランジス
タ23のドレインとN型MOSトランジスタ27のソー
スとの接続点である節点Cと節点Aとの間にN型MOS
トランジスタ61,62が直列に接続されており、また
N型MOSトランジスタ24のドレインとN型MOSト
ランジスタ28のソースとの接続点である節点Dと節点
Bとの間にN型MOSトランジスタ63,64が直列に
接続されている。N型MOSトランジスタ61,63の
ゲートには第1の電位VDD1が印加され、N型MOS
トランジスタ62,64のゲートには第1の電位VDD
1と第2の電位VDD2との電位差を検出する電位差検
出回路50の電位差検出信号OUT1が入力される。
態に係る出力回路と同様の構成であり、図5と共通の構
成要素には同一の符号を付し、本実施形態ではその詳細
な説明を省略する。N型MOSトランジスタ61,6
2,63及び64によって電圧変換促進回路が構成され
ており、N型MOSトランジスタ61,62,63及び
64はそれぞれ、請求項14に記載の第7のN型MOS
トランジスタ、第8のN型MOSトランジスタ、第9の
N型MOSトランジスタ、及び第10のN型MOSトラ
ンジスタに相当する。
VDD2が第1の電位VDD1以下であるときの特性を
改善することを目的とする。具体的には、出力パッド部
OUTから“H”を出力するときの遅延時間を短くする
ものである。
2が第1の電位VDD1よりも高電位であるときは電位
差検出信号OUT1として“L”(0V)を出力する一
方、第2の電位VDD2が第1の電位VDD1以下であ
るときは電位差検出信号OUT1として“H”(VDD
1)を出力する。
電位VDD1よりも高電位であるときはN型MOSトラ
ンジスタ62,64がオフになるので、節点A−C間及
び節点B−D間はバイパスされない。一方、第2の電位
VDD2が第1の電位VDD1以下であるときはN型M
OSトランジスタ62,64がオンになるので、節点A
−C間にはN型MOSトランジスタ61,62からなる
バイパスが形成されると共に節点B−D間にはN型MO
Sトランジスタ63,64からなるバイパスが形成され
る。
ときは節点Bの電位(プルアップ制御信号Su )が立ち
下がるが、このときN型MOSトランジスタ63,64
からなるバイパスによって節点Bの電位を引き下げるの
で、図5に示す出力回路のようにバイパスがなくP型M
OSトランジスタ26のみによって引き下げる場合より
も速く立ち下がる。しかも、節点Bの“L”における電
位は(VDD3+|VTP´|)Vから0Vに変わる。
プルアップ回路30のP型MOSトランジスタ31は、
ゲート電位が0Vになることからゲート−ソース間電圧
が大きくなるのでドレイン電流が大きくなる。したがっ
て、節点Bの電位の立ち下がりが速くなること及びP型
MOSトランジスタ31のドレイン電流が大きくなるこ
とによって、出力パッド部OUTから“H”を出力する
ときの遅延時間が短くなる。
例の構成を示す回路図である。図10と比較すると、N
型MOSトランジスタ61,62が節点Aとインバータ
回路29の出力線との間に直列に接続されており、N型
MOSトランジスタ63,64が節点Bとインバータ回
路29の入力線との間に直列に接続されている点が異な
る。
以下であるときはN型MOSトランジスタ62,64が
オンになるので、節点Aとインバータ回路29の出力線
との間にN型MOSトランジスタ61,62からなるバ
イパスが形成されると共に節点Bとインバータ回路29
の入力線との間にN型MOSトランジスタ63,64か
らなるバイパスが形成される。
とき、節点Aの電位が“H”になり節点Bの電位(プル
アップ制御信号Su )が“L”になるが、信号生成回路
10から出力される第1の制御信号S1 は“L”である
のでインバータ回路29の出力信号は“H”になり、バ
イパスを通して節点Aの電位が押し上げられる。このた
め、節点Aの電位が“H”になるまでの遅延時間が短く
なり、図10に示す出力回路よりも高速に動作する。
例の構成を示す回路図であり、図10と図11とを折衷
したものである。図11において、N型MOSトランジ
スタ61,62が図11と同様に節点Aとインバータ回
路29の出力線との間に直列に接続されている一方、N
型MOSトランジスタ63,64が節点Bと節点Dとの
間に直列に接続されている。
ると、外部LSIの電源電圧がこの出力回路を構成する
MOSトランジスタのゲート酸化膜耐圧以上であって
も、各MOSトランジスタのゲート酸化膜に耐圧以上の
電圧がかかることなく前記外部LSIの電源電圧を振幅
とする信号を出力可能であるので、ゲート酸化膜の破壊
又は劣化が起こらない。
型MOSトランジスタ、電圧変換回路を構成する第5及
び第6のP型MOSトランジスタのゲート電位をMOS
トランジスタのドレイン電流がより大きくなる値に設定
することによって、本発明に係る出力回路の動作をより
高速にすることができる。
を設けることによって、第2の電位が第1の電位以下で
あるときは第2,第5及び第6のP型MOSトランジス
タのゲート電位を接地電位にすることができる。このた
め、第2の電位が低下したときでもMOSトランジスタ
のドレイン電流の増加によって本発明に係る出力回路の
動作を高速にすることができ、高速動作可能な電位範囲
が広い出力回路を提供することができる。
を示す回路図である。
を示す回路図であり、出力パッド部の出力電位が高電位
のときの動作を示す図である。
を示す回路図であり、出力パッド部の出力電位が低電位
のときの動作を示す図である。
例の構成を示す回路図である。
を示す回路図である。
を示す回路図である。
る電位差検出回路の詳細な構成を示す回路図である。
る電位差検出回路の詳細な構成を示す回路図であり、第
2の電位が第1の電位よりも大きいときの動作を示す図
である。
る電位差検出回路の詳細な構成を示す回路図であり、第
2の電位が第1の電位以下であるときの動作を示す図で
ある。
成を示す回路図である。
形例の構成を示す回路図である。
形例の構成を示す回路図である。
出力パッド部の出力電位が高電位のときの動作を示す図
である。
出力パッド部の出力電位が低電位のときの動作を示す図
である。
ンジスタ) 22 P型MOSトランジスタ(第4のP型MOSトラ
ンジスタ) 23 N型MOSトランジスタ(第6のN型MOSトラ
ンジスタ) 24 N型MOSトランジスタ(第4のN型MOSトラ
ンジスタ) 25 P型MOSトランジスタ(第5のP型MOSトラ
ンジスタ) 26 P型MOSトランジスタ(第6のP型MOSトラ
ンジスタ) 27 N型MOSトランジスタ(第5のN型MOSトラ
ンジスタ) 28 N型MOSトランジスタ(第3のN型MOSトラ
ンジスタ) 30 プルアップ回路 31 P型MOSトランジスタ(第1のP型MOSトラ
ンジスタ) 32 P型MOSトランジスタ(第2のP型MOSトラ
ンジスタ) 40 プルダウン回路 41 N型MOSトランジスタ(第1のN型MOSトラ
ンジスタ) 42 N型MOSトランジスタ(第2のN型MOSトラ
ンジスタ) 50 電位差検出回路 51 P型MOSトランジスタ(第7のP型MOSトラ
ンジスタ) 52 P型MOSトランジスタ(第8のP型MOSトラ
ンジスタ) 53 N型MOSトランジスタ(第7のN型MOSトラ
ンジスタ) 54 N型MOSトランジスタ(第8のN型MOSトラ
ンジスタ) 55 N型MOSトランジスタ(第9のN型MOSトラ
ンジスタ) 56 N型MOSトランジスタ(第10のN型MOSト
ランジスタ) 58 スイッチ回路 61 N型MOSトランジスタ(第7のN型MOSトラ
ンジスタ) 62 N型MOSトランジスタ(第8のN型MOSトラ
ンジスタ) 63 N型MOSトランジスタ(第9のN型MOSトラ
ンジスタ) 64 N型MOSトランジスタ(第10のN型MOSト
ランジスタ)
“H”(3V)になり、NORゲート12の出力信号は
“L”(0V)になる。NANDゲート11の出力信号
が3Vなので、出力パッド部OUTから“L”を出力す
る場合と同様の動作によりP型MOSトランジスタ31
はオフになる。また、NORゲート12の出力信号が0
Vなので、出力パッド部OUTから“H”を出力する場
合と同様の動作によりN型MOSトランジスタ41はオ
フになる。したがって、P型MOSトランジスタ31及
びN型MOSトランジスタ41はいずれもオフになるの
で、出力パッド部OUTはハイ・インピーダンス状態と
なる。
の出力回路における電圧変換回路は、ソースに前記第2
の電位が与えられた第3及び第4のP型MOSトランジ
スタと、前記第3のP型MOSトランジスタのドレイン
にソースが接続された第5のP型MOSトランジスタ
と、前記第4のP型MOSトランジスタのドレインにソ
ースが接続された第6のP型MOSトランジスタと、前
記第6のP型MOSトランジスタとドレイン同士が接続
された第3のN型MOSトランジスタと、前記第3のN
型MOSトランジスタのソースにドレインが接続され且
つソースが接地された第4のN型MOSトランジスタ
と、前記第5のP型MOSトランジスタとドレイン同士
が接続された第5のN型MOSトランジスタと、前記第
5のN型MOSトランジスタのソースにドレインが接続
され且つソースが接地された第6のN型MOSトランジ
スタとを備えているものとする。そして、前記第3のP
型MOSトランジスタのゲートと前記第4のP型MOS
トランジスタのドレインとが接続されると共に前記第4
のP型MOSトランジスタのゲートと前記第3のP型M
OSトランジスタのドレインとが接続され、前記第5及
び第6のP型MOSトランジスタのゲートに前記第3の
電位が印加されると共に前記第3及び第5のN型MOS
トランジスタのゲートに前記第1の電位が印加され、前
記第6のN型MOSトランジスタのゲートに前記信号生
成回路によって生成された第1の制御信号が入力される
と共に前記第4のN型MOSトランジスタのゲートに前
記第1の制御信号の反転信号が入力され、前記第4のP
型MOSトランジスタのドレインと前記第6のP型MO
Sトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号を出力するものとする。
出力回路における電位差検出回路は、ソースに前記第2
の電位が与えられ且つゲートに前記第1の電位が印加さ
れた第7のP型MOSトランジスタと、ソースに前記第
1の電位が与えられた第8のP型MOSトランジスタ
と、前記第7のP型MOSトランジスタとドレイン同士
が接続された第7のN型MOSトランジスタと、前記第
7のN型MOSトランジスタのソースにドレインが接続
され且つソースが接地された第8のN型MOSトランジ
スタと、前記第8のP型MOSトランジスタとドレイン
同士が接続され且つソースが接地された第9のN型MO
Sトランジスタと、ドレインに前記第1の電位が与えら
れると共にゲートに前記第2の電位が印加され且つソー
スが前記第8のP型MOSトランジスタのゲートに接続
された第10のN型MOSトランジスタとを備え、前記
第8のN型MOSトランジスタのゲートと前記第9のN
型MOSトランジスタのドレインとが接続されると共に
前記第9のN型MOSトランジスタのゲートと前記第8
のN型MOSトランジスタのドレインとが接続され、前
記第8のP型MOSトランジスタと前記第9のN型MO
Sトランジスタとのドレイン同士が接続された節点から
前記電位差検出信号を出力するものとする。
項13の出力回路において、前記電圧変換回路は、ソー
スに前記第2の電位が与えられた第3及び第4のP型M
OSトランジスタと、前記第3のP型MOSトランジス
タのドレインにソースが接続された第5のP型MOSト
ランジスタと、前記第4のP型MOSトランジスタのド
レインにソースが接続された第6のP型MOSトランジ
スタと、前記第6のP型MOSトランジスタとドレイン
同士が接続された第3のN型MOSトランジスタと、前
記第3のN型MOSトランジスタのソースにドレインが
接続され且つソースが接地された第4のN型MOSトラ
ンジスタと、前記第5のP型MOSトランジスタとドレ
イン同士が接続された第5のN型MOSトランジスタ
と、前記第5のN型MOSトランジスタのソースにドレ
インが接続され且つソースが接地された第6のN型MO
Sトランジスタとを備え、前記第3のP型MOSトラン
ジスタのゲートと前記第4のP型MOSトランジスタの
ドレインとが接続されると共に前記第4のP型MOSト
ランジスタのゲートと前記第3のP型MOSトランジス
タのドレインとが接続され、前記第5及び第6のP型M
OSトランジスタのゲートに前記第3の電位が印加され
ると共に前記第3及び第5のN型MOSトランジスタの
ゲートに前記第1の電位が印加され、前記第6のN型M
OSトランジスタのゲートに前記信号生成回路によって
生成された第1の制御信号が入力されると共に前記第5
のN型MOSトランジスタのゲートに前記第1の制御信
号の反転信号が入力され、前記第4のP型MOSトラン
ジスタのドレインと前記第6のP型MOSトランジスタ
のソースとが接続された節点から前記プルアップ制御信
号を出力するものである。そして、前記電圧変換促進回
路は、前記第3のP型MOSトランジスタとドレイン同
士が接続された第11のN型MOSトランジスタと、前
記第11のN型MOSトランジスタのソースにドレイン
が接続され且つ前記第6のN型MOSトランジスタのド
レインにソースが接続された第12のN型MOSトラン
ジスタと、前記第4のP型MOSトランジスタとドレイ
ン同士が接続された第13のN型MOSトランジスタ
と、前記第13のN型MOSトランジスタのソースにド
レインが接続され且つ前記第4のN型MOSトランジス
タのドレインにソースが接続された第14のN型MOS
トランジスタとを備え、前記第11及び第13のN型M
OSトランジスタのゲートに前記第1の電位が印加さ
れ、前記第12及び第14のN型MOSトランジスタの
ゲートに前記電位差検出信号を入力するものとする。さ
らに、前記電位差検出回路は、前記第2の電位が前記第
1の電位よりも大きいときは前記第1の電位を前記電位
差検出信号として出力する一方、前記第2の電位が前記
第1の電位以下であるときは接地電位を前記電位差検出
信号として出力するものとする。
項14の出力回路における第12のN型MOSトランジ
スタのソースは、前記第6のN型MOSトランジスタの
ドレインに接続される代わりに前記第1の制御信号の反
転信号が入力されるものとする。
項15の出力回路における第14のN型MOSトランジ
スタのソースは、前記第4のN型MOSトランジスタの
ドレインに接続される代わりに前記第1の制御信号が入
力されるものとする。
“H”(3V)のイネーブル信号を入力すると共に入力
端子INに“H”(3V)の入力信号を入力すると、出
力パッド部OUTからは“H”(5V)が出力される。
図2では、出力パッド部OUTから“H”(5V)が出
力されるときにオンになるMOSトランジスタを破線で
囲っている。
(0V)を出力するとき、N型MOSトランジスタ24
のゲート電位が0Vになる一方、節点Bの電位は5Vに
なるが、ゲートに第1の電位VDD1すなわち3Vが印
加されたN型MOSトランジスタ28の存在によって、
N型MOSトランジスタ24のドレインにかかる電圧
(VD24)は5Vにはならず、基板バイアス効果を考
慮したN型MOSトランジスタの閾値電圧をVTN’と
すると、 VD24=3−VTN’ となる。したがって、N型MOSトランジスタ24のゲ
ート・ドレイン間電圧は(3−VTN’)Vになり、5
Vにはならず3V以下である。
電位は(3+|VTP’|)Vになるので、P型MOS
トランジスタ22のゲート・ドレイン間電圧(VDG2
2)及びP型MOSトランジスタ21のゲート・ソース
間電圧(VGS21)の絶対値は、 |VDG22|=|VGS21| =|(3+|VTP’|)−5| =2−|VTP’| になり、5Vにはならず3V以下である。
回路の構成を示す回路図である。図5に示す第2の実施
形態に係る出力回路と異なるのは、電圧変換回路20の
P型MOSトランジスタ25,26及びプルアップ回路
30のP型MOSトランジスタ32のゲートに印加する
第3の電位VDD3を、第1の電位VDD1と第2の電
位VDD2との電位差を検出する電位差検出回路50か
ら出力される電位差検出信号OUT1に従って、スイッ
チ回路58によって所定の電位VIN又は接地電位に設
定する構成とした点である。
態に係る出力回路と同様の構成であり、図5と共通の構
成要素には同一の符号を付し、本実施形態ではその詳細
な説明を省略する。N型MOSトランジスタ61,6
2,63及び64によって電圧変換促進回路が構成され
ており、N型MOSトランジスタ61,62,63及び
64はそれぞれ、請求項14に記載の第11のN型MO
Sトランジスタ、第12のN型MOSトランジスタ、第
13のN型MOSトランジスタ、及び第14のN型MO
Sトランジスタに相当する。
例の構成を示す回路図であり、図10と図11とを折衷
したものである。図12において、N型MOSトランジ
スタ61,62が図11と同様に節点Aとインバータ回
路29の出力線との間に直列に接続されている一方、N
型MOSトランジスタ63,64が図10と同様に節点
Bと節点Dとの間に直列に接続されている。
ンジスタ) 22 P型MOSトランジスタ(第4のP型MOSトラ
ンジスタ) 23 N型MOSトランジスタ(第6のN型MOSトラ
ンジスタ) 24 N型MOSトランジスタ(第4のN型MOSトラ
ンジスタ) 25 P型MOSトランジスタ(第5のP型MOSトラ
ンジスタ) 26 P型MOSトランジスタ(第6のP型MOSトラ
ンジスタ) 27 N型MOSトランジスタ(第5のN型MOSトラ
ンジスタ) 28 N型MOSトランジスタ(第3のN型MOSトラ
ンジスタ) 30 プルアップ回路 31 P型MOSトランジスタ(第1のP型MOSトラ
ンジスタ) 32 P型MOSトランジスタ(第2のP型MOSトラ
ンジスタ) 40 プルダウン回路 41 N型MOSトランジスタ(第1のN型MOSトラ
ンジスタ) 42 N型MOSトランジスタ(第2のN型MOSトラ
ンジスタ) 50 電位差検出回路 51 P型MOSトランジスタ(第7のP型MOSトラ
ンジスタ) 52 P型MOSトランジスタ(第8のP型MOSトラ
ンジスタ) 53 N型MOSトランジスタ(第7のN型MOSトラ
ンジスタ) 54 N型MOSトランジスタ(第8のN型MOSトラ
ンジスタ) 55 N型MOSトランジスタ(第9のN型MOSトラ
ンジスタ) 56 N型MOSトランジスタ(第10のN型MOSト
ランジスタ) 58 スイッチ回路 61 N型MOSトランジスタ(第11のN型MOSト
ランジスタ) 62 N型MOSトランジスタ(第12のN型MOSト
ランジスタ) 63 N型MOSトランジスタ(第13のN型MOSト
ランジスタ) 64 N型MOSトランジスタ(第14のN型MOSト
ランジスタ)
Claims (16)
- 【請求項1】 第1の電位を電源電位とする一の回路の
出力信号を入力とし、この一の回路の出力信号に従っ
て、出力部から第2の電位を電源電位とする他の回路に
信号を出力する出力回路であって、 入力された前記一の回路の出力信号を基にして、前記第
1の電位と接地電位との電位差を振幅とする第1及び第
2の制御信号を生成する信号生成回路と、 前記信号生成回路によって生成された第1の制御信号を
入力とし、この第1の制御信号の振幅を変換することに
よりプルアップ制御信号を生成して出力する電圧変換回
路と、 前記電圧変換回路から出力されたプルアップ制御信号を
入力とし、このプルアップ制御信号の指示に従って前記
出力部の電位を前記第2の電位に引き上げるか否かを制
御するプルアップ回路と、 前記信号生成回路によって生成された第2の制御信号を
プルダウン制御信号として入力し、このプルダウン制御
信号の指示に従って前記出力部の電位を接地電位に引き
下げるか否かを制御するプルダウン回路とを備え、 前記プルアップ回路は、 ソースに前記第2の電位が与えられ且つゲートに前記プ
ルアップ制御信号が入力される第1のP型MOSトラン
ジスタと、前記第1のP型MOSトランジスタのドレイ
ンにソースが接続されると共にドレインが前記出力部に
接続され且つゲートに第3の電位が印加された第2のP
型MOSトランジスタとを備え、 前記プルダウン回路は、 ソースが接地され且つゲートに前記プルダウン制御信号
が入力される第1のN型MOSトランジスタと、前記第
1のN型MOSトランジスタのドレインにソースが接続
されると共にドレインが前記出力部に接続され且つゲー
トに前記第1の電位が印加された第2のN型MOSトラ
ンジスタとを備え、 前記電圧変換回路は、 前記出力部の電位を前記第2の電位に引き上げるよう前
記プルアップ回路に指示するときは、前記プルアップ制
御信号の電位を、前記第2の電位から前記第1のP型M
OSトランジスタの閾値電圧を引いた電位以下で且つ前
記第2の電位から前記第1のP型MOSトランジスタの
ゲート酸化膜耐圧相当電圧を引いた電位以上の電位にす
る一方、前記出力部の電位を前記第2の電位に引き上げ
るよう前記プルアップ回路に指示しないときは、前記プ
ルアップ制御信号の電位を前記第2の電位にすることを
特徴とする出力回路。 - 【請求項2】 請求項1に記載の出力回路において、 前記第1及び第2のP型MOSトランジスタの基板電位
は、前記第2の電位であり、 前記第1及び第2のN型MOSトランジスタの基板電位
は、接地電位であることを特徴とする出力回路。 - 【請求項3】 請求項1に記載の出力回路において、 前記電圧変換回路は、 ソースに前記第2の電位が与えられた第3及び第4のP
型MOSトランジスタと、 前記第3のP型MOSトランジスタのドレインにソース
が接続された第5のP型MOSトランジスタと、 前記第4のP型MOSトランジスタのドレインにソース
が接続された第6のP型MOSトランジスタと、 前記第6のP型MOSトランジスタとドレイン同士が接
続された第3のN型MOSトランジスタと、 前記第3のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第4のN型MOSト
ランジスタと、 前記第5のP型MOSトランジスタとドレイン同士が接
続された第5のN型MOSトランジスタと、 前記第5のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第6のN型MOSト
ランジスタとを備え、 前記第3のP型MOSトランジスタのゲートと前記第4
のP型MOSトランジスタのドレインとが接続されると
共に前記第4のP型MOSトランジスタのゲートと前記
第3のP型MOSトランジスタのドレインとが接続さ
れ、 前記第5及び第6のP型MOSトランジスタのゲートに
前記第3の電位が印加されると共に前記第3及び第5の
N型MOSトランジスタのゲートに前記第1の電位が印
加され、 前記第6のN型MOSトランジスタのゲートに前記信号
生成回路によって生成された第1の制御信号が入力され
ると共に前記第5のN型MOSトランジスタのゲートに
前記第1の制御信号の反転信号が入力され、 前記第4のP型MOSトランジスタのドレインと前記第
6のP型MOSトランジスタのソースとが接続された節
点から前記プルアップ制御信号を出力するものであるこ
とを特徴とする出力回路。 - 【請求項4】 請求項3に記載の出力回路において、 前記第3,第4,第5及び第6のP型MOSトランジス
タの基板電位は、前記第2の電位であり、 前記第3,第4,第5及び第6のN型MOSトランジス
タの基板電位は、接地電位であることを特徴とする出力
回路。 - 【請求項5】 請求項1に記載の出力回路において、 前記電圧変換回路は、 ソースに前記第2の電位が与えられた第3及び第4のP
型MOSトランジスタと、 前記第3のP型MOSトランジスタのドレインにソース
が接続された第5のP型MOSトランジスタと、 前記第4のP型MOSトランジスタのドレインにソース
が接続された第6のP型MOSトランジスタと、 前記第6のP型MOSトランジスタとドレイン同士が接
続された第3のN型MOSトランジスタと、 前記第3のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第4のN型MOSト
ランジスタと、 前記第5のP型MOSトランジスタとドレイン同士が接
続された第5のN型MOSトランジスタとを備え、 前記第3のP型MOSトランジスタのゲートと前記第4
のP型MOSトランジスタのドレインとが接続されると
共に前記第4のP型MOSトランジスタのゲートと前記
第3のP型MOSトランジスタのドレインとが接続さ
れ、 前記第5及び第6のP型MOSトランジスタのゲートに
前記第3の電位が印加されると共に前記第3及び第5の
N型MOSトランジスタのゲートに前記第1の電位が印
加され、 前記第4のN型MOSトランジスタのゲート及び前記第
5のN型MOSトランジスタのソースに、前記信号生成
回路によって生成された第1の制御信号の反転信号が入
力され、 前記第4のP型MOSトランジスタのドレインと前記第
6のP型MOSトランジスタのソースとが接続された節
点から前記プルアップ制御信号が出力されるものである
ことを特徴とする出力回路。 - 【請求項6】 請求項5に記載の出力回路において、 前記第3,第4,第5及び第6のP型MOSトランジス
タの基板電位は、前記第2の電位であり、 前記第3,第4及び第5のN型MOSトランジスタの基
板電位は、接地電位であることを特徴とする出力回路。 - 【請求項7】 請求項1〜6のうちいずれか1項に記載
の出力回路において、 前記第3の電位は、前記第1の電位と同電位であること
を特徴とする出力回路。 - 【請求項8】 請求項1〜6のうちいずれか1項に記載
の出力回路において、 前記第3の電位は、前記第1の電位以下で且つ前記第2
の電位から前記第1のP型MOSトランジスタのゲート
酸化膜耐圧相当電圧を引いた電位以上であることを特徴
とする出力回路。 - 【請求項9】 請求項1〜6のうちいずれか1項に記載
の出力回路において、 前記第1の電位と前記第2の電位との電位差を検出し、
前記第2の電位が前記第1の電位よりも大きいか否かを
示す電位差検出信号を出力する電位差検出回路と、 所定の電位及び接地電位が与えられると共に前記電位差
検出回路から出力された電位差検出信号を入力とし、こ
の電位差検出信号が前記第2の電位が前記第1の電位よ
りも大きいことを示すときは前記所定の電位を選択出力
する一方、前記電位差検出信号が前記第2の電位が前記
第1の電位以下であることを示すときは接地電位を選択
出力するスイッチ回路とを備え、 前記スイッチ回路の出力電位を前記第3の電位とするこ
とを特徴とする出力回路。 - 【請求項10】 請求項9に記載の出力回路において、 前記所定の電位は、前記第1の電位以下で且つ前記第2
の電位から前記第1のP型MOSトランジスタのゲート
酸化膜耐圧相当電圧を引いた電位以上であることを特徴
とする出力回路。 - 【請求項11】 請求項9に記載の出力回路において、 前記電位差検出回路は、 ソースに前記第2の電位が与えられ且つゲートに前記第
1の電位が印加された第7のP型MOSトランジスタ
と、 ソースに前記第1の電位が与えられた第8のP型MOS
トランジスタと、 前記第7のP型MOSトランジスタとドレイン同士が接
続された第7のN型MOSトランジスタと、 前記第7のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第8のN型MOSト
ランジスタと、 前記第8のP型MOSトランジスタとドレイン同士が接
続され且つソースが接地された第9のN型MOSトラン
ジスタと、 ソースに前記第1の電位が与えられると共にゲートに前
記第2の電位が印加され且つドレインが前記第8のP型
MOSトランジスタのゲートに接続された第10のN型
MOSトランジスタとを備え、 前記第8のN型MOSトランジスタのゲートと前記第9
のN型MOSトランジスタのドレインとが接続されると
共に前記第9のN型MOSトランジスタのゲートと前記
第8のN型MOSトランジスタのドレインとが接続さ
れ、 前記第8のP型MOSトランジスタと前記第9のN型M
OSトランジスタとのドレイン同士が接続された節点か
ら前記電位差検出信号を出力するものであることを特徴
とする出力回路。 - 【請求項12】 請求項11に記載の出力回路におい
て、 前記第7及び第8のP型MOSトランジスタの基板電位
は、前記第2の電位であり、 前記第7,第8,第9及び第10のN型MOSトランジ
スタの基板電位は、接地電位であることを特徴とする出
力回路。 - 【請求項13】 請求項1に記載の出力回路において、 前記第1の電位と前記第2の電位との電位差を検出し、
前記第2の電位が前記第1の電位よりも大きいか否かを
示す電位差検出信号を出力する電位差検出回路と、 前記電位差検出回路から出力された電位差検出信号を入
力とし、この電位差検出信号が前記第2の電位が前記第
1の電位よりも大きいことを示すときは前記電圧変換回
路の動作速度を促進する一方、前記電位差検出信号が前
記第2の電位が前記第1の電位以下であることを示すと
きは前記電圧変換回路の動作速度を促進しない電圧変換
促進回路とを備えていることを特徴とする出力回路。 - 【請求項14】 請求項13に記載の出力回路におい
て、 前記電圧変換回路は、 ソースに前記第2の電位が与えられた第3及び第4のP
型MOSトランジスタと、 前記第3のP型MOSトランジスタのドレインにソース
が接続された第5のP型MOSトランジスタと、 前記第4のP型MOSトランジスタのドレインにソース
が接続された第6のP型MOSトランジスタと、 前記第6のP型MOSトランジスタとドレイン同士が接
続された第3のN型MOSトランジスタと、 前記第3のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第4のN型MOSト
ランジスタと、 前記第5のP型MOSトランジスタとドレイン同士が接
続された第5のN型MOSトランジスタと、 前記第5のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第6のN型MOSト
ランジスタとを備え、 前記第3のP型MOSトランジスタのゲートと前記第4
のP型MOSトランジスタのドレインとが接続されると
共に前記第4のP型MOSトランジスタのゲートと前記
第3のP型MOSトランジスタのドレインとが接続さ
れ、前記第5及び第6のP型MOSトランジスタのゲー
トに前記第3の電位が印加されると共に前記第3及び第
5のN型MOSトランジスタのゲートに前記第1の電位
が印加され、前記第6のN型MOSトランジスタのゲー
トに前記信号生成回路によって生成された第1の制御信
号が入力されると共に前記第5のN型MOSトランジス
タのゲートに前記第1の制御信号の反転信号が入力さ
れ、前記第4のP型MOSトランジスタのドレインと前
記第6のP型MOSトランジスタのソースとが接続され
た節点から前記プルアップ制御信号を出力するものであ
り、 前記電圧変換促進回路は、 前記第3のP型MOSトランジスタとドレイン同士が接
続された第7のN型MOSトランジスタと、 前記第7のN型MOSトランジスタのソースにドレイン
が接続され且つ前記第6のN型MOSトランジスタのド
レインにソースが接続された第8のN型MOSトランジ
スタと、 前記第4のP型MOSトランジスタとドレイン同士が接
続された第9のN型MOSトランジスタと、 前記第9のN型MOSトランジスタのソースにドレイン
が接続され且つ前記第4のN型MOSトランジスタのド
レインにソースが接続された第10のN型MOSトラン
ジスタとを備え、 前記第7及び第9のN型MOSトランジスタのゲートに
前記第1の電位が印加され、前記第8及び第10のN型
MOSトランジスタのゲートに前記電位差検出信号を入
力するものであり、 前記電位差検出回路は、前記第2の電位が前記第1の電
位よりも大きいときは前記第1の電位を前記電位差検出
信号として出力する一方、前記第2の電位が前記第1の
電位以下であるときは接地電位を前記電位差検出信号と
して出力するものであることを特徴とする出力回路。 - 【請求項15】 請求項14に記載の出力回路におい
て、 前記第8のN型MOSトランジスタのソースは、前記第
6のN型MOSトランジスタのドレインに接続される代
わりに前記第1の制御信号の反転信号が入力されること
を特徴とする出力回路。 - 【請求項16】 請求項15に記載の出力回路におい
て、 前記第10のN型MOSトランジスタのソースは、前記
第4のN型MOSトランジスタのドレインに接続される
代わりに前記第1の制御信号が入力されることを特徴と
する出力回路。
Priority Applications (2)
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