JPH09116420A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09116420A JPH09116420A JP7267521A JP26752195A JPH09116420A JP H09116420 A JPH09116420 A JP H09116420A JP 7267521 A JP7267521 A JP 7267521A JP 26752195 A JP26752195 A JP 26752195A JP H09116420 A JPH09116420 A JP H09116420A
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Abstract
(57)【要約】
【目的】ＣＭＯＳで構成された半導体装置に於いて、Ｔ
ＴＬ回路との接続を可能にするＴＴＬレベル入力回路を
実現する。 【構成】入力端子２１に入力された電圧は第一のインバ
ータ１２によって反転される。この電圧は２段にわたる
降下（ＮチャンネルＭＯＳトランジスタ１４、１６の２
つ分のしきい値電圧分下がる）を経て第二のインバータ
１９に入力される。このため入力端子２１からみた場
合、あたかも入力反転電圧が下がったように見え、ＣＭ
ＯＳ入力よりもさらに低い電圧で受けるべきＴＴＬレベ
ル入力が可能となる。また通常ならばインバータ１９で
幾らか貫通電流が流れる。そこでＰチャンネルＭＯＳト
ランジスタ１８を設け、ＮチャンネルＭＯＳトランジス
タ１６のソース及び１７のドレイン電圧がＨレベルにな
ったとき十分電源電圧まで引き上げる。これにより貫通
電流が流れなくなるようになり、静止電流が少なくてす
む。
ＴＬ回路との接続を可能にするＴＴＬレベル入力回路を
実現する。 【構成】入力端子２１に入力された電圧は第一のインバ
ータ１２によって反転される。この電圧は２段にわたる
降下（ＮチャンネルＭＯＳトランジスタ１４、１６の２
つ分のしきい値電圧分下がる）を経て第二のインバータ
１９に入力される。このため入力端子２１からみた場
合、あたかも入力反転電圧が下がったように見え、ＣＭ
ＯＳ入力よりもさらに低い電圧で受けるべきＴＴＬレベ
ル入力が可能となる。また通常ならばインバータ１９で
幾らか貫通電流が流れる。そこでＰチャンネルＭＯＳト
ランジスタ１８を設け、ＮチャンネルＭＯＳトランジス
タ１６のソース及び１７のドレイン電圧がＨレベルにな
ったとき十分電源電圧まで引き上げる。これにより貫通
電流が流れなくなるようになり、静止電流が少なくてす
む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の入力回
路の改良に関する。
路の改良に関する。
【０００２】
【従来の技術】半導体装置へ信号を入力する場合にはそ
の入力信号のレベルが問題になる。半導体装置が相補型
ＭＯＳ（以下略してＣＭＯＳ）で構成されている場合、
ＣＭＯＳ回路からこの集積回路への入力される場合には
問題はない。ともに入力レベルの整合がとれる。しかし
バイポーラトランジスタ、特にトランジスタ トランジ
スタ ロジック（以下略してＴＴＬ）回路のときは整合
がとれず問題となる。５Ｖ系のＴＴＬ回路のＨレベルは
約２Ｖ以上であり、Ｌレベルは約０．８Ｖ以下である。
これに対して通常の５Ｖ系のＣＭＯＳ回路は約２．５Ｖ
を中心としてＨレベルとＬレベルに分かれる。このため
そのままＴＴＬ回路とＣＭＯＳ回路に接続することが出
来ない。そこでＣＭＯＳで構成される集積回路はＴＴＬ
レベルの入力を正確に受け付けるため特殊な回路構成を
していた。そこで従来のＣＭＯＳ半導体装置に於いては
ＵＳＰ４、６９８、５２６の如く図１５に示す様な回路
を用いていた。１０２、１０４、１０８、１０９はＰチ
ャンネルＭＯＳトランジスタであり、１０３、１０５、
１０６、１０７、１１０はＮチャンネルＭＯＳトランジ
スタである。ＰチャンネルＭＯＳトランジスタ１０２と
ＮチャンネルＭＯＳトランジスタ１０３で構成されるイ
ンバータの出力はＮチャンネルＭＯＳトランジスタ１０
６のゲートに接続される。ＮチャンネルＭＯＳトランジ
スタ１０６のドレインの電圧は入力されたインバータの
電圧からＮチャンネルＭＯＳトランジスタ１０６のしき
い値電圧分少なくとも下がった電圧となる。このためＰ
チャンネルＭＯＳトランジスタ１０９とＮチャンネルＭ
ＯＳトランジスタ１１０で構成されるインバータは、Ｐ
チャンネルＭＯＳトランジスタ１０２とＮチャンネルＭ
ＯＳトランジスタ１０３で構成されるインバータの出力
電圧よりも下がった電圧で反転するため、ＣＭＯＳレベ
ルよりもより低い電圧で入力信号が反転できることにな
る。ＰチャンネルＭＯＳトランジスタ１０８はＮチャン
ネルＭＯＳトランジスタ１０６のドレインの電圧がＨレ
ベルになったときに十分電源電圧に引っ張るために置か
れる。これによりＴＴＬレベルの入力にも対応できるよ
うにしていた。
の入力信号のレベルが問題になる。半導体装置が相補型
ＭＯＳ（以下略してＣＭＯＳ）で構成されている場合、
ＣＭＯＳ回路からこの集積回路への入力される場合には
問題はない。ともに入力レベルの整合がとれる。しかし
バイポーラトランジスタ、特にトランジスタ トランジ
スタ ロジック（以下略してＴＴＬ）回路のときは整合
がとれず問題となる。５Ｖ系のＴＴＬ回路のＨレベルは
約２Ｖ以上であり、Ｌレベルは約０．８Ｖ以下である。
これに対して通常の５Ｖ系のＣＭＯＳ回路は約２．５Ｖ
を中心としてＨレベルとＬレベルに分かれる。このため
そのままＴＴＬ回路とＣＭＯＳ回路に接続することが出
来ない。そこでＣＭＯＳで構成される集積回路はＴＴＬ
レベルの入力を正確に受け付けるため特殊な回路構成を
していた。そこで従来のＣＭＯＳ半導体装置に於いては
ＵＳＰ４、６９８、５２６の如く図１５に示す様な回路
を用いていた。１０２、１０４、１０８、１０９はＰチ
ャンネルＭＯＳトランジスタであり、１０３、１０５、
１０６、１０７、１１０はＮチャンネルＭＯＳトランジ
スタである。ＰチャンネルＭＯＳトランジスタ１０２と
ＮチャンネルＭＯＳトランジスタ１０３で構成されるイ
ンバータの出力はＮチャンネルＭＯＳトランジスタ１０
６のゲートに接続される。ＮチャンネルＭＯＳトランジ
スタ１０６のドレインの電圧は入力されたインバータの
電圧からＮチャンネルＭＯＳトランジスタ１０６のしき
い値電圧分少なくとも下がった電圧となる。このためＰ
チャンネルＭＯＳトランジスタ１０９とＮチャンネルＭ
ＯＳトランジスタ１１０で構成されるインバータは、Ｐ
チャンネルＭＯＳトランジスタ１０２とＮチャンネルＭ
ＯＳトランジスタ１０３で構成されるインバータの出力
電圧よりも下がった電圧で反転するため、ＣＭＯＳレベ
ルよりもより低い電圧で入力信号が反転できることにな
る。ＰチャンネルＭＯＳトランジスタ１０８はＮチャン
ネルＭＯＳトランジスタ１０６のドレインの電圧がＨレ
ベルになったときに十分電源電圧に引っ張るために置か
れる。これによりＴＴＬレベルの入力にも対応できるよ
うにしていた。
【０００３】
【発明が解決しようとする課題】従来の技術ではＴＴＬ
レベルの入力を受け付けるために、この様な回路構成を
とっているが、反転電圧はＮチャンネルＭＯＳトランジ
スタ１０６のしきい値電圧で、入力回路の出力からＴＴ
Ｌレベルの論理反転レベルの入力電位をＣＭＯＳレベル
の論理反転レベルの入力電位と見立てさせる電位を制御
している。しかしこれでは５Ｖ系のＴＴＬレベルの入力
レベルである１．４Ｖを中心とする論理反転レベルまで
十分下げるためにはしきい値電圧の絶対値をかなり大き
くする必要があり、従来の０．７Ｖ付近のしきい値電圧
では小さすぎる。ここでしきい値電圧の絶対値をかなり
大きくする事は半導体製造プロセス上、また従来０．７
Ｖ付近で設計された内部回路を再調整する必要から、全
体でかなり大きな問題がある。そこで本発明はこのよう
な問題点を解決するためのもので、その目的とするとこ
ろは、従来の半導体製造プロセスによって可能なＴＴＬ
入力回路を実現するものである。素子の立ち上がり、下
がり遅延のアンバランスを招く事が懸念される。そこで
本発明はこのような問題点を解決するためのもので、そ
の目的とするところは、アンバランスを防ぐ事で周波数
の高いＴＴＬ入力が可能なＴＴＬ入力回路を実現するも
のである。
レベルの入力を受け付けるために、この様な回路構成を
とっているが、反転電圧はＮチャンネルＭＯＳトランジ
スタ１０６のしきい値電圧で、入力回路の出力からＴＴ
Ｌレベルの論理反転レベルの入力電位をＣＭＯＳレベル
の論理反転レベルの入力電位と見立てさせる電位を制御
している。しかしこれでは５Ｖ系のＴＴＬレベルの入力
レベルである１．４Ｖを中心とする論理反転レベルまで
十分下げるためにはしきい値電圧の絶対値をかなり大き
くする必要があり、従来の０．７Ｖ付近のしきい値電圧
では小さすぎる。ここでしきい値電圧の絶対値をかなり
大きくする事は半導体製造プロセス上、また従来０．７
Ｖ付近で設計された内部回路を再調整する必要から、全
体でかなり大きな問題がある。そこで本発明はこのよう
な問題点を解決するためのもので、その目的とするとこ
ろは、従来の半導体製造プロセスによって可能なＴＴＬ
入力回路を実現するものである。素子の立ち上がり、下
がり遅延のアンバランスを招く事が懸念される。そこで
本発明はこのような問題点を解決するためのもので、そ
の目的とするところは、アンバランスを防ぐ事で周波数
の高いＴＴＬ入力が可能なＴＴＬ入力回路を実現するも
のである。
【０００４】回路部構成を小規模化し、半導体装置のチ
ップサイズが小さくてすむＴＴＬ入力回路を実現するも
のである。
ップサイズが小さくてすむＴＴＬ入力回路を実現するも
のである。
【０００５】静止電流が少なくてすむＴＴＬ入力回路を
実現するものである。
実現するものである。
【０００６】消費電力が少なくてすむＴＴＬ入力回路を
実現するものである。
実現するものである。
【０００７】ヒステリシス特性を得られる構成であり、
ノイズ等による誤動作の少ないＴＴＬ入力回路を実現す
るものである。
ノイズ等による誤動作の少ないＴＴＬ入力回路を実現す
るものである。
【０００８】
（１） 相補型ＭＩＳトランジスタで構成された半導体
装置の入力回路に於て、 入力電極は、第一及び第二の
導電型のＭＩＳトランジスタで構成されたインバータ１
２の入力と、ソースをグラウンドに接続された第二の導
電型のＭＩＳトランジスタ１５および１７のゲートに接
続される。前記インバータ１２の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のＭＩＳト
ランジスタ１５のドレインに接続された第二の導電型の
ＭＩＳトランジスタ１４のゲートに接続される。前記第
二の導電形のＭＩＳトランジスタ１４のソースと共通に
接続された第二の導電型のＭＩＳトランジスタ１５のド
レインは、ドレインを電源に接続され且つソースを前記
第二の導電型のＭＩＳトランジスタ１７のドレインに接
続された第二の導電形のＭＩＳトランジスタ１６のゲー
トに接続される。以上の３点を特徴とするレベル変換回
路部Ａと、前記インバータ１２の出力は、第一及び第二
の導電型のＭＩＳトランジスタで構成されたインバータ
１３の入力に接続される。前記インバータ１３の出力
は、ソースを電源に接続された第一の導電型のＭＩＳト
ランジスタ１８のゲートに接続される。前記第二の導電
型のＭＩＳトランジスタ１６のソースと共通に接続され
た第二の導電型のＭＩＳトランジスタ１７のドレイン
は、第一及び第二の導電型のＭＩＳトランジスタで構成
されたインバータ１９の入力と共通に接続された前記第
一の導電型のＭＩＳトランジスタ１８のドレインに接続
される。前記第一の導電型のＭＩＳトランジスタ１８の
電流駆動能力をＩ1とし、前段に接続されている第二の
導電型のＭＩＳトランジスタ１６の電流駆動能力をＩ2
とし、前記第二の導電型のＭＩＳトランジスタ１７の電
流駆動能力をＩ3としたときに、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。以上の４点を特徴とする静止電
流制御回路部Ａがある。
装置の入力回路に於て、 入力電極は、第一及び第二の
導電型のＭＩＳトランジスタで構成されたインバータ１
２の入力と、ソースをグラウンドに接続された第二の導
電型のＭＩＳトランジスタ１５および１７のゲートに接
続される。前記インバータ１２の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のＭＩＳト
ランジスタ１５のドレインに接続された第二の導電型の
ＭＩＳトランジスタ１４のゲートに接続される。前記第
二の導電形のＭＩＳトランジスタ１４のソースと共通に
接続された第二の導電型のＭＩＳトランジスタ１５のド
レインは、ドレインを電源に接続され且つソースを前記
第二の導電型のＭＩＳトランジスタ１７のドレインに接
続された第二の導電形のＭＩＳトランジスタ１６のゲー
トに接続される。以上の３点を特徴とするレベル変換回
路部Ａと、前記インバータ１２の出力は、第一及び第二
の導電型のＭＩＳトランジスタで構成されたインバータ
１３の入力に接続される。前記インバータ１３の出力
は、ソースを電源に接続された第一の導電型のＭＩＳト
ランジスタ１８のゲートに接続される。前記第二の導電
型のＭＩＳトランジスタ１６のソースと共通に接続され
た第二の導電型のＭＩＳトランジスタ１７のドレイン
は、第一及び第二の導電型のＭＩＳトランジスタで構成
されたインバータ１９の入力と共通に接続された前記第
一の導電型のＭＩＳトランジスタ１８のドレインに接続
される。前記第一の導電型のＭＩＳトランジスタ１８の
電流駆動能力をＩ1とし、前段に接続されている第二の
導電型のＭＩＳトランジスタ１６の電流駆動能力をＩ2
とし、前記第二の導電型のＭＩＳトランジスタ１７の電
流駆動能力をＩ3としたときに、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。以上の４点を特徴とする静止電
流制御回路部Ａがある。
【０００９】この前記静止電流制御回路部Ａと前記レベ
ル変換回路部Ａの組み合わせを特徴とする。
ル変換回路部Ａの組み合わせを特徴とする。
【００１０】（２） 相補型ＭＩＳトランジスタで構成
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のＭＩＳトランジスタで構成されたイ
ンバータ４１の入力と、ソースをグラウンドに接続され
た第二の導電型のＭＩＳトランジスタ４３のゲートに接
続される。前記インバータ４１の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のＭＩＳト
ランジスタ４３のドレインに接続された第二の導電型の
ＭＩＳトランジスタ４２のゲートに接続される。前記第
一の導電型のＭＩＳトランジスタ４２のしきい値電圧の
絶対値は、入力回路の出力からＴＴＬレベルの論理反転
レベルの入力電位をＣＭＯＳレベルの論理反転レベルの
入力電位と見立てさせる大きさである事を条件とする。
以上の３点を特徴とするレベル変換回路部Ｂと、前記第
二の導電型のＭＩＳトランジスタ４２のソースと共通に
接続された第二の導電型のＭＩＳトランジスタ４３のド
レインは、ソースをグラウンドに接続された第二の導電
型のＭＩＳトランジスタ４５のゲートと、ソースを電源
に接続された第一の導電型のＭＩＳトランジスタ４４の
ゲートに接続される。前記第二の導電型のＭＩＳトラン
ジスタ４５のドレインは、前記第一の導電型のＭＩＳト
ランジスタ４４のドレインに共通に接続される。前記第
一の導電型のＭＩＳトランジスタ４４のしきい値電圧の
絶対値は、前段からのＨレベル電圧と電源電圧との電位
差よりも大きい事を条件とする。以上の３点を特徴とす
る静止電流制御回路部Ｂがある。
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のＭＩＳトランジスタで構成されたイ
ンバータ４１の入力と、ソースをグラウンドに接続され
た第二の導電型のＭＩＳトランジスタ４３のゲートに接
続される。前記インバータ４１の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のＭＩＳト
ランジスタ４３のドレインに接続された第二の導電型の
ＭＩＳトランジスタ４２のゲートに接続される。前記第
一の導電型のＭＩＳトランジスタ４２のしきい値電圧の
絶対値は、入力回路の出力からＴＴＬレベルの論理反転
レベルの入力電位をＣＭＯＳレベルの論理反転レベルの
入力電位と見立てさせる大きさである事を条件とする。
以上の３点を特徴とするレベル変換回路部Ｂと、前記第
二の導電型のＭＩＳトランジスタ４２のソースと共通に
接続された第二の導電型のＭＩＳトランジスタ４３のド
レインは、ソースをグラウンドに接続された第二の導電
型のＭＩＳトランジスタ４５のゲートと、ソースを電源
に接続された第一の導電型のＭＩＳトランジスタ４４の
ゲートに接続される。前記第二の導電型のＭＩＳトラン
ジスタ４５のドレインは、前記第一の導電型のＭＩＳト
ランジスタ４４のドレインに共通に接続される。前記第
一の導電型のＭＩＳトランジスタ４４のしきい値電圧の
絶対値は、前段からのＨレベル電圧と電源電圧との電位
差よりも大きい事を条件とする。以上の３点を特徴とす
る静止電流制御回路部Ｂがある。
【００１１】この前記レベル変換回路部Ｂと前記静止電
流制御回路部Ｂを組み合わせを特徴とする。
流制御回路部Ｂを組み合わせを特徴とする。
【００１２】（３） 相補型ＭＩＳトランジスタで構成
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のＭＩＳトランジスタで構成されたイ
ンバータ７２の入力と、ソースをグラウンドに接続され
た第二の導電型のＭＩＳトランジスタ７５のゲートに接
続される。前記インバータ７２の出力は、ドレインを電
源に接続された第二の導電型のＭＩＳトランジスタ７３
のゲートに接続される。前記第二の導電型のＭＩＳトラ
ンジスタ７３のソースは、ソースを前記第二の導電型の
ＭＩＳトランジスタ７５のドレインに共通に接続された
第二の導電型のＭＩＳトランジスタ７４のドレイン及び
ゲートに接続される。以上の３点を特徴とするレベル変
換回路部Ｃと、前記第二の導電型のＭＩＳトランジスタ
７４のソースと共通に接続された第二の導電型のＭＩＳ
トランジスタ７５のドレインは 、第一及び第二の導電
型のＭＩＳトランジスタで構成されたインバータ７７の
入力と共通に接続されたソースを電源に接続された第一
の導電型のＭＩＳトランジスタ７６のドレインに接続さ
れる。前記インバータ７７の出力は、前記第一の導電型
のＭＩＳトランジスタ７６のゲートに接続される。前記
第一の導電型のＭＩＳトランジスタ７６の電流駆動能力
をＩ1とし、前段に接続されている第二の導電型のＭＩ
Ｓトランジスタ７４の電流駆動能力をＩ2とし、前記第
二の導電型のＭＩＳトランジスタ７５の電流駆動能力を
Ｉ3としたときに、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。以上の３点を特徴とする静止電
流制御回路部Ｃがある。
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のＭＩＳトランジスタで構成されたイ
ンバータ７２の入力と、ソースをグラウンドに接続され
た第二の導電型のＭＩＳトランジスタ７５のゲートに接
続される。前記インバータ７２の出力は、ドレインを電
源に接続された第二の導電型のＭＩＳトランジスタ７３
のゲートに接続される。前記第二の導電型のＭＩＳトラ
ンジスタ７３のソースは、ソースを前記第二の導電型の
ＭＩＳトランジスタ７５のドレインに共通に接続された
第二の導電型のＭＩＳトランジスタ７４のドレイン及び
ゲートに接続される。以上の３点を特徴とするレベル変
換回路部Ｃと、前記第二の導電型のＭＩＳトランジスタ
７４のソースと共通に接続された第二の導電型のＭＩＳ
トランジスタ７５のドレインは 、第一及び第二の導電
型のＭＩＳトランジスタで構成されたインバータ７７の
入力と共通に接続されたソースを電源に接続された第一
の導電型のＭＩＳトランジスタ７６のドレインに接続さ
れる。前記インバータ７７の出力は、前記第一の導電型
のＭＩＳトランジスタ７６のゲートに接続される。前記
第一の導電型のＭＩＳトランジスタ７６の電流駆動能力
をＩ1とし、前段に接続されている第二の導電型のＭＩ
Ｓトランジスタ７４の電流駆動能力をＩ2とし、前記第
二の導電型のＭＩＳトランジスタ７５の電流駆動能力を
Ｉ3としたときに、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。以上の３点を特徴とする静止電
流制御回路部Ｃがある。
【００１３】この前記レベル変換回路部Ｃと前記静止電
流制御回路部Ｃを組み合わせを特徴とする。 （４） 相補型ＭＩＳトランジスタで構成された半導体
装置の入力回路に於て、前記請求項１レベル変換回路部
Ａの前記第二の導電型のＭＩＳトランジスタ１６のソー
スと共通に接続された第二の導電型のＭＩＳトランジス
タ１７のドレインと、前記請求項２静止電流制御回路部
Ｂの第二の導電型のＭＩＳトランジスタ４５のゲート及
び第一の導電型のＭＩＳトランジスタ４４のゲートに接
続し、前記請求項１のレベル変換回路部Ａと前記請求項
２の静止電流制御回路部Ｂは組み合わされる。
流制御回路部Ｃを組み合わせを特徴とする。 （４） 相補型ＭＩＳトランジスタで構成された半導体
装置の入力回路に於て、前記請求項１レベル変換回路部
Ａの前記第二の導電型のＭＩＳトランジスタ１６のソー
スと共通に接続された第二の導電型のＭＩＳトランジス
タ１７のドレインと、前記請求項２静止電流制御回路部
Ｂの第二の導電型のＭＩＳトランジスタ４５のゲート及
び第一の導電型のＭＩＳトランジスタ４４のゲートに接
続し、前記請求項１のレベル変換回路部Ａと前記請求項
２の静止電流制御回路部Ｂは組み合わされる。
【００１４】この組み合わせを特徴とする。
【００１５】（５） 相補型ＭＩＳトランジスタで構成
された半導体装置の入力回路に於て、前記請求項１レベ
ル変換回路部Ａの前記第二の導電型のＭＩＳトランジス
タ１６のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ１７のドレインと、前記請求項３静止電
流制御回路部Ｃの第一及び第二の導電型のＭＩＳトラン
ジスタで構成されたインバータ７７の入力と共通に接続
されたソースを電源に接続された第一の導電型のＭＩＳ
トランジスタ７６のドレインに接続し、前記請求項１の
レベル変換回路部Ａと前記請求項３の静止電流制御回路
部Ｃは組み合わされる。
された半導体装置の入力回路に於て、前記請求項１レベ
ル変換回路部Ａの前記第二の導電型のＭＩＳトランジス
タ１６のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ１７のドレインと、前記請求項３静止電
流制御回路部Ｃの第一及び第二の導電型のＭＩＳトラン
ジスタで構成されたインバータ７７の入力と共通に接続
されたソースを電源に接続された第一の導電型のＭＩＳ
トランジスタ７６のドレインに接続し、前記請求項１の
レベル変換回路部Ａと前記請求項３の静止電流制御回路
部Ｃは組み合わされる。
【００１６】この組み合わせを特徴とする。
【００１７】（６） 相補型ＭＩＳトランジスタで構成
された半導体装置の入力回路に於て、前記請求項２レベ
ル変換回路部Ｂの前記第二の導電型のＭＩＳトランジス
タ４２のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ４３のドレインと、前記請求項３静止電
流制御回路部Ｃの第一及び第二の導電型のＭＩＳトラン
ジスタで構成されたインバータ７７の入力と共通に接続
されたソースを電源に接続された第一の導電型のＭＩＳ
トランジスタ７６のドレインに接続し、前記請求項１の
レベル変換回路部Ａと前記請求項３の静止電流制御回路
部Ｃは組み合わされる。
された半導体装置の入力回路に於て、前記請求項２レベ
ル変換回路部Ｂの前記第二の導電型のＭＩＳトランジス
タ４２のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ４３のドレインと、前記請求項３静止電
流制御回路部Ｃの第一及び第二の導電型のＭＩＳトラン
ジスタで構成されたインバータ７７の入力と共通に接続
されたソースを電源に接続された第一の導電型のＭＩＳ
トランジスタ７６のドレインに接続し、前記請求項１の
レベル変換回路部Ａと前記請求項３の静止電流制御回路
部Ｃは組み合わされる。
【００１８】この組み合わせを特徴とする。
【００１９】（７） 相補型ＭＩＳトランジスタで構成
された半導体装置の入力回路に於て、前記請求項３レベ
ル変換回路部Ｃの前記第二の導電型のＭＩＳトランジス
タ７４のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ７５のドレインと、前記請求項１静止電
流制御回路部Ａの第一及び第二の導電型のＭＩＳトラン
ジスタで構成されたインバータ１９の入力と共通に接続
された前記第一の導電型のＭＩＳトランジスタ１８のド
レインに接続される。前記請求項３レベル変換回路部Ｃ
のインバータ７２の出力と、前記請求項１静止電流制御
回路部Ａの第一及び第二の導電型のＭＩＳトランジスタ
で構成されたインバータ１３の入力に接続される。以上
２点を接続し、前記請求項３のレベル変換回路部Ｃと前
記請求項１の静止電流制御回路部Ａは組み合わされる。
された半導体装置の入力回路に於て、前記請求項３レベ
ル変換回路部Ｃの前記第二の導電型のＭＩＳトランジス
タ７４のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ７５のドレインと、前記請求項１静止電
流制御回路部Ａの第一及び第二の導電型のＭＩＳトラン
ジスタで構成されたインバータ１９の入力と共通に接続
された前記第一の導電型のＭＩＳトランジスタ１８のド
レインに接続される。前記請求項３レベル変換回路部Ｃ
のインバータ７２の出力と、前記請求項１静止電流制御
回路部Ａの第一及び第二の導電型のＭＩＳトランジスタ
で構成されたインバータ１３の入力に接続される。以上
２点を接続し、前記請求項３のレベル変換回路部Ｃと前
記請求項１の静止電流制御回路部Ａは組み合わされる。
【００２０】この組み合わせを特徴とする。
【００２１】（８） 相補型ＭＩＳトランジスタで構成
された半導体装置の入力回路に於て、前記請求項３レベ
ル変換回路部Ｃの前記第二の導電型のＭＩＳトランジス
タ７４のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ７５のドレインと、前記請求項２静止電
流制御回路部Ｂの第二の導電型のＭＩＳトランジスタ４
５のゲート及び第一の導電型のＭＩＳトランジスタ４４
のゲートに接続し、前記請求項３のレベル変換回路部Ｃ
と前記請求項２の静止電流制御回路部Ｂは組み合わされ
る。
された半導体装置の入力回路に於て、前記請求項３レベ
ル変換回路部Ｃの前記第二の導電型のＭＩＳトランジス
タ７４のソースと共通に接続された第二の導電型のＭＩ
Ｓトランジスタ７５のドレインと、前記請求項２静止電
流制御回路部Ｂの第二の導電型のＭＩＳトランジスタ４
５のゲート及び第一の導電型のＭＩＳトランジスタ４４
のゲートに接続し、前記請求項３のレベル変換回路部Ｃ
と前記請求項２の静止電流制御回路部Ｂは組み合わされ
る。
【００２２】この組み合わせを特徴とする。
【００２３】
【作用】本発明は以上の構成を有するので、手段１、
３、４、５、７、８では、インバータの出力電圧は少な
くとも導電型のＭＩＳトランジスタのしきい値電圧２つ
分下がり、出力される。これにより従来の発明よりしき
い値電圧の絶対値が小さくてもＴＴＬ回路の入力として
実現できる。
３、４、５、７、８では、インバータの出力電圧は少な
くとも導電型のＭＩＳトランジスタのしきい値電圧２つ
分下がり、出力される。これにより従来の発明よりしき
い値電圧の絶対値が小さくてもＴＴＬ回路の入力として
実現できる。
【００２４】また手段１、３、５、７では、素子の立ち
上がり、下がり遅延のアンバランスを防ぐ事で周波数の
高いＴＴＬ入力が可能なＴＴＬ入力回路を実現できる。
上がり、下がり遅延のアンバランスを防ぐ事で周波数の
高いＴＴＬ入力が可能なＴＴＬ入力回路を実現できる。
【００２５】また手段１、３、５、６、７では、反転電
圧が下がる回路構成は次段に接続された電圧と電源電圧
との電位差により貫通電流が流れる為、それを防ぐため
の回路を小規模化したことになる。これは電源電圧まで
引き上げるためのものであり、電流駆動能力をＩ1とし
た時、前段に接続されているドレインを電源に接続され
た第二の導電型のＭＩＳトランジスタの電流駆動能力を
Ｉ2とし、ソースを電源に接続された第二の導電型のＭ
ＩＳトランジスタの電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 となる。Ｉ1が大きすぎる電流駆動能力のトランジスタ
であればこの回路の特性を損なうものになり、逆に小さ
すぎる電流駆動能力のトランジスタであれば貫通電流を
防ぐ事が出来ない。この回路により入力と電源電圧に電
位差のある時にもＣＭＯＳ回路として、ゲートサイズが
小さい構成で静止電流の少ない回路として実現できる。
圧が下がる回路構成は次段に接続された電圧と電源電圧
との電位差により貫通電流が流れる為、それを防ぐため
の回路を小規模化したことになる。これは電源電圧まで
引き上げるためのものであり、電流駆動能力をＩ1とし
た時、前段に接続されているドレインを電源に接続され
た第二の導電型のＭＩＳトランジスタの電流駆動能力を
Ｉ2とし、ソースを電源に接続された第二の導電型のＭ
ＩＳトランジスタの電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 となる。Ｉ1が大きすぎる電流駆動能力のトランジスタ
であればこの回路の特性を損なうものになり、逆に小さ
すぎる電流駆動能力のトランジスタであれば貫通電流を
防ぐ事が出来ない。この回路により入力と電源電圧に電
位差のある時にもＣＭＯＳ回路として、ゲートサイズが
小さい構成で静止電流の少ない回路として実現できる。
【００２６】また手段２、４、８では、反転電圧が下が
る回路構成は次段に接続された電圧と電源電圧との電位
差により貫通電流が流れる為、それを防ぐための回路を
小規模化したことになる。これはしきい値電圧の絶対値
が、前段からのＨレベル電圧と電源電圧との電位差より
も大きい事を条件とする。この回路により入力と電源電
圧に電位差のある時にもＣＭＯＳ回路として、ゲートサ
イズが小さい構成で静止電流の少ない回路として実現で
きる。
る回路構成は次段に接続された電圧と電源電圧との電位
差により貫通電流が流れる為、それを防ぐための回路を
小規模化したことになる。これはしきい値電圧の絶対値
が、前段からのＨレベル電圧と電源電圧との電位差より
も大きい事を条件とする。この回路により入力と電源電
圧に電位差のある時にもＣＭＯＳ回路として、ゲートサ
イズが小さい構成で静止電流の少ない回路として実現で
きる。
【００２７】また手段３、５、６では、ヒステリシス特
性を得られる構成であり、ノイズ等による誤動作の少な
いＴＴＬ入力回路を実現できる。
性を得られる構成であり、ノイズ等による誤動作の少な
いＴＴＬ入力回路を実現できる。
【００２８】
【実施例】以下本発明を実施例に基づいて詳細に説明す
る。
る。
【００２９】図１は、第１の実施例を示す回路図であ
る。１１は入力端子。１２は入力端子１１を入力に接続
されたインバータ。１４はインバータ１２の出力をゲー
トに接続され、且つドレインを電源に接続されたＮチャ
ンネルＭＯＳトランジスタ。１５は入力端子１１をゲー
トに接続され、且つソースをグラウンドに接続され、且
つドレインをＮチャンネルＭＯＳトランジスタ１４のソ
ースと共通に接続されたＮチャンネルＭＯＳトランジス
タ。１６はＮチャンネルＭＯＳトランジスタ１４のソー
スと共通に接続されたＮチャンネルＭＯＳトランジスタ
１５のドレインをゲートに接続され、且つドレインを電
源に接続されたＮチャンネルＭＯＳトランジスタ。１７
は入力端子１１をゲートに接続され、且つソースをグラ
ウンドに接続され、且つドレインをＮチャンネルＭＯＳ
トランジスタ１６のソースに接続されたＮチャンネルＭ
ＯＳトランジスタ。１９はＮチャンネルＭＯＳトランジ
スタ１６のソースと共通に接続されたＮチャンネルＭＯ
Ｓトランジスタ１７のドレインを入力とするインバー
タ。１３はインバータ１２の出力を入力に接続されたイ
ンバータ。１８はソースを電源に接続され、且つゲート
をインバータ１３の出力に接続され、且つドレインをＮ
チャンネルＭＯＳトランジスタ１６のソースと共通に接
続されたＮチャンネルＭＯＳトランジスタ１７のドレイ
ンに接続された、これの電流駆動能力をＩ1としたと
き、前段に接続されているＮチャンネルＭＯＳトランジ
スタ１６の電流駆動能力をＩ2とし、前記Ｎチャンネル
ＭＯＳトランジスタ１７の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件としたＰチャンネルＭＯＳトランジス
タ。２０はインバータ１９の出力に接続された出力端子
である。
る。１１は入力端子。１２は入力端子１１を入力に接続
されたインバータ。１４はインバータ１２の出力をゲー
トに接続され、且つドレインを電源に接続されたＮチャ
ンネルＭＯＳトランジスタ。１５は入力端子１１をゲー
トに接続され、且つソースをグラウンドに接続され、且
つドレインをＮチャンネルＭＯＳトランジスタ１４のソ
ースと共通に接続されたＮチャンネルＭＯＳトランジス
タ。１６はＮチャンネルＭＯＳトランジスタ１４のソー
スと共通に接続されたＮチャンネルＭＯＳトランジスタ
１５のドレインをゲートに接続され、且つドレインを電
源に接続されたＮチャンネルＭＯＳトランジスタ。１７
は入力端子１１をゲートに接続され、且つソースをグラ
ウンドに接続され、且つドレインをＮチャンネルＭＯＳ
トランジスタ１６のソースに接続されたＮチャンネルＭ
ＯＳトランジスタ。１９はＮチャンネルＭＯＳトランジ
スタ１６のソースと共通に接続されたＮチャンネルＭＯ
Ｓトランジスタ１７のドレインを入力とするインバー
タ。１３はインバータ１２の出力を入力に接続されたイ
ンバータ。１８はソースを電源に接続され、且つゲート
をインバータ１３の出力に接続され、且つドレインをＮ
チャンネルＭＯＳトランジスタ１６のソースと共通に接
続されたＮチャンネルＭＯＳトランジスタ１７のドレイ
ンに接続された、これの電流駆動能力をＩ1としたと
き、前段に接続されているＮチャンネルＭＯＳトランジ
スタ１６の電流駆動能力をＩ2とし、前記Ｎチャンネル
ＭＯＳトランジスタ１７の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件としたＰチャンネルＭＯＳトランジス
タ。２０はインバータ１９の出力に接続された出力端子
である。
【００３０】図２は図１を詳しく説明した回路図であ
る。２１は入力端子。２２はソースを電源に接続され、
且つゲートを入力端子２１に接続されたＰチャンネルＭ
ＯＳトランジスタ。２３はソースをグラウンドに接続さ
れ、且つゲートを入力端子２１に接続され、且つドレイ
ンをＰチャンネルＭＯＳトランジスタ２２と共通に接続
されたＮチャンネルＭＯＳトランジスタ。２６はドレイ
ンを電源に接続され、且つゲートをＰチャンネルＭＯＳ
トランジスタ２２のドレインと共通に接続されたＮチャ
ンネルＭＯＳトランジスタ２３のドレインと接続された
ＮチャンネルＭＯＳトランジスタ。２７はソースをグラ
ウンドに接続され、且つゲートを入力端子２１に接続さ
れ、且つドレインをＮチャンネルＭＯＳトランジスタ２
６のソースと共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ。２８はドレインを電源に接続され、且つゲー
トをＮチャンネルＭＯＳトランジスタ２６のソースと共
通に接続されたＮチャンネルＭＯＳトランジスタ２７の
ドレインに接続されたＮチャンネルＭＯＳトランジス
タ。２９はソースをグラウンドに接続され、且つゲート
を入力端子２１に接続され、且つドレインをＮチャンネ
ルＭＯＳトランジスタ２８のソースと共通に接続された
ＮチャンネルＭＯＳトランジスタ３０のドレインに接続
されたＮチャンネルＭＯＳトランジスタ。２４はソース
を電源に接続され、且つゲートをインバータとして構成
されているＰチャンネルＭＯＳトランジスタ２２とＮチ
ャンネルＭＯＳトランジスタ２３の共通のドレインに接
続されたＰチャンネルＭＯＳトランジスタ。２５はソー
スをグラウンドに接続され、且つゲートをＰチャンネル
ＭＯＳトランジスタ２４に接続され、且つドレインはＰ
チャンネルＭＯＳトランジスタ２４と共通に接続された
ＮチャンネルＭＯＳトランジスタ。３０はソースを電源
に接続され、且つゲートをインバータとして構成されて
いるＰチャンネルＭＯＳトランジスタ２４とＮチャンネ
ルＭＯＳトランジスタ２５の共通のドレインに接続さ
れ、且つドレインをＮチャンネルＭＯＳトランジスタ２
８のソースと共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ２９のドレインに接続された、これの電流駆動
能力（電流増幅率と表現しても良い）をＩ1としたと
き、前段に接続されているＮチャンネルＭＯＳトランジ
スタ２８の電流駆動能力をＩ2とし、前記Ｎチャンネル
ＭＯＳトランジスタ２９の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件としたＰチャンネルＭＯＳトランジス
タ。３１はソースを電源に接続され、且つゲートをＮチ
ャンネルＭＯＳトランジスタ２８のソースと共通に接続
されたＮチャンネルＭＯＳトランジスタ２９のドレイン
に接続されたＰチャンネルＭＯＳトランジスタ。３２は
ソースをグラウンドに接続され、且つゲートをＰチャン
ネルＭＯＳトランジスタ３１のゲートに接続され、且つ
ドレインはＰチャンネルＭＯＳトランジスタ３１のドレ
インと共通に接続されたＮチャンネルＭＯＳトランジス
タ。３３はＰチャンネルＭＯＳトランジスタ３１と共通
に接続されたＮチャンネルＭＯＳトランジスタ３２のド
レインに接続された出力端子である。
る。２１は入力端子。２２はソースを電源に接続され、
且つゲートを入力端子２１に接続されたＰチャンネルＭ
ＯＳトランジスタ。２３はソースをグラウンドに接続さ
れ、且つゲートを入力端子２１に接続され、且つドレイ
ンをＰチャンネルＭＯＳトランジスタ２２と共通に接続
されたＮチャンネルＭＯＳトランジスタ。２６はドレイ
ンを電源に接続され、且つゲートをＰチャンネルＭＯＳ
トランジスタ２２のドレインと共通に接続されたＮチャ
ンネルＭＯＳトランジスタ２３のドレインと接続された
ＮチャンネルＭＯＳトランジスタ。２７はソースをグラ
ウンドに接続され、且つゲートを入力端子２１に接続さ
れ、且つドレインをＮチャンネルＭＯＳトランジスタ２
６のソースと共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ。２８はドレインを電源に接続され、且つゲー
トをＮチャンネルＭＯＳトランジスタ２６のソースと共
通に接続されたＮチャンネルＭＯＳトランジスタ２７の
ドレインに接続されたＮチャンネルＭＯＳトランジス
タ。２９はソースをグラウンドに接続され、且つゲート
を入力端子２１に接続され、且つドレインをＮチャンネ
ルＭＯＳトランジスタ２８のソースと共通に接続された
ＮチャンネルＭＯＳトランジスタ３０のドレインに接続
されたＮチャンネルＭＯＳトランジスタ。２４はソース
を電源に接続され、且つゲートをインバータとして構成
されているＰチャンネルＭＯＳトランジスタ２２とＮチ
ャンネルＭＯＳトランジスタ２３の共通のドレインに接
続されたＰチャンネルＭＯＳトランジスタ。２５はソー
スをグラウンドに接続され、且つゲートをＰチャンネル
ＭＯＳトランジスタ２４に接続され、且つドレインはＰ
チャンネルＭＯＳトランジスタ２４と共通に接続された
ＮチャンネルＭＯＳトランジスタ。３０はソースを電源
に接続され、且つゲートをインバータとして構成されて
いるＰチャンネルＭＯＳトランジスタ２４とＮチャンネ
ルＭＯＳトランジスタ２５の共通のドレインに接続さ
れ、且つドレインをＮチャンネルＭＯＳトランジスタ２
８のソースと共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ２９のドレインに接続された、これの電流駆動
能力（電流増幅率と表現しても良い）をＩ1としたと
き、前段に接続されているＮチャンネルＭＯＳトランジ
スタ２８の電流駆動能力をＩ2とし、前記Ｎチャンネル
ＭＯＳトランジスタ２９の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件としたＰチャンネルＭＯＳトランジス
タ。３１はソースを電源に接続され、且つゲートをＮチ
ャンネルＭＯＳトランジスタ２８のソースと共通に接続
されたＮチャンネルＭＯＳトランジスタ２９のドレイン
に接続されたＰチャンネルＭＯＳトランジスタ。３２は
ソースをグラウンドに接続され、且つゲートをＰチャン
ネルＭＯＳトランジスタ３１のゲートに接続され、且つ
ドレインはＰチャンネルＭＯＳトランジスタ３１のドレ
インと共通に接続されたＮチャンネルＭＯＳトランジス
タ。３３はＰチャンネルＭＯＳトランジスタ３１と共通
に接続されたＮチャンネルＭＯＳトランジスタ３２のド
レインに接続された出力端子である。
【００３１】図３は図２に於ける電圧の関係をグラフに
したものである。横軸に入力端子２１の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。３６はＰチャン
ネルＭＯＳトランジスタ２２と、ＮチャンネルＭＯＳト
ランジスタ２３で構成されるインバータの出力電圧を示
す。３７はＮチャンネルＭＯＳトランジスタ２６のソー
ス及び、ＮチャンネルＭＯＳトランジスタ２７のドレイ
ンの電圧を示す。３９はＮチャンネルＭＯＳトランジス
タ２８のソース及び、ＮチャンネルＭＯＳトランジスタ
２９のドレインの電圧を示す。３８はＰチャンネルＭＯ
Ｓトランジスタ３１と、ＮチャンネルＭＯＳトランジス
タ３２で構成されるインバータの出力電圧を示す。
したものである。横軸に入力端子２１の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。３６はＰチャン
ネルＭＯＳトランジスタ２２と、ＮチャンネルＭＯＳト
ランジスタ２３で構成されるインバータの出力電圧を示
す。３７はＮチャンネルＭＯＳトランジスタ２６のソー
ス及び、ＮチャンネルＭＯＳトランジスタ２７のドレイ
ンの電圧を示す。３９はＮチャンネルＭＯＳトランジス
タ２８のソース及び、ＮチャンネルＭＯＳトランジスタ
２９のドレインの電圧を示す。３８はＰチャンネルＭＯ
Ｓトランジスタ３１と、ＮチャンネルＭＯＳトランジス
タ３２で構成されるインバータの出力電圧を示す。
【００３２】入力端子２１に入力された電圧はインバー
タとして機能するＰチャンネルＭＯＳトランジスタ２２
と、ＮチャンネルＭＯＳトランジスタ２３によって反転
される。この波形は図３の３６のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたＮ
チャンネルＭＯＳトランジスタ２６は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるＮチャンネルＭ
ＯＳトランジスタ２７は入力電圧がＮチャンネルＭＯＳ
トランジスタ２７のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めＮチャンネルＭＯＳトランジスタ２６のソース及び、
ＮチャンネルＭＯＳトランジスタ２７の出力は図３の３
７のように３６に比べて少なくともしきい値電圧分下が
った波形となる。この３７の波形の電圧ををうけたＮチ
ャンネルＭＯＳトランジスタ２８は、ＮチャンネルＭＯ
Ｓトランジスタ２６と同様に少なくとも自分自身のしき
い値電圧分電圧を下げた電圧をソースに出力する。入力
電圧をそのままゲートにうけるＮチャンネルＭＯＳトラ
ンジスタ２９も同じく入力電圧がＮチャンネルＭＯＳト
ランジスタ２９のしきい値電圧を越えたところからドレ
インをグラウンドレベルまで引っ張っている。このため
ＮチャンネルＭＯＳトランジスタ２８のソース及び、Ｎ
チャンネルＭＯＳトランジスタ２９の出力は図３の３９
のように３７に比べて入力電圧が低い部分を除いて少な
くともＮチャンネルＭＯＳトランジスタ２６、２８の２
つ分のしきい値電圧分下がった波形となる。この２段に
わたる降下した電圧３９をインバータとして機能するＮ
チャンネルＭＯＳトランジスタ３１と、ＰチャンネルＭ
ＯＳトランジスタ３２のゲートで受け３３の電圧を出力
する。このため入力端子２１からみた場合、あたかも入
力反転電圧が下がったように見えＣＭＯＳ入力よりもさ
らに低い電圧で受けるべきＴＴＬレベル入力が可能とな
る。入力電圧がグラウンドレベルの場合、トランジスタ
２８のソース及び、ＮチャンネルＭＯＳトランジスタ２
９のドレインの電圧は電源電圧とはならず、その電圧よ
りも少なくともＮチャンネルＭＯＳトランジスタ２６、
２８ふたつのしきい値電圧分下がった電圧となる。この
ため通常ならばこれを受けるインバータとして機能する
ＰチャンネルＭＯＳトランジスタ３１と、Ｎチャンネル
ＭＯＳトランジスタ３２で幾らか貫通電流が流れる。こ
れはこの電圧を受けるインバータのＰチャンネルＭＯＳ
トランジスタのしきい値電圧よりもソースとゲートの間
の電圧が大きいためである。そこでＮチャンネルＭＯＳ
トランジスタ２８のソース及び、ＮチャンネルＭＯＳト
ランジスタ２９のドレインにＰチャンネルＭＯＳトラン
ジスタ３０をもうけ、ＮチャンネルＭＯＳトランジスタ
２８のソース及び、ＮチャンネルＭＯＳトランジスタ２
９のドレイン電圧がＨレベルになったとき十分電源電圧
まで引き上げる。これにより貫通電流が流れなくなるよ
うになり、静止電流が少なくてすむ。このトランジスタ
の目的は単にＨレベルになったときに電源電圧まで引き
上げるためのものであり、このトランジスタの電流駆動
能力をＩ1としたとき、前段に接続されているＮチャン
ネルＭＯＳトランジスタ２８の電流駆動能力をＩ2と
し、前記ＮチャンネルＭＯＳトランジスタ２９の電流駆
動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 となる。Ｉ１をＩ２よりも大きくするとこの回路の特性
を損なうものになり、逆にＩ１をＩ３よりも小さくする
と貫通電流を防ぐ事が出来ない。
タとして機能するＰチャンネルＭＯＳトランジスタ２２
と、ＮチャンネルＭＯＳトランジスタ２３によって反転
される。この波形は図３の３６のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたＮ
チャンネルＭＯＳトランジスタ２６は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるＮチャンネルＭ
ＯＳトランジスタ２７は入力電圧がＮチャンネルＭＯＳ
トランジスタ２７のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めＮチャンネルＭＯＳトランジスタ２６のソース及び、
ＮチャンネルＭＯＳトランジスタ２７の出力は図３の３
７のように３６に比べて少なくともしきい値電圧分下が
った波形となる。この３７の波形の電圧ををうけたＮチ
ャンネルＭＯＳトランジスタ２８は、ＮチャンネルＭＯ
Ｓトランジスタ２６と同様に少なくとも自分自身のしき
い値電圧分電圧を下げた電圧をソースに出力する。入力
電圧をそのままゲートにうけるＮチャンネルＭＯＳトラ
ンジスタ２９も同じく入力電圧がＮチャンネルＭＯＳト
ランジスタ２９のしきい値電圧を越えたところからドレ
インをグラウンドレベルまで引っ張っている。このため
ＮチャンネルＭＯＳトランジスタ２８のソース及び、Ｎ
チャンネルＭＯＳトランジスタ２９の出力は図３の３９
のように３７に比べて入力電圧が低い部分を除いて少な
くともＮチャンネルＭＯＳトランジスタ２６、２８の２
つ分のしきい値電圧分下がった波形となる。この２段に
わたる降下した電圧３９をインバータとして機能するＮ
チャンネルＭＯＳトランジスタ３１と、ＰチャンネルＭ
ＯＳトランジスタ３２のゲートで受け３３の電圧を出力
する。このため入力端子２１からみた場合、あたかも入
力反転電圧が下がったように見えＣＭＯＳ入力よりもさ
らに低い電圧で受けるべきＴＴＬレベル入力が可能とな
る。入力電圧がグラウンドレベルの場合、トランジスタ
２８のソース及び、ＮチャンネルＭＯＳトランジスタ２
９のドレインの電圧は電源電圧とはならず、その電圧よ
りも少なくともＮチャンネルＭＯＳトランジスタ２６、
２８ふたつのしきい値電圧分下がった電圧となる。この
ため通常ならばこれを受けるインバータとして機能する
ＰチャンネルＭＯＳトランジスタ３１と、Ｎチャンネル
ＭＯＳトランジスタ３２で幾らか貫通電流が流れる。こ
れはこの電圧を受けるインバータのＰチャンネルＭＯＳ
トランジスタのしきい値電圧よりもソースとゲートの間
の電圧が大きいためである。そこでＮチャンネルＭＯＳ
トランジスタ２８のソース及び、ＮチャンネルＭＯＳト
ランジスタ２９のドレインにＰチャンネルＭＯＳトラン
ジスタ３０をもうけ、ＮチャンネルＭＯＳトランジスタ
２８のソース及び、ＮチャンネルＭＯＳトランジスタ２
９のドレイン電圧がＨレベルになったとき十分電源電圧
まで引き上げる。これにより貫通電流が流れなくなるよ
うになり、静止電流が少なくてすむ。このトランジスタ
の目的は単にＨレベルになったときに電源電圧まで引き
上げるためのものであり、このトランジスタの電流駆動
能力をＩ1としたとき、前段に接続されているＮチャン
ネルＭＯＳトランジスタ２８の電流駆動能力をＩ2と
し、前記ＮチャンネルＭＯＳトランジスタ２９の電流駆
動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 となる。Ｉ１をＩ２よりも大きくするとこの回路の特性
を損なうものになり、逆にＩ１をＩ３よりも小さくする
と貫通電流を防ぐ事が出来ない。
【００３３】第２の実施例について詳細に説明する。
【００３４】図４は、第２の実施例を示す回路図であ
る。４６は入力端子。４１は入力端子４６を入力に接続
されたインバータ。４２はインバータ４１の出力をゲー
トに接続され、且つドレインを電源に接続されたＮチャ
ンネルＭＯＳトランジスタ。４３は入力端子４６をゲー
トに接続され、且つソースをグラウンドに接続されたＮ
チャンネルＭＯＳトランジスタ。４４はＮチャンネルＭ
ＯＳトランジスタ４２のソースと共通に接続されたＮチ
ャンネルＭＯＳトランジスタ４３のドレインをゲートに
接続され、且つソースを電源に接続されたＰチャンネル
ＭＯＳトランジスタ。このトランジスタのしきい値電圧
の絶対値は、前段からのＨレベル電圧と電源電圧との電
位差よりも大きい事を条件とする。４５はゲートをＰチ
ャンネルＭＯＳトランジスタ４４のドレインに接続さ
れ、且つソースをグラウンドに接続されたＮチャンネル
ＭＯＳトランジスタ。４７はＰチャンネルＭＯＳトラン
ジスタ４４と共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ４５のドレインに接続された出力端子である。
る。４６は入力端子。４１は入力端子４６を入力に接続
されたインバータ。４２はインバータ４１の出力をゲー
トに接続され、且つドレインを電源に接続されたＮチャ
ンネルＭＯＳトランジスタ。４３は入力端子４６をゲー
トに接続され、且つソースをグラウンドに接続されたＮ
チャンネルＭＯＳトランジスタ。４４はＮチャンネルＭ
ＯＳトランジスタ４２のソースと共通に接続されたＮチ
ャンネルＭＯＳトランジスタ４３のドレインをゲートに
接続され、且つソースを電源に接続されたＰチャンネル
ＭＯＳトランジスタ。このトランジスタのしきい値電圧
の絶対値は、前段からのＨレベル電圧と電源電圧との電
位差よりも大きい事を条件とする。４５はゲートをＰチ
ャンネルＭＯＳトランジスタ４４のドレインに接続さ
れ、且つソースをグラウンドに接続されたＮチャンネル
ＭＯＳトランジスタ。４７はＰチャンネルＭＯＳトラン
ジスタ４４と共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ４５のドレインに接続された出力端子である。
【００３５】図５は図４を詳しく説明した回路図であ
る。５７は入力端子。５１はソースを電源に接続され、
且つゲートを入力端子５７に接続されたＰチャンネルＭ
ＯＳトランジスタ。５２はソースをグラウンドに接続さ
れ、且つゲートを入力端子５７に接続されたＮチャンネ
ルＭＯＳトランジスタ。５３はドレインを電源に接続さ
れ、且つゲートをＰチャンネルＭＯＳトランジスタ５１
と共通に接続されたＮチャンネルＭＯＳトランジスタ５
２のドレインに接続されたＮチャンネルＭＯＳトランジ
スタ。５４はソースをグラウンドに接続され、且つゲー
トを入力端子５７に接続されたＮチャンネルＭＯＳトラ
ンジスタ。５５は、ソースを電源に接続され、且つゲー
トをＮチャンネルＭＯＳトランジスタ５３のソースと共
通に接続されたＮチャンネルＭＯＳトランジスタ５４の
ドレインに接続され、しきい値電圧の絶対値は、前段か
らのＨレベル電圧と電源電圧との電位差よりも大きいＰ
チャンネルＭＯＳトランジスタ。５６はソースをグラウ
ンドに接続され、且つゲートをＰチャンネルＭＯＳトラ
ンジスタ５５のゲートに接続され、且つドレインをＰチ
ャンネルＭＯＳトランジスタ５５に接続されたＮチャン
ネルＭＯＳトランジスタ。５８はインバータとして機能
するＰチャンネルＭＯＳトランジスタ５５と共通に接続
されたＮチャンネルＭＯＳトランジスタ５６のドレイン
に接続された出力端子である。
る。５７は入力端子。５１はソースを電源に接続され、
且つゲートを入力端子５７に接続されたＰチャンネルＭ
ＯＳトランジスタ。５２はソースをグラウンドに接続さ
れ、且つゲートを入力端子５７に接続されたＮチャンネ
ルＭＯＳトランジスタ。５３はドレインを電源に接続さ
れ、且つゲートをＰチャンネルＭＯＳトランジスタ５１
と共通に接続されたＮチャンネルＭＯＳトランジスタ５
２のドレインに接続されたＮチャンネルＭＯＳトランジ
スタ。５４はソースをグラウンドに接続され、且つゲー
トを入力端子５７に接続されたＮチャンネルＭＯＳトラ
ンジスタ。５５は、ソースを電源に接続され、且つゲー
トをＮチャンネルＭＯＳトランジスタ５３のソースと共
通に接続されたＮチャンネルＭＯＳトランジスタ５４の
ドレインに接続され、しきい値電圧の絶対値は、前段か
らのＨレベル電圧と電源電圧との電位差よりも大きいＰ
チャンネルＭＯＳトランジスタ。５６はソースをグラウ
ンドに接続され、且つゲートをＰチャンネルＭＯＳトラ
ンジスタ５５のゲートに接続され、且つドレインをＰチ
ャンネルＭＯＳトランジスタ５５に接続されたＮチャン
ネルＭＯＳトランジスタ。５８はインバータとして機能
するＰチャンネルＭＯＳトランジスタ５５と共通に接続
されたＮチャンネルＭＯＳトランジスタ５６のドレイン
に接続された出力端子である。
【００３６】図６は図５に於ける電圧の関係をグラフに
したものである。横軸に入力端子５７の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。
したものである。横軸に入力端子５７の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。
【００３７】６１はＰチャンネルＭＯＳトランジスタ５
１と、ＮチャンネルＭＯＳトランジスタ５２で構成され
るインバータの出力電圧を示す。６２はＮチャンネルＭ
ＯＳトランジスタ５３のソース及び、ＮチャンネルＭＯ
Ｓトランジスタ５４のドレインの電圧を示す。６３はＰ
チャンネルＭＯＳトランジスタ５５と、ＮチャンネルＭ
ＯＳトランジスタ５６で構成されるインバータの出力電
圧を示す。
１と、ＮチャンネルＭＯＳトランジスタ５２で構成され
るインバータの出力電圧を示す。６２はＮチャンネルＭ
ＯＳトランジスタ５３のソース及び、ＮチャンネルＭＯ
Ｓトランジスタ５４のドレインの電圧を示す。６３はＰ
チャンネルＭＯＳトランジスタ５５と、ＮチャンネルＭ
ＯＳトランジスタ５６で構成されるインバータの出力電
圧を示す。
【００３８】入力端子５７に入力された電圧はインバー
タとして機能するＰチャンネルＭＯＳトランジスタ５１
と、ＮチャンネルＭＯＳトランジスタ５２によって反転
される。この波形は図６の６１のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたＮ
チャンネルＭＯＳトランジスタ５３は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるＮチャンネルＭ
ＯＳトランジスタ５４は入力電圧がＮチャンネルＭＯＳ
トランジスタ５４のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めＮチャンネルＭＯＳトランジスタ５３及び、Ｎチャン
ネルＭＯＳトランジスタ５４のドレインの出力は図６の
６２のように６１に比べて少なくともＮチャンネルＭＯ
Ｓトランジスタ５３のしきい値電圧分下がった波形とな
る。この６２の入力をインバータとして機能するＰチャ
ンネルＭＯＳトランジスタ５５と、ＮチャンネルＭＯＳ
トランジスタ５６のゲートで受け６３の電圧を出力す
る。このため入力端子５７からみた場合、あたかも入力
反転電圧が下がったように見えＣＭＯＳ入力よりもさら
に低い電圧で受けるべきＴＴＬレベル入力が可能とな
る。
タとして機能するＰチャンネルＭＯＳトランジスタ５１
と、ＮチャンネルＭＯＳトランジスタ５２によって反転
される。この波形は図６の６１のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたＮ
チャンネルＭＯＳトランジスタ５３は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるＮチャンネルＭ
ＯＳトランジスタ５４は入力電圧がＮチャンネルＭＯＳ
トランジスタ５４のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めＮチャンネルＭＯＳトランジスタ５３及び、Ｎチャン
ネルＭＯＳトランジスタ５４のドレインの出力は図６の
６２のように６１に比べて少なくともＮチャンネルＭＯ
Ｓトランジスタ５３のしきい値電圧分下がった波形とな
る。この６２の入力をインバータとして機能するＰチャ
ンネルＭＯＳトランジスタ５５と、ＮチャンネルＭＯＳ
トランジスタ５６のゲートで受け６３の電圧を出力す
る。このため入力端子５７からみた場合、あたかも入力
反転電圧が下がったように見えＣＭＯＳ入力よりもさら
に低い電圧で受けるべきＴＴＬレベル入力が可能とな
る。
【００３９】入力電圧がグラウンドレベルの場合、Ｎチ
ャンネルＭＯＳトランジスタ５３のソース及び、Ｎチャ
ンネルＭＯＳトランジスタ７４のドレインの電圧は電源
電圧とはならず、その電圧よりも少なくともＮチャンネ
ルＭＯＳトランジスタ５３のしきい値電圧分下がった電
圧となる。このため通常ならばこれを受けるインバータ
として機能するＰチャンネルＭＯＳトランジスタ５５
と、ＮチャンネルＭＯＳトランジスタ５６で幾らか貫通
電流が流れる。これはこの電圧を受けるインバータのＰ
チャンネルＭＯＳトランジスタのしきい値電圧よりもソ
ースとゲートの間の電圧が大きいためである。そこでＰ
チャンネルＭＯＳトランジスタ５５のしきい値電圧の絶
対値をソースとゲートの間の電圧差よりも大きいトラン
ジスタを用いこのオフリークを無くすことによりＣＭＯ
Ｓ回路として、静止電流の少ない回路の実現が出来る。
ャンネルＭＯＳトランジスタ５３のソース及び、Ｎチャ
ンネルＭＯＳトランジスタ７４のドレインの電圧は電源
電圧とはならず、その電圧よりも少なくともＮチャンネ
ルＭＯＳトランジスタ５３のしきい値電圧分下がった電
圧となる。このため通常ならばこれを受けるインバータ
として機能するＰチャンネルＭＯＳトランジスタ５５
と、ＮチャンネルＭＯＳトランジスタ５６で幾らか貫通
電流が流れる。これはこの電圧を受けるインバータのＰ
チャンネルＭＯＳトランジスタのしきい値電圧よりもソ
ースとゲートの間の電圧が大きいためである。そこでＰ
チャンネルＭＯＳトランジスタ５５のしきい値電圧の絶
対値をソースとゲートの間の電圧差よりも大きいトラン
ジスタを用いこのオフリークを無くすことによりＣＭＯ
Ｓ回路として、静止電流の少ない回路の実現が出来る。
【００４０】第３の実施例について詳細に説明する。
【００４１】図７は、第３の実施例を示す回路図であ
る。７１は入力端子。７２は入力端子７１を入力に接続
されたインバータ。７３はドレインを電源に接続され、
インバータ７２の出力をゲートに接続されたＮチャンネ
ルＭＯＳトランジスタ。７４は、ドレインをＮチャンネ
ルＭＯＳトランジスタ７３のソースに接続され、且つゲ
ートを自身のドレインに接続されたＮチャンネルＭＯＳ
トランジスタ。７５は入力端子７１をゲートに接続さ
れ、且つソースをグラウンドに接続され、且つドレイン
をＮチャンネルＭＯＳトランジスタ７４のソースに接続
されたＮチャンネルＭＯＳトランジスタ。７７はＮチャ
ンネルＭＯＳトランジスタ７４のソースと共通に接続さ
れたＮチャンネルＭＯＳトランジスタ７５のドレインを
入力としたインバータ。７６はソースを電源に接続さ
れ、且つゲートをインバータ７７の出力に接続され、且
つドレインをＮチャンネルＭＯＳトランジスタ７４のソ
ースに接続されたＰチャンネルＭＯＳトランジスタ。こ
のトランジスタの電流駆動能力をＩ1としたとき、前段
に接続されているＮチャンネルＭＯＳトランジスタ７４
の電流駆動能力をＩ2とし、前記ＮチャンネルＭＯＳト
ランジスタ７５の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。７８はインバータ７７の出力に
接続された出力端子である。
る。７１は入力端子。７２は入力端子７１を入力に接続
されたインバータ。７３はドレインを電源に接続され、
インバータ７２の出力をゲートに接続されたＮチャンネ
ルＭＯＳトランジスタ。７４は、ドレインをＮチャンネ
ルＭＯＳトランジスタ７３のソースに接続され、且つゲ
ートを自身のドレインに接続されたＮチャンネルＭＯＳ
トランジスタ。７５は入力端子７１をゲートに接続さ
れ、且つソースをグラウンドに接続され、且つドレイン
をＮチャンネルＭＯＳトランジスタ７４のソースに接続
されたＮチャンネルＭＯＳトランジスタ。７７はＮチャ
ンネルＭＯＳトランジスタ７４のソースと共通に接続さ
れたＮチャンネルＭＯＳトランジスタ７５のドレインを
入力としたインバータ。７６はソースを電源に接続さ
れ、且つゲートをインバータ７７の出力に接続され、且
つドレインをＮチャンネルＭＯＳトランジスタ７４のソ
ースに接続されたＰチャンネルＭＯＳトランジスタ。こ
のトランジスタの電流駆動能力をＩ1としたとき、前段
に接続されているＮチャンネルＭＯＳトランジスタ７４
の電流駆動能力をＩ2とし、前記ＮチャンネルＭＯＳト
ランジスタ７５の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。７８はインバータ７７の出力に
接続された出力端子である。
【００４２】図８は図７を詳しく説明した回路図であ
る。８１は入力端子。８２はソースを電源に接続され、
且つゲートを入力端子８１に接続されたＰチャンネルＭ
ＯＳトランジスタ。８３はソースをグラウンドに接続さ
れ、且つゲートを入力端子８１に接続されたＮチャンネ
ルＭＯＳトランジスタ。８４はドレインを電源に接続さ
れ、且つゲートをＰチャンネルＭＯＳトランジスタ８２
のドレインと共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ８３のドレインに接続されたＮチャンネルＭＯ
Ｓトランジスタ。８５はドレインをＮチャンネルＭＯＳ
トランジスタ８４のソースに接続され、且つゲートを自
身のドレインに接続されたＮチャンネルＭＯＳトランジ
スタ。８６は入力端子８１をゲートに接続され、且つソ
ースをグラウンドに接続されたＮチャンネルＭＯＳトラ
ンジスタ。８８はソースを電源に接続され、且つゲート
をＮチャンネルＭＯＳトランジスタ８５のソースと共通
に接続されたＮチャンネルＭＯＳトランジスタ８６のド
レインに共通に接続されたＰチャンネルＭＯＳトランジ
スタ。８９はソースをグラウンドに接続され、且つゲー
トをＰチャンネルＭＯＳトランジスタ８８のゲートに接
続されたＮチャンネルＭＯＳトランジスタ。８７はソー
スを電源に接続され、且つゲートにＰチャンネルＭＯＳ
トランジスタ８８のドレインと共通に接続されたＮチャ
ンネルＭＯＳトランジスタ８９のドレインに接続され、
且つドレインをＮチャンネルＭＯＳトランジスタ８５の
ソースに接続されたＰチャンネルＭＯＳトランジスタ。
このトランジスタの電流駆動能力をＩ1としたとき、前
段に接続されているＮチャンネルＭＯＳトランジスタ８
５の電流駆動能力をＩ2とし、前記ＮチャンネルＭＯＳ
トランジスタ８６の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。９０はＰチャンネルＭＯＳトラ
ンジスタ８８のドレインに接続された出力端子である。
る。８１は入力端子。８２はソースを電源に接続され、
且つゲートを入力端子８１に接続されたＰチャンネルＭ
ＯＳトランジスタ。８３はソースをグラウンドに接続さ
れ、且つゲートを入力端子８１に接続されたＮチャンネ
ルＭＯＳトランジスタ。８４はドレインを電源に接続さ
れ、且つゲートをＰチャンネルＭＯＳトランジスタ８２
のドレインと共通に接続されたＮチャンネルＭＯＳトラ
ンジスタ８３のドレインに接続されたＮチャンネルＭＯ
Ｓトランジスタ。８５はドレインをＮチャンネルＭＯＳ
トランジスタ８４のソースに接続され、且つゲートを自
身のドレインに接続されたＮチャンネルＭＯＳトランジ
スタ。８６は入力端子８１をゲートに接続され、且つソ
ースをグラウンドに接続されたＮチャンネルＭＯＳトラ
ンジスタ。８８はソースを電源に接続され、且つゲート
をＮチャンネルＭＯＳトランジスタ８５のソースと共通
に接続されたＮチャンネルＭＯＳトランジスタ８６のド
レインに共通に接続されたＰチャンネルＭＯＳトランジ
スタ。８９はソースをグラウンドに接続され、且つゲー
トをＰチャンネルＭＯＳトランジスタ８８のゲートに接
続されたＮチャンネルＭＯＳトランジスタ。８７はソー
スを電源に接続され、且つゲートにＰチャンネルＭＯＳ
トランジスタ８８のドレインと共通に接続されたＮチャ
ンネルＭＯＳトランジスタ８９のドレインに接続され、
且つドレインをＮチャンネルＭＯＳトランジスタ８５の
ソースに接続されたＰチャンネルＭＯＳトランジスタ。
このトランジスタの電流駆動能力をＩ1としたとき、前
段に接続されているＮチャンネルＭＯＳトランジスタ８
５の電流駆動能力をＩ2とし、前記ＮチャンネルＭＯＳ
トランジスタ８６の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 である事を条件とする。９０はＰチャンネルＭＯＳトラ
ンジスタ８８のドレインに接続された出力端子である。
【００４３】図９は図８に於ける電圧の関係をグラフに
したものである。横軸に入力端子８１の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。９６はＰチャン
ネルＭＯＳトランジスタ８２及び、ＮチャンネルＭＯＳ
トランジスタ８３で構成されるインバータの出力電圧を
示す。９９はＮチャンネルＭＯＳトランジスタ８５のソ
ース及び、ＮチャンネルＭＯＳトランジスタ８６のドレ
インの電圧である。９８はＰチャンネルＭＯＳトランジ
スタ８８及び、ＮチャンネルＭＯＳトランジスタ８９で
構成されるインバータの出力電圧を示す。
したものである。横軸に入力端子８１の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。９６はＰチャン
ネルＭＯＳトランジスタ８２及び、ＮチャンネルＭＯＳ
トランジスタ８３で構成されるインバータの出力電圧を
示す。９９はＮチャンネルＭＯＳトランジスタ８５のソ
ース及び、ＮチャンネルＭＯＳトランジスタ８６のドレ
インの電圧である。９８はＰチャンネルＭＯＳトランジ
スタ８８及び、ＮチャンネルＭＯＳトランジスタ８９で
構成されるインバータの出力電圧を示す。
【００４４】入力端子８１に入力された電圧はインバー
タとして機能するＰチャンネルＭＯＳトランジスタ８２
と、ＮチャンネルＭＯＳトランジスタ８３によって反転
される。この波形は図９の９６のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧を受けたＮチ
ャンネルＭＯＳトランジスタ８４は少なくとも自分自身
のしきい値電圧分下げた電圧をソースに出力する。この
電圧を受けたＮチャンネルＭＯＳトランジスタ８５は、
ＮチャンネルＭＯＳトランジスタ８４と同様に少なくと
も自分自身しきい値電圧分下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるＮチャンネルＭ
ＯＳトランジスタ８６は入力電圧がＮチャンネルＭＯＳ
トランジスタ８６のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めＮチャンネルＭＯＳトランジスタ８５のソース及び、
ＮチャンネルＭＯＳトランジスタ８６のドレインは図９
の９９のように９６に比べて入力電圧が低い部分を除い
て少なくともＮチャンネルＭＯＳトランジスタ８４、８
５の２つ分のしきい値電圧分下がった波形となる。この
２段にわたる降下した電圧９９をインバータとして機能
するＰチャンネルＭＯＳトランジスタ８８及び、Ｎチャ
ンネルＭＯＳトランジスタ８９のゲートで受け９０の電
圧を出力する。このため入力端子８１からみた場合、あ
たかも入力反転電圧が下がったように見えＣＭＯＳ入力
よりもさらに低い電圧で受けるべきＴＴＬレベル入力が
可能となる。入力電圧がグラウンドレベルの場合、トラ
ンジスタ８５のソース及び、ＮチャンネルＭＯＳトラン
ジスタ８６のドレインの電圧は電源電圧とはならず、そ
の電圧よりも少なくともＮチャンネルＭＯＳトランジス
タ８４、８５ふたつのしきい値電圧分下がった電圧とな
る。このため通常ならばこれを受けるインバータとして
機能するＰチャンネルＭＯＳトランジスタ８８と、Ｎチ
ャンネルＭＯＳトランジスタ８９で幾らか貫通電流が流
れる。これはこの電圧を受けるインバータのＰチャンネ
ルＭＯＳトランジスタのしきい値電圧よりもソースとゲ
ートの間の電圧が大きいためである。そこでＮチャンネ
ルＭＯＳトランジスタ８５のソース及び、Ｎチャンネル
ＭＯＳトランジスタ８６のドレインにＰチャンネルＭＯ
Ｓトランジスタ８７をもうけ、ＮチャンネルＭＯＳトラ
ンジスタ８５のソース及び、ＮチャンネルＭＯＳトラン
ジスタ８６のドレイン電圧がＨレベルになったとき十分
電源電圧まで引き上げる。これにより貫通電流が流れな
くなるようになり、静止電流が少なくてすむ。このトラ
ンジスタの目的は単にＨレベルになったときに電源電圧
まで引き上げるためのものであり、電流駆動能力をＩ1
とした時、前段に接続されているＮチャンネルＭＯＳト
ランジスタ８５の電流駆動能力をＩ2とし、Ｎチャンネ
ルＭＯＳトランジスタ８６の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 となる。Ｉ１をＩ２よりも大きくするとこの回路の特性
を損なうものになり、逆にＩ１をＩ３よりも小さくする
と貫通電流を防ぐ事が出来ない。
タとして機能するＰチャンネルＭＯＳトランジスタ８２
と、ＮチャンネルＭＯＳトランジスタ８３によって反転
される。この波形は図９の９６のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧を受けたＮチ
ャンネルＭＯＳトランジスタ８４は少なくとも自分自身
のしきい値電圧分下げた電圧をソースに出力する。この
電圧を受けたＮチャンネルＭＯＳトランジスタ８５は、
ＮチャンネルＭＯＳトランジスタ８４と同様に少なくと
も自分自身しきい値電圧分下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるＮチャンネルＭ
ＯＳトランジスタ８６は入力電圧がＮチャンネルＭＯＳ
トランジスタ８６のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めＮチャンネルＭＯＳトランジスタ８５のソース及び、
ＮチャンネルＭＯＳトランジスタ８６のドレインは図９
の９９のように９６に比べて入力電圧が低い部分を除い
て少なくともＮチャンネルＭＯＳトランジスタ８４、８
５の２つ分のしきい値電圧分下がった波形となる。この
２段にわたる降下した電圧９９をインバータとして機能
するＰチャンネルＭＯＳトランジスタ８８及び、Ｎチャ
ンネルＭＯＳトランジスタ８９のゲートで受け９０の電
圧を出力する。このため入力端子８１からみた場合、あ
たかも入力反転電圧が下がったように見えＣＭＯＳ入力
よりもさらに低い電圧で受けるべきＴＴＬレベル入力が
可能となる。入力電圧がグラウンドレベルの場合、トラ
ンジスタ８５のソース及び、ＮチャンネルＭＯＳトラン
ジスタ８６のドレインの電圧は電源電圧とはならず、そ
の電圧よりも少なくともＮチャンネルＭＯＳトランジス
タ８４、８５ふたつのしきい値電圧分下がった電圧とな
る。このため通常ならばこれを受けるインバータとして
機能するＰチャンネルＭＯＳトランジスタ８８と、Ｎチ
ャンネルＭＯＳトランジスタ８９で幾らか貫通電流が流
れる。これはこの電圧を受けるインバータのＰチャンネ
ルＭＯＳトランジスタのしきい値電圧よりもソースとゲ
ートの間の電圧が大きいためである。そこでＮチャンネ
ルＭＯＳトランジスタ８５のソース及び、Ｎチャンネル
ＭＯＳトランジスタ８６のドレインにＰチャンネルＭＯ
Ｓトランジスタ８７をもうけ、ＮチャンネルＭＯＳトラ
ンジスタ８５のソース及び、ＮチャンネルＭＯＳトラン
ジスタ８６のドレイン電圧がＨレベルになったとき十分
電源電圧まで引き上げる。これにより貫通電流が流れな
くなるようになり、静止電流が少なくてすむ。このトラ
ンジスタの目的は単にＨレベルになったときに電源電圧
まで引き上げるためのものであり、電流駆動能力をＩ1
とした時、前段に接続されているＮチャンネルＭＯＳト
ランジスタ８５の電流駆動能力をＩ2とし、Ｎチャンネ
ルＭＯＳトランジスタ８６の電流駆動能力をＩ3とし、 Ｉ2 ＞ Ｉ1 ＞ Ｉ3 となる。Ｉ１をＩ２よりも大きくするとこの回路の特性
を損なうものになり、逆にＩ１をＩ３よりも小さくする
と貫通電流を防ぐ事が出来ない。
【００４５】図１０は、第４の実施例を示す回路図であ
る。図１レベル変換回路部ＡのＮチャンネルＭＯＳトラ
ンジスタ１６のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ１７のドレインと、図４静止電流制
御回路部ＢのＮチャンネルＭＯＳトランジスタ４５のゲ
ート及びＰチャンネルＭＯＳトランジスタ４４のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図３と同様である。
る。図１レベル変換回路部ＡのＮチャンネルＭＯＳトラ
ンジスタ１６のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ１７のドレインと、図４静止電流制
御回路部ＢのＮチャンネルＭＯＳトランジスタ４５のゲ
ート及びＰチャンネルＭＯＳトランジスタ４４のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図３と同様である。
【００４６】図１１は、第５の実施例を示す回路図であ
る。図１レベル変換回路部ＡのＮチャンネルＭＯＳトラ
ンジスタ１６のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ１７のドレインと、図７静止電流制
御回路部ＣのＰチャンネルＭＯＳトランジスタ７６のド
レイン及びインバータ７７の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図３と同様である。
る。図１レベル変換回路部ＡのＮチャンネルＭＯＳトラ
ンジスタ１６のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ１７のドレインと、図７静止電流制
御回路部ＣのＰチャンネルＭＯＳトランジスタ７６のド
レイン及びインバータ７７の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図３と同様である。
【００４７】図１２は、第６の実施例を示す回路図であ
る。図４レベル変換回路部ＢのＮチャンネルＭＯＳトラ
ンジスタ４２のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ４３のドレインと、図７静止電流制
御回路部ＣのＰチャンネルＭＯＳトランジスタ７６のド
レイン及びインバータ７７の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図３と同様である。
る。図４レベル変換回路部ＢのＮチャンネルＭＯＳトラ
ンジスタ４２のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ４３のドレインと、図７静止電流制
御回路部ＣのＰチャンネルＭＯＳトランジスタ７６のド
レイン及びインバータ７７の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図３と同様である。
【００４８】図１３は、第７の実施例を示す回路図であ
る。図７レベル変換回路部ＣのＮチャンネルＭＯＳトラ
ンジスタ７４のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ７５のドレインと、図１静止電流制
御回路部ＡのＰチャンネルＭＯＳトランジスタ１８のド
レイン及びインバータ１９の入力と共通に接続される。
図７レベル変換回路部Ｃのインバータ７２の出力と、図
１静止電流制御回路部Ａのインバータ１３の入力に接続
される。以上２点を接続し組み合わされる。入力電圧と
各々の部分の出力電圧の関係は、図９と同様である。
る。図７レベル変換回路部ＣのＮチャンネルＭＯＳトラ
ンジスタ７４のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ７５のドレインと、図１静止電流制
御回路部ＡのＰチャンネルＭＯＳトランジスタ１８のド
レイン及びインバータ１９の入力と共通に接続される。
図７レベル変換回路部Ｃのインバータ７２の出力と、図
１静止電流制御回路部Ａのインバータ１３の入力に接続
される。以上２点を接続し組み合わされる。入力電圧と
各々の部分の出力電圧の関係は、図９と同様である。
【００４９】図１４は、第８の実施例を示す回路図であ
る。図７レベル変換回路部ＣのＮチャンネルＭＯＳトラ
ンジスタ７４のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ７５のドレインと、図４静止電流制
御回路部ＢのＮチャンネルＭＯＳトランジスタ４５のゲ
ート及びＰチャンネルＭＯＳトランジスタ４４のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図９と同様である。
る。図７レベル変換回路部ＣのＮチャンネルＭＯＳトラ
ンジスタ７４のソースと共通に接続されたＮチャンネル
ＭＯＳトランジスタ７５のドレインと、図４静止電流制
御回路部ＢのＮチャンネルＭＯＳトランジスタ４５のゲ
ート及びＰチャンネルＭＯＳトランジスタ４４のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図９と同様である。
【００５０】
【発明の効果】以上述べたように本発明の半導体装置に
よればＣＭＯＳ回路でＴＴＬレベル入力の回路を実現す
ることにより、 （１）従来の回路のようにＴＴＬレベルの特性を得るの
にトランジスタのしきい値能力にかなりの注意を払う必
要が減り、容易にその特性が得られるようになる。また
回路の上で実現可能であり半導体製造プロセスの方に特
別の負担を与えることもない。
よればＣＭＯＳ回路でＴＴＬレベル入力の回路を実現す
ることにより、 （１）従来の回路のようにＴＴＬレベルの特性を得るの
にトランジスタのしきい値能力にかなりの注意を払う必
要が減り、容易にその特性が得られるようになる。また
回路の上で実現可能であり半導体製造プロセスの方に特
別の負担を与えることもない。
【００５１】（２）従来の回路よりも小規模になってい
るため大きな面積を必要とせずコンパクトに実現でき
る。これによりチップサイズが小さくなりコストダウン
が図れる。またこの回路を実現した場合でも静止電流が
以前より増加することもなく実現可能である。
るため大きな面積を必要とせずコンパクトに実現でき
る。これによりチップサイズが小さくなりコストダウン
が図れる。またこの回路を実現した場合でも静止電流が
以前より増加することもなく実現可能である。
【００５２】（３）素子の立ち上がり、下がり遅延のア
ンバランスを防ぐ事により、周波数の高いＴＴＬ入力が
実現可能である。
ンバランスを防ぐ事により、周波数の高いＴＴＬ入力が
実現可能である。
【００５３】（４）従来の回路よりもゲート活性を減ら
す事により、消費電力が少なくてすむ。
す事により、消費電力が少なくてすむ。
【００５４】（５）ヒステリシス特性を得られる構成で
あり、ノイズ等による誤動作の少ない回路が実現可能で
ある。
あり、ノイズ等による誤動作の少ない回路が実現可能で
ある。
【図１】第１の実施例を示す回路図。
【図２】図１を詳しく説明した回路図。
【図３】図２に於ける電圧グラフ。
【図４】第２の実施例を示す回路図。
【図５】図４を詳しく説明した回路図。
【図６】図５に於ける電圧グラフ。
【図７】第３の実施例を示す回路図。
【図８】図７を詳しく説明した回路図。
【図９】図８に於ける電圧グラフ。
【図１０】第４の実施例を示す回路図。
【図１１】第５の実施例を示す回路図。
【図１２】第６の実施例を示す回路図。
【図１３】第７の実施例を示す回路図。
【図１４】第８の実施例を示す回路図。
【図１５】従来の発明を示す回路図。
１１・・・入力端子 １２、１３、１９・・・インバータ １８・・・ＰチャンネルＭＯＳトランジスタ １４、１５、１６、１７・・・ＮチャンネルＭＯＳトラ
ンジスタ ２０・・・出力端子 ２１・・・入力端子 ２２、２４、３０、３１・・・ＰチャンネルＭＯＳトラ
ンジスタ ２３、２５、２６、２７、２８、２９、３２・・・Ｎチ
ャンネルＭＯＳトランジスタ ３３・・・出力端子 ３６、３７、３９、３８・・・各部分の電圧 ４６・・・入力端子 ４１・・・インバータ ４２・・・ＰチャンネルＭＯＳトランジスタ ４３、４５・・・ＮチャンネルＭＯＳトランジスタ ４４・・・しきい値電圧の異なるＰチャンネルＭＯＳト
ランジスタ ４７・・・出力端子 ５７・・・入力端子 ５１・・・ＰチャンネルＭＯＳトランジスタ ５２、５３、５４、５６・・・ＮチャンネルＭＯＳトラ
ンジスタ ５５・・・しきい値電圧の異なるＰチャンネルＭＯＳト
ランジスタ ５８・・・出力端子 ６１、６２、６３・・・各部分の電圧 ７１・・・入力端子 ７２、７７・・・インバータ ７６・・・ＰチャンネルＭＯＳトランジスタ ７３、７４、７５・・・ＮチャンネルＭＯＳトランジス
タ ７８・・・出力端子 ８１・・・入力端子 ８２、８７、８８・・・ＰチャンネルＭＯＳトランジス
タ ８３、８４、８５、８６、８９・・・ＮチャンネルＭＯ
Ｓトランジスタ ９０・・・出力端子 ９６、９８、９９・・・各部分の電圧 １０１・・・入力端子 １０２、１０４、１０８、１０９・・・ＰチャンネルＭ
ＯＳトランジスタ １０３、１０５、１０６、１０７、１１０・・・Ｎチャ
ンネルＭＯＳトランジスタ １１１・・・出力端子
ンジスタ ２０・・・出力端子 ２１・・・入力端子 ２２、２４、３０、３１・・・ＰチャンネルＭＯＳトラ
ンジスタ ２３、２５、２６、２７、２８、２９、３２・・・Ｎチ
ャンネルＭＯＳトランジスタ ３３・・・出力端子 ３６、３７、３９、３８・・・各部分の電圧 ４６・・・入力端子 ４１・・・インバータ ４２・・・ＰチャンネルＭＯＳトランジスタ ４３、４５・・・ＮチャンネルＭＯＳトランジスタ ４４・・・しきい値電圧の異なるＰチャンネルＭＯＳト
ランジスタ ４７・・・出力端子 ５７・・・入力端子 ５１・・・ＰチャンネルＭＯＳトランジスタ ５２、５３、５４、５６・・・ＮチャンネルＭＯＳトラ
ンジスタ ５５・・・しきい値電圧の異なるＰチャンネルＭＯＳト
ランジスタ ５８・・・出力端子 ６１、６２、６３・・・各部分の電圧 ７１・・・入力端子 ７２、７７・・・インバータ ７６・・・ＰチャンネルＭＯＳトランジスタ ７３、７４、７５・・・ＮチャンネルＭＯＳトランジス
タ ７８・・・出力端子 ８１・・・入力端子 ８２、８７、８８・・・ＰチャンネルＭＯＳトランジス
タ ８３、８４、８５、８６、８９・・・ＮチャンネルＭＯ
Ｓトランジスタ ９０・・・出力端子 ９６、９８、９９・・・各部分の電圧 １０１・・・入力端子 １０２、１０４、１０８、１０９・・・ＰチャンネルＭ
ＯＳトランジスタ １０３、１０５、１０６、１０７、１１０・・・Ｎチャ
ンネルＭＯＳトランジスタ １１１・・・出力端子
Claims (8)
- 【請求項１】 入力端子と、前記入力端子に入力が接続
された第１のインバータと、前記第１のインバータの出
力にゲートが接続され、電源端子にドレインが接続さ
れ、かつ第１の接続点にソースが接続された第１導電型
の第１のトランジスタと、前記入力端子にゲートが接続
され、接地端子にソースが接続され、かつ前記第１の接
続点にドレインが接続された前記第１導伝型の第２のト
ランジスタと、前記第１の接続点にゲートが接続され、
前記電源端子にドレインが接続され、かつ第２の接続点
にソースが接続された前記第１導電型の第３のトランジ
スタと、前記入力端子にゲートが接続され、前記接地端
子にソースが接続され、かつ前記第２の接続点にドレイ
ンが接続された前記第１導電型の第４のトランジスタと
を有し、各トランジスタの電流増幅率を前記第３のトラ
ンジスタの電流増幅率＞前記第５のトランジスタの電流
増幅率＞前記第４のトランジスタの電流増幅率と設定し
た第１のレベル変換回路と、 前記第２の接続点に入力が接続された第２のインバータ
と、前記電源端子にドレインが接続され、かつ前記第２
の接続点にソースが接続された前記第２導電型の第５の
トランジスタとを有する第１の静止電流制御回路とを備
え、 前記第１のインバータの出力を第３のインバータを介し
て前記第５のトランジスタのゲートに接続してなり、と
することを特徴とする半導体装置。 - 【請求項２】 入力端子と、前記入力端子に入力が接続
された第４のインバータと、前記第４のインバータの出
力にゲートが接続され、電源端子にドレインが接続さ
れ、かつ第３の接続点にソースが接続された第１導電型
の第６のトランジスタと、前記入力端子にゲートが接続
され、接地端子にソースが接続され、かつ前記第３の接
続点にドレインが接続された前記第１導電型の第７のト
ランジスタとを有する第２のレベル変換回路と、 前記第３の接続点にゲートが接続され、前記電源端子に
ドレインが接続され、かつ第４の接続点にソースが接続
された第２導電型の第８のトランジスタと、 前記第３の接続点にゲートが接続され、前記接地端子に
ソースが接続され、かつ前記第４の接続点にドレインが
接続された前記第１導電型の第９のトランジスタとを有
する第２の静止電流制御回路とを備え、 前記第８のトランジスタのしきい値電圧の絶対値を前記
第６のトランジスタのしきい値電圧の絶対値よりも大き
く設定してなり、前記第４の接続点を出力端子としてな
ることを特徴とする半導体装置。 - 【請求項３】 入力端子と、前記入力端子に入力が接続
された第５のインバータと、前記第５のインバータの出
力にゲートが接続され、電源端子にドレインが接続され
た第１導電型の第１０のトランジスタと、前記第１０の
トランジスタのソースにゲートとドレインが接続され、
かつ第５の接続点にソースが接続された前記第１導電型
の第１１のトランジスタと、前記入力端子にゲートが接
続され、接地端子にソースが接続され、かつ前記第１の
接続点にドレインが接続された前記第１導電型の第１２
のトランジスタとを有し、各トランジスタの電流増幅率
を、前記第１１のトランジスタの電流増幅率＞前記第１
０のトランジスタの電流増幅率＞前記第１２のトランジ
スタの電流増幅率と設定した第３のレベル変換回路と、 第６のインバータと、前記第６のインバータの出力端子
にゲートが接続され、前記電源端子にドレインが接続さ
れ、かつ前記第６のインバータの入力にソースが接続さ
れた前記第１導電型の第１３のトランジスタとを有する
第３の静止電流制御回路とを備え、 前記第５の接続点に前記第６のインバータの入力が接続
されてなることを特徴とする半導体装置。 - 【請求項４】 請求項１記載の第１のレベル変換回路
と、請求項２記載の第２の静止電流制御回路とを有し、
前記第２の静止電流制御回路の入力が前記第２の接続点
に接続されてなることを特徴とする半導体装置。 - 【請求項５】 請求項１記載の第１のレベル変換回路
と、前記請求項３記載の第３の静止電流制御回路とを有
し、前記第６のインバータの入力が前記第２の接続点に
接続されてなることを特徴とする半導体装置。 - 【請求項６】 請求項２記載の第２のレベル変換回路と
請求項３記載の第３の静止電流制御回路とを有し、前記
第６のインバータの入力が前記第２の接続点に接続され
てなることを特徴とする半導体装置。 - 【請求項７】 請求項３記載の第３のレベル変換回路
と、請求項１記載の静止電流制御回路とを有し、前記第
１のインバータの出力端子を第７のインバータを介して
前記第５のトランジスタのゲートに接続してなることを
特徴とする半導体装置。 - 【請求項８】 請求項３記載の第３のレベル変換回路と
請求項２の第２の静止電流制御回路とを有し、前記第２
の静止電流制御回路の入力が前記第５の接続点に接続さ
れてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7267521A JPH09116420A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7267521A JPH09116420A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116420A true JPH09116420A (ja) | 1997-05-02 |
Family
ID=17445998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7267521A Pending JPH09116420A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002152033A (ja) * | 2000-08-31 | 2002-05-24 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1995
- 1995-10-16 JP JP7267521A patent/JPH09116420A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002152033A (ja) * | 2000-08-31 | 2002-05-24 | Mitsubishi Electric Corp | 半導体集積回路 |
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