JPH09116420A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09116420A JPH09116420A JP7267521A JP26752195A JPH09116420A JP H09116420 A JPH09116420 A JP H09116420A JP 7267521 A JP7267521 A JP 7267521A JP 26752195 A JP26752195 A JP 26752195A JP H09116420 A JPH09116420 A JP H09116420A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- channel mos
- inverter
- mos transistor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】CMOSで構成された半導体装置に於いて、T
TL回路との接続を可能にするTTLレベル入力回路を
実現する。 【構成】入力端子21に入力された電圧は第一のインバ
ータ12によって反転される。この電圧は2段にわたる
降下(NチャンネルMOSトランジスタ14、16の2
つ分のしきい値電圧分下がる)を経て第二のインバータ
19に入力される。このため入力端子21からみた場
合、あたかも入力反転電圧が下がったように見え、CM
OS入力よりもさらに低い電圧で受けるべきTTLレベ
ル入力が可能となる。また通常ならばインバータ19で
幾らか貫通電流が流れる。そこでPチャンネルMOSト
ランジスタ18を設け、NチャンネルMOSトランジス
タ16のソース及び17のドレイン電圧がHレベルにな
ったとき十分電源電圧まで引き上げる。これにより貫通
電流が流れなくなるようになり、静止電流が少なくてす
む。
TL回路との接続を可能にするTTLレベル入力回路を
実現する。 【構成】入力端子21に入力された電圧は第一のインバ
ータ12によって反転される。この電圧は2段にわたる
降下(NチャンネルMOSトランジスタ14、16の2
つ分のしきい値電圧分下がる)を経て第二のインバータ
19に入力される。このため入力端子21からみた場
合、あたかも入力反転電圧が下がったように見え、CM
OS入力よりもさらに低い電圧で受けるべきTTLレベ
ル入力が可能となる。また通常ならばインバータ19で
幾らか貫通電流が流れる。そこでPチャンネルMOSト
ランジスタ18を設け、NチャンネルMOSトランジス
タ16のソース及び17のドレイン電圧がHレベルにな
ったとき十分電源電圧まで引き上げる。これにより貫通
電流が流れなくなるようになり、静止電流が少なくてす
む。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の入力回
路の改良に関する。
路の改良に関する。
【0002】
【従来の技術】半導体装置へ信号を入力する場合にはそ
の入力信号のレベルが問題になる。半導体装置が相補型
MOS(以下略してCMOS)で構成されている場合、
CMOS回路からこの集積回路への入力される場合には
問題はない。ともに入力レベルの整合がとれる。しかし
バイポーラトランジスタ、特にトランジスタ トランジ
スタ ロジック(以下略してTTL)回路のときは整合
がとれず問題となる。5V系のTTL回路のHレベルは
約2V以上であり、Lレベルは約0.8V以下である。
これに対して通常の5V系のCMOS回路は約2.5V
を中心としてHレベルとLレベルに分かれる。このため
そのままTTL回路とCMOS回路に接続することが出
来ない。そこでCMOSで構成される集積回路はTTL
レベルの入力を正確に受け付けるため特殊な回路構成を
していた。そこで従来のCMOS半導体装置に於いては
USP4、698、526の如く図15に示す様な回路
を用いていた。102、104、108、109はPチ
ャンネルMOSトランジスタであり、103、105、
106、107、110はNチャンネルMOSトランジ
スタである。PチャンネルMOSトランジスタ102と
NチャンネルMOSトランジスタ103で構成されるイ
ンバータの出力はNチャンネルMOSトランジスタ10
6のゲートに接続される。NチャンネルMOSトランジ
スタ106のドレインの電圧は入力されたインバータの
電圧からNチャンネルMOSトランジスタ106のしき
い値電圧分少なくとも下がった電圧となる。このためP
チャンネルMOSトランジスタ109とNチャンネルM
OSトランジスタ110で構成されるインバータは、P
チャンネルMOSトランジスタ102とNチャンネルM
OSトランジスタ103で構成されるインバータの出力
電圧よりも下がった電圧で反転するため、CMOSレベ
ルよりもより低い電圧で入力信号が反転できることにな
る。PチャンネルMOSトランジスタ108はNチャン
ネルMOSトランジスタ106のドレインの電圧がHレ
ベルになったときに十分電源電圧に引っ張るために置か
れる。これによりTTLレベルの入力にも対応できるよ
うにしていた。
の入力信号のレベルが問題になる。半導体装置が相補型
MOS(以下略してCMOS)で構成されている場合、
CMOS回路からこの集積回路への入力される場合には
問題はない。ともに入力レベルの整合がとれる。しかし
バイポーラトランジスタ、特にトランジスタ トランジ
スタ ロジック(以下略してTTL)回路のときは整合
がとれず問題となる。5V系のTTL回路のHレベルは
約2V以上であり、Lレベルは約0.8V以下である。
これに対して通常の5V系のCMOS回路は約2.5V
を中心としてHレベルとLレベルに分かれる。このため
そのままTTL回路とCMOS回路に接続することが出
来ない。そこでCMOSで構成される集積回路はTTL
レベルの入力を正確に受け付けるため特殊な回路構成を
していた。そこで従来のCMOS半導体装置に於いては
USP4、698、526の如く図15に示す様な回路
を用いていた。102、104、108、109はPチ
ャンネルMOSトランジスタであり、103、105、
106、107、110はNチャンネルMOSトランジ
スタである。PチャンネルMOSトランジスタ102と
NチャンネルMOSトランジスタ103で構成されるイ
ンバータの出力はNチャンネルMOSトランジスタ10
6のゲートに接続される。NチャンネルMOSトランジ
スタ106のドレインの電圧は入力されたインバータの
電圧からNチャンネルMOSトランジスタ106のしき
い値電圧分少なくとも下がった電圧となる。このためP
チャンネルMOSトランジスタ109とNチャンネルM
OSトランジスタ110で構成されるインバータは、P
チャンネルMOSトランジスタ102とNチャンネルM
OSトランジスタ103で構成されるインバータの出力
電圧よりも下がった電圧で反転するため、CMOSレベ
ルよりもより低い電圧で入力信号が反転できることにな
る。PチャンネルMOSトランジスタ108はNチャン
ネルMOSトランジスタ106のドレインの電圧がHレ
ベルになったときに十分電源電圧に引っ張るために置か
れる。これによりTTLレベルの入力にも対応できるよ
うにしていた。
【0003】
【発明が解決しようとする課題】従来の技術ではTTL
レベルの入力を受け付けるために、この様な回路構成を
とっているが、反転電圧はNチャンネルMOSトランジ
スタ106のしきい値電圧で、入力回路の出力からTT
Lレベルの論理反転レベルの入力電位をCMOSレベル
の論理反転レベルの入力電位と見立てさせる電位を制御
している。しかしこれでは5V系のTTLレベルの入力
レベルである1.4Vを中心とする論理反転レベルまで
十分下げるためにはしきい値電圧の絶対値をかなり大き
くする必要があり、従来の0.7V付近のしきい値電圧
では小さすぎる。ここでしきい値電圧の絶対値をかなり
大きくする事は半導体製造プロセス上、また従来0.7
V付近で設計された内部回路を再調整する必要から、全
体でかなり大きな問題がある。そこで本発明はこのよう
な問題点を解決するためのもので、その目的とするとこ
ろは、従来の半導体製造プロセスによって可能なTTL
入力回路を実現するものである。素子の立ち上がり、下
がり遅延のアンバランスを招く事が懸念される。そこで
本発明はこのような問題点を解決するためのもので、そ
の目的とするところは、アンバランスを防ぐ事で周波数
の高いTTL入力が可能なTTL入力回路を実現するも
のである。
レベルの入力を受け付けるために、この様な回路構成を
とっているが、反転電圧はNチャンネルMOSトランジ
スタ106のしきい値電圧で、入力回路の出力からTT
Lレベルの論理反転レベルの入力電位をCMOSレベル
の論理反転レベルの入力電位と見立てさせる電位を制御
している。しかしこれでは5V系のTTLレベルの入力
レベルである1.4Vを中心とする論理反転レベルまで
十分下げるためにはしきい値電圧の絶対値をかなり大き
くする必要があり、従来の0.7V付近のしきい値電圧
では小さすぎる。ここでしきい値電圧の絶対値をかなり
大きくする事は半導体製造プロセス上、また従来0.7
V付近で設計された内部回路を再調整する必要から、全
体でかなり大きな問題がある。そこで本発明はこのよう
な問題点を解決するためのもので、その目的とするとこ
ろは、従来の半導体製造プロセスによって可能なTTL
入力回路を実現するものである。素子の立ち上がり、下
がり遅延のアンバランスを招く事が懸念される。そこで
本発明はこのような問題点を解決するためのもので、そ
の目的とするところは、アンバランスを防ぐ事で周波数
の高いTTL入力が可能なTTL入力回路を実現するも
のである。
【0004】回路部構成を小規模化し、半導体装置のチ
ップサイズが小さくてすむTTL入力回路を実現するも
のである。
ップサイズが小さくてすむTTL入力回路を実現するも
のである。
【0005】静止電流が少なくてすむTTL入力回路を
実現するものである。
実現するものである。
【0006】消費電力が少なくてすむTTL入力回路を
実現するものである。
実現するものである。
【0007】ヒステリシス特性を得られる構成であり、
ノイズ等による誤動作の少ないTTL入力回路を実現す
るものである。
ノイズ等による誤動作の少ないTTL入力回路を実現す
るものである。
【0008】
(1) 相補型MISトランジスタで構成された半導体
装置の入力回路に於て、 入力電極は、第一及び第二の
導電型のMISトランジスタで構成されたインバータ1
2の入力と、ソースをグラウンドに接続された第二の導
電型のMISトランジスタ15および17のゲートに接
続される。前記インバータ12の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のMISト
ランジスタ15のドレインに接続された第二の導電型の
MISトランジスタ14のゲートに接続される。前記第
二の導電形のMISトランジスタ14のソースと共通に
接続された第二の導電型のMISトランジスタ15のド
レインは、ドレインを電源に接続され且つソースを前記
第二の導電型のMISトランジスタ17のドレインに接
続された第二の導電形のMISトランジスタ16のゲー
トに接続される。以上の3点を特徴とするレベル変換回
路部Aと、前記インバータ12の出力は、第一及び第二
の導電型のMISトランジスタで構成されたインバータ
13の入力に接続される。前記インバータ13の出力
は、ソースを電源に接続された第一の導電型のMISト
ランジスタ18のゲートに接続される。前記第二の導電
型のMISトランジスタ16のソースと共通に接続され
た第二の導電型のMISトランジスタ17のドレイン
は、第一及び第二の導電型のMISトランジスタで構成
されたインバータ19の入力と共通に接続された前記第
一の導電型のMISトランジスタ18のドレインに接続
される。前記第一の導電型のMISトランジスタ18の
電流駆動能力をI1とし、前段に接続されている第二の
導電型のMISトランジスタ16の電流駆動能力をI2
とし、前記第二の導電型のMISトランジスタ17の電
流駆動能力をI3としたときに、 I2 > I1 > I3 である事を条件とする。以上の4点を特徴とする静止電
流制御回路部Aがある。
装置の入力回路に於て、 入力電極は、第一及び第二の
導電型のMISトランジスタで構成されたインバータ1
2の入力と、ソースをグラウンドに接続された第二の導
電型のMISトランジスタ15および17のゲートに接
続される。前記インバータ12の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のMISト
ランジスタ15のドレインに接続された第二の導電型の
MISトランジスタ14のゲートに接続される。前記第
二の導電形のMISトランジスタ14のソースと共通に
接続された第二の導電型のMISトランジスタ15のド
レインは、ドレインを電源に接続され且つソースを前記
第二の導電型のMISトランジスタ17のドレインに接
続された第二の導電形のMISトランジスタ16のゲー
トに接続される。以上の3点を特徴とするレベル変換回
路部Aと、前記インバータ12の出力は、第一及び第二
の導電型のMISトランジスタで構成されたインバータ
13の入力に接続される。前記インバータ13の出力
は、ソースを電源に接続された第一の導電型のMISト
ランジスタ18のゲートに接続される。前記第二の導電
型のMISトランジスタ16のソースと共通に接続され
た第二の導電型のMISトランジスタ17のドレイン
は、第一及び第二の導電型のMISトランジスタで構成
されたインバータ19の入力と共通に接続された前記第
一の導電型のMISトランジスタ18のドレインに接続
される。前記第一の導電型のMISトランジスタ18の
電流駆動能力をI1とし、前段に接続されている第二の
導電型のMISトランジスタ16の電流駆動能力をI2
とし、前記第二の導電型のMISトランジスタ17の電
流駆動能力をI3としたときに、 I2 > I1 > I3 である事を条件とする。以上の4点を特徴とする静止電
流制御回路部Aがある。
【0009】この前記静止電流制御回路部Aと前記レベ
ル変換回路部Aの組み合わせを特徴とする。
ル変換回路部Aの組み合わせを特徴とする。
【0010】(2) 相補型MISトランジスタで構成
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のMISトランジスタで構成されたイ
ンバータ41の入力と、ソースをグラウンドに接続され
た第二の導電型のMISトランジスタ43のゲートに接
続される。前記インバータ41の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のMISト
ランジスタ43のドレインに接続された第二の導電型の
MISトランジスタ42のゲートに接続される。前記第
一の導電型のMISトランジスタ42のしきい値電圧の
絶対値は、入力回路の出力からTTLレベルの論理反転
レベルの入力電位をCMOSレベルの論理反転レベルの
入力電位と見立てさせる大きさである事を条件とする。
以上の3点を特徴とするレベル変換回路部Bと、前記第
二の導電型のMISトランジスタ42のソースと共通に
接続された第二の導電型のMISトランジスタ43のド
レインは、ソースをグラウンドに接続された第二の導電
型のMISトランジスタ45のゲートと、ソースを電源
に接続された第一の導電型のMISトランジスタ44の
ゲートに接続される。前記第二の導電型のMISトラン
ジスタ45のドレインは、前記第一の導電型のMISト
ランジスタ44のドレインに共通に接続される。前記第
一の導電型のMISトランジスタ44のしきい値電圧の
絶対値は、前段からのHレベル電圧と電源電圧との電位
差よりも大きい事を条件とする。以上の3点を特徴とす
る静止電流制御回路部Bがある。
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のMISトランジスタで構成されたイ
ンバータ41の入力と、ソースをグラウンドに接続され
た第二の導電型のMISトランジスタ43のゲートに接
続される。前記インバータ41の出力は、ドレインを電
源に接続され且つソースを前記第二の導電型のMISト
ランジスタ43のドレインに接続された第二の導電型の
MISトランジスタ42のゲートに接続される。前記第
一の導電型のMISトランジスタ42のしきい値電圧の
絶対値は、入力回路の出力からTTLレベルの論理反転
レベルの入力電位をCMOSレベルの論理反転レベルの
入力電位と見立てさせる大きさである事を条件とする。
以上の3点を特徴とするレベル変換回路部Bと、前記第
二の導電型のMISトランジスタ42のソースと共通に
接続された第二の導電型のMISトランジスタ43のド
レインは、ソースをグラウンドに接続された第二の導電
型のMISトランジスタ45のゲートと、ソースを電源
に接続された第一の導電型のMISトランジスタ44の
ゲートに接続される。前記第二の導電型のMISトラン
ジスタ45のドレインは、前記第一の導電型のMISト
ランジスタ44のドレインに共通に接続される。前記第
一の導電型のMISトランジスタ44のしきい値電圧の
絶対値は、前段からのHレベル電圧と電源電圧との電位
差よりも大きい事を条件とする。以上の3点を特徴とす
る静止電流制御回路部Bがある。
【0011】この前記レベル変換回路部Bと前記静止電
流制御回路部Bを組み合わせを特徴とする。
流制御回路部Bを組み合わせを特徴とする。
【0012】(3) 相補型MISトランジスタで構成
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のMISトランジスタで構成されたイ
ンバータ72の入力と、ソースをグラウンドに接続され
た第二の導電型のMISトランジスタ75のゲートに接
続される。前記インバータ72の出力は、ドレインを電
源に接続された第二の導電型のMISトランジスタ73
のゲートに接続される。前記第二の導電型のMISトラ
ンジスタ73のソースは、ソースを前記第二の導電型の
MISトランジスタ75のドレインに共通に接続された
第二の導電型のMISトランジスタ74のドレイン及び
ゲートに接続される。以上の3点を特徴とするレベル変
換回路部Cと、前記第二の導電型のMISトランジスタ
74のソースと共通に接続された第二の導電型のMIS
トランジスタ75のドレインは 、第一及び第二の導電
型のMISトランジスタで構成されたインバータ77の
入力と共通に接続されたソースを電源に接続された第一
の導電型のMISトランジスタ76のドレインに接続さ
れる。前記インバータ77の出力は、前記第一の導電型
のMISトランジスタ76のゲートに接続される。前記
第一の導電型のMISトランジスタ76の電流駆動能力
をI1とし、前段に接続されている第二の導電型のMI
Sトランジスタ74の電流駆動能力をI2とし、前記第
二の導電型のMISトランジスタ75の電流駆動能力を
I3としたときに、 I2 > I1 > I3 である事を条件とする。以上の3点を特徴とする静止電
流制御回路部Cがある。
された半導体装置の入力回路に於て、入力電極は、第一
及び第二の導電型のMISトランジスタで構成されたイ
ンバータ72の入力と、ソースをグラウンドに接続され
た第二の導電型のMISトランジスタ75のゲートに接
続される。前記インバータ72の出力は、ドレインを電
源に接続された第二の導電型のMISトランジスタ73
のゲートに接続される。前記第二の導電型のMISトラ
ンジスタ73のソースは、ソースを前記第二の導電型の
MISトランジスタ75のドレインに共通に接続された
第二の導電型のMISトランジスタ74のドレイン及び
ゲートに接続される。以上の3点を特徴とするレベル変
換回路部Cと、前記第二の導電型のMISトランジスタ
74のソースと共通に接続された第二の導電型のMIS
トランジスタ75のドレインは 、第一及び第二の導電
型のMISトランジスタで構成されたインバータ77の
入力と共通に接続されたソースを電源に接続された第一
の導電型のMISトランジスタ76のドレインに接続さ
れる。前記インバータ77の出力は、前記第一の導電型
のMISトランジスタ76のゲートに接続される。前記
第一の導電型のMISトランジスタ76の電流駆動能力
をI1とし、前段に接続されている第二の導電型のMI
Sトランジスタ74の電流駆動能力をI2とし、前記第
二の導電型のMISトランジスタ75の電流駆動能力を
I3としたときに、 I2 > I1 > I3 である事を条件とする。以上の3点を特徴とする静止電
流制御回路部Cがある。
【0013】この前記レベル変換回路部Cと前記静止電
流制御回路部Cを組み合わせを特徴とする。 (4) 相補型MISトランジスタで構成された半導体
装置の入力回路に於て、前記請求項1レベル変換回路部
Aの前記第二の導電型のMISトランジスタ16のソー
スと共通に接続された第二の導電型のMISトランジス
タ17のドレインと、前記請求項2静止電流制御回路部
Bの第二の導電型のMISトランジスタ45のゲート及
び第一の導電型のMISトランジスタ44のゲートに接
続し、前記請求項1のレベル変換回路部Aと前記請求項
2の静止電流制御回路部Bは組み合わされる。
流制御回路部Cを組み合わせを特徴とする。 (4) 相補型MISトランジスタで構成された半導体
装置の入力回路に於て、前記請求項1レベル変換回路部
Aの前記第二の導電型のMISトランジスタ16のソー
スと共通に接続された第二の導電型のMISトランジス
タ17のドレインと、前記請求項2静止電流制御回路部
Bの第二の導電型のMISトランジスタ45のゲート及
び第一の導電型のMISトランジスタ44のゲートに接
続し、前記請求項1のレベル変換回路部Aと前記請求項
2の静止電流制御回路部Bは組み合わされる。
【0014】この組み合わせを特徴とする。
【0015】(5) 相補型MISトランジスタで構成
された半導体装置の入力回路に於て、前記請求項1レベ
ル変換回路部Aの前記第二の導電型のMISトランジス
タ16のソースと共通に接続された第二の導電型のMI
Sトランジスタ17のドレインと、前記請求項3静止電
流制御回路部Cの第一及び第二の導電型のMISトラン
ジスタで構成されたインバータ77の入力と共通に接続
されたソースを電源に接続された第一の導電型のMIS
トランジスタ76のドレインに接続し、前記請求項1の
レベル変換回路部Aと前記請求項3の静止電流制御回路
部Cは組み合わされる。
された半導体装置の入力回路に於て、前記請求項1レベ
ル変換回路部Aの前記第二の導電型のMISトランジス
タ16のソースと共通に接続された第二の導電型のMI
Sトランジスタ17のドレインと、前記請求項3静止電
流制御回路部Cの第一及び第二の導電型のMISトラン
ジスタで構成されたインバータ77の入力と共通に接続
されたソースを電源に接続された第一の導電型のMIS
トランジスタ76のドレインに接続し、前記請求項1の
レベル変換回路部Aと前記請求項3の静止電流制御回路
部Cは組み合わされる。
【0016】この組み合わせを特徴とする。
【0017】(6) 相補型MISトランジスタで構成
された半導体装置の入力回路に於て、前記請求項2レベ
ル変換回路部Bの前記第二の導電型のMISトランジス
タ42のソースと共通に接続された第二の導電型のMI
Sトランジスタ43のドレインと、前記請求項3静止電
流制御回路部Cの第一及び第二の導電型のMISトラン
ジスタで構成されたインバータ77の入力と共通に接続
されたソースを電源に接続された第一の導電型のMIS
トランジスタ76のドレインに接続し、前記請求項1の
レベル変換回路部Aと前記請求項3の静止電流制御回路
部Cは組み合わされる。
された半導体装置の入力回路に於て、前記請求項2レベ
ル変換回路部Bの前記第二の導電型のMISトランジス
タ42のソースと共通に接続された第二の導電型のMI
Sトランジスタ43のドレインと、前記請求項3静止電
流制御回路部Cの第一及び第二の導電型のMISトラン
ジスタで構成されたインバータ77の入力と共通に接続
されたソースを電源に接続された第一の導電型のMIS
トランジスタ76のドレインに接続し、前記請求項1の
レベル変換回路部Aと前記請求項3の静止電流制御回路
部Cは組み合わされる。
【0018】この組み合わせを特徴とする。
【0019】(7) 相補型MISトランジスタで構成
された半導体装置の入力回路に於て、前記請求項3レベ
ル変換回路部Cの前記第二の導電型のMISトランジス
タ74のソースと共通に接続された第二の導電型のMI
Sトランジスタ75のドレインと、前記請求項1静止電
流制御回路部Aの第一及び第二の導電型のMISトラン
ジスタで構成されたインバータ19の入力と共通に接続
された前記第一の導電型のMISトランジスタ18のド
レインに接続される。前記請求項3レベル変換回路部C
のインバータ72の出力と、前記請求項1静止電流制御
回路部Aの第一及び第二の導電型のMISトランジスタ
で構成されたインバータ13の入力に接続される。以上
2点を接続し、前記請求項3のレベル変換回路部Cと前
記請求項1の静止電流制御回路部Aは組み合わされる。
された半導体装置の入力回路に於て、前記請求項3レベ
ル変換回路部Cの前記第二の導電型のMISトランジス
タ74のソースと共通に接続された第二の導電型のMI
Sトランジスタ75のドレインと、前記請求項1静止電
流制御回路部Aの第一及び第二の導電型のMISトラン
ジスタで構成されたインバータ19の入力と共通に接続
された前記第一の導電型のMISトランジスタ18のド
レインに接続される。前記請求項3レベル変換回路部C
のインバータ72の出力と、前記請求項1静止電流制御
回路部Aの第一及び第二の導電型のMISトランジスタ
で構成されたインバータ13の入力に接続される。以上
2点を接続し、前記請求項3のレベル変換回路部Cと前
記請求項1の静止電流制御回路部Aは組み合わされる。
【0020】この組み合わせを特徴とする。
【0021】(8) 相補型MISトランジスタで構成
された半導体装置の入力回路に於て、前記請求項3レベ
ル変換回路部Cの前記第二の導電型のMISトランジス
タ74のソースと共通に接続された第二の導電型のMI
Sトランジスタ75のドレインと、前記請求項2静止電
流制御回路部Bの第二の導電型のMISトランジスタ4
5のゲート及び第一の導電型のMISトランジスタ44
のゲートに接続し、前記請求項3のレベル変換回路部C
と前記請求項2の静止電流制御回路部Bは組み合わされ
る。
された半導体装置の入力回路に於て、前記請求項3レベ
ル変換回路部Cの前記第二の導電型のMISトランジス
タ74のソースと共通に接続された第二の導電型のMI
Sトランジスタ75のドレインと、前記請求項2静止電
流制御回路部Bの第二の導電型のMISトランジスタ4
5のゲート及び第一の導電型のMISトランジスタ44
のゲートに接続し、前記請求項3のレベル変換回路部C
と前記請求項2の静止電流制御回路部Bは組み合わされ
る。
【0022】この組み合わせを特徴とする。
【0023】
【作用】本発明は以上の構成を有するので、手段1、
3、4、5、7、8では、インバータの出力電圧は少な
くとも導電型のMISトランジスタのしきい値電圧2つ
分下がり、出力される。これにより従来の発明よりしき
い値電圧の絶対値が小さくてもTTL回路の入力として
実現できる。
3、4、5、7、8では、インバータの出力電圧は少な
くとも導電型のMISトランジスタのしきい値電圧2つ
分下がり、出力される。これにより従来の発明よりしき
い値電圧の絶対値が小さくてもTTL回路の入力として
実現できる。
【0024】また手段1、3、5、7では、素子の立ち
上がり、下がり遅延のアンバランスを防ぐ事で周波数の
高いTTL入力が可能なTTL入力回路を実現できる。
上がり、下がり遅延のアンバランスを防ぐ事で周波数の
高いTTL入力が可能なTTL入力回路を実現できる。
【0025】また手段1、3、5、6、7では、反転電
圧が下がる回路構成は次段に接続された電圧と電源電圧
との電位差により貫通電流が流れる為、それを防ぐため
の回路を小規模化したことになる。これは電源電圧まで
引き上げるためのものであり、電流駆動能力をI1とし
た時、前段に接続されているドレインを電源に接続され
た第二の導電型のMISトランジスタの電流駆動能力を
I2とし、ソースを電源に接続された第二の導電型のM
ISトランジスタの電流駆動能力をI3とし、 I2 > I1 > I3 となる。I1が大きすぎる電流駆動能力のトランジスタ
であればこの回路の特性を損なうものになり、逆に小さ
すぎる電流駆動能力のトランジスタであれば貫通電流を
防ぐ事が出来ない。この回路により入力と電源電圧に電
位差のある時にもCMOS回路として、ゲートサイズが
小さい構成で静止電流の少ない回路として実現できる。
圧が下がる回路構成は次段に接続された電圧と電源電圧
との電位差により貫通電流が流れる為、それを防ぐため
の回路を小規模化したことになる。これは電源電圧まで
引き上げるためのものであり、電流駆動能力をI1とし
た時、前段に接続されているドレインを電源に接続され
た第二の導電型のMISトランジスタの電流駆動能力を
I2とし、ソースを電源に接続された第二の導電型のM
ISトランジスタの電流駆動能力をI3とし、 I2 > I1 > I3 となる。I1が大きすぎる電流駆動能力のトランジスタ
であればこの回路の特性を損なうものになり、逆に小さ
すぎる電流駆動能力のトランジスタであれば貫通電流を
防ぐ事が出来ない。この回路により入力と電源電圧に電
位差のある時にもCMOS回路として、ゲートサイズが
小さい構成で静止電流の少ない回路として実現できる。
【0026】また手段2、4、8では、反転電圧が下が
る回路構成は次段に接続された電圧と電源電圧との電位
差により貫通電流が流れる為、それを防ぐための回路を
小規模化したことになる。これはしきい値電圧の絶対値
が、前段からのHレベル電圧と電源電圧との電位差より
も大きい事を条件とする。この回路により入力と電源電
圧に電位差のある時にもCMOS回路として、ゲートサ
イズが小さい構成で静止電流の少ない回路として実現で
きる。
る回路構成は次段に接続された電圧と電源電圧との電位
差により貫通電流が流れる為、それを防ぐための回路を
小規模化したことになる。これはしきい値電圧の絶対値
が、前段からのHレベル電圧と電源電圧との電位差より
も大きい事を条件とする。この回路により入力と電源電
圧に電位差のある時にもCMOS回路として、ゲートサ
イズが小さい構成で静止電流の少ない回路として実現で
きる。
【0027】また手段3、5、6では、ヒステリシス特
性を得られる構成であり、ノイズ等による誤動作の少な
いTTL入力回路を実現できる。
性を得られる構成であり、ノイズ等による誤動作の少な
いTTL入力回路を実現できる。
【0028】
【実施例】以下本発明を実施例に基づいて詳細に説明す
る。
る。
【0029】図1は、第1の実施例を示す回路図であ
る。11は入力端子。12は入力端子11を入力に接続
されたインバータ。14はインバータ12の出力をゲー
トに接続され、且つドレインを電源に接続されたNチャ
ンネルMOSトランジスタ。15は入力端子11をゲー
トに接続され、且つソースをグラウンドに接続され、且
つドレインをNチャンネルMOSトランジスタ14のソ
ースと共通に接続されたNチャンネルMOSトランジス
タ。16はNチャンネルMOSトランジスタ14のソー
スと共通に接続されたNチャンネルMOSトランジスタ
15のドレインをゲートに接続され、且つドレインを電
源に接続されたNチャンネルMOSトランジスタ。17
は入力端子11をゲートに接続され、且つソースをグラ
ウンドに接続され、且つドレインをNチャンネルMOS
トランジスタ16のソースに接続されたNチャンネルM
OSトランジスタ。19はNチャンネルMOSトランジ
スタ16のソースと共通に接続されたNチャンネルMO
Sトランジスタ17のドレインを入力とするインバー
タ。13はインバータ12の出力を入力に接続されたイ
ンバータ。18はソースを電源に接続され、且つゲート
をインバータ13の出力に接続され、且つドレインをN
チャンネルMOSトランジスタ16のソースと共通に接
続されたNチャンネルMOSトランジスタ17のドレイ
ンに接続された、これの電流駆動能力をI1としたと
き、前段に接続されているNチャンネルMOSトランジ
スタ16の電流駆動能力をI2とし、前記Nチャンネル
MOSトランジスタ17の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件としたPチャンネルMOSトランジス
タ。20はインバータ19の出力に接続された出力端子
である。
る。11は入力端子。12は入力端子11を入力に接続
されたインバータ。14はインバータ12の出力をゲー
トに接続され、且つドレインを電源に接続されたNチャ
ンネルMOSトランジスタ。15は入力端子11をゲー
トに接続され、且つソースをグラウンドに接続され、且
つドレインをNチャンネルMOSトランジスタ14のソ
ースと共通に接続されたNチャンネルMOSトランジス
タ。16はNチャンネルMOSトランジスタ14のソー
スと共通に接続されたNチャンネルMOSトランジスタ
15のドレインをゲートに接続され、且つドレインを電
源に接続されたNチャンネルMOSトランジスタ。17
は入力端子11をゲートに接続され、且つソースをグラ
ウンドに接続され、且つドレインをNチャンネルMOS
トランジスタ16のソースに接続されたNチャンネルM
OSトランジスタ。19はNチャンネルMOSトランジ
スタ16のソースと共通に接続されたNチャンネルMO
Sトランジスタ17のドレインを入力とするインバー
タ。13はインバータ12の出力を入力に接続されたイ
ンバータ。18はソースを電源に接続され、且つゲート
をインバータ13の出力に接続され、且つドレインをN
チャンネルMOSトランジスタ16のソースと共通に接
続されたNチャンネルMOSトランジスタ17のドレイ
ンに接続された、これの電流駆動能力をI1としたと
き、前段に接続されているNチャンネルMOSトランジ
スタ16の電流駆動能力をI2とし、前記Nチャンネル
MOSトランジスタ17の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件としたPチャンネルMOSトランジス
タ。20はインバータ19の出力に接続された出力端子
である。
【0030】図2は図1を詳しく説明した回路図であ
る。21は入力端子。22はソースを電源に接続され、
且つゲートを入力端子21に接続されたPチャンネルM
OSトランジスタ。23はソースをグラウンドに接続さ
れ、且つゲートを入力端子21に接続され、且つドレイ
ンをPチャンネルMOSトランジスタ22と共通に接続
されたNチャンネルMOSトランジスタ。26はドレイ
ンを電源に接続され、且つゲートをPチャンネルMOS
トランジスタ22のドレインと共通に接続されたNチャ
ンネルMOSトランジスタ23のドレインと接続された
NチャンネルMOSトランジスタ。27はソースをグラ
ウンドに接続され、且つゲートを入力端子21に接続さ
れ、且つドレインをNチャンネルMOSトランジスタ2
6のソースと共通に接続されたNチャンネルMOSトラ
ンジスタ。28はドレインを電源に接続され、且つゲー
トをNチャンネルMOSトランジスタ26のソースと共
通に接続されたNチャンネルMOSトランジスタ27の
ドレインに接続されたNチャンネルMOSトランジス
タ。29はソースをグラウンドに接続され、且つゲート
を入力端子21に接続され、且つドレインをNチャンネ
ルMOSトランジスタ28のソースと共通に接続された
NチャンネルMOSトランジスタ30のドレインに接続
されたNチャンネルMOSトランジスタ。24はソース
を電源に接続され、且つゲートをインバータとして構成
されているPチャンネルMOSトランジスタ22とNチ
ャンネルMOSトランジスタ23の共通のドレインに接
続されたPチャンネルMOSトランジスタ。25はソー
スをグラウンドに接続され、且つゲートをPチャンネル
MOSトランジスタ24に接続され、且つドレインはP
チャンネルMOSトランジスタ24と共通に接続された
NチャンネルMOSトランジスタ。30はソースを電源
に接続され、且つゲートをインバータとして構成されて
いるPチャンネルMOSトランジスタ24とNチャンネ
ルMOSトランジスタ25の共通のドレインに接続さ
れ、且つドレインをNチャンネルMOSトランジスタ2
8のソースと共通に接続されたNチャンネルMOSトラ
ンジスタ29のドレインに接続された、これの電流駆動
能力(電流増幅率と表現しても良い)をI1としたと
き、前段に接続されているNチャンネルMOSトランジ
スタ28の電流駆動能力をI2とし、前記Nチャンネル
MOSトランジスタ29の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件としたPチャンネルMOSトランジス
タ。31はソースを電源に接続され、且つゲートをNチ
ャンネルMOSトランジスタ28のソースと共通に接続
されたNチャンネルMOSトランジスタ29のドレイン
に接続されたPチャンネルMOSトランジスタ。32は
ソースをグラウンドに接続され、且つゲートをPチャン
ネルMOSトランジスタ31のゲートに接続され、且つ
ドレインはPチャンネルMOSトランジスタ31のドレ
インと共通に接続されたNチャンネルMOSトランジス
タ。33はPチャンネルMOSトランジスタ31と共通
に接続されたNチャンネルMOSトランジスタ32のド
レインに接続された出力端子である。
る。21は入力端子。22はソースを電源に接続され、
且つゲートを入力端子21に接続されたPチャンネルM
OSトランジスタ。23はソースをグラウンドに接続さ
れ、且つゲートを入力端子21に接続され、且つドレイ
ンをPチャンネルMOSトランジスタ22と共通に接続
されたNチャンネルMOSトランジスタ。26はドレイ
ンを電源に接続され、且つゲートをPチャンネルMOS
トランジスタ22のドレインと共通に接続されたNチャ
ンネルMOSトランジスタ23のドレインと接続された
NチャンネルMOSトランジスタ。27はソースをグラ
ウンドに接続され、且つゲートを入力端子21に接続さ
れ、且つドレインをNチャンネルMOSトランジスタ2
6のソースと共通に接続されたNチャンネルMOSトラ
ンジスタ。28はドレインを電源に接続され、且つゲー
トをNチャンネルMOSトランジスタ26のソースと共
通に接続されたNチャンネルMOSトランジスタ27の
ドレインに接続されたNチャンネルMOSトランジス
タ。29はソースをグラウンドに接続され、且つゲート
を入力端子21に接続され、且つドレインをNチャンネ
ルMOSトランジスタ28のソースと共通に接続された
NチャンネルMOSトランジスタ30のドレインに接続
されたNチャンネルMOSトランジスタ。24はソース
を電源に接続され、且つゲートをインバータとして構成
されているPチャンネルMOSトランジスタ22とNチ
ャンネルMOSトランジスタ23の共通のドレインに接
続されたPチャンネルMOSトランジスタ。25はソー
スをグラウンドに接続され、且つゲートをPチャンネル
MOSトランジスタ24に接続され、且つドレインはP
チャンネルMOSトランジスタ24と共通に接続された
NチャンネルMOSトランジスタ。30はソースを電源
に接続され、且つゲートをインバータとして構成されて
いるPチャンネルMOSトランジスタ24とNチャンネ
ルMOSトランジスタ25の共通のドレインに接続さ
れ、且つドレインをNチャンネルMOSトランジスタ2
8のソースと共通に接続されたNチャンネルMOSトラ
ンジスタ29のドレインに接続された、これの電流駆動
能力(電流増幅率と表現しても良い)をI1としたと
き、前段に接続されているNチャンネルMOSトランジ
スタ28の電流駆動能力をI2とし、前記Nチャンネル
MOSトランジスタ29の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件としたPチャンネルMOSトランジス
タ。31はソースを電源に接続され、且つゲートをNチ
ャンネルMOSトランジスタ28のソースと共通に接続
されたNチャンネルMOSトランジスタ29のドレイン
に接続されたPチャンネルMOSトランジスタ。32は
ソースをグラウンドに接続され、且つゲートをPチャン
ネルMOSトランジスタ31のゲートに接続され、且つ
ドレインはPチャンネルMOSトランジスタ31のドレ
インと共通に接続されたNチャンネルMOSトランジス
タ。33はPチャンネルMOSトランジスタ31と共通
に接続されたNチャンネルMOSトランジスタ32のド
レインに接続された出力端子である。
【0031】図3は図2に於ける電圧の関係をグラフに
したものである。横軸に入力端子21の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。36はPチャン
ネルMOSトランジスタ22と、NチャンネルMOSト
ランジスタ23で構成されるインバータの出力電圧を示
す。37はNチャンネルMOSトランジスタ26のソー
ス及び、NチャンネルMOSトランジスタ27のドレイ
ンの電圧を示す。39はNチャンネルMOSトランジス
タ28のソース及び、NチャンネルMOSトランジスタ
29のドレインの電圧を示す。38はPチャンネルMO
Sトランジスタ31と、NチャンネルMOSトランジス
タ32で構成されるインバータの出力電圧を示す。
したものである。横軸に入力端子21の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。36はPチャン
ネルMOSトランジスタ22と、NチャンネルMOSト
ランジスタ23で構成されるインバータの出力電圧を示
す。37はNチャンネルMOSトランジスタ26のソー
ス及び、NチャンネルMOSトランジスタ27のドレイ
ンの電圧を示す。39はNチャンネルMOSトランジス
タ28のソース及び、NチャンネルMOSトランジスタ
29のドレインの電圧を示す。38はPチャンネルMO
Sトランジスタ31と、NチャンネルMOSトランジス
タ32で構成されるインバータの出力電圧を示す。
【0032】入力端子21に入力された電圧はインバー
タとして機能するPチャンネルMOSトランジスタ22
と、NチャンネルMOSトランジスタ23によって反転
される。この波形は図3の36のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたN
チャンネルMOSトランジスタ26は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるNチャンネルM
OSトランジスタ27は入力電圧がNチャンネルMOS
トランジスタ27のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めNチャンネルMOSトランジスタ26のソース及び、
NチャンネルMOSトランジスタ27の出力は図3の3
7のように36に比べて少なくともしきい値電圧分下が
った波形となる。この37の波形の電圧ををうけたNチ
ャンネルMOSトランジスタ28は、NチャンネルMO
Sトランジスタ26と同様に少なくとも自分自身のしき
い値電圧分電圧を下げた電圧をソースに出力する。入力
電圧をそのままゲートにうけるNチャンネルMOSトラ
ンジスタ29も同じく入力電圧がNチャンネルMOSト
ランジスタ29のしきい値電圧を越えたところからドレ
インをグラウンドレベルまで引っ張っている。このため
NチャンネルMOSトランジスタ28のソース及び、N
チャンネルMOSトランジスタ29の出力は図3の39
のように37に比べて入力電圧が低い部分を除いて少な
くともNチャンネルMOSトランジスタ26、28の2
つ分のしきい値電圧分下がった波形となる。この2段に
わたる降下した電圧39をインバータとして機能するN
チャンネルMOSトランジスタ31と、PチャンネルM
OSトランジスタ32のゲートで受け33の電圧を出力
する。このため入力端子21からみた場合、あたかも入
力反転電圧が下がったように見えCMOS入力よりもさ
らに低い電圧で受けるべきTTLレベル入力が可能とな
る。入力電圧がグラウンドレベルの場合、トランジスタ
28のソース及び、NチャンネルMOSトランジスタ2
9のドレインの電圧は電源電圧とはならず、その電圧よ
りも少なくともNチャンネルMOSトランジスタ26、
28ふたつのしきい値電圧分下がった電圧となる。この
ため通常ならばこれを受けるインバータとして機能する
PチャンネルMOSトランジスタ31と、Nチャンネル
MOSトランジスタ32で幾らか貫通電流が流れる。こ
れはこの電圧を受けるインバータのPチャンネルMOS
トランジスタのしきい値電圧よりもソースとゲートの間
の電圧が大きいためである。そこでNチャンネルMOS
トランジスタ28のソース及び、NチャンネルMOSト
ランジスタ29のドレインにPチャンネルMOSトラン
ジスタ30をもうけ、NチャンネルMOSトランジスタ
28のソース及び、NチャンネルMOSトランジスタ2
9のドレイン電圧がHレベルになったとき十分電源電圧
まで引き上げる。これにより貫通電流が流れなくなるよ
うになり、静止電流が少なくてすむ。このトランジスタ
の目的は単にHレベルになったときに電源電圧まで引き
上げるためのものであり、このトランジスタの電流駆動
能力をI1としたとき、前段に接続されているNチャン
ネルMOSトランジスタ28の電流駆動能力をI2と
し、前記NチャンネルMOSトランジスタ29の電流駆
動能力をI3とし、 I2 > I1 > I3 となる。I1をI2よりも大きくするとこの回路の特性
を損なうものになり、逆にI1をI3よりも小さくする
と貫通電流を防ぐ事が出来ない。
タとして機能するPチャンネルMOSトランジスタ22
と、NチャンネルMOSトランジスタ23によって反転
される。この波形は図3の36のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたN
チャンネルMOSトランジスタ26は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるNチャンネルM
OSトランジスタ27は入力電圧がNチャンネルMOS
トランジスタ27のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めNチャンネルMOSトランジスタ26のソース及び、
NチャンネルMOSトランジスタ27の出力は図3の3
7のように36に比べて少なくともしきい値電圧分下が
った波形となる。この37の波形の電圧ををうけたNチ
ャンネルMOSトランジスタ28は、NチャンネルMO
Sトランジスタ26と同様に少なくとも自分自身のしき
い値電圧分電圧を下げた電圧をソースに出力する。入力
電圧をそのままゲートにうけるNチャンネルMOSトラ
ンジスタ29も同じく入力電圧がNチャンネルMOSト
ランジスタ29のしきい値電圧を越えたところからドレ
インをグラウンドレベルまで引っ張っている。このため
NチャンネルMOSトランジスタ28のソース及び、N
チャンネルMOSトランジスタ29の出力は図3の39
のように37に比べて入力電圧が低い部分を除いて少な
くともNチャンネルMOSトランジスタ26、28の2
つ分のしきい値電圧分下がった波形となる。この2段に
わたる降下した電圧39をインバータとして機能するN
チャンネルMOSトランジスタ31と、PチャンネルM
OSトランジスタ32のゲートで受け33の電圧を出力
する。このため入力端子21からみた場合、あたかも入
力反転電圧が下がったように見えCMOS入力よりもさ
らに低い電圧で受けるべきTTLレベル入力が可能とな
る。入力電圧がグラウンドレベルの場合、トランジスタ
28のソース及び、NチャンネルMOSトランジスタ2
9のドレインの電圧は電源電圧とはならず、その電圧よ
りも少なくともNチャンネルMOSトランジスタ26、
28ふたつのしきい値電圧分下がった電圧となる。この
ため通常ならばこれを受けるインバータとして機能する
PチャンネルMOSトランジスタ31と、Nチャンネル
MOSトランジスタ32で幾らか貫通電流が流れる。こ
れはこの電圧を受けるインバータのPチャンネルMOS
トランジスタのしきい値電圧よりもソースとゲートの間
の電圧が大きいためである。そこでNチャンネルMOS
トランジスタ28のソース及び、NチャンネルMOSト
ランジスタ29のドレインにPチャンネルMOSトラン
ジスタ30をもうけ、NチャンネルMOSトランジスタ
28のソース及び、NチャンネルMOSトランジスタ2
9のドレイン電圧がHレベルになったとき十分電源電圧
まで引き上げる。これにより貫通電流が流れなくなるよ
うになり、静止電流が少なくてすむ。このトランジスタ
の目的は単にHレベルになったときに電源電圧まで引き
上げるためのものであり、このトランジスタの電流駆動
能力をI1としたとき、前段に接続されているNチャン
ネルMOSトランジスタ28の電流駆動能力をI2と
し、前記NチャンネルMOSトランジスタ29の電流駆
動能力をI3とし、 I2 > I1 > I3 となる。I1をI2よりも大きくするとこの回路の特性
を損なうものになり、逆にI1をI3よりも小さくする
と貫通電流を防ぐ事が出来ない。
【0033】第2の実施例について詳細に説明する。
【0034】図4は、第2の実施例を示す回路図であ
る。46は入力端子。41は入力端子46を入力に接続
されたインバータ。42はインバータ41の出力をゲー
トに接続され、且つドレインを電源に接続されたNチャ
ンネルMOSトランジスタ。43は入力端子46をゲー
トに接続され、且つソースをグラウンドに接続されたN
チャンネルMOSトランジスタ。44はNチャンネルM
OSトランジスタ42のソースと共通に接続されたNチ
ャンネルMOSトランジスタ43のドレインをゲートに
接続され、且つソースを電源に接続されたPチャンネル
MOSトランジスタ。このトランジスタのしきい値電圧
の絶対値は、前段からのHレベル電圧と電源電圧との電
位差よりも大きい事を条件とする。45はゲートをPチ
ャンネルMOSトランジスタ44のドレインに接続さ
れ、且つソースをグラウンドに接続されたNチャンネル
MOSトランジスタ。47はPチャンネルMOSトラン
ジスタ44と共通に接続されたNチャンネルMOSトラ
ンジスタ45のドレインに接続された出力端子である。
る。46は入力端子。41は入力端子46を入力に接続
されたインバータ。42はインバータ41の出力をゲー
トに接続され、且つドレインを電源に接続されたNチャ
ンネルMOSトランジスタ。43は入力端子46をゲー
トに接続され、且つソースをグラウンドに接続されたN
チャンネルMOSトランジスタ。44はNチャンネルM
OSトランジスタ42のソースと共通に接続されたNチ
ャンネルMOSトランジスタ43のドレインをゲートに
接続され、且つソースを電源に接続されたPチャンネル
MOSトランジスタ。このトランジスタのしきい値電圧
の絶対値は、前段からのHレベル電圧と電源電圧との電
位差よりも大きい事を条件とする。45はゲートをPチ
ャンネルMOSトランジスタ44のドレインに接続さ
れ、且つソースをグラウンドに接続されたNチャンネル
MOSトランジスタ。47はPチャンネルMOSトラン
ジスタ44と共通に接続されたNチャンネルMOSトラ
ンジスタ45のドレインに接続された出力端子である。
【0035】図5は図4を詳しく説明した回路図であ
る。57は入力端子。51はソースを電源に接続され、
且つゲートを入力端子57に接続されたPチャンネルM
OSトランジスタ。52はソースをグラウンドに接続さ
れ、且つゲートを入力端子57に接続されたNチャンネ
ルMOSトランジスタ。53はドレインを電源に接続さ
れ、且つゲートをPチャンネルMOSトランジスタ51
と共通に接続されたNチャンネルMOSトランジスタ5
2のドレインに接続されたNチャンネルMOSトランジ
スタ。54はソースをグラウンドに接続され、且つゲー
トを入力端子57に接続されたNチャンネルMOSトラ
ンジスタ。55は、ソースを電源に接続され、且つゲー
トをNチャンネルMOSトランジスタ53のソースと共
通に接続されたNチャンネルMOSトランジスタ54の
ドレインに接続され、しきい値電圧の絶対値は、前段か
らのHレベル電圧と電源電圧との電位差よりも大きいP
チャンネルMOSトランジスタ。56はソースをグラウ
ンドに接続され、且つゲートをPチャンネルMOSトラ
ンジスタ55のゲートに接続され、且つドレインをPチ
ャンネルMOSトランジスタ55に接続されたNチャン
ネルMOSトランジスタ。58はインバータとして機能
するPチャンネルMOSトランジスタ55と共通に接続
されたNチャンネルMOSトランジスタ56のドレイン
に接続された出力端子である。
る。57は入力端子。51はソースを電源に接続され、
且つゲートを入力端子57に接続されたPチャンネルM
OSトランジスタ。52はソースをグラウンドに接続さ
れ、且つゲートを入力端子57に接続されたNチャンネ
ルMOSトランジスタ。53はドレインを電源に接続さ
れ、且つゲートをPチャンネルMOSトランジスタ51
と共通に接続されたNチャンネルMOSトランジスタ5
2のドレインに接続されたNチャンネルMOSトランジ
スタ。54はソースをグラウンドに接続され、且つゲー
トを入力端子57に接続されたNチャンネルMOSトラ
ンジスタ。55は、ソースを電源に接続され、且つゲー
トをNチャンネルMOSトランジスタ53のソースと共
通に接続されたNチャンネルMOSトランジスタ54の
ドレインに接続され、しきい値電圧の絶対値は、前段か
らのHレベル電圧と電源電圧との電位差よりも大きいP
チャンネルMOSトランジスタ。56はソースをグラウ
ンドに接続され、且つゲートをPチャンネルMOSトラ
ンジスタ55のゲートに接続され、且つドレインをPチ
ャンネルMOSトランジスタ55に接続されたNチャン
ネルMOSトランジスタ。58はインバータとして機能
するPチャンネルMOSトランジスタ55と共通に接続
されたNチャンネルMOSトランジスタ56のドレイン
に接続された出力端子である。
【0036】図6は図5に於ける電圧の関係をグラフに
したものである。横軸に入力端子57の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。
したものである。横軸に入力端子57の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。
【0037】61はPチャンネルMOSトランジスタ5
1と、NチャンネルMOSトランジスタ52で構成され
るインバータの出力電圧を示す。62はNチャンネルM
OSトランジスタ53のソース及び、NチャンネルMO
Sトランジスタ54のドレインの電圧を示す。63はP
チャンネルMOSトランジスタ55と、NチャンネルM
OSトランジスタ56で構成されるインバータの出力電
圧を示す。
1と、NチャンネルMOSトランジスタ52で構成され
るインバータの出力電圧を示す。62はNチャンネルM
OSトランジスタ53のソース及び、NチャンネルMO
Sトランジスタ54のドレインの電圧を示す。63はP
チャンネルMOSトランジスタ55と、NチャンネルM
OSトランジスタ56で構成されるインバータの出力電
圧を示す。
【0038】入力端子57に入力された電圧はインバー
タとして機能するPチャンネルMOSトランジスタ51
と、NチャンネルMOSトランジスタ52によって反転
される。この波形は図6の61のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたN
チャンネルMOSトランジスタ53は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるNチャンネルM
OSトランジスタ54は入力電圧がNチャンネルMOS
トランジスタ54のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めNチャンネルMOSトランジスタ53及び、Nチャン
ネルMOSトランジスタ54のドレインの出力は図6の
62のように61に比べて少なくともNチャンネルMO
Sトランジスタ53のしきい値電圧分下がった波形とな
る。この62の入力をインバータとして機能するPチャ
ンネルMOSトランジスタ55と、NチャンネルMOS
トランジスタ56のゲートで受け63の電圧を出力す
る。このため入力端子57からみた場合、あたかも入力
反転電圧が下がったように見えCMOS入力よりもさら
に低い電圧で受けるべきTTLレベル入力が可能とな
る。
タとして機能するPチャンネルMOSトランジスタ51
と、NチャンネルMOSトランジスタ52によって反転
される。この波形は図6の61のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧ををうけたN
チャンネルMOSトランジスタ53は少なくとも自分自
身のしきい値電圧分電圧を下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるNチャンネルM
OSトランジスタ54は入力電圧がNチャンネルMOS
トランジスタ54のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めNチャンネルMOSトランジスタ53及び、Nチャン
ネルMOSトランジスタ54のドレインの出力は図6の
62のように61に比べて少なくともNチャンネルMO
Sトランジスタ53のしきい値電圧分下がった波形とな
る。この62の入力をインバータとして機能するPチャ
ンネルMOSトランジスタ55と、NチャンネルMOS
トランジスタ56のゲートで受け63の電圧を出力す
る。このため入力端子57からみた場合、あたかも入力
反転電圧が下がったように見えCMOS入力よりもさら
に低い電圧で受けるべきTTLレベル入力が可能とな
る。
【0039】入力電圧がグラウンドレベルの場合、Nチ
ャンネルMOSトランジスタ53のソース及び、Nチャ
ンネルMOSトランジスタ74のドレインの電圧は電源
電圧とはならず、その電圧よりも少なくともNチャンネ
ルMOSトランジスタ53のしきい値電圧分下がった電
圧となる。このため通常ならばこれを受けるインバータ
として機能するPチャンネルMOSトランジスタ55
と、NチャンネルMOSトランジスタ56で幾らか貫通
電流が流れる。これはこの電圧を受けるインバータのP
チャンネルMOSトランジスタのしきい値電圧よりもソ
ースとゲートの間の電圧が大きいためである。そこでP
チャンネルMOSトランジスタ55のしきい値電圧の絶
対値をソースとゲートの間の電圧差よりも大きいトラン
ジスタを用いこのオフリークを無くすことによりCMO
S回路として、静止電流の少ない回路の実現が出来る。
ャンネルMOSトランジスタ53のソース及び、Nチャ
ンネルMOSトランジスタ74のドレインの電圧は電源
電圧とはならず、その電圧よりも少なくともNチャンネ
ルMOSトランジスタ53のしきい値電圧分下がった電
圧となる。このため通常ならばこれを受けるインバータ
として機能するPチャンネルMOSトランジスタ55
と、NチャンネルMOSトランジスタ56で幾らか貫通
電流が流れる。これはこの電圧を受けるインバータのP
チャンネルMOSトランジスタのしきい値電圧よりもソ
ースとゲートの間の電圧が大きいためである。そこでP
チャンネルMOSトランジスタ55のしきい値電圧の絶
対値をソースとゲートの間の電圧差よりも大きいトラン
ジスタを用いこのオフリークを無くすことによりCMO
S回路として、静止電流の少ない回路の実現が出来る。
【0040】第3の実施例について詳細に説明する。
【0041】図7は、第3の実施例を示す回路図であ
る。71は入力端子。72は入力端子71を入力に接続
されたインバータ。73はドレインを電源に接続され、
インバータ72の出力をゲートに接続されたNチャンネ
ルMOSトランジスタ。74は、ドレインをNチャンネ
ルMOSトランジスタ73のソースに接続され、且つゲ
ートを自身のドレインに接続されたNチャンネルMOS
トランジスタ。75は入力端子71をゲートに接続さ
れ、且つソースをグラウンドに接続され、且つドレイン
をNチャンネルMOSトランジスタ74のソースに接続
されたNチャンネルMOSトランジスタ。77はNチャ
ンネルMOSトランジスタ74のソースと共通に接続さ
れたNチャンネルMOSトランジスタ75のドレインを
入力としたインバータ。76はソースを電源に接続さ
れ、且つゲートをインバータ77の出力に接続され、且
つドレインをNチャンネルMOSトランジスタ74のソ
ースに接続されたPチャンネルMOSトランジスタ。こ
のトランジスタの電流駆動能力をI1としたとき、前段
に接続されているNチャンネルMOSトランジスタ74
の電流駆動能力をI2とし、前記NチャンネルMOSト
ランジスタ75の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件とする。78はインバータ77の出力に
接続された出力端子である。
る。71は入力端子。72は入力端子71を入力に接続
されたインバータ。73はドレインを電源に接続され、
インバータ72の出力をゲートに接続されたNチャンネ
ルMOSトランジスタ。74は、ドレインをNチャンネ
ルMOSトランジスタ73のソースに接続され、且つゲ
ートを自身のドレインに接続されたNチャンネルMOS
トランジスタ。75は入力端子71をゲートに接続さ
れ、且つソースをグラウンドに接続され、且つドレイン
をNチャンネルMOSトランジスタ74のソースに接続
されたNチャンネルMOSトランジスタ。77はNチャ
ンネルMOSトランジスタ74のソースと共通に接続さ
れたNチャンネルMOSトランジスタ75のドレインを
入力としたインバータ。76はソースを電源に接続さ
れ、且つゲートをインバータ77の出力に接続され、且
つドレインをNチャンネルMOSトランジスタ74のソ
ースに接続されたPチャンネルMOSトランジスタ。こ
のトランジスタの電流駆動能力をI1としたとき、前段
に接続されているNチャンネルMOSトランジスタ74
の電流駆動能力をI2とし、前記NチャンネルMOSト
ランジスタ75の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件とする。78はインバータ77の出力に
接続された出力端子である。
【0042】図8は図7を詳しく説明した回路図であ
る。81は入力端子。82はソースを電源に接続され、
且つゲートを入力端子81に接続されたPチャンネルM
OSトランジスタ。83はソースをグラウンドに接続さ
れ、且つゲートを入力端子81に接続されたNチャンネ
ルMOSトランジスタ。84はドレインを電源に接続さ
れ、且つゲートをPチャンネルMOSトランジスタ82
のドレインと共通に接続されたNチャンネルMOSトラ
ンジスタ83のドレインに接続されたNチャンネルMO
Sトランジスタ。85はドレインをNチャンネルMOS
トランジスタ84のソースに接続され、且つゲートを自
身のドレインに接続されたNチャンネルMOSトランジ
スタ。86は入力端子81をゲートに接続され、且つソ
ースをグラウンドに接続されたNチャンネルMOSトラ
ンジスタ。88はソースを電源に接続され、且つゲート
をNチャンネルMOSトランジスタ85のソースと共通
に接続されたNチャンネルMOSトランジスタ86のド
レインに共通に接続されたPチャンネルMOSトランジ
スタ。89はソースをグラウンドに接続され、且つゲー
トをPチャンネルMOSトランジスタ88のゲートに接
続されたNチャンネルMOSトランジスタ。87はソー
スを電源に接続され、且つゲートにPチャンネルMOS
トランジスタ88のドレインと共通に接続されたNチャ
ンネルMOSトランジスタ89のドレインに接続され、
且つドレインをNチャンネルMOSトランジスタ85の
ソースに接続されたPチャンネルMOSトランジスタ。
このトランジスタの電流駆動能力をI1としたとき、前
段に接続されているNチャンネルMOSトランジスタ8
5の電流駆動能力をI2とし、前記NチャンネルMOS
トランジスタ86の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件とする。90はPチャンネルMOSトラ
ンジスタ88のドレインに接続された出力端子である。
る。81は入力端子。82はソースを電源に接続され、
且つゲートを入力端子81に接続されたPチャンネルM
OSトランジスタ。83はソースをグラウンドに接続さ
れ、且つゲートを入力端子81に接続されたNチャンネ
ルMOSトランジスタ。84はドレインを電源に接続さ
れ、且つゲートをPチャンネルMOSトランジスタ82
のドレインと共通に接続されたNチャンネルMOSトラ
ンジスタ83のドレインに接続されたNチャンネルMO
Sトランジスタ。85はドレインをNチャンネルMOS
トランジスタ84のソースに接続され、且つゲートを自
身のドレインに接続されたNチャンネルMOSトランジ
スタ。86は入力端子81をゲートに接続され、且つソ
ースをグラウンドに接続されたNチャンネルMOSトラ
ンジスタ。88はソースを電源に接続され、且つゲート
をNチャンネルMOSトランジスタ85のソースと共通
に接続されたNチャンネルMOSトランジスタ86のド
レインに共通に接続されたPチャンネルMOSトランジ
スタ。89はソースをグラウンドに接続され、且つゲー
トをPチャンネルMOSトランジスタ88のゲートに接
続されたNチャンネルMOSトランジスタ。87はソー
スを電源に接続され、且つゲートにPチャンネルMOS
トランジスタ88のドレインと共通に接続されたNチャ
ンネルMOSトランジスタ89のドレインに接続され、
且つドレインをNチャンネルMOSトランジスタ85の
ソースに接続されたPチャンネルMOSトランジスタ。
このトランジスタの電流駆動能力をI1としたとき、前
段に接続されているNチャンネルMOSトランジスタ8
5の電流駆動能力をI2とし、前記NチャンネルMOS
トランジスタ86の電流駆動能力をI3とし、 I2 > I1 > I3 である事を条件とする。90はPチャンネルMOSトラ
ンジスタ88のドレインに接続された出力端子である。
【0043】図9は図8に於ける電圧の関係をグラフに
したものである。横軸に入力端子81の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。96はPチャン
ネルMOSトランジスタ82及び、NチャンネルMOS
トランジスタ83で構成されるインバータの出力電圧を
示す。99はNチャンネルMOSトランジスタ85のソ
ース及び、NチャンネルMOSトランジスタ86のドレ
インの電圧である。98はPチャンネルMOSトランジ
スタ88及び、NチャンネルMOSトランジスタ89で
構成されるインバータの出力電圧を示す。
したものである。横軸に入力端子81の電圧、縦軸に以
下に記す各々の部分の出力電圧を示す。96はPチャン
ネルMOSトランジスタ82及び、NチャンネルMOS
トランジスタ83で構成されるインバータの出力電圧を
示す。99はNチャンネルMOSトランジスタ85のソ
ース及び、NチャンネルMOSトランジスタ86のドレ
インの電圧である。98はPチャンネルMOSトランジ
スタ88及び、NチャンネルMOSトランジスタ89で
構成されるインバータの出力電圧を示す。
【0044】入力端子81に入力された電圧はインバー
タとして機能するPチャンネルMOSトランジスタ82
と、NチャンネルMOSトランジスタ83によって反転
される。この波形は図9の96のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧を受けたNチ
ャンネルMOSトランジスタ84は少なくとも自分自身
のしきい値電圧分下げた電圧をソースに出力する。この
電圧を受けたNチャンネルMOSトランジスタ85は、
NチャンネルMOSトランジスタ84と同様に少なくと
も自分自身しきい値電圧分下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるNチャンネルM
OSトランジスタ86は入力電圧がNチャンネルMOS
トランジスタ86のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めNチャンネルMOSトランジスタ85のソース及び、
NチャンネルMOSトランジスタ86のドレインは図9
の99のように96に比べて入力電圧が低い部分を除い
て少なくともNチャンネルMOSトランジスタ84、8
5の2つ分のしきい値電圧分下がった波形となる。この
2段にわたる降下した電圧99をインバータとして機能
するPチャンネルMOSトランジスタ88及び、Nチャ
ンネルMOSトランジスタ89のゲートで受け90の電
圧を出力する。このため入力端子81からみた場合、あ
たかも入力反転電圧が下がったように見えCMOS入力
よりもさらに低い電圧で受けるべきTTLレベル入力が
可能となる。入力電圧がグラウンドレベルの場合、トラ
ンジスタ85のソース及び、NチャンネルMOSトラン
ジスタ86のドレインの電圧は電源電圧とはならず、そ
の電圧よりも少なくともNチャンネルMOSトランジス
タ84、85ふたつのしきい値電圧分下がった電圧とな
る。このため通常ならばこれを受けるインバータとして
機能するPチャンネルMOSトランジスタ88と、Nチ
ャンネルMOSトランジスタ89で幾らか貫通電流が流
れる。これはこの電圧を受けるインバータのPチャンネ
ルMOSトランジスタのしきい値電圧よりもソースとゲ
ートの間の電圧が大きいためである。そこでNチャンネ
ルMOSトランジスタ85のソース及び、Nチャンネル
MOSトランジスタ86のドレインにPチャンネルMO
Sトランジスタ87をもうけ、NチャンネルMOSトラ
ンジスタ85のソース及び、NチャンネルMOSトラン
ジスタ86のドレイン電圧がHレベルになったとき十分
電源電圧まで引き上げる。これにより貫通電流が流れな
くなるようになり、静止電流が少なくてすむ。このトラ
ンジスタの目的は単にHレベルになったときに電源電圧
まで引き上げるためのものであり、電流駆動能力をI1
とした時、前段に接続されているNチャンネルMOSト
ランジスタ85の電流駆動能力をI2とし、Nチャンネ
ルMOSトランジスタ86の電流駆動能力をI3とし、 I2 > I1 > I3 となる。I1をI2よりも大きくするとこの回路の特性
を損なうものになり、逆にI1をI3よりも小さくする
と貫通電流を防ぐ事が出来ない。
タとして機能するPチャンネルMOSトランジスタ82
と、NチャンネルMOSトランジスタ83によって反転
される。この波形は図9の96のようにインバータ反転
電圧付近で電圧が大きく変わる。この電圧を受けたNチ
ャンネルMOSトランジスタ84は少なくとも自分自身
のしきい値電圧分下げた電圧をソースに出力する。この
電圧を受けたNチャンネルMOSトランジスタ85は、
NチャンネルMOSトランジスタ84と同様に少なくと
も自分自身しきい値電圧分下げた電圧をソースに出力す
る。入力電圧をそのままゲートにうけるNチャンネルM
OSトランジスタ86は入力電圧がNチャンネルMOS
トランジスタ86のしきい値電圧を越えたところからド
レインをグラウンドレベルまで引っ張っている。このた
めNチャンネルMOSトランジスタ85のソース及び、
NチャンネルMOSトランジスタ86のドレインは図9
の99のように96に比べて入力電圧が低い部分を除い
て少なくともNチャンネルMOSトランジスタ84、8
5の2つ分のしきい値電圧分下がった波形となる。この
2段にわたる降下した電圧99をインバータとして機能
するPチャンネルMOSトランジスタ88及び、Nチャ
ンネルMOSトランジスタ89のゲートで受け90の電
圧を出力する。このため入力端子81からみた場合、あ
たかも入力反転電圧が下がったように見えCMOS入力
よりもさらに低い電圧で受けるべきTTLレベル入力が
可能となる。入力電圧がグラウンドレベルの場合、トラ
ンジスタ85のソース及び、NチャンネルMOSトラン
ジスタ86のドレインの電圧は電源電圧とはならず、そ
の電圧よりも少なくともNチャンネルMOSトランジス
タ84、85ふたつのしきい値電圧分下がった電圧とな
る。このため通常ならばこれを受けるインバータとして
機能するPチャンネルMOSトランジスタ88と、Nチ
ャンネルMOSトランジスタ89で幾らか貫通電流が流
れる。これはこの電圧を受けるインバータのPチャンネ
ルMOSトランジスタのしきい値電圧よりもソースとゲ
ートの間の電圧が大きいためである。そこでNチャンネ
ルMOSトランジスタ85のソース及び、Nチャンネル
MOSトランジスタ86のドレインにPチャンネルMO
Sトランジスタ87をもうけ、NチャンネルMOSトラ
ンジスタ85のソース及び、NチャンネルMOSトラン
ジスタ86のドレイン電圧がHレベルになったとき十分
電源電圧まで引き上げる。これにより貫通電流が流れな
くなるようになり、静止電流が少なくてすむ。このトラ
ンジスタの目的は単にHレベルになったときに電源電圧
まで引き上げるためのものであり、電流駆動能力をI1
とした時、前段に接続されているNチャンネルMOSト
ランジスタ85の電流駆動能力をI2とし、Nチャンネ
ルMOSトランジスタ86の電流駆動能力をI3とし、 I2 > I1 > I3 となる。I1をI2よりも大きくするとこの回路の特性
を損なうものになり、逆にI1をI3よりも小さくする
と貫通電流を防ぐ事が出来ない。
【0045】図10は、第4の実施例を示す回路図であ
る。図1レベル変換回路部AのNチャンネルMOSトラ
ンジスタ16のソースと共通に接続されたNチャンネル
MOSトランジスタ17のドレインと、図4静止電流制
御回路部BのNチャンネルMOSトランジスタ45のゲ
ート及びPチャンネルMOSトランジスタ44のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図3と同様である。
る。図1レベル変換回路部AのNチャンネルMOSトラ
ンジスタ16のソースと共通に接続されたNチャンネル
MOSトランジスタ17のドレインと、図4静止電流制
御回路部BのNチャンネルMOSトランジスタ45のゲ
ート及びPチャンネルMOSトランジスタ44のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図3と同様である。
【0046】図11は、第5の実施例を示す回路図であ
る。図1レベル変換回路部AのNチャンネルMOSトラ
ンジスタ16のソースと共通に接続されたNチャンネル
MOSトランジスタ17のドレインと、図7静止電流制
御回路部CのPチャンネルMOSトランジスタ76のド
レイン及びインバータ77の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図3と同様である。
る。図1レベル変換回路部AのNチャンネルMOSトラ
ンジスタ16のソースと共通に接続されたNチャンネル
MOSトランジスタ17のドレインと、図7静止電流制
御回路部CのPチャンネルMOSトランジスタ76のド
レイン及びインバータ77の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図3と同様である。
【0047】図12は、第6の実施例を示す回路図であ
る。図4レベル変換回路部BのNチャンネルMOSトラ
ンジスタ42のソースと共通に接続されたNチャンネル
MOSトランジスタ43のドレインと、図7静止電流制
御回路部CのPチャンネルMOSトランジスタ76のド
レイン及びインバータ77の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図3と同様である。
る。図4レベル変換回路部BのNチャンネルMOSトラ
ンジスタ42のソースと共通に接続されたNチャンネル
MOSトランジスタ43のドレインと、図7静止電流制
御回路部CのPチャンネルMOSトランジスタ76のド
レイン及びインバータ77の入力と共通に接続し組み合
わされる。入力電圧と各々の部分の出力電圧の関係は、
図3と同様である。
【0048】図13は、第7の実施例を示す回路図であ
る。図7レベル変換回路部CのNチャンネルMOSトラ
ンジスタ74のソースと共通に接続されたNチャンネル
MOSトランジスタ75のドレインと、図1静止電流制
御回路部AのPチャンネルMOSトランジスタ18のド
レイン及びインバータ19の入力と共通に接続される。
図7レベル変換回路部Cのインバータ72の出力と、図
1静止電流制御回路部Aのインバータ13の入力に接続
される。以上2点を接続し組み合わされる。入力電圧と
各々の部分の出力電圧の関係は、図9と同様である。
る。図7レベル変換回路部CのNチャンネルMOSトラ
ンジスタ74のソースと共通に接続されたNチャンネル
MOSトランジスタ75のドレインと、図1静止電流制
御回路部AのPチャンネルMOSトランジスタ18のド
レイン及びインバータ19の入力と共通に接続される。
図7レベル変換回路部Cのインバータ72の出力と、図
1静止電流制御回路部Aのインバータ13の入力に接続
される。以上2点を接続し組み合わされる。入力電圧と
各々の部分の出力電圧の関係は、図9と同様である。
【0049】図14は、第8の実施例を示す回路図であ
る。図7レベル変換回路部CのNチャンネルMOSトラ
ンジスタ74のソースと共通に接続されたNチャンネル
MOSトランジスタ75のドレインと、図4静止電流制
御回路部BのNチャンネルMOSトランジスタ45のゲ
ート及びPチャンネルMOSトランジスタ44のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図9と同様である。
る。図7レベル変換回路部CのNチャンネルMOSトラ
ンジスタ74のソースと共通に接続されたNチャンネル
MOSトランジスタ75のドレインと、図4静止電流制
御回路部BのNチャンネルMOSトランジスタ45のゲ
ート及びPチャンネルMOSトランジスタ44のゲート
に接続し組み合わされる。入力電圧と各々の部分の出力
電圧の関係は、図9と同様である。
【0050】
【発明の効果】以上述べたように本発明の半導体装置に
よればCMOS回路でTTLレベル入力の回路を実現す
ることにより、 (1)従来の回路のようにTTLレベルの特性を得るの
にトランジスタのしきい値能力にかなりの注意を払う必
要が減り、容易にその特性が得られるようになる。また
回路の上で実現可能であり半導体製造プロセスの方に特
別の負担を与えることもない。
よればCMOS回路でTTLレベル入力の回路を実現す
ることにより、 (1)従来の回路のようにTTLレベルの特性を得るの
にトランジスタのしきい値能力にかなりの注意を払う必
要が減り、容易にその特性が得られるようになる。また
回路の上で実現可能であり半導体製造プロセスの方に特
別の負担を与えることもない。
【0051】(2)従来の回路よりも小規模になってい
るため大きな面積を必要とせずコンパクトに実現でき
る。これによりチップサイズが小さくなりコストダウン
が図れる。またこの回路を実現した場合でも静止電流が
以前より増加することもなく実現可能である。
るため大きな面積を必要とせずコンパクトに実現でき
る。これによりチップサイズが小さくなりコストダウン
が図れる。またこの回路を実現した場合でも静止電流が
以前より増加することもなく実現可能である。
【0052】(3)素子の立ち上がり、下がり遅延のア
ンバランスを防ぐ事により、周波数の高いTTL入力が
実現可能である。
ンバランスを防ぐ事により、周波数の高いTTL入力が
実現可能である。
【0053】(4)従来の回路よりもゲート活性を減ら
す事により、消費電力が少なくてすむ。
す事により、消費電力が少なくてすむ。
【0054】(5)ヒステリシス特性を得られる構成で
あり、ノイズ等による誤動作の少ない回路が実現可能で
ある。
あり、ノイズ等による誤動作の少ない回路が実現可能で
ある。
【図1】第1の実施例を示す回路図。
【図2】図1を詳しく説明した回路図。
【図3】図2に於ける電圧グラフ。
【図4】第2の実施例を示す回路図。
【図5】図4を詳しく説明した回路図。
【図6】図5に於ける電圧グラフ。
【図7】第3の実施例を示す回路図。
【図8】図7を詳しく説明した回路図。
【図9】図8に於ける電圧グラフ。
【図10】第4の実施例を示す回路図。
【図11】第5の実施例を示す回路図。
【図12】第6の実施例を示す回路図。
【図13】第7の実施例を示す回路図。
【図14】第8の実施例を示す回路図。
【図15】従来の発明を示す回路図。
11・・・入力端子 12、13、19・・・インバータ 18・・・PチャンネルMOSトランジスタ 14、15、16、17・・・NチャンネルMOSトラ
ンジスタ 20・・・出力端子 21・・・入力端子 22、24、30、31・・・PチャンネルMOSトラ
ンジスタ 23、25、26、27、28、29、32・・・Nチ
ャンネルMOSトランジスタ 33・・・出力端子 36、37、39、38・・・各部分の電圧 46・・・入力端子 41・・・インバータ 42・・・PチャンネルMOSトランジスタ 43、45・・・NチャンネルMOSトランジスタ 44・・・しきい値電圧の異なるPチャンネルMOSト
ランジスタ 47・・・出力端子 57・・・入力端子 51・・・PチャンネルMOSトランジスタ 52、53、54、56・・・NチャンネルMOSトラ
ンジスタ 55・・・しきい値電圧の異なるPチャンネルMOSト
ランジスタ 58・・・出力端子 61、62、63・・・各部分の電圧 71・・・入力端子 72、77・・・インバータ 76・・・PチャンネルMOSトランジスタ 73、74、75・・・NチャンネルMOSトランジス
タ 78・・・出力端子 81・・・入力端子 82、87、88・・・PチャンネルMOSトランジス
タ 83、84、85、86、89・・・NチャンネルMO
Sトランジスタ 90・・・出力端子 96、98、99・・・各部分の電圧 101・・・入力端子 102、104、108、109・・・PチャンネルM
OSトランジスタ 103、105、106、107、110・・・Nチャ
ンネルMOSトランジスタ 111・・・出力端子
ンジスタ 20・・・出力端子 21・・・入力端子 22、24、30、31・・・PチャンネルMOSトラ
ンジスタ 23、25、26、27、28、29、32・・・Nチ
ャンネルMOSトランジスタ 33・・・出力端子 36、37、39、38・・・各部分の電圧 46・・・入力端子 41・・・インバータ 42・・・PチャンネルMOSトランジスタ 43、45・・・NチャンネルMOSトランジスタ 44・・・しきい値電圧の異なるPチャンネルMOSト
ランジスタ 47・・・出力端子 57・・・入力端子 51・・・PチャンネルMOSトランジスタ 52、53、54、56・・・NチャンネルMOSトラ
ンジスタ 55・・・しきい値電圧の異なるPチャンネルMOSト
ランジスタ 58・・・出力端子 61、62、63・・・各部分の電圧 71・・・入力端子 72、77・・・インバータ 76・・・PチャンネルMOSトランジスタ 73、74、75・・・NチャンネルMOSトランジス
タ 78・・・出力端子 81・・・入力端子 82、87、88・・・PチャンネルMOSトランジス
タ 83、84、85、86、89・・・NチャンネルMO
Sトランジスタ 90・・・出力端子 96、98、99・・・各部分の電圧 101・・・入力端子 102、104、108、109・・・PチャンネルM
OSトランジスタ 103、105、106、107、110・・・Nチャ
ンネルMOSトランジスタ 111・・・出力端子
Claims (8)
- 【請求項1】 入力端子と、前記入力端子に入力が接続
された第1のインバータと、前記第1のインバータの出
力にゲートが接続され、電源端子にドレインが接続さ
れ、かつ第1の接続点にソースが接続された第1導電型
の第1のトランジスタと、前記入力端子にゲートが接続
され、接地端子にソースが接続され、かつ前記第1の接
続点にドレインが接続された前記第1導伝型の第2のト
ランジスタと、前記第1の接続点にゲートが接続され、
前記電源端子にドレインが接続され、かつ第2の接続点
にソースが接続された前記第1導電型の第3のトランジ
スタと、前記入力端子にゲートが接続され、前記接地端
子にソースが接続され、かつ前記第2の接続点にドレイ
ンが接続された前記第1導電型の第4のトランジスタと
を有し、各トランジスタの電流増幅率を前記第3のトラ
ンジスタの電流増幅率>前記第5のトランジスタの電流
増幅率>前記第4のトランジスタの電流増幅率と設定し
た第1のレベル変換回路と、 前記第2の接続点に入力が接続された第2のインバータ
と、前記電源端子にドレインが接続され、かつ前記第2
の接続点にソースが接続された前記第2導電型の第5の
トランジスタとを有する第1の静止電流制御回路とを備
え、 前記第1のインバータの出力を第3のインバータを介し
て前記第5のトランジスタのゲートに接続してなり、と
することを特徴とする半導体装置。 - 【請求項2】 入力端子と、前記入力端子に入力が接続
された第4のインバータと、前記第4のインバータの出
力にゲートが接続され、電源端子にドレインが接続さ
れ、かつ第3の接続点にソースが接続された第1導電型
の第6のトランジスタと、前記入力端子にゲートが接続
され、接地端子にソースが接続され、かつ前記第3の接
続点にドレインが接続された前記第1導電型の第7のト
ランジスタとを有する第2のレベル変換回路と、 前記第3の接続点にゲートが接続され、前記電源端子に
ドレインが接続され、かつ第4の接続点にソースが接続
された第2導電型の第8のトランジスタと、 前記第3の接続点にゲートが接続され、前記接地端子に
ソースが接続され、かつ前記第4の接続点にドレインが
接続された前記第1導電型の第9のトランジスタとを有
する第2の静止電流制御回路とを備え、 前記第8のトランジスタのしきい値電圧の絶対値を前記
第6のトランジスタのしきい値電圧の絶対値よりも大き
く設定してなり、前記第4の接続点を出力端子としてな
ることを特徴とする半導体装置。 - 【請求項3】 入力端子と、前記入力端子に入力が接続
された第5のインバータと、前記第5のインバータの出
力にゲートが接続され、電源端子にドレインが接続され
た第1導電型の第10のトランジスタと、前記第10の
トランジスタのソースにゲートとドレインが接続され、
かつ第5の接続点にソースが接続された前記第1導電型
の第11のトランジスタと、前記入力端子にゲートが接
続され、接地端子にソースが接続され、かつ前記第1の
接続点にドレインが接続された前記第1導電型の第12
のトランジスタとを有し、各トランジスタの電流増幅率
を、前記第11のトランジスタの電流増幅率>前記第1
0のトランジスタの電流増幅率>前記第12のトランジ
スタの電流増幅率と設定した第3のレベル変換回路と、 第6のインバータと、前記第6のインバータの出力端子
にゲートが接続され、前記電源端子にドレインが接続さ
れ、かつ前記第6のインバータの入力にソースが接続さ
れた前記第1導電型の第13のトランジスタとを有する
第3の静止電流制御回路とを備え、 前記第5の接続点に前記第6のインバータの入力が接続
されてなることを特徴とする半導体装置。 - 【請求項4】 請求項1記載の第1のレベル変換回路
と、請求項2記載の第2の静止電流制御回路とを有し、
前記第2の静止電流制御回路の入力が前記第2の接続点
に接続されてなることを特徴とする半導体装置。 - 【請求項5】 請求項1記載の第1のレベル変換回路
と、前記請求項3記載の第3の静止電流制御回路とを有
し、前記第6のインバータの入力が前記第2の接続点に
接続されてなることを特徴とする半導体装置。 - 【請求項6】 請求項2記載の第2のレベル変換回路と
請求項3記載の第3の静止電流制御回路とを有し、前記
第6のインバータの入力が前記第2の接続点に接続され
てなることを特徴とする半導体装置。 - 【請求項7】 請求項3記載の第3のレベル変換回路
と、請求項1記載の静止電流制御回路とを有し、前記第
1のインバータの出力端子を第7のインバータを介して
前記第5のトランジスタのゲートに接続してなることを
特徴とする半導体装置。 - 【請求項8】 請求項3記載の第3のレベル変換回路と
請求項2の第2の静止電流制御回路とを有し、前記第2
の静止電流制御回路の入力が前記第5の接続点に接続さ
れてなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7267521A JPH09116420A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7267521A JPH09116420A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09116420A true JPH09116420A (ja) | 1997-05-02 |
Family
ID=17445998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7267521A Pending JPH09116420A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09116420A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002152033A (ja) * | 2000-08-31 | 2002-05-24 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1995
- 1995-10-16 JP JP7267521A patent/JPH09116420A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002152033A (ja) * | 2000-08-31 | 2002-05-24 | Mitsubishi Electric Corp | 半導体集積回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100405814B1 (ko) | 출력회로 | |
JP2549743B2 (ja) | 出力回路 | |
US7821297B2 (en) | Low power output driver | |
US5537059A (en) | Output circuit of semiconductor integrated circuit device | |
US20030098712A1 (en) | Level conversion circuit for which an operation at power voltage rise time is stabilized | |
US7262651B2 (en) | Differential input buffer circuit with rail-to-rail input range | |
US20030169225A1 (en) | Amplitude conversion circuit for converting signal amplitude | |
JP2002290230A (ja) | Cmosインバータ | |
JP3530315B2 (ja) | 出力回路 | |
JPH077414A (ja) | 低電力デジタル信号バッファ回路 | |
JPH0677804A (ja) | 出力回路 | |
JP2001127615A (ja) | 分割レベル論理回路 | |
JPH01195719A (ja) | 半導体集積回路 | |
JPH09116420A (ja) | 半導体装置 | |
JP2827963B2 (ja) | 半導体集積回路装置 | |
JPH11317652A (ja) | 出力回路 | |
JPH11122092A (ja) | 信号レベル変換回路 | |
JP2001044818A (ja) | 入力回路 | |
JP2002246893A (ja) | レベルダウンコンバータ | |
JP2550942B2 (ja) | Cmos型論理集積回路 | |
JP3171518B2 (ja) | Bimos回路 | |
JPS63275223A (ja) | 出力バツフア−回路 | |
JPH0697433A (ja) | 出力バッファ回路 | |
JPH04113714A (ja) | 半導体集積装置 | |
JPH0756940B2 (ja) | レベル変換回路 |