JP2001251176A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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Abstract
(57)【要約】 （修正有）
【課題】 入力部にゲート酸化膜圧以上の電位差が印加
されても、各ＭＯＳトランジスタゲート酸化膜に耐圧以
上の電圧がかかることなく、入力信号の立上がり／立下
り時ともに遅延を小さくばらつきを少なくする。 【解決手段】 入力部ＩＮをノードＡと電気的に接続す
るトランスファーゲート回路２０は、入力部ＩＮが接地
電位であり出力部ＯＵＴが第１の電源電位である場合、
トランジスタ２２のゲートをオンにする。入力部ＩＮの
電位が接地電位から第１の電源電位に変移する場合、ト
ランジスタ２２はノードＡの電位の引き上げを助ける。
ノードＡがインバータ回路１０の出力電位を反転させる
レベルに到達した時点でトランジスタ３１をオフ２３を
オンにしてノードＡの電位を第１の電位に固定する。入
力部ＩＮがゲート酸化膜耐圧以上の電位ＶＤＤ２まで引
き上げられた場合、トランジスタ３３がオン２２がオフ
となりノードＡの電位の引き上げを防止する。
されても、各ＭＯＳトランジスタゲート酸化膜に耐圧以
上の電圧がかかることなく、入力信号の立上がり／立下
り時ともに遅延を小さくばらつきを少なくする。 【解決手段】 入力部ＩＮをノードＡと電気的に接続す
るトランスファーゲート回路２０は、入力部ＩＮが接地
電位であり出力部ＯＵＴが第１の電源電位である場合、
トランジスタ２２のゲートをオンにする。入力部ＩＮの
電位が接地電位から第１の電源電位に変移する場合、ト
ランジスタ２２はノードＡの電位の引き上げを助ける。
ノードＡがインバータ回路１０の出力電位を反転させる
レベルに到達した時点でトランジスタ３１をオフ２３を
オンにしてノードＡの電位を第１の電位に固定する。入
力部ＩＮがゲート酸化膜耐圧以上の電位ＶＤＤ２まで引
き上げられた場合、トランジスタ３３がオン２２がオフ
となりノードＡの電位の引き上げを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タで構成した半導体集積回路（ＬＳＩ）に関するもので
あり、特に、ＭＯＳトランジスタのゲート酸化膜の耐圧
以上の電圧を電源電圧とする他のＬＳＩと接続するため
のインターフェースとなるレベルシフト回路に関するも
のである。
タで構成した半導体集積回路（ＬＳＩ）に関するもので
あり、特に、ＭＯＳトランジスタのゲート酸化膜の耐圧
以上の電圧を電源電圧とする他のＬＳＩと接続するため
のインターフェースとなるレベルシフト回路に関するも
のである。
【０００２】
【従来の技術】近年、半導体集積回路の微細化に伴い、
半導体デバイスの耐圧、特にＭＯＳトランジスタのゲー
ト酸化膜の耐圧が低くなっており、これに伴い３ボルト
や２．５ボルト、あるいはそれ以下の低電圧を電源電圧
とするＬＳＩが増加しており、ＬＳＩの電源電圧が３ボ
ルトであっても、このＬＳＩと接続する外部のＬＳＩの
電源電圧が例えば５ボルトである場合の接続には振幅が
５ボルトである信号の入力を許容するレベルシフト回路
を使用する。
半導体デバイスの耐圧、特にＭＯＳトランジスタのゲー
ト酸化膜の耐圧が低くなっており、これに伴い３ボルト
や２．５ボルト、あるいはそれ以下の低電圧を電源電圧
とするＬＳＩが増加しており、ＬＳＩの電源電圧が３ボ
ルトであっても、このＬＳＩと接続する外部のＬＳＩの
電源電圧が例えば５ボルトである場合の接続には振幅が
５ボルトである信号の入力を許容するレベルシフト回路
を使用する。
【０００３】このとき、５ボルト以上の耐圧を持つゲー
ト酸化膜を形成する別工程を追加するとコストが増大す
るため、各トランジスタのゲート酸化膜にゲート酸化膜
耐圧以上の電位差が印加されない回路構成のレベルシフ
ト回路を使用する。
ト酸化膜を形成する別工程を追加するとコストが増大す
るため、各トランジスタのゲート酸化膜にゲート酸化膜
耐圧以上の電位差が印加されない回路構成のレベルシフ
ト回路を使用する。
【０００４】以下、図面を参照して従来のレベルシフト
回路について説明する。このレベルシフト回路は外部回
路から入力部に与えられたレベルを反転させ、出力部の
電位状態をこのＬＳＩの電源電位及び接地電位のいずれ
かに設定する回路である。
回路について説明する。このレベルシフト回路は外部回
路から入力部に与えられたレベルを反転させ、出力部の
電位状態をこのＬＳＩの電源電位及び接地電位のいずれ
かに設定する回路である。
【０００５】図１６は従来のレベルシフト回路を示す。
ＩＮは外部ＬＳＩの信号線が接続される入力部、ＯＵＴ
はオンチップ回路に接続されて電源電位あるいは接地電
位のいずれかを出力する出力部である。またこのＬＳＩ
の電源電位であるＶＤＤ１は第１の電位でありＧＮＤは
接地電位である。第１の電位ＶＤＤ１と接地電位ＧＮＤ
の電位差はＬＳＩを構成するＭＯＳトランジスタのゲー
ト酸化膜の耐圧以下である。
ＩＮは外部ＬＳＩの信号線が接続される入力部、ＯＵＴ
はオンチップ回路に接続されて電源電位あるいは接地電
位のいずれかを出力する出力部である。またこのＬＳＩ
の電源電位であるＶＤＤ１は第１の電位でありＧＮＤは
接地電位である。第１の電位ＶＤＤ１と接地電位ＧＮＤ
の電位差はＬＳＩを構成するＭＯＳトランジスタのゲー
ト酸化膜の耐圧以下である。
【０００６】１００は入力端子の電位に応じて出力端子
より電位を反転出力するインバータ回路であり、電源電
位にプルアップするＰ型ＭＯＳトランジスタ１０１及び
接地電位にプルダウンするＮ型ＭＯＳトランジスタ１０
２によって構成されている。
より電位を反転出力するインバータ回路であり、電源電
位にプルアップするＰ型ＭＯＳトランジスタ１０１及び
接地電位にプルダウンするＮ型ＭＯＳトランジスタ１０
２によって構成されている。
【０００７】Ｐ型ＭＯＳトランジスタ１０１とＮ型ＭＯ
Ｓトランジスタ１０２のドレイン同士が接続されたノー
ドがインバータ回路１００の出力端子であり前記出力部
ＯＵＴに接続され、Ｐ型ＭＯＳトランジスタ１０１とＮ
型ＭＯＳトランジスタ１０２のゲート同士が接続された
ノードＢがインバータ回路１００の入力端子である。イ
ンバータ回路１００はＭＯＳトランジスタのゲート酸化
膜の耐圧以下の電圧で動作し、例えばその電圧は第１の
電位ＶＤＤ１と接地電位の電位差である。
Ｓトランジスタ１０２のドレイン同士が接続されたノー
ドがインバータ回路１００の出力端子であり前記出力部
ＯＵＴに接続され、Ｐ型ＭＯＳトランジスタ１０１とＮ
型ＭＯＳトランジスタ１０２のゲート同士が接続された
ノードＢがインバータ回路１００の入力端子である。イ
ンバータ回路１００はＭＯＳトランジスタのゲート酸化
膜の耐圧以下の電圧で動作し、例えばその電圧は第１の
電位ＶＤＤ１と接地電位の電位差である。
【０００８】１１０は入力パッド部から入力された信号
を第１の電位ＶＤＤ１以上の電位にならないよう制限し
て前記ノードＢに伝達するトランスファーゲート部で、
Ｎ型ＭＯＳトランジスタ１１１によって構成されてい
る。Ｎ型ＭＯＳトランジスタ１１１のドレインは前記入
力部ＩＮに接続され、ソースはトランスファーゲート部
の出力でありインバータ回路１００の入力端子である前
記ノードＢに接続され、ゲートには第１の電位ＶＤＤ１
が与えられている。
を第１の電位ＶＤＤ１以上の電位にならないよう制限し
て前記ノードＢに伝達するトランスファーゲート部で、
Ｎ型ＭＯＳトランジスタ１１１によって構成されてい
る。Ｎ型ＭＯＳトランジスタ１１１のドレインは前記入
力部ＩＮに接続され、ソースはトランスファーゲート部
の出力でありインバータ回路１００の入力端子である前
記ノードＢに接続され、ゲートには第１の電位ＶＤＤ１
が与えられている。
【０００９】前記入力部ＩＮには外部回路の電源電圧で
ある第２の電圧ＶＤＤ２と接地電位を振幅とする信号が
入力される。第２の電圧ＶＤＤ２は第１の電圧ＶＤＤ１
と同じである場合と、第１の電圧より高くＭＯＳトラン
ジスタのゲート酸化膜の耐圧以上である場合がある。
ある第２の電圧ＶＤＤ２と接地電位を振幅とする信号が
入力される。第２の電圧ＶＤＤ２は第１の電圧ＶＤＤ１
と同じである場合と、第１の電圧より高くＭＯＳトラン
ジスタのゲート酸化膜の耐圧以上である場合がある。
【００１０】このように構成された図１６に示す従来の
レベルシフト回路について、その動作を説明する。ここ
では第１の電位ＶＤＤ１は３ボルトでありＧＮＤは０ボ
ルトであるとし、第２の電位ＶＤＤ２は３ボルトである
場合と５ボルトである場合を説明する。
レベルシフト回路について、その動作を説明する。ここ
では第１の電位ＶＤＤ１は３ボルトでありＧＮＤは０ボ
ルトであるとし、第２の電位ＶＤＤ２は３ボルトである
場合と５ボルトである場合を説明する。
【００１１】まず、入力部ＩＮに０ボルトが入力された
場合を説明する。入力部ＩＮに０ボルトが入力される
と、Ｎ型ＭＯＳトランジスタ１１１がオンになるためト
ランスファーゲート部は入力部ＩＮと節点Ｂを電気的に
接続し、ノードＢの電位は０ボルトとなる。ノードＢが
０ボルトになるとインバータ回路１００の備えるＰ型Ｍ
ＯＳトランジスタ１０１がオンになり、Ｎ型ＭＯＳトラ
ンジスタ１０２がオフになり、レベルシフト回路の出力
部ＯＵＴを３ボルトの電位にプルアップする。図１７で
は入力部ＩＮに０ボルトが入力されるときオンになるＭ
ＯＳトランジスタを破線の丸で囲んでいる。
場合を説明する。入力部ＩＮに０ボルトが入力される
と、Ｎ型ＭＯＳトランジスタ１１１がオンになるためト
ランスファーゲート部は入力部ＩＮと節点Ｂを電気的に
接続し、ノードＢの電位は０ボルトとなる。ノードＢが
０ボルトになるとインバータ回路１００の備えるＰ型Ｍ
ＯＳトランジスタ１０１がオンになり、Ｎ型ＭＯＳトラ
ンジスタ１０２がオフになり、レベルシフト回路の出力
部ＯＵＴを３ボルトの電位にプルアップする。図１７で
は入力部ＩＮに０ボルトが入力されるときオンになるＭ
ＯＳトランジスタを破線の丸で囲んでいる。
【００１２】次に、入力部ＩＮに３ボルトが入力された
場合の動作を説明する。Ｎ型ＭＯＳトランジスタ１１１
のしきい値電圧をＶｔｎ１とするとノードＢの電位は
（３−Ｖｔｎ１）まで引き上げられたところでＮ型ＭＯ
Ｓトランジスタ１１１はオフ状態になる。ノードＢの電
位が（３−Ｖｔｎ１）となるとインバータ回路１００の
備えるＰ型ＭＯＳトランジスタ１０１がオフ，Ｎ型ＭＯ
Ｓトランジスタ１０２がオンとなり、レベルシフト回路
の出力部ＯＵＴを０ボルトの電位にする。図１８では入
力部ＩＮに３ボルトが入力されるときオンになるＭＯＳ
トランジスタを破線の丸で囲んでいる。
場合の動作を説明する。Ｎ型ＭＯＳトランジスタ１１１
のしきい値電圧をＶｔｎ１とするとノードＢの電位は
（３−Ｖｔｎ１）まで引き上げられたところでＮ型ＭＯ
Ｓトランジスタ１１１はオフ状態になる。ノードＢの電
位が（３−Ｖｔｎ１）となるとインバータ回路１００の
備えるＰ型ＭＯＳトランジスタ１０１がオフ，Ｎ型ＭＯ
Ｓトランジスタ１０２がオンとなり、レベルシフト回路
の出力部ＯＵＴを０ボルトの電位にする。図１８では入
力部ＩＮに３ボルトが入力されるときオンになるＭＯＳ
トランジスタを破線の丸で囲んでいる。
【００１３】入力部ＩＮに５ボルトが入力された場合の
動作は入力部ＩＮに３ボルトが与えられた場合と同様に
ノードＢの電位は（３−Ｖｔｎ１）まで引き上げられた
ところでＮ型ＭＯＳトランジスタ１１１はオフ状態にな
る。ノードＢの電位が（３−Ｖｔｎ１）となるとインバ
ータ回路１００の備えるＰ型ＭＯＳトランジスタ１０１
がオフにＮ型ＭＯＳトランジスタ１０２がオンになり、
レベルシフト回路の出力部ＯＵＴを０ボルトの電位にす
る。このときＮ型ＭＯＳトランジスタ１１１のドレイン
とゲート間の電位差は（５−３）＝２ボルトでありゲー
ト酸化膜耐圧以下であるためゲート酸化膜の劣化は発生
しない。図１９では入力部ＩＮに５ボルトが入力される
ときオンになるＭＯＳトランジスタを破線の丸で囲んで
いる。
動作は入力部ＩＮに３ボルトが与えられた場合と同様に
ノードＢの電位は（３−Ｖｔｎ１）まで引き上げられた
ところでＮ型ＭＯＳトランジスタ１１１はオフ状態にな
る。ノードＢの電位が（３−Ｖｔｎ１）となるとインバ
ータ回路１００の備えるＰ型ＭＯＳトランジスタ１０１
がオフにＮ型ＭＯＳトランジスタ１０２がオンになり、
レベルシフト回路の出力部ＯＵＴを０ボルトの電位にす
る。このときＮ型ＭＯＳトランジスタ１１１のドレイン
とゲート間の電位差は（５−３）＝２ボルトでありゲー
ト酸化膜耐圧以下であるためゲート酸化膜の劣化は発生
しない。図１９では入力部ＩＮに５ボルトが入力される
ときオンになるＭＯＳトランジスタを破線の丸で囲んで
いる。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
レベルシフト回路には以下のような問題がある。図２に
示すような従来のレベルシフト回路において、入力部Ｉ
Ｎの電圧をＶｉｎ、ノードＢの電位をＶｂ、入力部が０
ボルトから第１の電位ＶＤＤ１に変化する信号を入力し
た場合にノードＢに流入する電流をＩｒ１とすると、Ｖ
ｂが０ボルト以上であり、かつ（ＶＤＤ１−Ｖｔｎ１）
以下の範囲でＩｒ１は、 Ｉｒ１ ＝ （β１／２）（Ｖｉｎ−Ｖｔｎ１−Ｖｂ）2 ＝ （β１／２）（ＶＤＤ１−Ｖｔｎ１−Ｖｂ）2 で表される。β１はトランジスタにより決まる定数であ
り、 β１ ＝ （Ｗ１／Ｌ１）（ε・μ０／ｔｏｘ） で表される。Ｗ１及びＬ１はＮ型ＭＯＳトランジスタ１
１１のゲート幅及びゲート長、εはゲート酸化膜の誘電
率、μ０は電子の移動度、ｔｏｘはゲート酸化膜圧であ
る。
レベルシフト回路には以下のような問題がある。図２に
示すような従来のレベルシフト回路において、入力部Ｉ
Ｎの電圧をＶｉｎ、ノードＢの電位をＶｂ、入力部が０
ボルトから第１の電位ＶＤＤ１に変化する信号を入力し
た場合にノードＢに流入する電流をＩｒ１とすると、Ｖ
ｂが０ボルト以上であり、かつ（ＶＤＤ１−Ｖｔｎ１）
以下の範囲でＩｒ１は、 Ｉｒ１ ＝ （β１／２）（Ｖｉｎ−Ｖｔｎ１−Ｖｂ）2 ＝ （β１／２）（ＶＤＤ１−Ｖｔｎ１−Ｖｂ）2 で表される。β１はトランジスタにより決まる定数であ
り、 β１ ＝ （Ｗ１／Ｌ１）（ε・μ０／ｔｏｘ） で表される。Ｗ１及びＬ１はＮ型ＭＯＳトランジスタ１
１１のゲート幅及びゲート長、εはゲート酸化膜の誘電
率、μ０は電子の移動度、ｔｏｘはゲート酸化膜圧であ
る。
【００１５】インバータ１００の出力レベルが反転する
入力電圧の値をＶｓｗ１、インバータ１００の入力容量
及び配線容量を加えたノードＢにおける負荷容量をＣ
ｂ、ノードＢが０ボルトからＶｓｗ１に到達するまでに
必要な時間をｔｒ１とするとｔｒ１は、 ｔｒ１ ＝ （２Ｃｂ／β１）｛１／（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１）− １／（ＶＤＤ１−Ｖｔｎ１）｝ ＝ （２Ｃｂ／β１）｛Ｖｓｗ１／（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１ ）（ＶＤＤ１−Ｖｔｎ１）｝ となる。なお、ノードＢの電位が（ＶＤＤ１−Ｖｔｎ
１）に到達するとＮ型ＭＯＳトランジスタ１１１はオフ
となるため、ノードＢの電位は（ＶＤＤ１−Ｖｔｎ１）
以上には上がらない。
入力電圧の値をＶｓｗ１、インバータ１００の入力容量
及び配線容量を加えたノードＢにおける負荷容量をＣ
ｂ、ノードＢが０ボルトからＶｓｗ１に到達するまでに
必要な時間をｔｒ１とするとｔｒ１は、 ｔｒ１ ＝ （２Ｃｂ／β１）｛１／（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１）− １／（ＶＤＤ１−Ｖｔｎ１）｝ ＝ （２Ｃｂ／β１）｛Ｖｓｗ１／（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１ ）（ＶＤＤ１−Ｖｔｎ１）｝ となる。なお、ノードＢの電位が（ＶＤＤ１−Ｖｔｎ
１）に到達するとＮ型ＭＯＳトランジスタ１１１はオフ
となるため、ノードＢの電位は（ＶＤＤ１−Ｖｔｎ１）
以上には上がらない。
【００１６】一方、入力部ＩＮが第１の電位ＶＤＤ１か
ら接地電位に変化する信号を入力した場合にノードＢに
流入する電流をＩｆ１とすると、ＶｂがＶｔｎ１以上で
ありかつ（ＶＤＤ１−Ｖｔｎ１）以下の範囲でＩｆ１は Ｉｆ１ ＝ （−β１／２）（ＶＤＤ１−Ｖｔｎ１）2 で表される。この場合、ノードＢが（ＶＤＤ１−Ｖｔｎ
１）からＶｓｗ１に到達するまでに必要な時間をｔｆ１
とするとｔｆ１は ｔｆ１ ＝ （２Ｃｂ／β１）（ＶＤＤ１−Ｖｔｎ１−
Ｖｓｗ１）／（ＶＤＤ１−Ｖｔｎ１）2 となる。Ｖｓｗ１は通常（ＶＤＤ１／２）付近であり、
例えばＶｓｗ１＝（ＶＤＤ１／２）とした場合、 Ｖｓｗ１ ＝ （ＶＤＤ１／２）＞（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１） ＝ （ＶＤＤ１／２−Ｖｔｎ１） であり且つ （ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１） ＜ （ＶＤＤ１−
Ｖｔｎ１） であるため常にｔｒ＞ｔｆが成立する。
ら接地電位に変化する信号を入力した場合にノードＢに
流入する電流をＩｆ１とすると、ＶｂがＶｔｎ１以上で
ありかつ（ＶＤＤ１−Ｖｔｎ１）以下の範囲でＩｆ１は Ｉｆ１ ＝ （−β１／２）（ＶＤＤ１−Ｖｔｎ１）2 で表される。この場合、ノードＢが（ＶＤＤ１−Ｖｔｎ
１）からＶｓｗ１に到達するまでに必要な時間をｔｆ１
とするとｔｆ１は ｔｆ１ ＝ （２Ｃｂ／β１）（ＶＤＤ１−Ｖｔｎ１−
Ｖｓｗ１）／（ＶＤＤ１−Ｖｔｎ１）2 となる。Ｖｓｗ１は通常（ＶＤＤ１／２）付近であり、
例えばＶｓｗ１＝（ＶＤＤ１／２）とした場合、 Ｖｓｗ１ ＝ （ＶＤＤ１／２）＞（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１） ＝ （ＶＤＤ１／２−Ｖｔｎ１） であり且つ （ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１） ＜ （ＶＤＤ１−
Ｖｔｎ１） であるため常にｔｒ＞ｔｆが成立する。
【００１７】例えば、ここでＶＤＤ１＝３ボルト、Ｖｔ
ｎ１＝０．７ボルト、Ｖｓｗ１＝１．５ボルト、Ｃｂ＝
１００ｆＦ、β１＝４００×１０-6とした場合、ｔｒ１
＝０．４０８ｎｓ、ｔｆ１＝０．０７６ｎｓとなり、入
力信号が立上がりである場合の遅延時間と入力信号が立
下りである場合の遅延時間の差が発生している。
ｎ１＝０．７ボルト、Ｖｓｗ１＝１．５ボルト、Ｃｂ＝
１００ｆＦ、β１＝４００×１０-6とした場合、ｔｒ１
＝０．４０８ｎｓ、ｔｆ１＝０．０７６ｎｓとなり、入
力信号が立上がりである場合の遅延時間と入力信号が立
下りである場合の遅延時間の差が発生している。
【００１８】また、ｔｆ１におけるＶｓｗ１の影響は一
次の項であるのでＶｓｗ１の変動に対してｔｆ１は比例
的に変化するが、ｔｒ１におけるＶｓｗ１の影響は（Ｖ
ＤＤ１−Ｖｔｎ１−Ｖｓｗ１）の逆数で与えられるた
め、Ｖｓｗ１が（ＶＤＤ１−Ｖｔｎ１）となる電位を漸
近線としてｔｒ１は反比例する。Ｖｓｗ１→（ＶＤＤ１
−Ｖｔｎ１）とするとｔｒ１→∞となる。これは、Ｖｓ
ｗ１のばらつきによる遅延値の変動について上限が無い
ことを意味し、β１を大きくすることにより遅延を減少
させることはできるが、その限界を保証することはでき
ない。ｔｒ１の変動量はＶｓｗ１が（ＶＤＤ１−Ｖｔｎ
１）に近づくほど増大するため、インバータ１００の部
分にシュミット回路のようなヒステリシス特性を持つ回
路を接続した場合などに立上がりと立下りの遅延時間の
差がより顕著となる。また、ＶＤＤ１の電位が低くなる
と（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１）の値が相対的に小
さくなるため遅延値の変動量が増加する傾向が表われ
る。
次の項であるのでＶｓｗ１の変動に対してｔｆ１は比例
的に変化するが、ｔｒ１におけるＶｓｗ１の影響は（Ｖ
ＤＤ１−Ｖｔｎ１−Ｖｓｗ１）の逆数で与えられるた
め、Ｖｓｗ１が（ＶＤＤ１−Ｖｔｎ１）となる電位を漸
近線としてｔｒ１は反比例する。Ｖｓｗ１→（ＶＤＤ１
−Ｖｔｎ１）とするとｔｒ１→∞となる。これは、Ｖｓ
ｗ１のばらつきによる遅延値の変動について上限が無い
ことを意味し、β１を大きくすることにより遅延を減少
させることはできるが、その限界を保証することはでき
ない。ｔｒ１の変動量はＶｓｗ１が（ＶＤＤ１−Ｖｔｎ
１）に近づくほど増大するため、インバータ１００の部
分にシュミット回路のようなヒステリシス特性を持つ回
路を接続した場合などに立上がりと立下りの遅延時間の
差がより顕著となる。また、ＶＤＤ１の電位が低くなる
と（ＶＤＤ１−Ｖｔｎ１−Ｖｓｗ１）の値が相対的に小
さくなるため遅延値の変動量が増加する傾向が表われ
る。
【００１９】このように従来回路のデメリットとして入
力が０ボルトから３ボルトへ立上がる場合と、３ボルト
から０ボルトへ立下る場合で遅延差が大きくなり、電源
電圧の変動などによるばらつきも大きくなるため、この
レベルシフト回路を使用したタイミング設計時に遅延時
間を保証するためのマージンを大きく取る必要がある。
これは、内部回路における動作の高速化を要求されるこ
とに繋がりチップとして高速な動作が要求される場合に
不利である。
力が０ボルトから３ボルトへ立上がる場合と、３ボルト
から０ボルトへ立下る場合で遅延差が大きくなり、電源
電圧の変動などによるばらつきも大きくなるため、この
レベルシフト回路を使用したタイミング設計時に遅延時
間を保証するためのマージンを大きく取る必要がある。
これは、内部回路における動作の高速化を要求されるこ
とに繋がりチップとして高速な動作が要求される場合に
不利である。
【００２０】本発明は、上記の課題を鑑み、入力が立上
がりである場合のレベルシフト回路の遅延値を減少させ
ると共に、後段のインバータ回路の反転レベルの変動や
ＶＤＤ１の変動に対するレベルシフト回路の遅延値のば
らつきの小さくすることにより、内部動作速度のマージ
ンが大きくでき、より高速な回路設計に適したレベルシ
フト回路を提供することを目的としている。
がりである場合のレベルシフト回路の遅延値を減少させ
ると共に、後段のインバータ回路の反転レベルの変動や
ＶＤＤ１の変動に対するレベルシフト回路の遅延値のば
らつきの小さくすることにより、内部動作速度のマージ
ンが大きくでき、より高速な回路設計に適したレベルシ
フト回路を提供することを目的としている。
【００２１】
【課題を解決するための手段】本発明の請求項１記載の
レベルシフト回路は、外部回路と前記外部回路から入力
された第１の電位あるいは第２の電位あるいは接地電位
のレベルを受け取る入力部と、入力部で受け取った信号
を、第１の電位と接地電位を振幅とする信号に反転出力
する出力部より内部回路に伝達するレベルシフト回路で
あって、前記第１の電位と接地電位の電位差を振幅とす
る信号を受け取ってレベルを反転させて前記第１の電位
と接地電位の電位差を振幅とする信号を前記出力部に出
力する第１のインバータ回路と、入力端子と出力端子と
フィードバック端子と制御端子を有し、制御端子に与え
られた電位により前記出力端子と前記入力端子の電気的
接続を制御するトランスファーゲート回路と、制御信号
出力端子を有し、前記入力部より入力された信号と前記
出力部より出力された信号を制御信号として入力され且
つ制御信号出力端子が前記トランスファーゲート回路の
制御端子に接続され、前記入力部の電位が前記第１の電
位を超える場合は前記トランスファーゲート回路の入力
端子と前記トランスファーゲートの出力端子の接続を高
抵抗にする制御信号をトランスファーゲートに与える一
方、前記入力部の電位が前記第１の電位を超えず且つ前
記出力部の電位が接地電位である場合は前記入力部と前
記トランスファーゲート回路の出力端子間の接続を低抵
抗にする信号を前記トランスファーゲートの制御信号と
して与えるトランスファーゲート制御回路とを備え、前
記第１のインバータ回路の出力端子は前記出力部に接続
され、前記トランスファーゲート回路の出力端子は前記
第１のインバータ回路の入力端子に接続され、前記トラ
ンスファーゲート回路の入力端子は前記入力部に接続さ
れ、前記トランスファーゲート回路のフィードバック端
子に前記出力部が接続され、前記トランスファーゲート
回路の入力端子が前記入力部に接続され、前記第１のイ
ンバータ回路はソース及び基板に前記第１の電位が与え
られた第１のＰ型ＭＯＳトランジスタとソース及び基板
に接地電位が与えられた第１のＮ型ＭＯＳトランジスタ
を備え、前記第１のＰ型ＭＯＳトランジスタのゲート及
び前記第１のＮ型ＭＯＳトランジスタのゲート同士が接
続され前記第１のＰ型ＭＯＳトランジスタのゲート及び
前記第１のＮ型ＭＯＳトランジスタのゲート同士が接続
されたノードを前記第１のインバータ回路の入力端子に
とし且つ前記第１のＰ型ＭＯＳトランジスタのドレイン
及び前記第１のＮ型ＭＯＳトランジスタのドレイン同士
が接続され前記第１のＰ型ＭＯＳトランジスタのドレイ
ン及び前記第１のＮ型ＭＯＳトランジスタのドレイン同
士が接続されたノードを前記第１のインバータ回路の出
力端子とした相補型インバータであることを特徴とす
る。
レベルシフト回路は、外部回路と前記外部回路から入力
された第１の電位あるいは第２の電位あるいは接地電位
のレベルを受け取る入力部と、入力部で受け取った信号
を、第１の電位と接地電位を振幅とする信号に反転出力
する出力部より内部回路に伝達するレベルシフト回路で
あって、前記第１の電位と接地電位の電位差を振幅とす
る信号を受け取ってレベルを反転させて前記第１の電位
と接地電位の電位差を振幅とする信号を前記出力部に出
力する第１のインバータ回路と、入力端子と出力端子と
フィードバック端子と制御端子を有し、制御端子に与え
られた電位により前記出力端子と前記入力端子の電気的
接続を制御するトランスファーゲート回路と、制御信号
出力端子を有し、前記入力部より入力された信号と前記
出力部より出力された信号を制御信号として入力され且
つ制御信号出力端子が前記トランスファーゲート回路の
制御端子に接続され、前記入力部の電位が前記第１の電
位を超える場合は前記トランスファーゲート回路の入力
端子と前記トランスファーゲートの出力端子の接続を高
抵抗にする制御信号をトランスファーゲートに与える一
方、前記入力部の電位が前記第１の電位を超えず且つ前
記出力部の電位が接地電位である場合は前記入力部と前
記トランスファーゲート回路の出力端子間の接続を低抵
抗にする信号を前記トランスファーゲートの制御信号と
して与えるトランスファーゲート制御回路とを備え、前
記第１のインバータ回路の出力端子は前記出力部に接続
され、前記トランスファーゲート回路の出力端子は前記
第１のインバータ回路の入力端子に接続され、前記トラ
ンスファーゲート回路の入力端子は前記入力部に接続さ
れ、前記トランスファーゲート回路のフィードバック端
子に前記出力部が接続され、前記トランスファーゲート
回路の入力端子が前記入力部に接続され、前記第１のイ
ンバータ回路はソース及び基板に前記第１の電位が与え
られた第１のＰ型ＭＯＳトランジスタとソース及び基板
に接地電位が与えられた第１のＮ型ＭＯＳトランジスタ
を備え、前記第１のＰ型ＭＯＳトランジスタのゲート及
び前記第１のＮ型ＭＯＳトランジスタのゲート同士が接
続され前記第１のＰ型ＭＯＳトランジスタのゲート及び
前記第１のＮ型ＭＯＳトランジスタのゲート同士が接続
されたノードを前記第１のインバータ回路の入力端子に
とし且つ前記第１のＰ型ＭＯＳトランジスタのドレイン
及び前記第１のＮ型ＭＯＳトランジスタのドレイン同士
が接続され前記第１のＰ型ＭＯＳトランジスタのドレイ
ン及び前記第１のＮ型ＭＯＳトランジスタのドレイン同
士が接続されたノードを前記第１のインバータ回路の出
力端子とした相補型インバータであることを特徴とす
る。
【００２２】本発明の請求項２記載のレベルシフト回路
は、請求項１において、前記トランスファーゲート回路
は、ゲートに前記第１の電位が与えられた第２のＮ型Ｍ
ＯＳトランジスタと、ゲートに前記制御端子が接続され
た第２のＰ型ＭＯＳトランジスタと、ソース及び基板を
前記第１の電位に接続され且つゲートをフィードバック
端子に接続された第３のＰ型ＭＯＳトランジスタとを有
し、前記第２のＮ型ＭＯＳトランジスタのドレインと前
記第２のＰ型ＭＯＳトランジスタのドレイン同士が接続
され前記第２のＮ型ＭＯＳトランジスタのドレインと前
記第２のＰ型ＭＯＳトランジスタのドレイン同士が接続
されたノードが入力端子であり前記第２のＮ型ＭＯＳト
ランジスタのソースと前記第２のＰ型ＭＯＳトランジス
タのソース同士が接続され前記第２のＮ型ＭＯＳトラン
ジスタのソースと前記第２のＰ型ＭＯＳトランジスタの
ソース同士が接続されたノードを出力端子とし前記第３
のＰ型ＭＯＳトランジスタのドレインを出力端子に接続
したことを特徴とする。
は、請求項１において、前記トランスファーゲート回路
は、ゲートに前記第１の電位が与えられた第２のＮ型Ｍ
ＯＳトランジスタと、ゲートに前記制御端子が接続され
た第２のＰ型ＭＯＳトランジスタと、ソース及び基板を
前記第１の電位に接続され且つゲートをフィードバック
端子に接続された第３のＰ型ＭＯＳトランジスタとを有
し、前記第２のＮ型ＭＯＳトランジスタのドレインと前
記第２のＰ型ＭＯＳトランジスタのドレイン同士が接続
され前記第２のＮ型ＭＯＳトランジスタのドレインと前
記第２のＰ型ＭＯＳトランジスタのドレイン同士が接続
されたノードが入力端子であり前記第２のＮ型ＭＯＳト
ランジスタのソースと前記第２のＰ型ＭＯＳトランジス
タのソース同士が接続され前記第２のＮ型ＭＯＳトラン
ジスタのソースと前記第２のＰ型ＭＯＳトランジスタの
ソース同士が接続されたノードを出力端子とし前記第３
のＰ型ＭＯＳトランジスタのドレインを出力端子に接続
したことを特徴とする。
【００２３】本発明の請求項３記載のレベルシフト回路
は、請求項２において、前記第２のＰ型ＭＯＳトランジ
スタの基板電位を、特定の電位に決定する回路に接続さ
れていないことを特徴とする。
は、請求項２において、前記第２のＰ型ＭＯＳトランジ
スタの基板電位を、特定の電位に決定する回路に接続さ
れていないことを特徴とする。
【００２４】本発明の請求項４記載のレベルシフト回路
は、請求項１において、前記トランスファーゲート制御
回路は、ソース及び基板に接地電位が与えられ且つゲー
トに前記出力部が接続された第３のＮ型ＭＯＳトランジ
スタと、ソースが前記第３のＮ型ＭＯＳトランジスタと
接続され且つゲートが前記第１の電位に接続され且つ基
板に接地電位が与えられた第４のＮ型ＭＯＳトランジス
タと、ソースに前記入力部が接続され且つゲートに前記
第１の電位が与えられた第４のＰ型ＭＯＳトランジスタ
とを備え、前記第４のＮ型ＭＯＳトランジスタのドレイ
ンと前記第４のＰ型ＭＯＳトランジスタのドレインが接
続され前記第４のＮ型ＭＯＳトランジスタのドレインと
前記第４のＰ型ＭＯＳトランジスタのドレインが接続さ
れたノードが制御信号出力端子であることを特徴とす
る。
は、請求項１において、前記トランスファーゲート制御
回路は、ソース及び基板に接地電位が与えられ且つゲー
トに前記出力部が接続された第３のＮ型ＭＯＳトランジ
スタと、ソースが前記第３のＮ型ＭＯＳトランジスタと
接続され且つゲートが前記第１の電位に接続され且つ基
板に接地電位が与えられた第４のＮ型ＭＯＳトランジス
タと、ソースに前記入力部が接続され且つゲートに前記
第１の電位が与えられた第４のＰ型ＭＯＳトランジスタ
とを備え、前記第４のＮ型ＭＯＳトランジスタのドレイ
ンと前記第４のＰ型ＭＯＳトランジスタのドレインが接
続され前記第４のＮ型ＭＯＳトランジスタのドレインと
前記第４のＰ型ＭＯＳトランジスタのドレインが接続さ
れたノードが制御信号出力端子であることを特徴とす
る。
【００２５】本発明の請求項５記載のレベルシフト回路
は、請求項４において、前記第４のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。
は、請求項４において、前記第４のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。
【００２６】本発明の請求項６記載のレベルシフト回路
は、請求項１において、前記トランスファーゲート制御
回路は、ソース及び基板に接地電位が与えられ且つゲー
トに前記出力部が接続された第５のＮ型ＭＯＳトランジ
スタと、ソースが前記第５のＮ型ＭＯＳトランジスタの
ドレインと接続され且つゲートが前記第１の電位に接続
された第６のＮ型ＭＯＳトランジスタと、ソースに前記
入力部が接続され且つゲートに前記第１の電位が与えら
れた第５のＰ型ＭＯＳトランジスタと、ソース及び基板
に前記第１の電位が与えられ且つゲートに前記出力部が
接続された第６のＰ型ＭＯＳトランジスタと、ソースに
前記第６のＰ型ＭＯＳトランジスタのドレインが接続さ
れ且つゲートが前記入力部に接続された第７のＰ型ＭＯ
Ｓトランジスタを備え、前記第６のＮ型ＭＯＳトランジ
スタのドレインと前記第５のＰ型ＭＯＳトランジスタの
ドレインと前記第７のＰ型ＭＯＳトランジスタのドレイ
ン及び基板が接続され前記第６のＮ型ＭＯＳトランジス
タのドレインと前記第５のＰ型ＭＯＳトランジスタのド
レインと前記第７のＰ型ＭＯＳトランジスタのドレイン
及び基板が接続された点を制御信号出力端子としたこと
を特徴とする。
は、請求項１において、前記トランスファーゲート制御
回路は、ソース及び基板に接地電位が与えられ且つゲー
トに前記出力部が接続された第５のＮ型ＭＯＳトランジ
スタと、ソースが前記第５のＮ型ＭＯＳトランジスタの
ドレインと接続され且つゲートが前記第１の電位に接続
された第６のＮ型ＭＯＳトランジスタと、ソースに前記
入力部が接続され且つゲートに前記第１の電位が与えら
れた第５のＰ型ＭＯＳトランジスタと、ソース及び基板
に前記第１の電位が与えられ且つゲートに前記出力部が
接続された第６のＰ型ＭＯＳトランジスタと、ソースに
前記第６のＰ型ＭＯＳトランジスタのドレインが接続さ
れ且つゲートが前記入力部に接続された第７のＰ型ＭＯ
Ｓトランジスタを備え、前記第６のＮ型ＭＯＳトランジ
スタのドレインと前記第５のＰ型ＭＯＳトランジスタの
ドレインと前記第７のＰ型ＭＯＳトランジスタのドレイ
ン及び基板が接続され前記第６のＮ型ＭＯＳトランジス
タのドレインと前記第５のＰ型ＭＯＳトランジスタのド
レインと前記第７のＰ型ＭＯＳトランジスタのドレイン
及び基板が接続された点を制御信号出力端子としたこと
を特徴とする。
【００２７】本発明の請求項７記載のレベルシフト回路
は、請求項６において、前記第５のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。
は、請求項６において、前記第５のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。
【００２８】本発明の請求項８記載のレベルシフト回路
は、請求項１において、前記トランスファゲート回路
は、ゲートに前記第１の電位が与えられた第７のＮ型Ｍ
ＯＳトランジスタと、ゲートに前記制御端子が接続され
た第８のＰ型ＭＯＳトランジスタと、前記出力部の信号
を入力し反転信号を出力する第２のインバータと、ドレ
インに前記第８のＰ型ＭＯＳトランジスタのソースが接
続され且つゲートに前記第２のインバータ回路の出力電
位を印加され且つ基板に前記第１の電位を与えられた第
９のＰ型ＭＯＳトランジスタと、ソース及び基板を前記
第１の電位に接続され且つゲートをフィードバック端子
に接続され前記第８のＰ型ＭＯＳトランジスタのソース
と前記第９のＰ型ＭＯＳトランジスタが接続された点に
ソースが接続された第１０のＰ型ＭＯＳトランジスタと
を備え、前記第７のＮ型ＭＯＳトランジスタのドレイン
と前記第８のＰ型ＭＯＳトランジスタのドレイン同士が
接続され前記第７のＮ型ＭＯＳトランジスタのドレイン
と前記第８のＰ型ＭＯＳトランジスタのドレイン同士が
接続された点を入力端子とし、前記第７のＮ型ＭＯＳト
ランジスタのソースと前記第９のＰ型ＭＯＳトランジス
タのソース同士が接続され前記第７のＮ型ＭＯＳトラン
ジスタのソースと前記第９のＰ型ＭＯＳトランジスタの
ソース同士が接続された点を出力端子としたことを特徴
とする。
は、請求項１において、前記トランスファゲート回路
は、ゲートに前記第１の電位が与えられた第７のＮ型Ｍ
ＯＳトランジスタと、ゲートに前記制御端子が接続され
た第８のＰ型ＭＯＳトランジスタと、前記出力部の信号
を入力し反転信号を出力する第２のインバータと、ドレ
インに前記第８のＰ型ＭＯＳトランジスタのソースが接
続され且つゲートに前記第２のインバータ回路の出力電
位を印加され且つ基板に前記第１の電位を与えられた第
９のＰ型ＭＯＳトランジスタと、ソース及び基板を前記
第１の電位に接続され且つゲートをフィードバック端子
に接続され前記第８のＰ型ＭＯＳトランジスタのソース
と前記第９のＰ型ＭＯＳトランジスタが接続された点に
ソースが接続された第１０のＰ型ＭＯＳトランジスタと
を備え、前記第７のＮ型ＭＯＳトランジスタのドレイン
と前記第８のＰ型ＭＯＳトランジスタのドレイン同士が
接続され前記第７のＮ型ＭＯＳトランジスタのドレイン
と前記第８のＰ型ＭＯＳトランジスタのドレイン同士が
接続された点を入力端子とし、前記第７のＮ型ＭＯＳト
ランジスタのソースと前記第９のＰ型ＭＯＳトランジス
タのソース同士が接続され前記第７のＮ型ＭＯＳトラン
ジスタのソースと前記第９のＰ型ＭＯＳトランジスタの
ソース同士が接続された点を出力端子としたことを特徴
とする。
【００２９】本発明の請求項９記載のレベルシフト回路
は、請求項８において、前記第８のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。
は、請求項８において、前記第８のＰ型ＭＯＳトランジ
スタの基板電位を特定の電位に決定する回路に接続され
ていないことを特徴とする。
【００３０】本発明の請求項１０記載のレベルシフト回
路は、請求項２において、前記入力部に印加された電位
が接地電位である場合には前記第２のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第２のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
路は、請求項２において、前記入力部に印加された電位
が接地電位である場合には前記第２のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第２のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
【００３１】本発明の請求項１１記載のレベルシフト回
路は、請求項４において、前記入力部に印加された電位
が接地電位である場合には前記第４のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第４のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
路は、請求項４において、前記入力部に印加された電位
が接地電位である場合には前記第４のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第４のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
【００３２】本発明の請求項１２記載のレベルシフト回
路は、請求項６において、前記入力部に印加された電位
が接地電位である場合には前記第６のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第６のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
路は、請求項６において、前記入力部に印加された電位
が接地電位である場合には前記第６のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第６のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
【００３３】本発明の請求項１３記載のレベルシフト回
路は、請求項８において、前記入力部に印加された電位
が接地電位である場合には前記第８のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第８のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
路は、請求項８において、前記入力部に印加された電位
が接地電位である場合には前記第８のＰ型ＭＯＳトラン
ジスタの基板電位に前記第１の電位を与える一方、前記
入力部に印加された電位が前記第１の電位を超える場合
には前記第８のＰ型ＭＯＳトランジスタの基板に特定の
電位を印加しない回路を有することを特徴とする。
【００３４】
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図１５に基づいて説明する。 （実施の形態１）図１〜図５はこの発明の（実施の形態
１）を示す。
１〜図１５に基づいて説明する。 （実施の形態１）図１〜図５はこの発明の（実施の形態
１）を示す。
【００３５】図１において、１０で示す回路はインバー
タ回路であり、インバータ回路１０が備えるＰ型ＭＯＳ
トランジスタ１１のゲート及びＮ型ＭＯＳトランジスタ
１２のゲートが接続されてインバータ回路１０の入力端
子であるノードＡに接続されると共に互いのドレインが
接続されてレベルシフト回路の出力部ＯＵＴと接続され
る。Ｐ型ＭＯＳトランジスタ１１のソース及び基板は第
１の電位ＶＤＤ１に接続され、Ｎ型ＭＯＳトランジスタ
１２のソース及び基板は接地電位に接続されている。
タ回路であり、インバータ回路１０が備えるＰ型ＭＯＳ
トランジスタ１１のゲート及びＮ型ＭＯＳトランジスタ
１２のゲートが接続されてインバータ回路１０の入力端
子であるノードＡに接続されると共に互いのドレインが
接続されてレベルシフト回路の出力部ＯＵＴと接続され
る。Ｐ型ＭＯＳトランジスタ１１のソース及び基板は第
１の電位ＶＤＤ１に接続され、Ｎ型ＭＯＳトランジスタ
１２のソース及び基板は接地電位に接続されている。
【００３６】２０で示す回路はトランスファーゲート回
路で、Ｎ型ＭＯＳトランジスタ２１とＰ型ＭＯＳトラン
ジスタ２２のドレイン同士が接続されレベルシフト回路
の入力部ＩＮに接続されており、ソース同士が接続され
インバータ回路１０の入力端子であるノードＡに接続さ
れ、Ｎ型ＭＯＳトランジスタ２１のゲートには第１の電
位ＶＤＤ１が与えられている。さらにドレインをノード
Ａに接続され且つゲートを出力部ＯＵＴに接続され且つ
ソース及び基板を第１の電位ＶＤＤ１に接続されたＰ型
ＭＯＳトランジスタ２３を備える。
路で、Ｎ型ＭＯＳトランジスタ２１とＰ型ＭＯＳトラン
ジスタ２２のドレイン同士が接続されレベルシフト回路
の入力部ＩＮに接続されており、ソース同士が接続され
インバータ回路１０の入力端子であるノードＡに接続さ
れ、Ｎ型ＭＯＳトランジスタ２１のゲートには第１の電
位ＶＤＤ１が与えられている。さらにドレインをノード
Ａに接続され且つゲートを出力部ＯＵＴに接続され且つ
ソース及び基板を第１の電位ＶＤＤ１に接続されたＰ型
ＭＯＳトランジスタ２３を備える。
【００３７】３０で示す回路はトランスファーゲート制
御回路で、Ｎ型ＭＯＳトランジスタ３１のドレインとＮ
型ＭＯＳトランジスタ３２のソースが接続されており、
Ｎ型ＭＯＳトランジスタ３１のソース及び基板とＮ型Ｍ
ＯＳトランジスタ３２の基板は接地電位に接続され、Ｎ
型ＭＯＳトランジスタ３１のゲートは出力部ＯＵＴに接
続され、Ｎ型ＭＯＳトランジスタ３２のゲートは第１の
電位ＶＤＤ１に接続されている。Ｐ型ＭＯＳトランジス
タ３３のソースは入力部ＩＮに、ゲートを第１の電位Ｖ
ＤＤ１に接続されドレインをＮ型ＭＯＳトランジスタ３
２のドレインと共有しており、このノードが制御信号の
出力端子になる。制御信号出力はトランスファーゲート
回路２０が備えるＰ型ＭＯＳトランジスタ２２のゲート
に接続されている。
御回路で、Ｎ型ＭＯＳトランジスタ３１のドレインとＮ
型ＭＯＳトランジスタ３２のソースが接続されており、
Ｎ型ＭＯＳトランジスタ３１のソース及び基板とＮ型Ｍ
ＯＳトランジスタ３２の基板は接地電位に接続され、Ｎ
型ＭＯＳトランジスタ３１のゲートは出力部ＯＵＴに接
続され、Ｎ型ＭＯＳトランジスタ３２のゲートは第１の
電位ＶＤＤ１に接続されている。Ｐ型ＭＯＳトランジス
タ３３のソースは入力部ＩＮに、ゲートを第１の電位Ｖ
ＤＤ１に接続されドレインをＮ型ＭＯＳトランジスタ３
２のドレインと共有しており、このノードが制御信号の
出力端子になる。制御信号出力はトランスファーゲート
回路２０が備えるＰ型ＭＯＳトランジスタ２２のゲート
に接続されている。
【００３８】なお、ここではＰ型ＭＯＳトランジスタ２
２の基板電位は、特定の電位に決定する回路に接続され
ていない。Ｐ型ＭＯＳトランジスタ３３の基板電位を特
定の電位に決定する回路に接続されていない。
２の基板電位は、特定の電位に決定する回路に接続され
ていない。Ｐ型ＭＯＳトランジスタ３３の基板電位を特
定の電位に決定する回路に接続されていない。
【００３９】上記の構成における動作を説明する。第１
の電位ＶＤＤ１は例えば３ボルトであり入力部ＩＮには
最大５ボルトが印加されるとする。まず、入力部ＩＮに
０ボルトが入力された場合を説明する。ＩＮに０ボルト
が入力されるとＮ型ＭＯＳトランジスタ２１はオンとな
り、ノードＡを０ボルトにする。インバータ回路１０は
ノードＡのレベルを反転させて出力するため、出力部Ｏ
ＵＴの電位は３ボルトとなる。このとき、Ｎ型ＭＯＳト
ランジスタ３１はオンとなり、Ｎ型ＭＯＳトランジスタ
３２もオンとなると共にＰ型ＭＯＳトランジスタ３３は
オフであるためＰ型ＭＯＳトランジスタ２２のゲートに
は０ボルトが与えられる。また、ＯＵＴが３ボルトにな
るとＰ型ＭＯＳトランジスタ２３はオフとなる。図２で
は入力部ＩＮに０ボルトが入力されたときオンになるＭ
ＯＳトランジスタを破線の丸で囲んでいる。
の電位ＶＤＤ１は例えば３ボルトであり入力部ＩＮには
最大５ボルトが印加されるとする。まず、入力部ＩＮに
０ボルトが入力された場合を説明する。ＩＮに０ボルト
が入力されるとＮ型ＭＯＳトランジスタ２１はオンとな
り、ノードＡを０ボルトにする。インバータ回路１０は
ノードＡのレベルを反転させて出力するため、出力部Ｏ
ＵＴの電位は３ボルトとなる。このとき、Ｎ型ＭＯＳト
ランジスタ３１はオンとなり、Ｎ型ＭＯＳトランジスタ
３２もオンとなると共にＰ型ＭＯＳトランジスタ３３は
オフであるためＰ型ＭＯＳトランジスタ２２のゲートに
は０ボルトが与えられる。また、ＯＵＴが３ボルトにな
るとＰ型ＭＯＳトランジスタ２３はオフとなる。図２で
は入力部ＩＮに０ボルトが入力されたときオンになるＭ
ＯＳトランジスタを破線の丸で囲んでいる。
【００４０】次に入力部ＩＮの電位が０ボルトから３ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まるときのＮ型ＭＯＳトランジスタ２１及びＰ型
ＭＯＳトランジスタ２２はオンであり、ノードＡに電流
が流入して電位が上昇する。ノードＡの電位がインバー
タ１０の出力を反転させる電位であるＶｓｗ１０に到達
すると、出力部ＯＵＴは０ボルトとなりＮ型トランジス
タ３１をオフにするがＰ型ＭＯＳトランジスタ３３もオ
フであるためＰ型トランジスタ２２の状態は不定とな
る。一方、Ｐ型ＭＯＳトランジスタ２３がオンするため
ノードＡの電位は３ボルトで固定される。図３では入力
部ＩＮに３ボルトが入力されたときにノードＡがＶｓｗ
１０に到達するまでの期間オンになるＭＯＳトランジス
タを破線の丸で囲んでおり、図４では入力部ＩＮに３ボ
ルトが入力されたときにノードＡがＶｓｗ１０に達した
後でオンになるＭＯＳトランジスタを破線の丸で囲んで
いる。
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まるときのＮ型ＭＯＳトランジスタ２１及びＰ型
ＭＯＳトランジスタ２２はオンであり、ノードＡに電流
が流入して電位が上昇する。ノードＡの電位がインバー
タ１０の出力を反転させる電位であるＶｓｗ１０に到達
すると、出力部ＯＵＴは０ボルトとなりＮ型トランジス
タ３１をオフにするがＰ型ＭＯＳトランジスタ３３もオ
フであるためＰ型トランジスタ２２の状態は不定とな
る。一方、Ｐ型ＭＯＳトランジスタ２３がオンするため
ノードＡの電位は３ボルトで固定される。図３では入力
部ＩＮに３ボルトが入力されたときにノードＡがＶｓｗ
１０に到達するまでの期間オンになるＭＯＳトランジス
タを破線の丸で囲んでおり、図４では入力部ＩＮに３ボ
ルトが入力されたときにノードＡがＶｓｗ１０に達した
後でオンになるＭＯＳトランジスタを破線の丸で囲んで
いる。
【００４１】次に入力部ＩＮの電位が０ボルトから５ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まる際のＮ型ＭＯＳトランジスタ２１及びＰ型Ｍ
ＯＳトランジスタ２２はオンであり、ノードＡに電流が
流入して電位が上昇する。ノードＡの電位がインバータ
回路１０の出力を反転させる電位Ｖｓｗ１０に到達する
と、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ３
１をオフにするがＰ型ＭＯＳトランジスタ３３もオフで
あるためＰ型トランジスタ２２の状態は不定となる。一
方、Ｐ型ＭＯＳトランジスタ２３がオンするためノード
Ａの電位は３ボルトで固定される。さらに入力部ＩＮが
５ボルトに達したところでは、Ｐ型ＭＯＳトランジスタ
３３がオンとなりＰ型ＭＯＳトランジスタ２２のゲート
に入力部ＩＮの電位である５ボルトを与える。ノードＡ
は３ボルトで固定されているためＰ型ＭＯＳトランジス
タ２２はオフとなる。
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まる際のＮ型ＭＯＳトランジスタ２１及びＰ型Ｍ
ＯＳトランジスタ２２はオンであり、ノードＡに電流が
流入して電位が上昇する。ノードＡの電位がインバータ
回路１０の出力を反転させる電位Ｖｓｗ１０に到達する
と、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ３
１をオフにするがＰ型ＭＯＳトランジスタ３３もオフで
あるためＰ型トランジスタ２２の状態は不定となる。一
方、Ｐ型ＭＯＳトランジスタ２３がオンするためノード
Ａの電位は３ボルトで固定される。さらに入力部ＩＮが
５ボルトに達したところでは、Ｐ型ＭＯＳトランジスタ
３３がオンとなりＰ型ＭＯＳトランジスタ２２のゲート
に入力部ＩＮの電位である５ボルトを与える。ノードＡ
は３ボルトで固定されているためＰ型ＭＯＳトランジス
タ２２はオフとなる。
【００４２】このとき、Ｐ型ＭＯＳトランジスタ２２の
ドレインとゲート間の電位差は同電位でありゲートとソ
ース間の電位差は｜５−３｜＝２ボルトでありゲート酸
化膜耐圧以下であるためＰ型ＭＯＳトランジスタ２２に
おけるゲート酸化膜の劣化は発生しない。またＮ型ＭＯ
Ｓトランジスタ２１のドレインとゲート間及びＮ型ＭＯ
Ｓトランジスタ３２のドレインとゲート間も電位差は｜
５−３｜＝２ボルトでありゲート酸化膜耐圧以下である
ためＮ型ＭＯＳトランジスタ３２におけるゲート酸化膜
の劣化は発生しない。図５では入力部ＩＮに５ボルトを
入力したときにオンとなるＭＯＳトランジスタを破線の
丸で囲んでいる。
ドレインとゲート間の電位差は同電位でありゲートとソ
ース間の電位差は｜５−３｜＝２ボルトでありゲート酸
化膜耐圧以下であるためＰ型ＭＯＳトランジスタ２２に
おけるゲート酸化膜の劣化は発生しない。またＮ型ＭＯ
Ｓトランジスタ２１のドレインとゲート間及びＮ型ＭＯ
Ｓトランジスタ３２のドレインとゲート間も電位差は｜
５−３｜＝２ボルトでありゲート酸化膜耐圧以下である
ためＮ型ＭＯＳトランジスタ３２におけるゲート酸化膜
の劣化は発生しない。図５では入力部ＩＮに５ボルトを
入力したときにオンとなるＭＯＳトランジスタを破線の
丸で囲んでいる。
【００４３】ＰＡＤ電位が第１の電位ＶＤＤ１から接地
電位に変化する場合、ノードＡに入力部ＩＮより流入す
る電流は入力部の電圧をＶｉｎ、ノードＡの電位をＶ
ａ、入力部が０ボルトから第１の電位ＶＤＤ１に変化す
る信号を入力した場合にノードＡに流入する電流をＩｒ
２とすると、ノードＡがＶｓｗ１０に到達するまでのＩ
ｒ２は、 Ｉｒ２ ＝ （β２／２）（Ｖｉｎ−Ｖｔｎ２−Ｖａ）2＋ （β３／２）（Ｖｉｎ−Ｖｔｐ１）2 ＝ （ β２／２）（ＶＤＤ１−Ｖｔｎ２−Ｖａ）2＋ （β３／２）（ＶＤＤ１−Ｖｔｐ１）2 で表される。ここでＶｔｎ２はＮ型ＭＯＳトランジスタ
２１のしきい値でありＶｔｐ１はＰ型ＭＯＳトランジス
タ２２のしきい値である。β２及びβ３はそれぞれ β２ ＝ （Ｗ２／Ｌ２）（ε・μ０／ｔｏｘ） β３ ＝ （Ｗ３／Ｌ３）（ε・μ１／ｔｏｘ） で表される。Ｗ２及びＬ２はＮ型ＭＯＳトランジスタ２
１のゲート幅及びゲート長、Ｗ３及びＬ３はＰ型ＭＯＳ
トランジスタ２２のゲート幅及びゲート長、εはゲート
酸化膜の誘電率、μ０は電子の移動度、μ１は正孔の移
動度、ｔｏｘはゲート酸化膜圧である。ここで、Ｉｒ２
に含まれる｛（β３／２）（ＶＤＤ１−Ｖｔｐ１）2｝
は定数項であり（ＶＤＤ１−Ｖｔｎ２）付近においても
一定電流を供給するため、ばらつきよる極端な遅延の増
大の発生を抑えることができる。
電位に変化する場合、ノードＡに入力部ＩＮより流入す
る電流は入力部の電圧をＶｉｎ、ノードＡの電位をＶ
ａ、入力部が０ボルトから第１の電位ＶＤＤ１に変化す
る信号を入力した場合にノードＡに流入する電流をＩｒ
２とすると、ノードＡがＶｓｗ１０に到達するまでのＩ
ｒ２は、 Ｉｒ２ ＝ （β２／２）（Ｖｉｎ−Ｖｔｎ２−Ｖａ）2＋ （β３／２）（Ｖｉｎ−Ｖｔｐ１）2 ＝ （ β２／２）（ＶＤＤ１−Ｖｔｎ２−Ｖａ）2＋ （β３／２）（ＶＤＤ１−Ｖｔｐ１）2 で表される。ここでＶｔｎ２はＮ型ＭＯＳトランジスタ
２１のしきい値でありＶｔｐ１はＰ型ＭＯＳトランジス
タ２２のしきい値である。β２及びβ３はそれぞれ β２ ＝ （Ｗ２／Ｌ２）（ε・μ０／ｔｏｘ） β３ ＝ （Ｗ３／Ｌ３）（ε・μ１／ｔｏｘ） で表される。Ｗ２及びＬ２はＮ型ＭＯＳトランジスタ２
１のゲート幅及びゲート長、Ｗ３及びＬ３はＰ型ＭＯＳ
トランジスタ２２のゲート幅及びゲート長、εはゲート
酸化膜の誘電率、μ０は電子の移動度、μ１は正孔の移
動度、ｔｏｘはゲート酸化膜圧である。ここで、Ｉｒ２
に含まれる｛（β３／２）（ＶＤＤ１−Ｖｔｐ１）2｝
は定数項であり（ＶＤＤ１−Ｖｔｎ２）付近においても
一定電流を供給するため、ばらつきよる極端な遅延の増
大の発生を抑えることができる。
【００４４】一方、入力部ＩＮが第１の電位ＶＤＤ１か
ら接地電位に変化する信号を入力された場合にノードＢ
に流入する電流をＩｆ２とするとＶｂがＶｔｎ２以上で
ありかつ（ＶＤＤ１−Ｖｔｎ２）以下の範囲でＩｆ２は Ｉｆ２ ＝ （−β２／２）（ＶＤＤ１−Ｖｔｎ２）2 で表され、従来例と同様の電流値を確保できるため、遅
延値やＶｓｗ１の変動に対してのばらつきは従来例と同
等とすることができる。
ら接地電位に変化する信号を入力された場合にノードＢ
に流入する電流をＩｆ２とするとＶｂがＶｔｎ２以上で
ありかつ（ＶＤＤ１−Ｖｔｎ２）以下の範囲でＩｆ２は Ｉｆ２ ＝ （−β２／２）（ＶＤＤ１−Ｖｔｎ２）2 で表され、従来例と同様の電流値を確保できるため、遅
延値やＶｓｗ１の変動に対してのばらつきは従来例と同
等とすることができる。
【００４５】（実施の形態２）図６はこの発明の（実施
の形態２）を示す。図１に示す（実施の形態１）と異な
るのは４０で示すトランスファーゲート制御回路であ
る。その他は（実施の形態１）と同じである。
の形態２）を示す。図１に示す（実施の形態１）と異な
るのは４０で示すトランスファーゲート制御回路であ
る。その他は（実施の形態１）と同じである。
【００４６】トランスファーゲート制御回路４０は、Ｎ
型ＭＯＳトランジスタ４１のドレインとＮ型ＭＯＳトラ
ンジスタ４２のソースが接続されており、Ｎ型ＭＯＳト
ランジスタ４１のソース及び基板とＮ型ＭＯＳトランジ
スタ４２の基板は接地電位に接続され、Ｎ型ＭＯＳトラ
ンジスタ４１のゲートは出力部ＯＵＴに接続され、Ｎ型
ＭＯＳトランジスタ４２のゲートは第１の電位ＶＤＤ１
に接続されている。Ｐ型ＭＯＳトランジスタ４３のソー
スは入力部ＩＮに、ゲートを第１の電位ＶＤＤ１に接続
され、Ｐ型ＭＯＳトランジスタ４４のソースと基板には
第１の電位ＶＤＤ１が印加されゲートは出力部ＯＵＴに
接続され、Ｐ型ＭＯＳトランジスタ４５のソースはＰ型
ＭＯＳトランジスタ４４のドレインと接続されている。
Ｎ型ＭＯＳトランジスタ４２のドレインとＰ型ＭＯＳト
ランジスタ４３のドレインとＰ型ＭＯＳトランジスタ４
５のドレインと基板が接続され、このノードが制御信号
の出力端子になる。制御信号出力はトランスファーゲー
ト回路２０が備えるＰ型ＭＯＳトランジスタ２２のゲー
トに接続されている。
型ＭＯＳトランジスタ４１のドレインとＮ型ＭＯＳトラ
ンジスタ４２のソースが接続されており、Ｎ型ＭＯＳト
ランジスタ４１のソース及び基板とＮ型ＭＯＳトランジ
スタ４２の基板は接地電位に接続され、Ｎ型ＭＯＳトラ
ンジスタ４１のゲートは出力部ＯＵＴに接続され、Ｎ型
ＭＯＳトランジスタ４２のゲートは第１の電位ＶＤＤ１
に接続されている。Ｐ型ＭＯＳトランジスタ４３のソー
スは入力部ＩＮに、ゲートを第１の電位ＶＤＤ１に接続
され、Ｐ型ＭＯＳトランジスタ４４のソースと基板には
第１の電位ＶＤＤ１が印加されゲートは出力部ＯＵＴに
接続され、Ｐ型ＭＯＳトランジスタ４５のソースはＰ型
ＭＯＳトランジスタ４４のドレインと接続されている。
Ｎ型ＭＯＳトランジスタ４２のドレインとＰ型ＭＯＳト
ランジスタ４３のドレインとＰ型ＭＯＳトランジスタ４
５のドレインと基板が接続され、このノードが制御信号
の出力端子になる。制御信号出力はトランスファーゲー
ト回路２０が備えるＰ型ＭＯＳトランジスタ２２のゲー
トに接続されている。
【００４７】なお、Ｐ型ＭＯＳトランジスタ４３の基板
電位は特定の電位に決定する回路に接続されていない。
上記の構成における動作を説明する。
電位は特定の電位に決定する回路に接続されていない。
上記の構成における動作を説明する。
【００４８】第１の電位ＶＤＤ１は例えば３ボルトであ
り、入力部ＩＮには最大５ボルトが印加されるとする。
まず、入力部ＩＮに０ボルトが入力された場合を説明す
る。
り、入力部ＩＮには最大５ボルトが印加されるとする。
まず、入力部ＩＮに０ボルトが入力された場合を説明す
る。
【００４９】ＩＮに０ボルトが入力されるとＮ型ＭＯＳ
トランジスタ２１はオンとなり、ノードＡは０ボルトと
なる。インバータ回路１０はノードＡのレベルを反転さ
せて出力するため、出力部ＯＵＴの電位は３ボルトとな
る。このとき、Ｎ型ＭＯＳトランジスタ４１はオンとな
りＮ型ＭＯＳトランジスタ４２もオンとなると共にＰ型
ＭＯＳトランジスタ４３及びＰ型ＭＯＳトランジスタ４
４はオフであるためＰ型ＭＯＳトランジスタ２２のゲー
トには０ボルトが与えられる。また、ＯＵＴが３ボルト
になるとＰ型ＭＯＳトランジスタ２３はオフとなる。図
７では入力部ＩＮに０ボルトが入力されたときオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。
トランジスタ２１はオンとなり、ノードＡは０ボルトと
なる。インバータ回路１０はノードＡのレベルを反転さ
せて出力するため、出力部ＯＵＴの電位は３ボルトとな
る。このとき、Ｎ型ＭＯＳトランジスタ４１はオンとな
りＮ型ＭＯＳトランジスタ４２もオンとなると共にＰ型
ＭＯＳトランジスタ４３及びＰ型ＭＯＳトランジスタ４
４はオフであるためＰ型ＭＯＳトランジスタ２２のゲー
トには０ボルトが与えられる。また、ＯＵＴが３ボルト
になるとＰ型ＭＯＳトランジスタ２３はオフとなる。図
７では入力部ＩＮに０ボルトが入力されたときオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。
【００５０】次に入力部ＩＮの電位が０ボルトから３ボ
ルトに変化する場合を説明する。入力部ＩＮの変化が始
まるときのＮ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳ
トランジスタ２２はオンであり、ノードＡに電流が流入
して電位が上昇する。ノードＡの電位がインバータ回路
１０の出力を反転させる電位であるＶｓｗ１０に到達す
ると、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ
４１をオフにする一方、Ｐ型ＭＯＳトランジスタ４４を
オンにするため、Ｐ型ＭＯＳトランジスタ４５のソース
のＰ型半導体と基板のＮ型半導体の接合部で形成される
ダイオードの順方向接続のしきい値がＶｄｂ４５とする
と、Ｐ型ＭＯＳトランジスタ２２のゲート電位は（ＶＤ
Ｄ１−Ｖｄｂ４５）となり、入力部ＩＮの電位あるいは
ノードＡの電位が（ＶＤＤ１−Ｖｄｂ４５＋Ｖｔｐ２
２）を超えない限りＰ型トランジスタ２２はオフとなる
一方、Ｐ型ＭＯＳトランジスタ２３がオンするためノー
ドＡの電位は３ボルトで固定される。図８では入力部Ｉ
Ｎに３ボルトが入力されたときにノードＡがＶｓｗ１０
に到達するまでの期間オンになるＭＯＳトランジスタを
破線の丸で囲んでおり、図９では入力部ＩＮに３ボルト
が入力されたときにノードＡがＶｓｗ１０に達した後で
オンになるＭＯＳトランジスタを破線の丸で囲んでい
る。
ルトに変化する場合を説明する。入力部ＩＮの変化が始
まるときのＮ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳ
トランジスタ２２はオンであり、ノードＡに電流が流入
して電位が上昇する。ノードＡの電位がインバータ回路
１０の出力を反転させる電位であるＶｓｗ１０に到達す
ると、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ
４１をオフにする一方、Ｐ型ＭＯＳトランジスタ４４を
オンにするため、Ｐ型ＭＯＳトランジスタ４５のソース
のＰ型半導体と基板のＮ型半導体の接合部で形成される
ダイオードの順方向接続のしきい値がＶｄｂ４５とする
と、Ｐ型ＭＯＳトランジスタ２２のゲート電位は（ＶＤ
Ｄ１−Ｖｄｂ４５）となり、入力部ＩＮの電位あるいは
ノードＡの電位が（ＶＤＤ１−Ｖｄｂ４５＋Ｖｔｐ２
２）を超えない限りＰ型トランジスタ２２はオフとなる
一方、Ｐ型ＭＯＳトランジスタ２３がオンするためノー
ドＡの電位は３ボルトで固定される。図８では入力部Ｉ
Ｎに３ボルトが入力されたときにノードＡがＶｓｗ１０
に到達するまでの期間オンになるＭＯＳトランジスタを
破線の丸で囲んでおり、図９では入力部ＩＮに３ボルト
が入力されたときにノードＡがＶｓｗ１０に達した後で
オンになるＭＯＳトランジスタを破線の丸で囲んでい
る。
【００５１】次に入力部ＩＮの電位が０ボルトから５ボ
ルトに変化する場合を説明する。入力部ＩＮの変化が始
まる際のＮ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳト
ランジスタ２２はオンであり、ノードＡに電流が流入し
て電位が上昇する。ノードＡの電位がインバータ回路１
０の出力を反転させる電位であるＶｓｗ１０に到達する
と、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ４
１をオフにする一方、Ｐ型ＭＯＳトランジスタ４４をオ
ンにするためＰ型ＭＯＳトランジスタ４５のソースのＰ
型半導体と基板のＮ型半導体の接合部で形成されるダイ
オードの順方向接続のしきい値がＶｄｂとすると、Ｐ型
トランジスタ２２のゲート電位は（ＶＤＤ１−Ｖｄｂ）
となり、入力部ＩＮの電位あるいはノードＡの電位が
（ＶＤＤ１−Ｖｄｂ＋Ｖｔｐ２２）を超えない限りＰ型
トランジスタ２２はオフとなる一方、Ｐ型ＭＯＳトラン
ジスタ２３がオンするためノードＡの電位は３ボルトで
固定される。さらに入力部ＩＮが５ボルトに達したとこ
ろでは、Ｐ型ＭＯＳトランジスタ４３がオンとなり、Ｐ
型ＭＯＳトランジスタ４５のドレイン及びゲート及び基
板に５ボルトが与えられソースに３ボルトが接続される
ためオフとなり、Ｐ型ＭＯＳトランジスタ２２のゲート
に入力部ＩＮの電位である５ボルトを与える。ノードＡ
は３ボルトで固定されているためＰ型ＭＯＳトランジス
タ２２はオフとなる。
ルトに変化する場合を説明する。入力部ＩＮの変化が始
まる際のＮ型ＭＯＳトランジスタ２１及びＰ型ＭＯＳト
ランジスタ２２はオンであり、ノードＡに電流が流入し
て電位が上昇する。ノードＡの電位がインバータ回路１
０の出力を反転させる電位であるＶｓｗ１０に到達する
と、出力部ＯＵＴは０ボルトとなりＮ型トランジスタ４
１をオフにする一方、Ｐ型ＭＯＳトランジスタ４４をオ
ンにするためＰ型ＭＯＳトランジスタ４５のソースのＰ
型半導体と基板のＮ型半導体の接合部で形成されるダイ
オードの順方向接続のしきい値がＶｄｂとすると、Ｐ型
トランジスタ２２のゲート電位は（ＶＤＤ１−Ｖｄｂ）
となり、入力部ＩＮの電位あるいはノードＡの電位が
（ＶＤＤ１−Ｖｄｂ＋Ｖｔｐ２２）を超えない限りＰ型
トランジスタ２２はオフとなる一方、Ｐ型ＭＯＳトラン
ジスタ２３がオンするためノードＡの電位は３ボルトで
固定される。さらに入力部ＩＮが５ボルトに達したとこ
ろでは、Ｐ型ＭＯＳトランジスタ４３がオンとなり、Ｐ
型ＭＯＳトランジスタ４５のドレイン及びゲート及び基
板に５ボルトが与えられソースに３ボルトが接続される
ためオフとなり、Ｐ型ＭＯＳトランジスタ２２のゲート
に入力部ＩＮの電位である５ボルトを与える。ノードＡ
は３ボルトで固定されているためＰ型ＭＯＳトランジス
タ２２はオフとなる。
【００５２】このとき、Ｐ型ＭＯＳトランジスタ２２の
ドレインとゲート間の電位差は同電位でありゲートとソ
ース間の電位差は｜５−３｜＝２ボルトでありゲート酸
化膜の耐圧以下であるためＰ型ＭＯＳトランジスタ２２
におけるゲート酸化膜の劣化は発生しない。またＮ型Ｍ
ＯＳトランジスタ２１のドレインとゲート間及びＮ型Ｍ
ＯＳトランジスタ３２のドレインとゲート間も電位差は
｜５−３｜＝２ボルトでありゲート酸化膜の耐圧以下で
あるためＮ型ＭＯＳトランジスタ３２におけるゲート酸
化膜の劣化は発生しない。図１０では入力部ＩＮに５ボ
ルトを入力したときにオンとなるＭＯＳトランジスタを
破線の丸で囲んでいる。
ドレインとゲート間の電位差は同電位でありゲートとソ
ース間の電位差は｜５−３｜＝２ボルトでありゲート酸
化膜の耐圧以下であるためＰ型ＭＯＳトランジスタ２２
におけるゲート酸化膜の劣化は発生しない。またＮ型Ｍ
ＯＳトランジスタ２１のドレインとゲート間及びＮ型Ｍ
ＯＳトランジスタ３２のドレインとゲート間も電位差は
｜５−３｜＝２ボルトでありゲート酸化膜の耐圧以下で
あるためＮ型ＭＯＳトランジスタ３２におけるゲート酸
化膜の劣化は発生しない。図１０では入力部ＩＮに５ボ
ルトを入力したときにオンとなるＭＯＳトランジスタを
破線の丸で囲んでいる。
【００５３】ノードＡに流入する電流の式は（実施の形
態１）の場合と同じであり、（実施の形態１）と同様の
効果が得られる。さらにＰ型ＭＯＳトランジスタ２２の
状態が不定にならないため動作の安定性に優れる。
態１）の場合と同じであり、（実施の形態１）と同様の
効果が得られる。さらにＰ型ＭＯＳトランジスタ２２の
状態が不定にならないため動作の安定性に優れる。
【００５４】（実施の形態３）図１１はこの発明の（実
施の形態３）を示す。図６に示す（実施の形態２）と異
なるのは５０で示すトランスファーゲート回路である。
その他は（実施の形態２）と同一である。
施の形態３）を示す。図６に示す（実施の形態２）と異
なるのは５０で示すトランスファーゲート回路である。
その他は（実施の形態２）と同一である。
【００５５】５０で示すトランスファーゲート回路は、
Ｎ型ＭＯＳトランジスタ５１とＰ型ＭＯＳトランジスタ
５２のドレイン同士が接続されるとともに入力部ＩＮに
つなげられ、Ｎ型ＭＯＳトランジスタ５１とＰ型ＭＯＳ
トランジスタ５３のソースが接続されるとともにインバ
ータ回路１０の入力端子であるノードＡにつなげられ、
ソースと基板に第１の電位ＶＤＤを与えられたＰ型ＭＯ
Ｓトランジスタ５４のドレインとＰ型ＭＯＳトランジス
タ５２のソースとＰ型ＭＯＳトランジスタ５３のドレイ
ンが接続され、Ｎ型ＭＯＳトランジスタ５１のゲートに
は第１の電位ＶＤＤ１が印加され、Ｐ型ＭＯＳトランジ
スタ５２のゲートにはトランスファーゲート制御回路４
０から出力された制御信号が入力され、インバータ回路
５５には出力部ＯＵＴの電位が入力されて反転出力した
電位をＰ型ＭＯＳトランジスタ５３のゲートに与える。
Ｐ型ＭＯＳトランジスタ５４のゲートには出力部ＯＵＴ
がつながる。
Ｎ型ＭＯＳトランジスタ５１とＰ型ＭＯＳトランジスタ
５２のドレイン同士が接続されるとともに入力部ＩＮに
つなげられ、Ｎ型ＭＯＳトランジスタ５１とＰ型ＭＯＳ
トランジスタ５３のソースが接続されるとともにインバ
ータ回路１０の入力端子であるノードＡにつなげられ、
ソースと基板に第１の電位ＶＤＤを与えられたＰ型ＭＯ
Ｓトランジスタ５４のドレインとＰ型ＭＯＳトランジス
タ５２のソースとＰ型ＭＯＳトランジスタ５３のドレイ
ンが接続され、Ｎ型ＭＯＳトランジスタ５１のゲートに
は第１の電位ＶＤＤ１が印加され、Ｐ型ＭＯＳトランジ
スタ５２のゲートにはトランスファーゲート制御回路４
０から出力された制御信号が入力され、インバータ回路
５５には出力部ＯＵＴの電位が入力されて反転出力した
電位をＰ型ＭＯＳトランジスタ５３のゲートに与える。
Ｐ型ＭＯＳトランジスタ５４のゲートには出力部ＯＵＴ
がつながる。
【００５６】なお、ここではＰ型ＭＯＳトランジスタ５
２の基板電位は、特定の電位に決定する回路に接続され
ていない。Ｐ型ＭＯＳトランジスタ５３の基板電位は、
第１の電位ＶＤＤ１が印加されている。
２の基板電位は、特定の電位に決定する回路に接続され
ていない。Ｐ型ＭＯＳトランジスタ５３の基板電位は、
第１の電位ＶＤＤ１が印加されている。
【００５７】上記の構成における動作を説明する。第１
の電位ＶＤＤ１は例えば３ボルトであり入力部ＩＮには
最大５ボルトが印加されるとする。まず、入力部ＩＮに
０ボルトが入力された場合を説明する。ＩＮに０ボルト
が入力されるとＮ型ＭＯＳトランジスタ５１はオンとな
り、ノードＡを０ボルトにする。インバータ回路１０は
ノードＡのレベルを反転させて出力するため、出力部Ｏ
ＵＴの電位は３ボルトとなる。このとき、Ｎ型ＭＯＳト
ランジスタ４１はオンとなり、Ｎ型ＭＯＳトランジスタ
４２もオンとなると共にＰ型ＭＯＳトランジスタ４３及
びＰ型ＭＯＳトランジスタ４４はオフであるためＰ型Ｍ
ＯＳトランジスタ５１のゲートには０ボルトが与えられ
てオンになる。インバータ回路５５の入力に３ボルトが
入力されるとレベル反転するため０ボルトを出力しＰ型
ＭＯＳトランジスタ５３のゲートに印加することにより
Ｐ型ＭＯＳトランジスタ５３もオンになる。また、ＯＵ
Ｔが３ボルトになるとＰ型ＭＯＳトランジスタ５４はオ
フとなる。図１２では入力部ＩＮに０ボルトが入力され
たときオンになるＭＯＳトランジスタを破線の丸で囲ん
でいる。
の電位ＶＤＤ１は例えば３ボルトであり入力部ＩＮには
最大５ボルトが印加されるとする。まず、入力部ＩＮに
０ボルトが入力された場合を説明する。ＩＮに０ボルト
が入力されるとＮ型ＭＯＳトランジスタ５１はオンとな
り、ノードＡを０ボルトにする。インバータ回路１０は
ノードＡのレベルを反転させて出力するため、出力部Ｏ
ＵＴの電位は３ボルトとなる。このとき、Ｎ型ＭＯＳト
ランジスタ４１はオンとなり、Ｎ型ＭＯＳトランジスタ
４２もオンとなると共にＰ型ＭＯＳトランジスタ４３及
びＰ型ＭＯＳトランジスタ４４はオフであるためＰ型Ｍ
ＯＳトランジスタ５１のゲートには０ボルトが与えられ
てオンになる。インバータ回路５５の入力に３ボルトが
入力されるとレベル反転するため０ボルトを出力しＰ型
ＭＯＳトランジスタ５３のゲートに印加することにより
Ｐ型ＭＯＳトランジスタ５３もオンになる。また、ＯＵ
Ｔが３ボルトになるとＰ型ＭＯＳトランジスタ５４はオ
フとなる。図１２では入力部ＩＮに０ボルトが入力され
たときオンになるＭＯＳトランジスタを破線の丸で囲ん
でいる。
【００５８】次に入力部ＩＮの電位が０ボルトから３ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まるときのＮ型ＭＯＳトランジスタ５１及びＰ型
ＭＯＳトランジスタ５２及びＰ型ＭＯＳトランジスタ５
３はオンであり、ノードＡに電流が流入して電位が上昇
する。ノードＡの電位がインバータ回路１０の出力を反
転させる電位であるＶｓｗ１０に到達すると、出力部Ｏ
ＵＴは０ボルトとなりＮ型トランジスタ４１をオフにす
る一方、Ｐ型ＭＯＳトランジスタ４４をオンにするため
Ｐ型ＭＯＳトランジスタ４５のソースのＰ型半導体と基
板のＮ型半導体の接合部で形成されるダイオードの順方
向接続のしきい値がＶｄｂとすると、Ｐ型トランジスタ
２２のゲート電位は（ＶＤＤ１−Ｖｄｂ）となり、入力
部ＩＮの電位あるいはノードＡの電位が（ＶＤＤ１−Ｖ
ｄｂ＋Ｖｔｐ２２）を超えない限りＰ型トランジスタ５
２はオフとなる。また出力部ＯＵＴが０ボルトになると
インバータ５５の出力は３ボルトとなってＰ型ＭＯＳト
ランジスタ５３のゲートに印可されＰ型ＭＯＳトランジ
スタ５３はオフとなる。ノードＡの電位はＮ型ＭＯＳト
ランジスタ５１のしきい値をＶｔｎ５１とすると（３−
Ｖｔｎ５１）ボルトで固定される。図１３では入力部Ｉ
Ｎに３ボルトが入力されたときにノードＡがＶｓｗ１０
に到達するまでの期間オンになるＭＯＳトランジスタを
破線の丸で囲んでおり、図１４では入力部ＩＮに３ボル
トが入力されたときにノードＡがＶｓｗ１０に達した後
でオンになるＭＯＳトランジスタを破線の丸で囲んでい
る。
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まるときのＮ型ＭＯＳトランジスタ５１及びＰ型
ＭＯＳトランジスタ５２及びＰ型ＭＯＳトランジスタ５
３はオンであり、ノードＡに電流が流入して電位が上昇
する。ノードＡの電位がインバータ回路１０の出力を反
転させる電位であるＶｓｗ１０に到達すると、出力部Ｏ
ＵＴは０ボルトとなりＮ型トランジスタ４１をオフにす
る一方、Ｐ型ＭＯＳトランジスタ４４をオンにするため
Ｐ型ＭＯＳトランジスタ４５のソースのＰ型半導体と基
板のＮ型半導体の接合部で形成されるダイオードの順方
向接続のしきい値がＶｄｂとすると、Ｐ型トランジスタ
２２のゲート電位は（ＶＤＤ１−Ｖｄｂ）となり、入力
部ＩＮの電位あるいはノードＡの電位が（ＶＤＤ１−Ｖ
ｄｂ＋Ｖｔｐ２２）を超えない限りＰ型トランジスタ５
２はオフとなる。また出力部ＯＵＴが０ボルトになると
インバータ５５の出力は３ボルトとなってＰ型ＭＯＳト
ランジスタ５３のゲートに印可されＰ型ＭＯＳトランジ
スタ５３はオフとなる。ノードＡの電位はＮ型ＭＯＳト
ランジスタ５１のしきい値をＶｔｎ５１とすると（３−
Ｖｔｎ５１）ボルトで固定される。図１３では入力部Ｉ
Ｎに３ボルトが入力されたときにノードＡがＶｓｗ１０
に到達するまでの期間オンになるＭＯＳトランジスタを
破線の丸で囲んでおり、図１４では入力部ＩＮに３ボル
トが入力されたときにノードＡがＶｓｗ１０に達した後
でオンになるＭＯＳトランジスタを破線の丸で囲んでい
る。
【００５９】次に入力部ＩＮの電位が０ボルトから５ボ
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まる際のＮ型ＭＯＳトランジスタ５１及びＰ型Ｍ
ＯＳトランジスタ５２及びＰ型ＭＯＳトランジスタ５３
はオンであり、ノードＡに電流が流入して電位が上昇す
る。ノードＡの電位がインバータ回路１０の出力を反転
させる電位であるＶｓｗ１０に到達すると、出力部ＯＵ
Ｔは０ボルトとなりＮ型トランジスタ４１をオフにする
一方、Ｐ型ＭＯＳトランジスタ４４をオンにするためＰ
型ＭＯＳトランジスタ４５のソースのＰ型半導体と基板
のＮ型半導体の接合部で形成されるダイオードの順方向
接続のしきい値をＶｄｂとすると、Ｐ型トランジスタ２
２のゲート電位は（ＶＤＤ１−Ｖｄｂ）となり、入力部
ＩＮの電位あるいはノードＡの電位が（ＶＤＤ１−Ｖｄ
ｂ＋Ｖｔｐ２２）を超えない限りＰ型トランジスタ２２
はオフとなり、また出力部ＯＵＴが０ボルトになるとイ
ンバータ５５の出力は３ボルトとなってＰ型ＭＯＳトラ
ンジスタ５３のゲートに印可されＰ型ＭＯＳトランジス
タ５３はオフとなる。さらに入力部ＩＮが５ボルトに達
したところでは、Ｐ型ＭＯＳトランジスタ４３がオンと
なりＰ型ＭＯＳトランジスタ４５のドレイン及びゲート
及び基板に５ボルトが与えられソースに３ボルトが接続
されるためオフとなりＰ型ＭＯＳトランジスタ５２のゲ
ートに入力部ＩＮの電位である５ボルトを与える。出力
部ＯＵＴが０ボルトになるとＰ型ＭＯＳトランジスタ５
４がオンになるため、Ｐ型ＭＯＳトランジスタのソース
は３ボルトに固定されてオフとなる。ノードＡの電位は
Ｎ型ＭＯＳトランジスタ５１のしきい値をＶｔｎ５１と
すると（３−Ｖｔｎ５１）ボルトで固定される。図１５
では入力部ＩＮに５ボルトが入力されたときにオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。
ルトに変化する場合の動作を説明する。入力部ＩＮの変
化が始まる際のＮ型ＭＯＳトランジスタ５１及びＰ型Ｍ
ＯＳトランジスタ５２及びＰ型ＭＯＳトランジスタ５３
はオンであり、ノードＡに電流が流入して電位が上昇す
る。ノードＡの電位がインバータ回路１０の出力を反転
させる電位であるＶｓｗ１０に到達すると、出力部ＯＵ
Ｔは０ボルトとなりＮ型トランジスタ４１をオフにする
一方、Ｐ型ＭＯＳトランジスタ４４をオンにするためＰ
型ＭＯＳトランジスタ４５のソースのＰ型半導体と基板
のＮ型半導体の接合部で形成されるダイオードの順方向
接続のしきい値をＶｄｂとすると、Ｐ型トランジスタ２
２のゲート電位は（ＶＤＤ１−Ｖｄｂ）となり、入力部
ＩＮの電位あるいはノードＡの電位が（ＶＤＤ１−Ｖｄ
ｂ＋Ｖｔｐ２２）を超えない限りＰ型トランジスタ２２
はオフとなり、また出力部ＯＵＴが０ボルトになるとイ
ンバータ５５の出力は３ボルトとなってＰ型ＭＯＳトラ
ンジスタ５３のゲートに印可されＰ型ＭＯＳトランジス
タ５３はオフとなる。さらに入力部ＩＮが５ボルトに達
したところでは、Ｐ型ＭＯＳトランジスタ４３がオンと
なりＰ型ＭＯＳトランジスタ４５のドレイン及びゲート
及び基板に５ボルトが与えられソースに３ボルトが接続
されるためオフとなりＰ型ＭＯＳトランジスタ５２のゲ
ートに入力部ＩＮの電位である５ボルトを与える。出力
部ＯＵＴが０ボルトになるとＰ型ＭＯＳトランジスタ５
４がオンになるため、Ｐ型ＭＯＳトランジスタのソース
は３ボルトに固定されてオフとなる。ノードＡの電位は
Ｎ型ＭＯＳトランジスタ５１のしきい値をＶｔｎ５１と
すると（３−Ｖｔｎ５１）ボルトで固定される。図１５
では入力部ＩＮに５ボルトが入力されたときにオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。
【００６０】
【発明の効果】以上のように本発明のレベルシフト回路
によると、外部ＬＳＩの電源電圧がこのレベルシフト回
路を構成するＭＯＳトランジスターゲート酸化膜の耐圧
以上であっても、各ＭＯＳトランジスタのゲート酸化膜
にゲート酸化膜の耐圧以上の電位差が印加されないた
め、ゲート酸化膜の破壊又は劣化を起こさないレベルシ
フト回路において、入力信号の立上がり及び立下りで発
生する遅延時間を共に小さくし、また後段のインバータ
回路が出力レベルを反転させる入力電位値の変動や電源
電圧の変動による遅延時間のばらつきが抑えられ、より
高速動作に適したレベルシフト回路を構成することがで
きる。
によると、外部ＬＳＩの電源電圧がこのレベルシフト回
路を構成するＭＯＳトランジスターゲート酸化膜の耐圧
以上であっても、各ＭＯＳトランジスタのゲート酸化膜
にゲート酸化膜の耐圧以上の電位差が印加されないた
め、ゲート酸化膜の破壊又は劣化を起こさないレベルシ
フト回路において、入力信号の立上がり及び立下りで発
生する遅延時間を共に小さくし、また後段のインバータ
回路が出力レベルを反転させる入力電位値の変動や電源
電圧の変動による遅延時間のばらつきが抑えられ、より
高速動作に適したレベルシフト回路を構成することがで
きる。
【図１】本発明の（実施の形態１）を示す回路図
【図２】同実施の形態において、入力部に０ボルトが印
加された場合の動作を示す図
加された場合の動作を示す図
【図３】同実施の形態において、入力部の印加電位が０
ボルトから３ボルトに変化した場合の動作過程を示す図
ボルトから３ボルトに変化した場合の動作過程を示す図
【図４】同実施の形態において、入力部に３ボルトが印
加された場合の動作を示す図
加された場合の動作を示す図
【図５】同実施の形態において、入力部に５ボルトが印
加された場合の動作を示す図
加された場合の動作を示す図
【図６】本発明の（実施の形態２）を示す回路図
【図７】同実施の形態において、入力部に０ボルトが印
加された場合の動作を示す図
加された場合の動作を示す図
【図８】同実施の形態において、入力部の印加電位が０
ボルトから３ボルトに変化した場合の動作過程を示す図
ボルトから３ボルトに変化した場合の動作過程を示す図
【図９】同実施の形態において、入力部に３ボルトが印
加された場合の動作を示す図
加された場合の動作を示す図
【図１０】同実施の形態において、入力部に５ボルトが
印加された場合の動作を示す図
印加された場合の動作を示す図
【図１１】本発明の（実施の形態３）を示す回路図
【図１２】同実施の形態において、入力部に０ボルトが
印加された場合の動作を示す図
印加された場合の動作を示す図
【図１３】同実施の形態において、入力部の印加電位が
０ボルトから３ボルトに変化した場合の動作過程を示す
図
０ボルトから３ボルトに変化した場合の動作過程を示す
図
【図１４】同実施の形態において、入力部に３ボルトが
印加された場合の動作を示す図
印加された場合の動作を示す図
【図１５】同実施の形態において、入力部に５ボルトが
印加された場合の動作を示す図
印加された場合の動作を示す図
【図１６】従来のレベルシフト回路を示す回路図
【図１７】同従来例の入力部ＩＮに０ボルトが入力され
た場合の動作を示す図
た場合の動作を示す図
【図１８】同従来例の入力部ＩＮに３ボルトが入力され
た場合の動作を示す図
た場合の動作を示す図
【図１９】同従来例の入力部ＩＮに５ボルトが入力され
た場合の動作を示す図
た場合の動作を示す図
ＩＮ 入力部 ＯＵＴ 出力部 ＶＤＤ１ 第１の電位 ＧＮＤ 接地電位 Ａ ノード １０ インバータ回路（第１のインバータ回路） １１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトラ
ンジスタ） １２ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトラ
ンジスタ） ２０ トランスファーゲート回路 ２１ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトラ
ンジスタ） ２２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトラ
ンジスタ） ２３ Ｐ型ＭＯＳトランジスタ（第３のＰ型ＭＯＳトラ
ンジスタ） ３０ トランスファーゲート制御回路 ３１ Ｎ型ＭＯＳトランジスタ（第３のＮ型ＭＯＳトラ
ンジスタ） ３２ Ｎ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトラ
ンジスタ） ３３ Ｐ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトラ
ンジスタ） ４０ トランスファーゲート制御回路 ４１ Ｎ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトラ
ンジスタ） ４２ Ｎ型ＭＯＳトランジスタ（第６のＮ型ＭＯＳトラ
ンジスタ） ４３ Ｐ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトラ
ンジスタ） ４４ Ｐ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトラ
ンジスタ） ４５ Ｐ型ＭＯＳトランジスタ（第７のＰ型ＭＯＳトラ
ンジスタ） ５０ トランスファーゲート回路 ５１ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ５２ Ｐ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトラ
ンジスタ） ５３ Ｐ型ＭＯＳトランジスタ（第９のＰ型ＭＯＳトラ
ンジスタ） ５４ Ｐ型ＭＯＳトランジスタ（第１０のＰ型ＭＯＳト
ランジスタ） ５５ インバータ回路（第２のインバータ回路）
ンジスタ） １２ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトラ
ンジスタ） ２０ トランスファーゲート回路 ２１ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトラ
ンジスタ） ２２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトラ
ンジスタ） ２３ Ｐ型ＭＯＳトランジスタ（第３のＰ型ＭＯＳトラ
ンジスタ） ３０ トランスファーゲート制御回路 ３１ Ｎ型ＭＯＳトランジスタ（第３のＮ型ＭＯＳトラ
ンジスタ） ３２ Ｎ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトラ
ンジスタ） ３３ Ｐ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトラ
ンジスタ） ４０ トランスファーゲート制御回路 ４１ Ｎ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトラ
ンジスタ） ４２ Ｎ型ＭＯＳトランジスタ（第６のＮ型ＭＯＳトラ
ンジスタ） ４３ Ｐ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトラ
ンジスタ） ４４ Ｐ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトラ
ンジスタ） ４５ Ｐ型ＭＯＳトランジスタ（第７のＰ型ＭＯＳトラ
ンジスタ） ５０ トランスファーゲート回路 ５１ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ５２ Ｐ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトラ
ンジスタ） ５３ Ｐ型ＭＯＳトランジスタ（第９のＰ型ＭＯＳトラ
ンジスタ） ５４ Ｐ型ＭＯＳトランジスタ（第１０のＰ型ＭＯＳト
ランジスタ） ５５ インバータ回路（第２のインバータ回路）
Claims (13)
- 【請求項１】外部回路と前記外部回路から入力された第
１の電位あるいは第２の電位あるいは接地電位のレベル
を受け取る入力部と、入力部で受け取った信号を、第１
の電位と接地電位を振幅とする信号に反転出力する出力
部より内部回路に伝達するレベルシフト回路であって、 前記第１の電位と接地電位の電位差を振幅とする信号を
受け取ってレベルを反転させて前記第１の電位と接地電
位の電位差を振幅とする信号を前記出力部に出力する第
１のインバータ回路と、 入力端子と出力端子とフィードバック端子と制御端子を
有し、制御端子に与えられた電位により前記出力端子と
前記入力端子の電気的接続を制御するトランスファーゲ
ート回路と、 制御信号出力端子を有し、前記入力部より入力された信
号と前記出力部より出力された信号を制御信号として入
力され且つ制御信号出力端子が前記トランスファーゲー
ト回路の制御端子に接続され、前記入力部の電位が前記
第１の電位を超える場合は前記トランスファーゲート回
路の入力端子と前記トランスファーゲートの出力端子の
接続を高抵抗にする制御信号をトランスファーゲートに
与える一方、前記入力部の電位が前記第１の電位を超え
ず且つ前記出力部の電位が接地電位である場合は前記入
力部と前記トランスファーゲート回路の出力端子間の接
続を低抵抗にする信号を前記トランスファーゲートの制
御信号として与えるトランスファーゲート制御回路とを
備え、 前記第１のインバータ回路の出力端子は前記出力部に接
続され、前記トランスファーゲート回路の出力端子は前
記第１のインバータ回路の入力端子に接続され、前記ト
ランスファーゲート回路の入力端子は前記入力部に接続
され、前記トランスファーゲート回路のフィードバック
端子に前記出力部が接続され、前記トランスファーゲー
ト回路の入力端子が前記入力部に接続され、 前記第１のインバータ回路はソース及び基板に前記第１
の電位が与えられた第１のＰ型ＭＯＳトランジスタとソ
ース及び基板に接地電位が与えられた第１のＮ型ＭＯＳ
トランジスタを備え、前記第１のＰ型ＭＯＳトランジス
タのゲート及び前記第１のＮ型ＭＯＳトランジスタのゲ
ート同士が接続され前記第１のＰ型ＭＯＳトランジスタ
のゲート及び前記第１のＮ型ＭＯＳトランジスタのゲー
ト同士が接続されたノードを前記第１のインバータ回路
の入力端子にとし且つ前記第１のＰ型ＭＯＳトランジス
タのドレイン及び前記第１のＮ型ＭＯＳトランジスタの
ドレイン同士が接続され前記第１のＰ型ＭＯＳトランジ
スタのドレイン及び前記第１のＮ型ＭＯＳトランジスタ
のドレイン同士が接続されたノードを前記第１のインバ
ータ回路の出力端子とした相補型インバータであること
を特徴とするレベルシフト回路。 - 【請求項２】前記トランスファーゲート回路は、 ゲートに前記第１の電位が与えられた第２のＮ型ＭＯＳ
トランジスタと、 ゲートに前記制御端子が接続された第２のＰ型ＭＯＳト
ランジスタと、 ソース及び基板を前記第１の電位に接続され且つゲート
をフィードバック端子に接続された第３のＰ型ＭＯＳト
ランジスタとを有し、 前記第２のＮ型ＭＯＳトランジスタのドレインと前記第
２のＰ型ＭＯＳトランジスタのドレイン同士が接続され
前記第２のＮ型ＭＯＳトランジスタのドレインと前記第
２のＰ型ＭＯＳトランジスタのドレイン同士が接続され
たノードが入力端子であり前記第２のＮ型ＭＯＳトラン
ジスタのソースと前記第２のＰ型ＭＯＳトランジスタの
ソース同士が接続され前記第２のＮ型ＭＯＳトランジス
タのソースと前記第２のＰ型ＭＯＳトランジスタのソー
ス同士が接続されたノードを出力端子とし前記第３のＰ
型ＭＯＳトランジスタのドレインを出力端子に接続した
請求項１記載のレベルシフト回路。 - 【請求項３】前記第２のＰ型ＭＯＳトランジスタの基板
電位を、特定の電位に決定する回路に接続されていない
ことを特徴とする請求項２記載のレベルシフト回路。 - 【請求項４】前記トランスファーゲート制御回路は、 ソース及び基板に接地電位が与えられ且つゲートに前記
出力部が接続された第３のＮ型ＭＯＳトランジスタと、 ソースが前記第３のＮ型ＭＯＳトランジスタと接続され
且つゲートが前記第１の電位に接続され且つ基板に接地
電位が与えられた第４のＮ型ＭＯＳトランジスタと、 ソースに前記入力部が接続され且つゲートに前記第１の
電位が与えられた第４のＰ型ＭＯＳトランジスタとを備
え、 前記第４のＮ型ＭＯＳトランジスタのドレインと前記第
４のＰ型ＭＯＳトランジスタのドレインが接続され前記
第４のＮ型ＭＯＳトランジスタのドレインと前記第４の
Ｐ型ＭＯＳトランジスタのドレインが接続されたノード
が制御信号出力端子である請求項１記載のレベルシフト
回路。 - 【請求項５】前記第４のＰ型ＭＯＳトランジスタの基板
電位を特定の電位に決定する回路に接続されていないこ
とを特徴とする請求項４記載のレベルシフト回路。 - 【請求項６】前記トランスファーゲート制御回路は、 ソース及び基板に接地電位が与えられ且つゲートに前記
出力部が接続された第５のＮ型ＭＯＳトランジスタと、 ソースが前記第５のＮ型ＭＯＳトランジスタのドレイン
と接続され且つゲートが前記第１の電位に接続された第
６のＮ型ＭＯＳトランジスタと、 ソースに前記入力部が接続され且つゲートに前記第１の
電位が与えられた第５のＰ型ＭＯＳトランジスタと、 ソース及び基板に前記第１の電位が与えられ且つゲート
に前記出力部が接続された第６のＰ型ＭＯＳトランジス
タと、 ソースに前記第６のＰ型ＭＯＳトランジスタのドレイン
が接続され且つゲートが前記入力部に接続された第７の
Ｐ型ＭＯＳトランジスタを備え、 前記第６のＮ型ＭＯＳトランジスタのドレインと前記第
５のＰ型ＭＯＳトランジスタのドレインと前記第７のＰ
型ＭＯＳトランジスタのドレイン及び基板が接続され前
記第６のＮ型ＭＯＳトランジスタのドレインと前記第５
のＰ型ＭＯＳトランジスタのドレインと前記第７のＰ型
ＭＯＳトランジスタのドレイン及び基板が接続された点
を制御信号出力端子とした請求項１記載のレベルシフト
回路。 - 【請求項７】前記第５のＰ型ＭＯＳトランジスタの基板
電位を特定の電位に決定する回路に接続されていないこ
とを特徴とする請求項６記載のレベルシフト回路。 - 【請求項８】前記トランスファゲート回路は、 ゲートに前記第１の電位が与えられた第７のＮ型ＭＯＳ
トランジスタと、 ゲートに前記制御端子が接続された第８のＰ型ＭＯＳト
ランジスタと、 前記出力部の信号を入力し反転信号を出力する第２のイ
ンバータと、 ドレインに前記第８のＰ型ＭＯＳトランジスタのソース
が接続され且つゲートに前記第２のインバータ回路の出
力電位を印加され且つ基板に前記第１の電位を与えられ
た第９のＰ型ＭＯＳトランジスタと、 ソース及び基板を前記第１の電位に接続され且つゲート
をフィードバック端子に接続され前記第８のＰ型ＭＯＳ
トランジスタのソースと前記第９のＰ型ＭＯＳトランジ
スタが接続された点にソースが接続された第１０のＰ型
ＭＯＳトランジスタとを備え、前記第７のＮ型ＭＯＳト
ランジスタのドレインと前記第８のＰ型ＭＯＳトランジ
スタのドレイン同士が接続され前記第７のＮ型ＭＯＳト
ランジスタのドレインと前記第８のＰ型ＭＯＳトランジ
スタのドレイン同士が接続された点を入力端子とし、前
記第７のＮ型ＭＯＳトランジスタのソースと前記第９の
Ｐ型ＭＯＳトランジスタのソース同士が接続され前記第
７のＮ型ＭＯＳトランジスタのソースと前記第９のＰ型
ＭＯＳトランジスタのソース同士が接続された点を出力
端子とした請求項１記載のレベルシフト回路。 - 【請求項９】前記第８のＰ型ＭＯＳトランジスタの基板
電位を特定の電位に決定する回路に接続されていないこ
とを特徴とする請求項８記載のレベルシフト回路。 - 【請求項１０】前記入力部に印加された電位が接地電位
である場合には前記第２のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
２のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項２記載のレ
ベルシフト回路。 - 【請求項１１】前記入力部に印加された電位が接地電位
である場合には前記第４のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
４のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項４記載のレ
ベルシフト回路。 - 【請求項１２】前記入力部に印加された電位が接地電位
である場合には前記第６のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
６のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項６記載のレ
ベルシフト回路。 - 【請求項１３】前記入力部に印加された電位が接地電位
である場合には前記第８のＰ型ＭＯＳトランジスタの基
板電位に前記第１の電位を与える一方、前記入力部に印
加された電位が前記第１の電位を超える場合には前記第
８のＰ型ＭＯＳトランジスタの基板に特定の電位を印加
しない回路を有することを特徴とする請求項８記載のレ
ベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061300A JP2001251176A (ja) | 2000-03-07 | 2000-03-07 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061300A JP2001251176A (ja) | 2000-03-07 | 2000-03-07 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001251176A true JP2001251176A (ja) | 2001-09-14 |
Family
ID=18581451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000061300A Pending JP2001251176A (ja) | 2000-03-07 | 2000-03-07 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001251176A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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2000
- 2000-03-07 JP JP2000061300A patent/JP2001251176A/ja active Pending
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