JP2008199153A - レベルシフタ - Google Patents
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Abstract
【解決手段】入力トランジスタ対(101A,101B)は、入力信号対(INP,INM)に応じて、基準ノードN1における電圧をノードna1,nb1のうちいずれか一方に供給する。トランジスタ対(102A,102B)は、ノードna1,nb2における電圧を制限する。トランジスタ対(103A,103B)は、出力ノードN11A,N11Bにおける電圧を制限する。インバータ回路104Aは、出力ノードN11Bにおける電圧レベルが「Lレベル」であると、基準ノードN4における電圧を出力ノードN11Aに供給する。これにより、トランジスタ103Aだけでなく、インバータ回路104Aからも電圧が供給されるので、出力ノードN11Aにおける電圧(Va3)の変動が素速くなり、ノードna2における電圧(Va2)の変動に追随させることができる。
【選択図】図1
Description
図1は、この発明の第1の実施形態によるレベルシフタの構成を示す。このレベルシフタは、入力信号対(INP,INM)の振幅を変換して出力信号対(OUTP,OUTM)として出力するものであり、入力トランジスタ対(101A,101B)と、電圧緩和トランジスタ対(102A,102B)と、電圧緩和トランジスタ対(103A,103B)と、インバータ回路104A,104Bと、出力回路105A,105Bとを備える。
一方、入力信号INPが「Lレベル(Vss)」から「Hレベル(Vdd)」になる場合には、インバータ回路104Bが、出力ノードN11Bにおける電圧上昇を補助する。
電圧緩和トランジスタ102A(102B) > 入力トランジスタ101A(101B)
電圧緩和トランジスタ103A(103B) > 選択トランジスタ111N
このように各トランジスタの電流駆動能力を設定することにより、各ノードにおける電圧上昇/電圧降下を確実に実行することができる。
図3のように、図1に示した各トランジスタの極性を反転し、基準ノードN1〜N5に、それぞれ、電圧Vss(0[V]),Vdd1(1[V]),Vdd2(2[V]),Vdd2(2[V]),Vdd3(3[V])が与えられるように構成すれば、正レベル「Vdd1」から接地レベル「Vss」までの間で振幅する入力信号INP,INMを正レベル「Vdd3」から正レベル「Vdd2」までの間で振幅する出力信号対(OUTP,OUTM)に変換することができる。このように、正レベルから正レベルまでの間で振幅する出力信号対を出力することができる。
図4は、この発明の第2の実施形態によるレベルシフタの構成を示す。このレベルシフタは、図1に示した構成に加えて、補助トランジスタ201A,201Bと、容量素子(容量部)202A、202Bをさらに備える。補助トランジスタ201Aのゲートは、入力トランジスタ101Aのゲートに接続され(入力信号INPを受け)、ソースは、基準ノードN2に接続され、ドレインは、電圧緩和トランジスタ102Aのソースに接続される。補助トランジスタ201Bも同様の構成である。容量素子202Aは、電圧緩和トランジスタ103Aのソースおよびドレイン間に接続される。容量素子202Bも同様の構成である。
入力信号INPが「Lレベル(Vss)」から「Hレベル(Vdd)」に遷移すると、補助トランジスタ201Aは、ON状態になり、電圧緩和トランジスタ102Aのソースとゲートとを短絡させる。これにより、ノードna1における電圧(Va1)は、図1の場合よりも、素速く降下し、「Vss」になる(すなわち、電圧Va1の立ち下がり期間Tf2が短縮される)。
入力信号INPが「Hレベル(Vdd)」から「Lレベル(Vss)」に遷移すると、ノードna2における電圧(Va2)が上昇し始める。ノードna2における電圧変動は、容量素子202Aを介して、電圧緩和トランジスタ103Aのソース(出力ノードN11A)に伝達され、出力ノードN11Aにおける電圧(Va3)は、電圧Va2に追随して上昇し始める。その結果、出力ノードN11Aにおける電圧上昇は、図1の場合よりも、素速くなる(すなわち、電圧Va3の立ち上がり時間Tr3が短縮される)。
図7は、この発明の第3の実施形態によるレベルシフタの構成を示す。このレベルシフタは、図1に示した構成に加えて、リセット回路301と、インバータ回路302とをさらに備える。
102A,102B 電圧緩和トランジスタ(入力側電圧緩和トランジスタ)
103A,103B 電圧緩和トランジスタ(出力側電圧緩和トランジスタ)
104A,104B インバータ回路
105A,105B 出力回路
111P,111N 選択トランジスタ
112P,112N 出力トランジスタ
N1,N2,N3,N4,N5 基準ノード
201A,201B 補助トランジスタ
202A,202B 容量素子
203A,203B MOSトランジスタ
301 リセット回路(信号供給部)
302 インバータ回路(信号反転部)
Claims (10)
- 互いに相補的に振幅する入力信号対を受け、当該入力信号対の振幅を変換するレベルシフタであって、
ソース対が第1の入力基準ノードに共通接続され、ゲート対に前記入力信号対を受ける入力トランジスタ対と、
ソース対が前記入力トランジスタ対のドレイン対に接続され、ゲート対が第2の入力基準ノードに共通接続され、当該入力トランジスタ対のドレイン対における電圧を制限する入力側電圧緩和トランジスタ対と、
出力ノード対と、
ソース対が前記出力ノード対に接続され、ゲート対が第1の出力基準ノードに共通接続され、ドレイン対が前記入力側電圧緩和トランジスタ対のドレイン対に接続され、当該出力ノード対における電圧を制限する出力側電圧緩和トランジスタ対と、
前記出力ノード対に一対一で対応し、第2および第3の出力基準ノードの間に接続される第1および第2のインバータ回路対とを備え、
前記第1および第2のインバータ回路の各々は、当該出力ノード対のうち自己に対応しない出力ノードにおける電圧に応じて、前記第2および第3の出力基準ノードのうちいずれか一方における電圧を自己に対応する出力ノードに供給する
ことを特徴とするレベルシフタ。 - 請求項1において、
前記第1および第2のインバータ回路の各々は、
ソースが前記第2の出力基準ノードに接続され、ドレインが当該インバータ回路に対応する出力ノードに接続され、ゲートが当該インバータ回路に対応しない出力ノードに接続される第1の選択トランジスタと、
ソースが前記第3の出力基準ノードに接続され、ドレインが当該インバータ回路に対応する出力ノードに接続され、ゲートが当該インバータ回路に対応しない出力ノードに接続される第2の選択トランジスタとを含む
ことを特徴とするレベルシフタ。 - 請求項2において、
前記入力トランジスタ対の電流駆動能力は、前記第2の選択トランジスタの電流駆動能力よりも大きく、
前記入力側電圧緩和トランジスタ対の電流駆動能力は、前記入力トランジスタ対の電流駆動能力よりも大きく、
前記出力側電圧緩和トランジスタ対の電流駆動能力は、前記第2の選択トランジスタの電流駆動能力よりも大きい
ことを特徴とするレベルシフタ。 - 請求項1において、
前記第2の出力基準ノードに与えられる電圧は、前記第1の出力基準ノードに与えられる電圧に等しい
ことを特徴とするレベルシフタ。 - 請求項1において、
ゲートに前記入力信号対の一方を受け、ソースが前記第2の入力基準ノードに接続され、ドレインが前記入力側電圧緩和トランジスタ対の一方のソースに接続される第1の補助トランジスタと、
ゲートに前記入力信号対の他方を受け、ソースが前記第2の入力基準ノードに接続され、ドレインが前記入力側電圧緩和トランジスタ対の他方のソースに接続される第2の補助トランジスタとをさらに備える
ことを特徴とするレベルシフタ。 - 請求項1において、
前記出力側電圧緩和トランジスタの一方のソースおよびドレイン間に接続される第1の容量部と、
前記出力側電圧緩和トランジスタの他方のソースおよびドレイン間に接続される第2の容量部とさらに備える
ことを特徴とするレベルシフタ。 - 請求項6において、
前記第1および第2の容量部は、容量素子である
ことを特徴とするレベルシフタ。 - 請求項6において、
前記第1および第2の容量部は、MOSトランジスタである
ことを特徴とするレベルシフタ。 - 請求項1において、
基準信号を受け、当該基準信号を前記入力信号対の一方として前記入力トランジスタ対の一方のゲートに供給する信号供給部と、
前記信号供給部からの基準信号を反転し、前記入力信号対の他方として前記入力トランジスタ対の他方のゲートに供給する信号反転部とをさらに備える
ことを特徴とするレベルシフタ。 - 請求項9において、
前記信号供給部は、さらに、制御信号を受け、当該制御信号に応じて前記基準信号の電圧レベルを固定する
ことを特徴とするレベルシフタ。
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