JP2008199153A

JP2008199153A - レベルシフタ

Info

Publication number: JP2008199153A
Application number: JP2007030167A
Authority: JP
Inventors: Akinori Matsumoto; 秋憲松本; Shiro Sakiyama; 史朗崎山; Takashi Morie; 隆史森江
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-02-09
Filing date: 2007-02-09
Publication date: 2008-08-28
Also published as: US7579870B2; US7812637B2; US20090284282A1; US20080191743A1

Abstract

【課題】トランジスタのソース・ドレイン間電圧を低減し、耐圧を緩和する。
【解決手段】入力トランジスタ対（１０１Ａ，１０１Ｂ）は、入力信号対（ＩＮＰ，ＩＮＭ）に応じて、基準ノードＮ１における電圧をノードｎａ１，ｎｂ１のうちいずれか一方に供給する。トランジスタ対（１０２Ａ，１０２Ｂ）は、ノードｎａ１，ｎｂ２における電圧を制限する。トランジスタ対（１０３Ａ，１０３Ｂ）は、出力ノードＮ１１Ａ，Ｎ１１Ｂにおける電圧を制限する。インバータ回路１０４Ａは、出力ノードＮ１１Ｂにおける電圧レベルが「Ｌレベル」であると、基準ノードＮ４における電圧を出力ノードＮ１１Ａに供給する。これにより、トランジスタ１０３Ａだけでなく、インバータ回路１０４Ａからも電圧が供給されるので、出力ノードＮ１１Ａにおける電圧（Ｖａ３）の変動が素速くなり、ノードｎａ２における電圧（Ｖａ２）の変動に追随させることができる。
【選択図】図１

Description

この発明は、入力信号の振幅を変換するレベルシフタに関する。

近年、ＳＲＡＭやフラッシュＥＥＰＲＯＭメモリ等において、コントロールゲートに負電圧を印加して駆動させるために、負レベルに振幅する出力信号を出力するレベルシフタが用いられている。このようなレベルシフタは、特開平１１−３０８０９２号公報（特許文献１）等に開示されている。

図８は、特許文献１に記載のレベルシフタの構成を示す。このレベルシフタは、負電圧制御信号Ｃの供給時には入力信号ＩＮに応答して負レベルの出力信号ＬＯを出力し、負電圧制御信号Ｃの非供給時には入力信号ＩＮと同一レベルの出力信号ＬＯを出力する。このレベルシフタは、負電圧制御信号Ｃに応じて負レベルまたは接地レベルの電圧を負電圧信号ＶＢ１として出力する負電圧発生回路９０と、入力信号ＩＮ，反転入力信号ＩＮＢを受けるトランジスタ対（Ｐ９１，Ｐ９２）と、負電圧信号ＶＢ１を受けるトランジスタ対（Ｎ９１，Ｎ９２）と、トランジスタＰ９３，Ｐ９４，Ｎ９３，Ｎ９４とを備える。トランジスタＰ９３，Ｐ９４，Ｎ９３，Ｎ９４は、各トランジスタのソース・ドレイン間電圧を低減するためのものであり、トランジスタＮ９３，Ｎ９４には、負電圧信号ＶＢ１が接地レベルであるときには、Ｌレベルの反転制御信号ＣＢが与えられ、負電圧信号ＶＢ１が負レベルであるときには、Ｈレベルの反転制御信号ＣＢが与えられる。このレベルシフタの各ノードにおける電圧は、入力信号ＩＮに応じて、図９のように変動する。図中、「ＶＴＰ」は、トランジスタＰ９３，Ｐ９４の閾値電圧を示し、「ＶＴＮ」は、トランジスタＮ９３，Ｎ９４の閾値電圧を示す。
特開平１１−３０８０９２号公報

しかしながら、従来のレベルシフタでは、トランジスタＮ９３の電流駆動能力が小さい場合等、トランジスタＮ９３においてソース電圧ＶＣの立ち上がり時間Ｔｃがドレイン電圧ＶＥの立ち上がり時間Ｔｅよりも長くなり、ソース・ドレイン間電圧が増大してしまうおそれがあった。例えば、ドレイン電圧ＶＥが「Ｖｄｄ」に到達した時点でソース電圧ＶＣが「−ＶＴＮ」に到達していない場合、トランジスタＮ９３のソース・ドレイン間電圧の最大値は「Ｖｄｄ＋ＶＴＮ」よりも大きくなってしまう。

このように、トランジスタのソース・ドレイン間電圧の最大値を大きく見積もる等、トランジスタの耐圧制限を厳しくする必要があり、その結果、トランジスタを高耐圧化しなければならなかった。そのため、高耐圧化のための工程を追加するためにコストが高くなったり、回路面積が増大するといった問題が生じてしまう。

そこで、本発明は、ソース・ドレイン間電圧を低減し、トランジスタの耐圧制限を緩和することを目的とする。

この発明によれば、レベルシフタは、互いに相補的に振幅する入力信号対を受け、当該入力信号対の振幅を変換するレベルシフタであって、ソース対が第１の入力基準ノードに共通接続され、ゲート対に上記入力信号対を受ける入力トランジスタ対と、ソース対が上記入力トランジスタ対のドレイン対に接続され、ゲート対が第２の入力基準ノードに共通接続され、当該入力トランジスタ対のドレイン対における電圧を制限する入力側電圧緩和トランジスタ対と、出力ノード対と、ソース対が上記出力ノード対に接続され、ゲート対が第１の出力基準ノードに共通接続され、ドレイン対が上記入力側電圧緩和トランジスタ対のドレイン対に接続され、当該出力ノード対における電圧を制限する出力側電圧緩和トランジスタ対と、上記出力ノード対に一対一で対応し、第２および第３の出力基準ノードとの間に接続される第１および第２のインバータ回路対とを備え、上記第１および第２のインバータ回路の各々は、当該出力ノード対のうち自己に対応しない出力ノードにおける電圧に応じて、上記第２および第３の出力基準ノードのうちいずれか一方における電圧を自己に対応する出力ノードに供給する。

上記レベルシフタでは、出力側電圧緩和トランジスタから出力ノードに電圧が供給されるときに、対応するインバータ回路からの電圧も出力ノードに供給されるため、出力ノードにおける電圧変動が素速くなる。

以上のように、出力ノードにおける電圧変動が素速くなることにより、ソース・ドレイン間電圧を低減することができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（第１の実施形態）
図１は、この発明の第１の実施形態によるレベルシフタの構成を示す。このレベルシフタは、入力信号対（ＩＮＰ，ＩＮＭ）の振幅を変換して出力信号対（ＯＵＴＰ，ＯＵＴＭ）として出力するものであり、入力トランジスタ対（１０１Ａ，１０１Ｂ）と、電圧緩和トランジスタ対（１０２Ａ，１０２Ｂ）と、電圧緩和トランジスタ対（１０３Ａ，１０３Ｂ）と、インバータ回路１０４Ａ，１０４Ｂと、出力回路１０５Ａ，１０５Ｂとを備える。

入力信号ＩＮＰ，ＩＮＭの各々は、互いに相補的に振幅する信号であり、正レベル（Ｖｄｄ）から接地レベル（Ｖｓｓ）までの間で振幅する。基準ノードＮ１（第１の入力基準ノード）は、入力信号のＨレベルに対応する電圧（Ｖｄｄ）を受け、基準ノードＮ２（第２の入力基準ノード）は、入力信号のＬレベルに対応する電圧（Ｖｓｓ）を受ける。

基準ノードＮ３（第１の出力基準ノード）および基準ノードＮ４（第２の出力基準ノード）は、出力信号のＨレベルに対応する電圧（Ｖｒｅｇ）を受け、基準ノードＮ５（第３の出力基準ノード）は、出力信号のＬレベルに対応する電圧（Ｖｓｓｍ）を受ける。ここでは、電圧Ｖｓｓｍは、負電圧である。また、基準ノードＮ４は、基準ノードＮ３と共有化されていても良い。なお、基準ノードＮ３，Ｎ４の各々に与えられる電圧は、同一でなくても良い。

入力トランジスタ対（１０１Ａ，１０１Ｂ）は、入力信号対（ＩＮＰ，ＩＮＭ）の電圧レベルに応じて、ドレイン対（ノードｎａ１，ｎｂ１）のいずれか一方に基準ノードＮ１における電圧を供給する。

電圧緩和トランジスタ対（１０２Ａ，１０２Ｂ）は、入力トランジスタ対（１０１Ａ，１０１Ｂ）のドレイン対（ノードｎａ１，ｎｂ１）における電圧が「Ｖｓｓ」よりも低くならないように、ノードｎａ１，ｎｂ１における電圧（Ｖａ１，Ｖｂ１）を制限する。

電圧緩和トランジスタ対（１０３Ａ，１０３Ｂ）は、出力ノードＮ１１Ａ，Ｎ１１Ｂにおける電圧が「Ｖｒｅｇ」よりも高くならないように、出力ノードＮ１１Ａ，Ｎ１１Ｂにおける電圧（Ｖａ３，Ｖｂ３）を制限する。

インバータ回路１０４Ａは、出力ノードＮ１１Ａに対応し、インバータ回路１０４Ｂは、出力ノードＮ１１Ｂに対応する。インバータ回路１０４Ａは、出力ノードＮ１１Ｂにおける電圧に応じて、出力電圧Ｖｒｅｇ，Ｖｓｓｍのうちいずれか一方を出力ノードＮ１１Ａに供給するものであり、基準ノードＮ４，Ｎ５の間に直列接続された選択トランジスタ１１１Ｐ，１１１Ｎを含む。インバータ回路１０４Ｂも、同様の構成である。

出力回路１０５Ａ，１０５Ｂは、補助的なバッファ回路であり、インバータ回路１０４Ａ，１０４Ｂと同様の構成であり、基準ノードＮ４，Ｎ５との間に直列接続された出力トランジスタ１１２Ｐ，１１２Ｎを含む。出力回路１０５Ａは、出力ノードＮ１１Ａにおける電圧に応じて、出力電圧Ｖｒｅｇ，Ｖｓｓｍのうちいずれか一方を出力信号ＯＵＴＰとして出力する。

次に、図２を参照しつつ、図１に示したレベルシフタによる動作について説明する。なお、ここでは、電圧緩和トランジスタ１０２Ａ，１０２Ｂの閾値電圧は、「Ｖｔｈ」であるものとする。また、Ｖｄｄ＝２．５［Ｖ］，Ｖｓｓ＝０［Ｖ］，Ｖｒｅｇ＝１．０［Ｖ］，Ｖｓｓｍ＝−１．５［Ｖ］であるものとする。すなわち、２．５Ｖ系のトランジスタを用いてレベルシフタを構成し、「２．５Ｖ」から「０Ｖ」までの間を振幅する入力信号ＩＮＰ，ＩＮＭを、「１．０Ｖ」から「−１．５Ｖ」までの間を振幅する出力信号ＯＵＴＰ，ＯＵＴＭに変換する例を示している。

まず、入力信号ＩＮＰが「Ｈレベル（Ｖｄｄ）」から「Ｌレベル（Ｖｓｓ）」になると、入力トランジスタ１０１Ａに電流が流れ、ノードｎａ１における電圧（Ｖａ１）が上昇し始める。電圧緩和トランジスタ１０２ＡはＯＮ状態であるので、電圧緩和トランジスタ１０２Ａに電流が流れ、ノードｎａ２における電圧（Ｖａ２）が上昇し始める。電圧緩和トランジスタ１０３ＡはＯＮ状態であるので、電圧緩和トランジスタ１０３Ａに電流が流れ、出力ノードＮ１１Ａにおける電圧（Ｖａ３）が上昇し始める。

一方、入力信号ＩＮＭは、「Ｌレベル（Ｖｓｓ）」から「Ｈレベル（Ｖｄｄ）」になるので、入力トランジスタ１０１Ｂの電流が遮断され、ノードｎｂ１における電圧（Ｖｂ１）が降下し始める。また、ノードｎｂ２における電圧（Ｖｂ２）も降下し始める。

出力ノードＮ１１Ａにおける電圧（Ｖａ３）が上昇し始めると、インバータ回路１０４Ｂでは、選択トランジスタ１１１Ｎに電流が流れ始め、出力ノードＮ１１Ｂにおける電圧（Ｖｂ３）が降下し始める。これにより、インバータ回路１０４Ａでは、選択トランジスタ１１１Ｐに電流が流れ始め、出力ノードＮ１１Ａにおける電圧（Ｖａ３）の上昇速度が素速くなる。出力ノードＮ１１Ａにおける電圧（Ｖａ３）が電圧緩和トランジスタ１０３Ａのゲート電圧（Ｖｒｅｇ）になると、電圧緩和トランジスタ１０３Ａの電流が遮断される。

また、出力ノードＮ１１Ｂにおける電圧（Ｖｂ３）が電圧緩和トランジスタ１０３Ｂのゲート電圧（Ｖｒｅｇ）よりも低くなると、電圧緩和トランジスタ１０３Ｂに電流が流れ、ノードｎｂ２における電圧（Ｖｂ２）が降下する。

このように、電圧緩和トランジスタ１０３Ａから正レベルの電圧が供給されるだけでなく、インバータ回路１０４Ａからの電圧（正レベルの電圧）も出力ノードＮ１１Ａに供給されるので、出力ノードＮ１１Ａにおける電圧上昇が、従来よりも、素速くなる。（すなわち、電圧Ｖａ３の立ち上がり時間Ｔｒ１が短縮される。）
一方、入力信号ＩＮＰが「Ｌレベル（Ｖｓｓ）」から「Ｈレベル（Ｖｄｄ）」になる場合には、インバータ回路１０４Ｂが、出力ノードＮ１１Ｂにおける電圧上昇を補助する。

以上のように、出力ノードにおける電圧変動を素速くすることができ、電圧緩和トランジスタ（出力側）のソース電圧の変動にドレイン電圧の変動を追随させることができる。これにより、ソース・ドレイン間電圧を低減することができ、電圧緩和トランジスタ（出力側）の耐圧制限を緩和することができる。また、入力信号対の振幅遷移に応答して出力信号対の振幅も素速く遷移させることができ、入力信号に対する出力信号の応答性を向上させることができる。

また、各トランジスタの電流駆動能力の大小関係は、次のようであることが好ましい。なお、電流駆動能力の大小関係は、ゲート長に対するゲート幅の比率（Ｗ／Ｌ）で設定することができる。

入力トランジスタ１０１Ａ（１０１Ｂ）＞選択トランジスタ１１１Ｎ
電圧緩和トランジスタ１０２Ａ（１０２Ｂ）＞入力トランジスタ１０１Ａ（１０１Ｂ）
電圧緩和トランジスタ１０３Ａ（１０３Ｂ）＞選択トランジスタ１１１Ｎ
このように各トランジスタの電流駆動能力を設定することにより、各ノードにおける電圧上昇／電圧降下を確実に実行することができる。

なお、出力回路１０５Ａ，１０５Ｂの各々が、基準ノードＮ４と基準ノードＮ５との間ではなく、基準ノードＮ３と基準ノードＮ５との間に接続されていても良い。このように構成した場合も、正レベル「Ｖｒｅｇ」から負レベル「Ｖｓｓｍ」までの間を振幅する出力信号を出力することが可能である。

また、基準ノードＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５に与えられる電圧は、Ｖｄｄ，Ｖｓｓ，Ｖｒｅｇ，Ｖｒｅｇ，Ｖｓｓｍに限らず、各トランジスタの耐圧制限を満足するように設定すれば良い。例えば、図１において、基準ノードＮ３，Ｎ４に与えられる電圧を出力電圧Ｖｒｅｇから接地電圧Ｖｓｓに変更すれば、接地レベル「Ｖｓｓ」から負レベル「Ｖｓｓｍ」までの間で振幅する出力信号対（ＯＵＴＰ，ＯＵＴＭ）を出力することができる。

（第１の実施形態の変形例）
図３のように、図１に示した各トランジスタの極性を反転し、基準ノードＮ１〜Ｎ５に、それぞれ、電圧Ｖｓｓ（０［Ｖ］），Ｖｄｄ１（１［Ｖ］），Ｖｄｄ２（２［Ｖ］），Ｖｄｄ２（２［Ｖ］），Ｖｄｄ３（３［Ｖ］）が与えられるように構成すれば、正レベル「Ｖｄｄ１」から接地レベル「Ｖｓｓ」までの間で振幅する入力信号ＩＮＰ，ＩＮＭを正レベル「Ｖｄｄ３」から正レベル「Ｖｄｄ２」までの間で振幅する出力信号対（ＯＵＴＰ，ＯＵＴＭ）に変換することができる。このように、正レベルから正レベルまでの間で振幅する出力信号対を出力することができる。

（第２の実施形態）
図４は、この発明の第２の実施形態によるレベルシフタの構成を示す。このレベルシフタは、図１に示した構成に加えて、補助トランジスタ２０１Ａ，２０１Ｂと、容量素子（容量部）２０２Ａ、２０２Ｂをさらに備える。補助トランジスタ２０１Ａのゲートは、入力トランジスタ１０１Ａのゲートに接続され（入力信号ＩＮＰを受け）、ソースは、基準ノードＮ２に接続され、ドレインは、電圧緩和トランジスタ１０２Ａのソースに接続される。補助トランジスタ２０１Ｂも同様の構成である。容量素子２０２Ａは、電圧緩和トランジスタ１０３Ａのソースおよびドレイン間に接続される。容量素子２０２Ｂも同様の構成である。

次に、図５を参照しつつ、図４に示した補助トランジスタ２０１Ａ，２０１Ｂによる動作，容量素子２０２Ａ，２０２Ｂによる動作について説明する。

〔補助トランジスタ〕
入力信号ＩＮＰが「Ｌレベル（Ｖｓｓ）」から「Ｈレベル（Ｖｄｄ）」に遷移すると、補助トランジスタ２０１Ａは、ＯＮ状態になり、電圧緩和トランジスタ１０２Ａのソースとゲートとを短絡させる。これにより、ノードｎａ１における電圧（Ｖａ１）は、図１の場合よりも、素速く降下し、「Ｖｓｓ」になる（すなわち、電圧Ｖａ１の立ち下がり期間Ｔｆ２が短縮される）。

また、ノードｎａ１における電圧（Ｖａ１）が電圧緩和トランジスタ１０２Ａのゲート電圧「Ｖｓｓ」になるので、電圧緩和トランジスタ１０２Ａのソース・ドレイン間電圧の最大値は、「Ｖｓｓ−Ｖｓｓｍ」となり、図１の場合よりも小さくなる。

一方、入力信号ＩＮＰが「Ｈレベル（Ｖｄｄ）」から「Ｌレベル（Ｖｓｓ）」に遷移すると、補助トランジスタ２０１Ａは、ＯＦＦ状態になり、図１と同様の動作が行われる。また、補助トランジスタ２０１Ｂについても、同様の動作が行われる。

〔容量素子〕
入力信号ＩＮＰが「Ｈレベル（Ｖｄｄ）」から「Ｌレベル（Ｖｓｓ）」に遷移すると、ノードｎａ２における電圧（Ｖａ２）が上昇し始める。ノードｎａ２における電圧変動は、容量素子２０２Ａを介して、電圧緩和トランジスタ１０３Ａのソース（出力ノードＮ１１Ａ）に伝達され、出力ノードＮ１１Ａにおける電圧（Ｖａ３）は、電圧Ｖａ２に追随して上昇し始める。その結果、出力ノードＮ１１Ａにおける電圧上昇は、図１の場合よりも、素速くなる（すなわち、電圧Ｖａ３の立ち上がり時間Ｔｒ３が短縮される）。

一方、入力信号ＩＮＰが「Ｌレベル（Ｖｓｓ）」から「Ｈレベル（Ｖｄｄ）」に遷移すると、出力ノードＮ１１Ａにおける電圧（Ｖａ３）が降下し始める。出力ノードＮ１１Ａにおける電圧変動は、容量素子２０２Ａを介して、電圧緩和トランジスタ１０３Ａのドレイン（ノードｎａ２）に伝達され、ノードｎａ２における電圧（Ｖａ２）は、電圧Ｖａ３に追随して降下し始める。その結果、ノードｎａ２における電圧降下は、図１の場合よりも、素速くなる（すなわち、電圧Ｖａ２の立ち下がり時間Ｔｆ３が短縮される）。

また、容量素子２０２Ｂについても、同様の動作が行われる。

以上のように、補助トランジスタを設けることによって、入力トランジスタの非駆動時において電圧緩和トランジスタ（入力側）のソース電圧を「Ｖｓｓ」に固定することができ、電圧緩和トランジスタ（入力側）の耐圧制限を緩和することができる。

また、容量素子を設けることによって、電圧緩和トランジスタ（出力側）の両端における電圧変動を互いに追随させることができ、電圧緩和トランジスタ（出力側）のソース・ドレイン間電圧をさらに低減することができる。

なお、図６のように、容量素子２０２Ａ，２０２Ｂに代えて、ＭＯＳトランジスタ２０３Ａ，２０３Ｂを備える場合も、同様の効果を奏することが可能である。ＭＯＳトランジスタ２０３Ａのゲートは、電圧緩和トランジスタ１０３Ａのドレインに接続され、ＭＯＳトランジスタ２０３Ａのソース，ドレイン，基板は、電圧緩和トランジスタ１０３Ａのソースに接続される。

（第３の実施形態）
図７は、この発明の第３の実施形態によるレベルシフタの構成を示す。このレベルシフタは、図１に示した構成に加えて、リセット回路３０１と、インバータ回路３０２とをさらに備える。

リセット回路（信号供給部）３０１は、基準信号ＩＮとリセット信号ＲＥＳＥＴとを受け、リセット信号ＲＥＳＥＴが「Ｌレベル」であるときには、基準信号ＩＮを入力信号ＩＮＰとして入力トランジスタ１０１Ａのゲートに供給する。基準信号ＩＮ，リセット信号ＲＥＳＥＴの各々は、例えば、正レベル（Ｖｄｄ）から接地レベル（Ｖｓｓ）までの間で振幅する信号である。一方、リセット回路３０１は、リセット信号ＲＥＳＥＴが「Ｈレベル」であるときには、基準信号ＩＮの論理レベルに関係なく、「Ｈレベル」の入力信号ＩＮＰを入力トランジスタ１０１Ａを供給する（すなわち、基準信号ＩＮの電圧レベルを「Ｈレベル」に強制的に固定する）。

インバータ回路（信号反転部）３０２は、リセット回路３０１からの信号を反転し、入力信号ＩＮＭとして入力トランジスタ１０１Ｂのゲートに供給する。

次に、リセット回路３０１，インバータ回路３０２によるレベルシフタのリセット動作について説明する。リセット回路３０１に与えられるリセット信号ＲＥＳＥＴが「Ｈレベル」になると、リセット回路３０１からの信号（入力信号ＩＮＰ）は「Ｈレベル」になり、インバータ回路３０２からの信号（入力信号ＩＮＭ）は「Ｌレベル」になる。これにより、出力ノードＮ１１Ａ，Ｎ１１Ｂにおける電圧（Ｖａ３，Ｖｂ３）を、それぞれ、「Ｌレベル（Ｖｓｓｍ）」，「Ｈレベル（Ｖｒｅｇ）」に固定することができ、インバータ回路１０４Ａ，１０４Ｂの論理を確定させることが可能となる。

以上のように、レベルシフタを強制的にリセットすることができ、インバータ１０４Ａ、１０４Ｂの内部状態を確定させることができる。これにより、例えば、出力ノードＮ１１Ａ，Ｎ１１Ｂが中間電位で安定してしまい基準ノードＮ４から基準ノードＮ５へ貫通電流が流れ続けてしまうことを防止することができる。

なお、リセット回路３０１，インバータ回路３０２は、図３，図４，図６に示したレベルシフタにも、当然、適用可能である。

以上説明したように、本発明は、レベルシフタとして有用である。

この発明の第１の実施形態によるレベルシフタの構成を示す回路図。図１に示したレベルシフタによる動作について説明するための波形図。図１に示したレベルシフタの変形例を示す回路図。この発明の第２の実施形態によるレベルシフタの構成を示す回路図。図４に示したレベルシフタによる動作について説明するための波形図。図４に示したレベルシフタの変形例を示す回路図。この発明の第３の実施形態によるレベルシフタの構成を示す回路図。従来のレベルシフタの構成を示す図。図８に示したレベルシフタによる動作について説明するための波形図。

符号の説明

１０１Ａ，１０２Ｂ入力トランジスタ
１０２Ａ，１０２Ｂ電圧緩和トランジスタ（入力側電圧緩和トランジスタ）
１０３Ａ，１０３Ｂ電圧緩和トランジスタ（出力側電圧緩和トランジスタ）
１０４Ａ，１０４Ｂインバータ回路
１０５Ａ，１０５Ｂ出力回路
１１１Ｐ，１１１Ｎ選択トランジスタ
１１２Ｐ，１１２Ｎ出力トランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５基準ノード
２０１Ａ，２０１Ｂ補助トランジスタ
２０２Ａ，２０２Ｂ容量素子
２０３Ａ，２０３ＢＭＯＳトランジスタ
３０１リセット回路（信号供給部）
３０２インバータ回路（信号反転部）

Claims

互いに相補的に振幅する入力信号対を受け、当該入力信号対の振幅を変換するレベルシフタであって、
ソース対が第１の入力基準ノードに共通接続され、ゲート対に前記入力信号対を受ける入力トランジスタ対と、
ソース対が前記入力トランジスタ対のドレイン対に接続され、ゲート対が第２の入力基準ノードに共通接続され、当該入力トランジスタ対のドレイン対における電圧を制限する入力側電圧緩和トランジスタ対と、
出力ノード対と、
ソース対が前記出力ノード対に接続され、ゲート対が第１の出力基準ノードに共通接続され、ドレイン対が前記入力側電圧緩和トランジスタ対のドレイン対に接続され、当該出力ノード対における電圧を制限する出力側電圧緩和トランジスタ対と、
前記出力ノード対に一対一で対応し、第２および第３の出力基準ノードの間に接続される第１および第２のインバータ回路対とを備え、
前記第１および第２のインバータ回路の各々は、当該出力ノード対のうち自己に対応しない出力ノードにおける電圧に応じて、前記第２および第３の出力基準ノードのうちいずれか一方における電圧を自己に対応する出力ノードに供給する
ことを特徴とするレベルシフタ。
請求項１において、
前記第１および第２のインバータ回路の各々は、
ソースが前記第２の出力基準ノードに接続され、ドレインが当該インバータ回路に対応する出力ノードに接続され、ゲートが当該インバータ回路に対応しない出力ノードに接続される第１の選択トランジスタと、
ソースが前記第３の出力基準ノードに接続され、ドレインが当該インバータ回路に対応する出力ノードに接続され、ゲートが当該インバータ回路に対応しない出力ノードに接続される第２の選択トランジスタとを含む
ことを特徴とするレベルシフタ。
請求項２において、
前記入力トランジスタ対の電流駆動能力は、前記第２の選択トランジスタの電流駆動能力よりも大きく、
前記入力側電圧緩和トランジスタ対の電流駆動能力は、前記入力トランジスタ対の電流駆動能力よりも大きく、
前記出力側電圧緩和トランジスタ対の電流駆動能力は、前記第２の選択トランジスタの電流駆動能力よりも大きい
ことを特徴とするレベルシフタ。
請求項１において、
前記第２の出力基準ノードに与えられる電圧は、前記第１の出力基準ノードに与えられる電圧に等しい
ことを特徴とするレベルシフタ。
請求項１において、
ゲートに前記入力信号対の一方を受け、ソースが前記第２の入力基準ノードに接続され、ドレインが前記入力側電圧緩和トランジスタ対の一方のソースに接続される第１の補助トランジスタと、
ゲートに前記入力信号対の他方を受け、ソースが前記第２の入力基準ノードに接続され、ドレインが前記入力側電圧緩和トランジスタ対の他方のソースに接続される第２の補助トランジスタとをさらに備える
ことを特徴とするレベルシフタ。
請求項１において、
前記出力側電圧緩和トランジスタの一方のソースおよびドレイン間に接続される第１の容量部と、
前記出力側電圧緩和トランジスタの他方のソースおよびドレイン間に接続される第２の容量部とさらに備える
ことを特徴とするレベルシフタ。
請求項６において、
前記第１および第２の容量部は、容量素子である
ことを特徴とするレベルシフタ。
請求項６において、
前記第１および第２の容量部は、ＭＯＳトランジスタである
ことを特徴とするレベルシフタ。
請求項１において、
基準信号を受け、当該基準信号を前記入力信号対の一方として前記入力トランジスタ対の一方のゲートに供給する信号供給部と、
前記信号供給部からの基準信号を反転し、前記入力信号対の他方として前記入力トランジスタ対の他方のゲートに供給する信号反転部とをさらに備える
ことを特徴とするレベルシフタ。
請求項９において、
前記信号供給部は、さらに、制御信号を受け、当該制御信号に応じて前記基準信号の電圧レベルを固定する
ことを特徴とするレベルシフタ。