JPH0774616A - 信号電圧レベル変換回路及び出力バッファ回路 - Google Patents

信号電圧レベル変換回路及び出力バッファ回路

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JPH0774616A
JPH0774616A JP6095297A JP9529794A JPH0774616A JP H0774616 A JPH0774616 A JP H0774616A JP 6095297 A JP6095297 A JP 6095297A JP 9529794 A JP9529794 A JP 9529794A JP H0774616 A JPH0774616 A JP H0774616A
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transistor
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type mis
mis transistor
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JP6095297A
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Toshio Orii
俊雄 折井
Masahiro Kanai
正博 金井
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Seiko Epson Corp
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Seiko Epson Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

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Abstract

(57)【要約】 【目的】 ０〜３ｖの狭論理振幅の入力信号を０〜５ｖ
の広論理振幅の出力信号に変換する信号電圧レベル変換
回路において、半導体製造プロセス上、すべてのトラン
ジスタをゲート−ソース，ゲート−ドレイン，ゲート−
サブスレート間３ｖ耐圧に作り込み可能な回路構成を提
供すること。 【構成】 仲介信号生成回路２におけるトランジスタＱ
11, Ｑ21の介在で開成時のトランジスタＱ1,Ｑ2 への電
圧印加を緩和させ、トランジスタＱ31, Ｑ41の介在で開
成時のトランジスタＱ4,Ｑ3 への電圧印加を緩和させ
て、０〜３ｖの入力信号Ｖinを約３〜５ｖの仲介信号Ｖ
m に一旦変換する。出力バッファ回路３におけるトラン
ジスタＱ71はトランジスタＱ7 への電圧印加を緩和さ
せ、トランジスタＱ81はトランジスタＱ8 への電圧印加
を緩和させて、仲介信号Ｖm を０〜５ｖの出力信号Ｖ
out に変換する。全てのトランジスタは３ｖ耐圧内に収
まる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば０〜３ｖ範囲の
狭論理振幅を持つ源信号波形の入力信号を例えば０〜５
ｖ範囲の広論理振幅を持つ出力信号に変換する信号電圧
レベル変換回路（レベルシフタ）及び出力バッファ回路
に関する。
【０００２】
【従来の技術】サブミクロン・サイズ等の半導体微細化
プロセスを用いた論理ＬＳＩにおいては、信頼性と低消
費電力の観点から内部回路の電源電圧としては３ｖや
３．３ｖ等の３ｖ前後の値に下げる傾向にある。現在主
流の５ｖ系から将来主流となる３ｖ系への移行期におい
ては、システム設計時に周辺ＬＳＩなどに残ってしまう
５ｖ系チップとの信号の入出力レベルをいかに合わせる
かが問題となる。例えば、３ｖ系回路で得られた０〜３
ｖ範囲の狭論理振幅を持つ信号を５ｖ系回路で処理する
場合には、３ｖ系の狭論理振幅の入力信号を５ｖ系の広
論理振幅（０〜５ｖの範囲）の出力信号へ変換する信号
電圧レベル変換回路（レベルシフタ）を必要とする。
【０００３】この信号電圧レベル変換回路としては、図
１４に示すような低消費電力型のＣＭＯＳトランジスタ
を２段つなぎフィードバックをかけたフリップフロップ
形回路構成が考えられる。即ち、図１４に示す信号電圧
レベル変換回路は、０〜３ｖの狭論理振幅の入力信号Ｖ
inにより０〜３ｖの狭論理振幅の反転信号Ｖin（バー）
を生成するＣＭＯＳインバータ（反転信号生成回路）１
と、入力信号Ｖinによりスイッチング制御される第１の
ＭＯＳトランジスタ（Ｎ形トランジスタ）Ｑ1と、反転
信号Ｖin（バー）によりスイッチング制御され、第１の
ＭＯＳトランジスタＱ1 とは排他的に開閉する第２のＭ
ＯＳトランジスタ（Ｎ形トランジスタ）Ｑ2 と、第２の
ＭＯＳトランジスタＱ2 に対し直列しており第１のＭＯ
ＳトランジスタＱ1 の閉成により閉成制御される第３の
ＭＯＳトランジスタ（Ｐ形トランジスタ）Ｑ3 と、第１
のＭＯＳトランジスタＱ1 に対し直列しており第２のＭ
ＯＳトランジスタＱ2 の閉成により閉成制御される第４
のＭＯＳトランジスタ（Ｐ形トランジスタ）Ｑ4 とを有
している。第３及び第４のＭＯＳトランジスタＱ3，Ｑ
4 はフィードバックループによって排他的論理入力点
（ノード）Ｎ1 ，Ｎ2を持つフリップフロップ（双安定
回路）ＦＦを構成しており、第１のＭＯＳトランジスタ
Ｑ1 は入力信号ＶinによりノードＮ1 に低レベル（０
ｖ）の論理値を送り込む一方側の電位伝達ゲートである
と共に、第２のＭＯＳトランジスタＱ2 は反転信号Ｖin
（バー）によりノードＮ2 に低レベル（０ｖ）の論理値
を送り込む他方側の電位伝達ゲートとして機能してい
る。第１及び第４のＭＯＳトランジスタＱ1 ，Ｑ4 はＣ
ＭＯＳトランジスタで、その共通ドレインがノードＮ1
として第３のＭＯＳトランジスタＱ3 のゲート電極Ｇに
接続している。また、第２及び第３のＭＯＳトランジス
タＱ2 ，Ｑ3 もＣＭＯＳトランジスタ形で、その共通ド
レインがノードＮ2 として第４のＭＯＳトランジスタＱ
4 のゲート電極Ｇに接続している。入力信号Ｖinは第１
のＭＯＳトランジスタＱ1 のゲート電極Ｇに印加される
と共に、反転信号Ｖin（バー）は第２のＭＯＳトランジ
スタＱ2 のゲート電極Ｇに印加される。そして出力信号
Ｖout は一方のノードＮ2 から取り出される。
【０００４】入力信号Ｖinが３ｖの高レベルになると、
第１のＭＯＳトランジスタＱ1 は閉成（オン）し、その
際反転信号Ｖin（バー）は０ｖの低レベルであることか
ら第２のＭＯＳトランジスタＱ2 は開成（オフ）状態に
ある。第１のＭＯＳトランジスタＱ1 の閉成によってフ
リップフロップＦＦのノードＮ1 には０ｖの電位（接地
電位）が伝達されるため、第３のＭＯＳトランジスタＱ
3 のゲート電極Ｇには０ｖの電位が印加するので、第３
のＭＯＳトランジスタＱ3 は閉成し、そのドレイン電極
であるノードＮ2 の出力信号Ｖout は５ｖの高レベルに
維持される。この出力信号Ｖout が高レベルのときに
は、第４のＭＯＳトランジスタＱ4 が開成状態にある。
このように、３ｖ系の入力信号Ｖinの高レベル（３ｖ）
のときには、５ｖ系の出力信号Ｖout は高レベル（５
ｖ）となる。他方、入力信号Ｖinが０ｖの低レベルにな
ると、第１のＭＯＳトランジスタＱ1 は開成し、その際
反転信号Ｖin（バー）が高レベルになることから第２の
ＭＯＳトランジスタＱ2 は閉成する。この第２のＭＯＳ
トランジスタＱ2 の閉成によってフリップフロップＦＦ
のノードＮ2 には０ｖの電位が伝達されるため、第４の
ＭＯＳトランジスタＱ4のゲート電極Ｇには０ｖの電位
が印加するので、第４のＭＯＳトランジスタＱ4は閉成
し、ノードＮ1 は高レベルとなり、第３のＭＯＳトラン
ジスタＱ3 は開成状態になる。この結果、出力信号Ｖ
out は０ｖの低レベルに維持される。
【０００５】
【発明が解決しようとする課題】しかしながら、図１４
に示すような信号電圧レベル変換回路の構成にあって
は、入力信号Ｖinが高レベルのときはＭＯＳトランジス
タＱ2 ，Ｑ3 ，Ｑ4 の端子間には５ｖ電圧が印加し、ま
た入力信号Ｖinが低レベルのときはＭＯＳトランジスタ
Ｑ1 ，Ｑ3 ，Ｑ4 の端子間には５ｖ電圧が印加するの
で、ＭＯＳトランジスタＱ1 〜Ｑ4 はゲート−ソース
間，ゲート−ドレイン間，ゲート−サブスレート間が５
ｖ耐圧のものを必要とする。即ち、ＣＭＯＳインバータ
１のＭＯＳトランジスタＱ5 ，Ｑ6 は３ｖ耐圧のＭＯＳ
トランジスタで充分であるものの、ＭＯＳトランジスタ
Ｑ1 〜Ｑ4 は３ｖ耐圧のＭＯＳトランジスタでは耐圧
（ゲート絶縁膜）破壊を起こすため、製造プロセスを追
加して従前のような５ｖ耐圧のＭＯＳトランジスタに作
り込む必要があり、これは却って微細化プロセスの進展
に相反している。従って、信号電圧レベル変換回路の半
導体製造においては耐圧の異なるＭＯＳトランジスタが
混在することから、製造プロセスの工程数の増加や複雑
化を招き、低コスト化の障害となっていた。
【０００６】そこで、本発明は上記問題点を解決するも
のであり、その課題は、すべてのＭＯＳ（ＭＩＳ）トラ
ンジスタを低耐圧とすることが可能な信号電圧レベル変
換回路を提供し、半導体プロセスの削減を実現すること
にある。また本発明の課題は、その信号電圧レベル変換
回路と併せて使用するに適した出力バッファ回路を実現
することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次のような２つの基本的手段を採用するも
のである。即ち、まず第１の基本的手段としては、第１
の低レベルと第１の高レベルとで規定される狭論理振幅
の入力信号により開閉制御される第１の第１導電形ＭＩ
Ｓトランジスタ（Ｑ1 ）と、その入力信号の反転信号に
より第１の第１導電形ＭＩＳトランジスタとは排他的に
開閉制御される第２の第１導電形ＭＩＳトランジスタ
（Ｑ2 ）と、第２の第１導電形ＭＩＳトランジスタ（Ｑ
2 ）に対し直列して高圧電源で付勢され、第１の第１導
電形ＭＩＳトランジスタ（Ｑ1 ）の閉成を基に閉成制御
されると共に第２の第１導電形ＭＩＳトランジスタ（Ｑ
2 ）の閉成を基に開成制御される第１の第２導電形ＭＩ
Ｓトランジスタ（Ｑ3 ）と、第１の第１導電形ＭＩＳト
ランジスタ（Ｑ1 ）に対し直列して前記高圧電源で付勢
され、第２の第１導電形ＭＩＳトランジスタ（Ｑ2 ）の
閉成を基に閉成制御されると共に第１の第１導電形ＭＩ
Ｓトランジスタ（Ｑ1 ）の閉成を基に開成制御される第
２の第２導電形ＭＩＳトランジスタ（Ｑ4 ）とを有し、
第１及び第２の第２導電形ＭＩＳトランジスタがフィー
ドバックループによるフリップフロップ（ＦＦ）を形成
して成る信号電圧レベル変換回路において、第１の第１
導電形ＭＩＳトランジスタ（Ｑ1 ）と第２の第２導電形
ＭＩＳトランジスタ（Ｑ4 ）との間で直列的に介在して
低圧電源で付勢され、第１の第１導電形ＭＩＳトランジ
スタ（Ｑ1 ）と第２の第２導電形ＭＩＳトランジスタ
（Ｑ4 ）のうち開成状態のＭＩＳトランジスタに対する
電圧の印加を緩和する第１の電圧印加緩和手段（Ｑ11 ,
Ｑ31）と、第２の第１導電形ＭＩＳトランジスタ
（Ｑ2 ）と第１の第２導電形ＭＩＳトランジスタ
（Ｑ3 ）との間で直列的に介在して上記低圧電源で付勢
され、第２の第１導電形ＭＩＳトランジスタ（Ｑ2 ）と
第１の第２導電形ＭＩＳトランジスタ（Ｑ3 ）のうち開
成状態のＭＩＳトランジスタに対する電圧の印加を緩和
する第２の電圧印加緩和手段（Ｑ21, Ｑ41）を設けたこ
とを特徴とする。
【０００８】かかる場合、上記第１の電圧印加緩和手段
（Ｑ11, Ｑ31）は、上記低圧電源の電圧を共にゲート電
圧として受ける第３の第１導電形ＭＩＳトランジスタ
（Ｑ11）と第３の第２導電形ＭＩＳトランジスタ
（Ｑ31）とから成る相補形ＭＩＳインバータであって、
第３の第１導電形ＭＩＳトランジスタ（Ｑ11）が上記第
１の第１導電形ＭＩＳトランジスタ（Ｑ1 ）に隣接して
直列していると共に第３の第２導電形ＭＩＳトランジス
タ（Ｑ31）が前記第２の第２導電形ＭＩＳトランジスタ
（Ｑ4 ）に隣接して直列しており、上記第２の電圧印加
緩和手段（Ｑ21, Ｑ41）は、上記低圧電源の電圧を共に
ゲート電圧として受ける第４の第１導電形ＭＩＳトラン
ジスタ（Ｑ21）と第４の第２導電形ＭＩＳトランジスタ
（Ｑ41）とから成る相補形ＭＩＳインバータであって、
第４の第１導電形ＭＩＳトランジスタ（Ｑ21）が上記第
２の第１導電形ＭＩＳトランジスタ（Ｑ2 ）に隣接して
直列していると共に第４の第２導電形ＭＩＳトランジス
タ（Ｑ41）が上記第１の第２導電形ＭＩＳトランジスタ
（Ｑ3 ）に隣接して直列しているものである。
【０００９】次に、第２の基本的手段としては非フリッ
プフロップ形で、第１の低レベルと第１の高レベルとで
規定される狭論理振幅の入力信号により開閉制御される
第１の第１導電形ＭＩＳトランジスタ（Ｑ1 ）と、その
入力信号の反転信号により第１の第１導電形ＭＩＳトラ
ンジスタ（Ｑ1 ）とは排他的に開閉制御される第２の第
１導電形ＭＩＳトランジスタ（Ｑ2 ）と、第２の第１導
電形ＭＩＳトランジスタ（Ｑ2 ）に対し直列して高圧電
源で付勢され、第１の第１導電形ＭＩＳトランジスタ
（Ｑ1 ）の閉成を基に閉成制御されると共に第２の第１
導電形ＭＩＳトランジスタ（Ｑ2 ）の閉成を基に開成制
御される第１の第２導電形ＭＩＳトランジスタ（Ｑ3 ）
と、第１の第１導電形ＭＩＳトランジスタ（Ｑ1 ）に対
し直列して前記高圧電源で付勢され、第２の第１導電形
ＭＩＳトランジスタ（Ｑ2 ）の閉成を基に閉成制御され
ると共に第１の第１導電形ＭＩＳトランジスタ（Ｑ1 ）
の閉成を基に開成制御される第２の第２導電形ＭＩＳト
ランジスタ（Ｑ4 ）とを有する信号電圧レベル変換回路
において、第１の第１導電形ＭＩＳトランジスタ
（Ｑ1 ）と第２の第２導電形ＭＩＳトランジスタ
（Ｑ4 ）との間で直列的に介在して低圧電源で付勢され
ており、第１の第１導電形ＭＩＳトランジスタ（Ｑ1 ）
と第２の第２導電形ＭＩＳトランジスタ（Ｑ4 ）のうち
開成状態のＭＩＳトランジスタに対する電圧の印加を緩
和する第１の電圧印加緩和手段（Ｑ11, Ｑ31）と、第２
の第１導電形ＭＩＳトランジスタ（Ｑ2 ）と第１の第２
導電形ＭＩＳトランジスタ（Ｑ3 ）との間で直列的に介
在して上記低圧電源で付勢されており、第２の第１導電
形ＭＩＳトランジスタ（Ｑ2 ）と第１の第２導電形ＭＩ
Ｓトランジスタ（Ｑ3 ）のうち開成状態のＭＩＳトラン
ジスタに対する電圧の印加を緩和する第２の電圧印加緩
和手段（Ｑ21, Ｑ41）と、上記低圧電源で付勢されてお
り、第１の第１導電形ＭＩＳトランジスタ（Ｑ1 ）の閉
成状態時に第１の第２導電形ＭＩＳトランジスタ
（Ｑ3 ）のゲート電極に対する電圧の印加を緩和する第
３の電圧印加緩和手段（Ｑ51，８ａ）と、上記低圧電源
で付勢されており、第２の第１導電形ＭＩＳトランジス
タ（Ｑ2 ）の閉成状態時に第２の第２導電形ＭＩＳトラ
ンジスタ（Ｑ4 ）のゲート電極に対する電圧の印加を緩
和する第４の電圧印加緩和手段（Ｑ61，８ｂ）を設けた
ことを特徴とする。
【００１０】かかる場合、第１の電圧印加緩和手段（Ｑ
11, Ｑ31）は、上記低圧電源の電圧を共にゲート電圧と
して受ける第３の第１導電形ＭＩＳトランジスタ
（Ｑ11）と第３の第２導電形ＭＩＳトランジスタ
（Ｑ31）とから成る相補形ＭＩＳインバータであって、
第３の第１導電形ＭＩＳトランジスタ（Ｑ11）が上記第
１の第１導電形ＭＩＳトランジスタ（Ｑ1 ）に隣接して
直列していると共に第３の第２導電形ＭＩＳトランジス
タ（Ｑ31）が上記第２の第２導電形ＭＩＳトランジスタ
（Ｑ4 ）に隣接して直列しており、第２の電圧印加緩和
手段（Ｑ21, Ｑ41）は、上記低圧電源の電圧を共にゲー
ト電圧として受ける第４の第１導電形ＭＩＳトランジス
タ（Ｑ21）と第４の第２導電形ＭＩＳトランジスタ（Ｑ
41）とから成る相補形ＭＩＳインバータであって、第４
の第１導電形ＭＩＳトランジスタ（Ｑ21）が上記第２の
第１導電形ＭＩＳトランジスタ（Ｑ2 ）に隣接して直列
していると共に第４の第２導電形ＭＩＳトランジスタ
（Ｑ41）が上記第１の第２導電形ＭＩＳトランジスタ
（Ｑ3 ）に隣接して直列しており、第３の電圧印加緩和
手段（Ｑ51，８ａ）は、上記低圧電源の電圧をゲート電
圧として受け、第３の第１導電形ＭＩＳトランジスタ
（Ｑ11）と第１の第２導電形ＭＩＳトランジスタ
（Ｑ3 ）のゲート電極との間に介在する第５の第２導電
形ＭＩＳトランジスタ（Ｑ51）と、これに微少電流を流
す第１の定電流源（８ａ）とから成り、第４の電圧印加
緩和手段は、上記低圧電源の電圧をゲート電圧として受
け、第４の第１導電形ＭＩＳトランジスタ（Ｑ21）と第
２の第２導電形ＭＩＳトランジスタ（Ｑ4 ）のゲート電
極との間に介在する第６の第２導電形ＭＩＳトランジス
タ（Ｑ61）と、これに微少電流を流す第２の定電流源
（８ｂ）とから成るものである。
【００１１】上記第１及び第２の定電流源としては、共
に、サブスレッショルド状態時の接合ダイオードの直列
接続からなるダイオード回路としても良いし、また負荷
ＭＩＳトランジスタの直列接続からなるＭＩＳトランジ
スタ回路としても良い。
【００１２】上記第１及び第２の基本的手段において
は、上記第２の第２導電形ＭＩＳトランジスタ（Ｑ4 ）
と第３の第２導電形ＭＩＳトランジスタ（Ｑ31）との接
続点電位の下降を抑制する第１の下限リミッタ手段（５
ａ）と、第１の第２導電形ＭＩＳトランジスタ（Ｑ3 ）
と第４の第２導電形ＭＩＳトランジスタ（Ｑ41）との接
続点電位の下降を抑制する第２の下限リミッタ手段（５
ｂ）とを設けることが望ましい。更に、第１の第１導電
形ＭＩＳトランジスタ（Ｑ1 ）と第３の第１導電形ＭＩ
Ｓトランジスタ（Ｑ11）との接続点電位の上昇を抑制す
る第１の上限リミッタ手段（５ｃ）と、第２の第１導電
形ＭＩＳトランジスタ（Ｑ2 ）と第４の第１導電形ＭＩ
Ｓトランジスタ（Ｑ21）との接続点電位の上昇を抑制す
る第２の上限リミッタ手段（５ｄ）とを設けることが望
ましい。上記第３の第２導電形ＭＩＳトランジスタ（Ｑ
31）及び上記第４の第２導電形ＭＩＳトランジスタ（Ｑ
41）や上記第３の第１導電形ＭＩＳトランジスタ
（Ｑ11）及び上記第４の第１導電形ＭＩＳトランジスタ
（Ｑ21）は基板バイアスの印加状態に設定されていても
良い。また、上記高圧電源のラインと上記低圧電源のラ
インとの間には高圧電源から低電圧を作成する低圧電源
バックアップ手段（４）を設けることが望ましい。その
低圧電源バックアップ手段としては、例えば、複数の接
合ダイオード（４ａ，４ｂ，４ｃ）を直列接続して成る
電圧降下回路とすることができる。
【００１３】本発明はまた、上記構成の信号電圧レベル
変換回路に次のような出力バッファ回路（２）を付加し
た構成を採用できる。即ち、出力バッファ回路（２）、
上記入力信号又は上記反転信号を第１の入力信号として
受けこれにより開閉制御される上記高圧電源の低レベル
電位伝達用第１導電形ＭＩＳトランジスタ（Ｑ7 ）と、
上記第１の第２導電形ＭＩＳトランジスタ（Ｑ3 ）又は
上記第２の第２導電形ＭＩＳトランジスタ（Ｑ4 ）のゲ
ート電圧を第２の入力信号として受けこれにより開閉制
御される上記高圧電源の高レベル電位伝達用第２導電形
ＭＩＳトランジスタ（Ｑ8 ）と、上記低レベル電位伝達
用第１導電形ＭＩＳトランジスタ（Ｑ7）と上記高レベ
ル電位伝達第２導電形ＭＩＳトランジスタ（Ｑ8 ）との
間で直列的に介在して低圧電源で付勢され、上記低レベ
ル電位伝達用第１導電形ＭＩＳトランジスタ（Ｑ7 ）と
上記高レベル電位伝達用第２導電形ＭＩＳトランジスタ
（Ｑ8 ）のうち開成状態のＭＩＳトランジスタに対する
電圧の印加を緩和する第５の電圧印加緩和手段（Ｑ71,
Ｑ81）を有するものである。ここで、第５の電圧印加緩
和手段（Ｑ71, Ｑ81）としては、上記低圧電源の電圧を
共にゲート電圧として受ける第５の第１導電形ＭＩＳト
ランジスタ（Ｑ71）と第７の第２導電形ＭＩＳトランジ
スタ（Ｑ81）とから成る相補形ＭＩＳインバータであっ
て、第５の第１導電形ＭＩＳトランジスタ（Ｑ71）が上
記低レベル電位伝達用第１導電形ＭＩＳトランジスタ
（Ｑ7 ）に隣接して直列していると共に、第７の第２導
電形ＭＩＳトランジスタ（Ｑ81）が上記高レベル電位伝
達用第２導電形ＭＩＳトランジスタ（Ｑ8 ）に隣接して
直列して成るものである。
【００１４】このような出力バッファ回路を具備する信
号電圧レベル変換回路においては、第２の入力信号に対
して上記入力信号又は上記反転信号の位相を遅らせて上
記第１の入力信号を出力するタイミング回路（５）を設
けることが望ましい。また、上記第１の第２導電形ＭＩ
Ｓトランジスタ（Ｑ3 ）又は上記第２の第２導電形ＭＩ
Ｓトランジスタ（Ｑ4 ）のゲート電圧の代わりに、上記
第２の入力信号を生成し、上記高レベル電位伝達用第２
導電形ＭＩＳトランジスタ（Ｑ8 ）のゲート電極に対す
る電圧の印加を緩和する第６の電圧印加緩和手段
（Ｑ91，８ｃ）を設けても良い。この第６の電圧印加緩
和手段としては、例えば、上記低圧電源の電圧をゲート
電圧として受け、上記第３の第１導電形ＭＩＳトランジ
スタ（Ｑ11）又は上記第４の第１導電形ＭＩＳトランジ
スタ（Ｑ21）に直列に接続された第８の第２導電形ＭＩ
Ｓトランジスタ（Ｑ91）と、これに微少電流を流す第３
の定電流源（８ｃ）とから成る。この第３の定電流源
（８ｃ）としては、サブスレッショルド状態時の接合ダ
イオードの直列接続からなるダイオード回路とすること
ができる。
【００１５】そして、第７の第２導電形ＭＩＳトランジ
スタ（Ｑ81）と高レベル電位伝達用第２導電形ＭＩＳト
ランジスタ（Ｑ8 ）との接続点電位の下降を抑制する下
限リミッタ手段（６ｂ）を設けても良いし、また、第５
の第１導電形ＭＩＳトランジスタ（Ｑ71）と低レベル電
位伝達用第１導電形ＭＩＳトランジスタ（Ｑ7 ）との接
続点電位の上昇を抑制する上限リミッタ手段（６ａ）を
設けても良い。
【００１６】上述した出力バッファ回路単独でも信号電
圧レベル変換機能を有している。即ち、出力バッファ回
路（２）は、第１の低レベルと第１の高レベルとで規定
される第１の狭論理振幅の入力信号を第１の入力信号と
して受けこれにより開閉制御される高圧電源の低レベル
電位伝達用第１導電形ＭＩＳトランジスタ（Ｑ7 ）と、
第１の低レベルよりも高い第２の低レベルと第１の高レ
ベルよりも高い第２の高レベルとで規定される第２の狭
論理振幅の入力信号を第２の入力信号として受けこれに
より開閉制御される前記高圧電源の高レベル電位伝達用
第２導電形ＭＩＳトランジスタ（Ｑ7 ）と、上記低レベ
ル電位伝達用第１導電形ＭＩＳトランジスタ（Ｑ8 ）と
上記高レベル電位伝達用第２導電形ＭＩＳトランジスタ
（Ｑ8 ）との間で直列的に介在して低圧電源で付勢さ
れ、上記低レベル電位伝達用第１導電形ＭＩＳトランジ
スタ（Ｑ8 ）と上記高レベル電位伝達用第２導電形ＭＩ
Ｓトランジスタ（Ｑ7 ）のうち開成状態のＭＩＳトラン
ジスタに対する電圧の印加を緩和する第１の電圧印加緩
和手段（Ｑ71, Ｑ81）とを有することを特徴とする。
【００１７】この第１の電圧印加緩和手段は、上記低圧
電源の電圧を共にゲート電圧として受ける第１の第１導
電形ＭＩＳトランジスタ（Ｑ71）と第１の第２導電形Ｍ
ＩＳトランジスタ（Ｑ81）とから成る相補形ＭＩＳイン
バータであって、第１の第１導電形ＭＩＳトランジスタ
（Ｑ71）が上記低レベル電位伝達用第１導電形ＭＩＳト
ランジスタ（Ｑ7 ）に隣接して直列していると共に、第
１の第２導電形ＭＩＳトランジスタ（Ｑ81）が上記高レ
ベル電位伝達用第２導電形ＭＩＳトランジスタ（Ｑ8 ）
に隣接して直列して成るものである。そして、高レベル
電位伝達用第２導電形ＭＩＳトランジスタ（Ｑ8 ）のゲ
ート電極に対する電圧の印加を緩和する第２の電圧印加
緩和手段（Ｑ91，８ｃ）を設けることが望ましい。この
第２の電圧印加緩和手段（Ｑ91，８ｃ）は、上記低圧電
源の電圧をゲート電圧として受け、上記第２の入力信号
の入力とする第２の第２導電形ＭＩＳトランジスタ（Ｑ
91）と、これに微少電流を流す定電流源（８ｃ）とから
成るものである。この定電流源としては、サブスレッシ
ョルド状態時の接合ダイオードの直列接続からなるダイ
オード回路で構成することができる。また、第１の第２
導電形ＭＩＳトランジスタ（Ｑ81）と上記高レベル電位
伝達用第２導電形ＭＩＳトランジスタ（Ｑ8 ）との接続
点電位の下降を抑制する下限リミッタ手段（６ｂ）を設
けても良く、更に、第１の第１導電形ＭＩＳトランジス
タ（Ｑ71）と上記低レベル電位伝達用第１導電形ＭＩＳ
トランジスタ（Ｑ7 ）との接続点電位の上昇を抑制する
上限リミッタ手段（６ａ）を設けても良い。第１の第２
導電形ＭＩＳトランジスタ（Ｑ71）及び／又は第１の第
１導電形ＭＩＳトランジスタ（Ｑ81）は基板バイアスの
印加状態であっても良い。
【００１８】
【作用】まず第１のフリップフロップ形の基本的手段に
おいては、第１の第１導電形ＭＩＳトランジスタ
（Ｑ1 ）が閉成すると、第２の第１導電形ＭＩＳトラン
ジスタ（Ｑ2 ）が開成し、第１の第２導電形ＭＩＳトラ
ンジスタ（Ｑ3 ）が閉成して、第２の第２導電形ＭＩＳ
トランジスタ（Ｑ4 ）が開成するが、第１の電圧印加緩
和手段が第２の第２導電形ＭＩＳトランジスタへの電圧
印加を緩和させつつその緩和電圧を同時に第１の第２導
電形ＭＩＳトランジスタのゲートにも加えており、また
第２の電圧印加緩和手段が第２の第１導電形ＭＩＳトラ
ンジスタへの電圧印加を緩和している。他方、第２の第
１導電形ＭＩＳトランジスタが閉成すると、第１の第１
導電形ＭＩＳトランジスタが開成し、第２の第２導電形
ＭＩＳトランジスタが閉成して、第１の第２導電形ＭＩ
Ｓトランジスタが開成するが、今度は第２の電圧印加緩
和手段が第１の第２導電形ＭＩＳトランジスタへの電圧
印加を緩和させつつその緩和電圧を第２の第２導電形Ｍ
ＩＳトランジスタのゲートに加えており、また第１の電
圧印加緩和手段が第１の第１導電形ＭＩＳトランジスタ
への電圧印加を緩和している。このように、第１及び第
２の電圧印加緩和手段によってトランジスタに加わる電
圧が抑制されているので、信号電圧レベル変換回路に用
いるすべてのトランジスタは低耐圧内に収まる。このた
め半導体製造プロセスを簡略化でき、低コストの信号電
圧レベル変換回路を提供できる。
【００１９】第２の基本的手段は、第１の基本的手段と
は異なる非フリップフロップ構成である。第１の第１導
電形ＭＩＳトランジスタ（Ｑ1 ）が閉成すると、第２の
第１導電形ＭＩＳトランジスタ（Ｑ2 ）が開成する。第
１の第１導電形ＭＩＳトランジスタの閉成により第１の
第２導電形ＭＩＳトランジスタ（Ｑ3 ）が閉成し、第２
の第１導電形ＭＩＳトランジスタの開成により第２の第
２導電形ＭＩＳトランジスタ（Ｑ4 ）が開成するもので
あるが、第１の基本的手段のように、第１及び第２の第
２導電形ＭＩＳトランジスタに対して共に電圧緩和を行
う電圧印加緩和手段があるのではなく、第３の電圧印加
緩和手段が第１の第２導電形ＭＩＳトランジスタに対し
て、第４の電圧印加緩和手段が第２の第２導電形ＭＩＳ
トランジスタに対して、それぞれ独立に作用するように
なっている。このような個別的な電圧緩和方式によれ
ば、各トランジスタにかかる電圧を最適値に設定でき
る。かかる場合、第３の電圧印加緩和手段としては、上
記低圧電源の電圧をゲート電圧として受け、第３の第１
導電形ＭＩＳトランジスタ（Ｑ11）と上記第１の第２導
電形ＭＩＳトランジスタ（Ｑ3 ）のゲート電極との間に
介在する第５の第２導電形ＭＩＳトランジスタ（Ｑ51）
と、これに微少電流を流す第１の定電流源（８ａ）とか
ら構成できる。また第４の電圧印加緩和手段としては、
同じく、上記低圧電源の電圧をゲート電圧として受け、
第４の第１導電形ＭＩＳトランジスタ（Ｑ21）と上記第
２の第２導電形ＭＩＳトランジスタ（Ｑ4 ）のゲート電
極との間に介在する第６の第２導電形ＭＩＳトランジス
タ（Ｑ61）と、これに微少電流を流す第２の定電流源
（８ｂ）とから構成することができる。これら第１及び
第２の定電流源として、サブスレッショルド状態時の接
合ダイオードの直列接続からなるダイオード回路とした
場合には、そのサブスレッショルド電流とトランジスタ
のリーク電流によって電圧緩和の制御を行うものである
が、このサブスレッショルド電流値は接合ダイオードの
個数で決めることができるので、制御性が良い。
【００２０】同一論理値の時間が長い場合、リーク電流
によってレベルの上昇又は下降が徐々に起こるが、下限
リミッタ手段や上限リミッタ手段を設けると、このよう
なレベル変動を一定値でクランプできるので、各トラン
ジスタを低耐圧内に常に収めることがきる。
【００２１】低圧電源バックアップ手段を設けた場合に
は、低電圧電源がかからないときでも、自動的に高圧電
源ラインから低圧電源を生成できるので、その間もトラ
ンシジスタを低耐圧内に収めることができる。
【００２２】更に、タイミング回路を設けた場合には、
出力バッファ回路の低レベル及び高レベル電位伝達用の
トランジスタの双方閉成状態を回避でき、貫通電流をな
くすることができるので、低消費電力化に寄与する。
【００２３】また、出力バッファ回路単独でも、狭論理
振幅の第１の入力信号と狭論理振幅の第２の入力信号と
基に広論理振幅の出力信号を得ることができる。ここ
で、第１の電圧印加緩和手段が存在しているため、低レ
ベル電位伝達用第１導電形トランジスタが開成で高レベ
ル電位伝達用第２導電形トランジスタが閉成のときは、
低レベル電位伝達用第１導電形トランジスタへの電圧の
印加を緩和しており、逆に、低レベル電位伝達用第１導
電形トランジスタが閉成で高レベル電位伝達用第２導電
形トランジスタが開成のときは、高レベル電位伝達用第
２導電形トランジスタへの電圧の印加を緩和する。この
ため、両トランシジスタは常に低耐圧内に保たれる。従
って、すべての低耐圧のトランジスタで出力バッファ回
路を作り込むことができる。
【００２４】
【実施例】次に、本発明に係る信号電圧レベル変換回路
の各実施例を添付図面に基づいて説明する。
【００２５】（第１実施例）図１は本発明の第１実施例
に係る回路図である。
【００２６】図１に示す信号電圧レベル変換回路は、０
〜３ｖの狭論理振幅の入力信号Ｖinにより０〜３ｖの狭
論理振幅の反転信号Ｖin（バー）を生成するＣＭＯＳイ
ンバータ（反転信号生成回路）１と、その０〜３ｖの狭
論理振幅の入力信号Ｖin及び反転信号Ｖin（バー）を基
に、その狭論理振幅の低レベル（第１の低レベル，０
ｖ）よりも高いレベルにある低レベル（第２の低レベ
ル，約３ｖ）と０〜５ｖの広論理振幅の高レベル（第２
の高レベル，５ｖ）とで規定される第２の狭論理振幅
（約３〜５ｖ）を持つ仲介信号Ｖm を生成する仲介信号
生成回路２と、０〜３ｖの入力信号Ｖinと約３〜５ｖの
仲介信号Ｖm を基に入力信号Ｖinの論理に対応してお
り、０〜５ｖの広論理振幅の出力信号Ｖout （バー）を
生成する出力バッファ回路３と、５ｖ（高圧）電源ライ
ンと３ｖ（低圧）電源ラインとの間に介在する低圧電源
バックアップ回路４と、入力信号Ｖinの立ち上げを遅延
させた信号を出力バッファ回路３へ供給するタイミング
回路５を有している。
【００２７】ＣＭＯＳインバータ１は、入力信号Ｖinが
印加される相互接続のゲートＧを有するＰ形ＭＯＳトラ
ンジスタＱ6 及びＮ形ＭＯＳトランジスタＱ5 からな
り、Ｐ形ＭＯＳトランジスタＱ6 のソースＳは３ｖ電源
ラインに接続されていると共に、Ｎ形ＭＯＳトランジス
タＱ5 のソースＳは接地ラインに接続されており、両ト
ランジスタＱ6 ，Ｑ5 のドレインＤは相互接続されてい
る。トランジスタＱ6 ，Ｑ5 のドレインＤからは入力信
号Ｖinに対応して０〜３ｖの狭論理振幅の反転信号Ｖin
（バー）が出力される。
【００２８】仲介信号生成回路２は、入力信号Ｖinによ
りスイッチング制御される第１のＭＯＳトランジスタＱ
1 （Ｎ形トランジスタ）と、反転信号Ｖin（バー）によ
りスイッチング制御され、第１のＭＯＳトランジスタＱ
1 とは排他的に開閉する第２のＭＯＳトランジスタＱ2
（Ｎ形トランジスタ）と、第２のＭＯＳトランジスタＱ
2 に対し直列しており、第１のＭＯＳトランジスタＱ1
の閉成により閉成制御される第３のＭＯＳトランジスタ
Ｑ3 （Ｐ形トランジスタ）と、第１のＭＯＳトランジス
タＱ1 に対し直列しており、第２のＭＯＳトランジスタ
Ｑ2 の閉成により閉成制御される第４のＭＯＳトランジ
スタＱ4 （Ｐ形トランジスタ）と、第１のＭＯＳトラン
ジスタＱ1 の開成状態時にそれへの過電圧の印加を緩和
する電圧印加緩和用ＭＯＳトランジスタＱ11（Ｎ形トラ
ンジスタ）と、第２のＭＯＳトランジスタＱ2 の開成状
態時にそれらへの過電圧の印加を緩和する電圧印加緩和
用ＭＯＳトランジスタＱ21（Ｎ形トランジスタ）と、第
１のＭＯＳトランジスタＱ1 の開閉により０〜３ｖの狭
論理振幅の第１の低レベル（０ｖ）よりも高い第２の低
レベル（約３ｖ）と０〜５ｖの広論理振幅の第２の高レ
ベル（５ｖ）との間で規定される第２の狭論理振幅（約
３〜５ｖ）を持つ仲介信号Ｖ7 を生成しこれを第３のＭ
ＯＳトランジスタＱ3 のゲートＧに印加する低レベルシ
フト用ＭＯＳトランジスタＱ31（Ｐ形トランジスタ）
と、第２のＭＯＳトランジスタＱ2 の開閉により０〜３
ｖの狭論理振幅の第１の低レベル（０ｖ）よりも高い第
２の低レベル（約３ｖ）と０〜５ｖの広論理振幅の第２
の高レベル（５ｖ）との間で規定される第２の狭論理振
幅（約３〜５ｖ）を持つ仲介信号Ｖm （仲介信号Ｖ7 の
反転信号）を生成しこれを第４のＭＯＳトランジスタＱ
4 のゲートＧに印加する低レベルシフト用ＭＯＳトラン
ジスタＱ41（Ｐ形トランジスタ）とを有している。
【００２９】上記の仲介信号生成回路２における第３及
び第４のＭＯＳトランジスタＱ3 ，Ｑ4 はフィードバッ
クループによって排他的論理入力点（ノード）Ｎ1 ，Ｎ
2 を持つフリップフロップ（双安定回路）ＦＦを構成し
ており、このフリップフロップは５ｖ（高圧電源）で付
勢されている。これらノードＮ1 ，Ｎ2 に対しては入力
信号Ｖinの論理に応じて排他的に第２の低レベル（約３
ｖ）が外部から加えられるようになっている。即ち、Ｎ
形ＭＯＳトランジスタＱ11及びＰ形ＭＯＳトランジスタ
Ｑ31のゲート電位は共に３ｖで、ドレイン共通であるた
め、両トランジスタＱ11，Ｑ31は入力信号Ｖinの論理に
応じて排他的に電位伝達と電位緩和を行う。第１のＭＯ
ＳトランジスタＱ1 が閉成されて電位０ｖがトランジス
タＱ11のソースＳに伝達されると、その際はトランジス
タＱ11が閉成してトランジスタＱ31のドレインＤへ電位
０ｖを伝達するため、トランジスタＱ31がソースフォロ
アとなるので、ノードＮ1 へは電位０ｖよりも高い電位
約３ｖ（第２の低レベル）を加える。このためフリップ
フロップＦＦのトランジスタＱ3,Ｑ4 への過電圧の印加
が緩和されるようになっている。逆に、第１のＭＯＳト
ランジスタＱ1 が開成され、後述するように、トランジ
スタＱ4 が閉成されるときには、その際トランジスタＱ
31が閉成してトランジスタＱ11のドレインＤに電位５ｖ
を伝達するため、今度はトランジスタＱ11がソースフォ
ロアとなるので、第１のＭＯＳトランジスタＱ1 のドレ
インＤへは電位５ｖよりも低い電位（約３ｖ）を加え
る。このため開成時のＭＯＳトランジスタＱ1 への過電
圧の印加が緩和されるようになっている。また、同様
に、ＭＯＳトランジスタＱ21及びＭＯＳトランジスタＱ
41のゲート電位は共に３ｖで、ドレイン共通であるた
め、両トランジスタＱ21，Ｑ41は反転信号Ｖin（バー）
の論理に応じて排他的に電位伝達と電位緩和を行う。第
２のＭＯＳトランジスタＱ2 が閉成されて電位０ｖがト
ランジスタＱ21のソースＳに伝達されると、その際トラ
ンジスタＱ21が閉成してトランジスタＱ41のドレインＤ
へ電位０ｖを伝達するため、トランジスタＱ41がソース
フォロアとなるので、ノードＮ2 へ電位０ｖよりも高い
電位約３ｖ（第２の低レベル）を加える。
【００３０】このためフリップフロップＦＦのトランジ
スタＱ3,Ｑ4 への過電圧の印加が緩和されるようになっ
ている。逆に、第２のＭＯＳトランジスタＱ2 が開成さ
れ、後述するように、ＭＯＳトランジスタＱ3 が閉成さ
れるときには、その際トランジスタＱ41が閉成してトラ
ンジスタＱ21のドレインＤに電位５ｖを伝達するため、
今度はトランジスタＱ21がソースフォロアとなるので、
第２のＭＯＳトランジスタＱ2 のドレインＤへ電位５ｖ
よりも低い電位を加える。このため開成時のＭＯＳトラ
ンジスタＱ2 への過電圧の印加を緩和するようになって
いる。
【００３１】出力バッファ回路３は、入力信号Ｖinによ
り開閉制御される第１の低レベル（０ｖ）伝達用ＭＯＳ
トランジスタ（Ｎ形トランジスタ）Ｑ7 と、この低レベ
ル伝達用ＭＯＳトランジスタＱ7 の開成状態時において
それへの過電圧の印加を緩和する電圧印加緩和用ＭＯＳ
トランジスタ（Ｎ形トランジスタ）Ｑ71と、仲介信号Ｖ
m により開閉制御される第２の高レベル（５ｖ）伝達用
ＭＯＳトランジスタ（Ｐ形トランジスタ）Ｑ8 と、この
高レベル伝達用ＭＯＳトランジスタＱ8 の開成状態時に
おいてそれへの過電圧の印加を緩和する電圧印加緩和用
ＭＯＳトランジスタ（Ｐ形トランジスタ）Ｑ81とを有し
ており、ＭＯＳトランジスタＱ7 ，Ｑ71，Ｑ81，Ｑ8 は
直列回路を形成している。
【００３２】低圧電源バックアップ回路４は３個の接合
ダイオード４a ，４b ，４c を直列接続してカットイン
電圧の和を利用した電圧降下回路で、ダイオード４a の
アノードは高圧電源５ｖラインに接続され、ダイオード
４c のカソードは低圧電源３ｖに接続されている。タイ
ミング回路５は、ＣＭＯＳインバータ回路を４段直列接
続した立ち上がり遅延回路である。
【００３３】次に本実施例の動作を説明する。まず、仲
介信号生成回路２による約３〜５ｖの仲介信号Ｖm が生
成される迄の過程を説明する。
【００３４】図２に示すように、０〜３ｖの狭論理振幅
の入力信号Ｖinが高レベル（第１の高レベル）の３ｖに
なると、電位伝達用のトランジスタＱ1 は閉成し、その
ドレインＤ側に電位０ｖが伝達される。このトランジス
タＱ1 の閉成状態では、トランジスタＱ1 自身のゲート
Ｇ−ソースＳ間電圧，ゲートＧ−ドレインＤ間電圧及び
ゲートＳ−サブスレート（基板）間電圧はそれぞれ３ｖ
−０ｖであるので、トランジスタＱ1 は３ｖ耐圧内にあ
る。このトランジスタＱ1 の閉成によって、トランジス
タＱ11のソース電位（トランジスタＱ1 のドレイン電
位）Ｖ3 は、図２に示すように、０ｖになり、トランジ
スタＱ11が閉成する。トランジスタＱ11の電位伝達機能
によって電位Ｖ3 （０ｖ）はそのままトランジスタＱ11
のドレインＤに伝達され、図２に示す如く、トランジス
タＱ31のドレイン電圧Ｖ5 は０ｖとなる。なお、トラン
ジスタＱ11のゲートＧ−ソースＳ間電圧，ゲートＧ−ド
レインＳ間電圧及びゲートＧ−サブスレート間電圧はそ
れぞれ３ｖ−０ｖであるので、トランジスタＱ11も３ｖ
耐圧内にある。トランジスタＱ31のサブスレートは５ｖ
電源ラインに接続されており（基板バイアス効果）、ト
ランジスタＱ31のドレインＤに電位０Ｖの入力が加わる
ため、出力はソースＳとなるから、トランジスタＱ31は
ソースフォロア回路を構成している。ここで、トランジ
スタＱ31のゲート電位が３ｖで、ドレイン電圧Ｖ5 に０
ｖが与えられると、トランジスタＱ31のソースフォロア
により、ソース電圧Ｖ7 はそのゲート電位とトランジス
タの閾値電圧ＶTHP ′の和、すなわち（３ｖ＋
ＶTHP ′）となる（図２参照）。なお、閾値電圧
ＶTHP ′はＰ形ＭＯＳトランジスタにおいてバックゲー
ト・バイアス（５ｖ）のかかったときの閾値電圧であ
り、絶対値で表す。ここで、トランジスタＱ31のゲート
Ｇ−ソースＳ間電圧は、３ｖ＋ＶTHP ′−３ｖ＝
ＶTHP ′であり、またゲートＧ−ドレインＤ間電圧は３
ｖ−０ｖ＝３ｖであり、ゲートＧ−サブスレート間電圧
は５ｖ−３ｖ＝２ｖである。なお、このサブスレートは
そのソースＳに接続しても良く、基板バイアス効果は消
えるが、ソースフォロアは保たれている。かかる場合の
ゲート−サブスレート間電圧はＶTHP ′＝ＶTHP であ
る。なお、Ｎ形ＭＯＳトランジスタの基板バイアス効果
がない場合のゲート−サブスレート間電圧はＶTHN ′＝
ＶTHN である。従って、トランジスタＱ31は３ｖ耐圧内
にある。このように、入力信号Ｖinが３ｖの第１の高レ
ベルになると、ノードＮ1には０ｖの第１の低レベルが
加わるのではなく、ソースフォロアの電位緩衝作用によ
って昇圧されて中間的電位である電位（３ｖ＋
ＶTHP ′）の第２の低レベル（約３ｖ）が加えられるよ
うになっている。
【００３５】一方、入力信号Ｖinが３ｖのときは、その
反転信号Ｖin（バー）は図２に示すように０ｖであるの
で、電位伝達用トランジスタＱ2 は開成状態にある。ト
ランジスタＱ2 からトランジスタＱ21のソースＳへは電
位が伝達されず、後述するように、フリップフロップＦ
Ｆを経由してトランジスタＱ21のドレインＤに電位５ｖ
が印加されるようになっているので、トランジスタＱ21
はソースフォロア回路を形成する。このため、トランジ
スタＱ21のソース電圧Ｖ4 は（３ｖ−ＶTHN ′）とな
る。なお、ＶTHN ′はＮ形ＭＯＳトランジスタにおいて
バックゲート・バイアス（０ｖ）のかかったときの閾値
電圧であり、絶対値で表す。よって、トランジスタＱ2
のゲートＧ−ドレインＤ間電圧は３ｖ−ＶTHN ′であ
り、またそのゲートＧ−サブスレート間電圧は０ｖであ
るので、開成時のトランジスタＱ2 は３ｖ耐圧内にあ
る。
【００３６】ところで、入力信号Ｖinが３ｖのときは、
上述したようにトランジスタＱ3 のゲート電圧Ｖ7 （ノ
ードＮ1 の電位）は、トランジスタＱ1,Ｑ31によって第
２の低レベルとして電位（３ｖ＋ＶTHP ′）に書込み規
定されるので、そのフリップフロップＦＦの片方のトラ
ンジスタＱ3 は閉成し、そのドレイン電圧すなわち仲介
電圧Ｖm が５ｖ（第２の高レベル）となる。ここで、ト
ランジスタＱ3 のゲートＧ−ソースＳ間，ゲートＧ−ド
レインＤ間及びゲートＧ−サブスレート間のそれぞれの
電圧は５ｖ−（３ｖ＋ＶTHP ′）＝２ｖ−ＶTHP ′であ
るので、トランジスタＱ3 は３ｖ耐圧内にある。またこ
のとき、トランジスタＱ41が電位伝達作用を果たし、そ
のドレイン電圧Ｖ6 は５ｖとなる。トランジスタＱ41の
ゲートＧ−ソースＳ間，ゲートＧ−ドレインＤ間，ゲー
トＧ−サブスレート間電圧は５ｖ−３ｖ＝２ｖであるの
で、トランジスタＱ41は３ｖ耐圧内にある。またトラン
ジスタＱ21のドレインＤへ電圧５ｖが入力として伝達さ
れるので、トランジスタＱ21がソースフォロアとなり、
ソース電位Ｖ4 は（３ｖ−ＶTHN ′）である。トランジ
スタＱ21のゲートＧ−ドレインＤ間電圧は５ｖ−３ｖ＝
２ｖであり、ゲートＧ−ソースＳ間電圧は３ｖ−（３ｖ
−ＶTHN ′）＝ＶTHN ′であり、またゲートＧ−サブス
レート間電圧は３ｖであるので、トランジスタＱ21は３
ｖ耐圧内にある。また、トランジスタＱ3 のドレイン電
圧Ｖm が５ｖとなると、トランジスタＱ4 は開成してい
る。従って、トランジスタＱ4 のゲートＧ−ソースＳ
間，ゲートＧ−サブスレート間の電圧は０ｖであり、ゲ
ートＧ−ドレインＤ間電圧は５ｖ−（３ｖ＋ＶTHP ′）
＝２ｖ−ＶTHP ′であるので、トランジスタＱ4 も３ｖ
耐圧内にある。
【００３７】このように、入力信号Ｖinが３ｖ（第１の
高レベル）のとき仲介信号Ｖm は５ｖ（第２の高レベ
ル）となるが、かかる状態での仲介信号生成回路２を構
成するすべてのトランジスタＱ1,Ｑ2,Ｑ3,Ｑ4,Ｑ11, Ｑ
21, Ｑ31, Ｑ41は３ｖ耐圧内にある。ここで、トランジ
スタＱ21は、トランジスタＱ3 ，Ｑ41が閉成してトラン
ジスタＱ2 のドレインＤに印加する電圧を降圧する電圧
印加緩和機能を有している。このトランジスタＱ21がな
いときには、トランジスタＱ2 のドレインＤに５ｖ電圧
がダイレクトに印加してしまうので、トランジスタＱ2
のゲート絶縁膜が耐圧破壊を招くおそれがある。しかし
ながら、本例においてはトランジスタＱ2の開成時には
ソースフォロアとなるトランジスタＱ21の緩衝的介在に
よって、トランジスタＱ2 のドレインＤに対して、５ｖ
−（３ｖ−ＶTHN ′）＝２ｖ＋ＶTH N ′の電圧緩和作用
を果たしており、その耐圧破壊の危険性を払拭してい
る。他方、トランジスタＱ31は、０〜３ｖの狭論理振幅
の第１の低レベル（０ｖ）よりも高い第２の低レベル
（約３ｖ）をフリップフロックＦＦのノードＮ1 に加え
て、狭論理振幅（約３〜５ｖ）の仲介信号Ｖ7 を生成す
ると同時に、トランジスタＱ3 ，Ｑ4 の耐圧破壊の危険
性を無くしている。なぜなら、トランジスタＱ31がない
ときには、トランジスタＱ1 ，Ｑ11の閉成によってトラ
ンジスタＱ4 のドレインＤ及びトランジスタＱ3 のゲー
トＧにはダイレクトに電圧０ｖが印加されるので、トラ
ンジスタＱ4 のゲート−ドレイン間には５ｖが加わり、
またトランジスタＱ3 のゲート−ソース間にも５ｖが加
わり、３ｖ耐圧のトランジスタＱ4 ，Ｑ3 では耐圧破壊
のおそれがある。しかしながら、本例においては電圧緩
和のトランジスタＱ31の緩衝的介在によって、トランジ
スタＱ4 のドレイン電圧及びトランジスタＱ3 のゲート
電圧を０ｖから３ｖ＋ＶTHP ′まで昇圧しており、３ｖ
＋ＶTHP ′の電圧緩和作用を発揮し、トランジスタ
Ｑ3 ，Ｑ4 の耐圧破壊を防止している。
【００３８】次に、入力信号Ｖinが０ｖのときは、その
反転信号Ｖin（バー）は３ｖとなるが、仲介信号生成回
路２の対称性により、トランジスタＱ1 ，Ｑ11, Ｑ31 ,
Ｑ4の動作は入力信号Ｖinが３ｖのときのトランジスタ
Ｑ2 ，Ｑ21, Ｑ41 ,Ｑ3 のそれと同様であり、またトラ
ンジスタＱ2 ，Ｑ21, Ｑ41 ,Ｑ3 の動作は入力信号Ｖin
が３ｖのときのトランジスタＱ1 ，Ｑ11, Ｑ31 ,Ｑ4 の
それと同様である。従って、仲介信号Ｖm は３ｖ＋Ｖ
THP ′となる。ここで、トランジスタＱ11はソースフォ
ロアとなり、トランジスタＱ1 のドレインに対して、５
ｖ−（３ｖ−ＶTH N ′）＝２ｖ＋ＶTHN ′の電圧緩和作
用を果たしており、その耐圧破壊を防止している。ま
た、トランジスタＱ41もソースフォロアとなり、トラン
ジスタＱ3 のドレイン電圧及びトランジスタＱ4 のゲー
ト電圧を０ｖから３ｖ＋ＶTHP ′まで昇圧しており、ト
ランジスタＱ3 ，Ｑ4 に印加する電圧を緩和し、それら
の耐圧破壊を防止している。
【００３９】次に、出力バッファ回路３の動作を説明す
る。上述のように、仲介信号生成回路２によって、狭論
理振幅０〜３ｖの入力信号Ｖinが第２の狭論理振幅（３
ｖ＋ＶTHP ′〜５ｖ）の仲介信号Ｖm に変換される。こ
の仲介信号Ｖm を用いると、充分な電流容量の広論理振
幅（０〜５ｖ）の出力信号Ｖout （バー）を出力バッフ
ァ回路３から得ることができる。まず、仲介信号Ｖm が
５ｖの高レベルのときは（入力信号Ｖinが３ｖであると
き）、トランジスタＱ7 は閉成し、トランジスタＱ8 は
開成する。ＭＯＳトランジスタＱ71及びＭＯＳトランジ
スタＱ81のゲート電位は共に３ｖであるため、トランジ
スタＱ7 が閉成すると、このときには電位伝達用として
機能するトランジスタＱ71が電位０ｖをトランジスタＱ
81のドレインＤへ伝達するため、出力電圧ＶOUT （バ
ー）は第１の低レベルの電位０ｖとなる。ここでトラン
ジスタＱ81のドレインＤが電位０ｖであるため、トラン
ジスタＱ81がソースフォロアとなる。トランジスタＱ81
がない場合には、そのままトランジスタＱ8 のドレイン
Ｄに電位０ｖが印加するため、トランジスタＱ8 のゲー
トＧ−ドレインＤ間電圧は５ｖとなり、３ｖ耐圧のトラ
ンジスタＱ8 では耐圧破壊を起こすおそれがある。しか
しながら、トランジスタＱ7 が閉成のときソースフォロ
アとなるトランジスタＱ81の緩衝的介在によって、トラ
ンジスタＱ8 のドレイン電位Ｖ9 は（３ｖ＋ＶTHP ′）
であり、トランジスタＱ8 のゲートＧ−ドレインＤ間電
圧は５ｖ−（３ｖ＋ＶTHP ′）＝２ｖ−ＶTHP ′になっ
ている。
【００４０】この結果、トランジスタＱ8 のゲートＧ−
ソースＳ間，ゲートＧ−ドレインＤ間，ゲートＧ−サブ
スレート間の電圧はそれぞれ３ｖ以内にあるので、トラ
ンジスタＱ8 は３ｖ耐圧内に保たれる。また、トランジ
スタＱ81，Ｑ71，Ｑ7 も耐圧内にある。なお、トランジ
スタＱ81のサブスレートをそのソースに接続しても良
い。
【００４１】一方、仲介信号Ｖm が（３ｖ＋ＶTHP ′）
の低レベルのときは（入力信号Ｖinが０ｖであると
き）、トランジスタＱ8 は閉成し、出力電圧Ｖout （バ
ー）は第２の高レベルの電位５ｖとなる。トランジスタ
Ｑ71がない場合には、トランジスタＱ7 のドレインＤに
は５ｖが印加するため、そのゲートＧ−ドレインＤ間電
圧は５ｖとなり、３ｖ耐圧のトランジスタＱ7 では耐圧
破壊を起こすおそれがある。しかしながら、トランジス
タＱ8 の閉成のときソースフォロアとなるトランジスタ
Ｑ71の緩衝的介在によって、トランジスタＱ71のソース
電圧Ｖ10は（３ｖ−ＶTHN ′）であり、トランジスタＱ
7 のゲートＧ−ドレインＤ間電圧は（３ｖ−ＶTHN ′）
になっている。この結果、トランジスタＱ7 のゲートＧ
−ソースＳ間，ゲートＧ−ドレインＤ間，ゲートＧ−サ
ブスレート間の電圧はそれぞれ３ｖ以内にあるので、ト
ランジスタＱ7 は３ｖ耐圧内に保たれる。また、トラン
ジスタＱ71，Ｑ8 ，Ｑ81も３ｖ耐圧内にある。なお、ト
ランジスタＱ71のサブスレートをそのソースに接続して
も良い。このような排他的に電圧印加緩和作用を果たす
トランジスタＱ71，Ｑ81の介在によって出力バッファ回
路３のすべてのトランジスタは３ｖ耐圧にしても構わな
い。なお、本実施例ではトランジスタＱ11，Ｑ21，
Ｑ31，Ｑ41，Ｑ71，Ｑ81に３ｖ電源ラインを直結して説
明しているが、トランジスタの耐圧範囲内であれば３ｖ
でなくとも良く、2.5 ｖ前後としても良い。
【００４２】本例の信号電圧レベル変換回路２及び出力
バッファ回路３は５ｖ電源と３ｖ電源を必要とするが、
回路起動時等において何らかの原因により５ｖ電源のみ
が印加されて３ｖ電源がかからない場合は、低圧電源バ
ックアップ回路４が存在しないと、トランジスタＱ11,
Ｑ21，Ｑ71, Ｑ31, Ｑ41，Ｑ51の耐圧破壊を招くことも
ある。例えば、トランジスタＱ4 が閉成状態で、トラン
ジスタＱ3 が開成状態とすると、トランジスタＱ31, Ｑ
11 のゲート電圧は０ｖであるので、トランジスタＱ31
は閉成状態で、トランジスタＱ11は開成状態となってし
まい、トランジスタＱ11のドレインには５ｖが印加し、
トランジスタＱ11の耐圧破壊を招くおそれがある。そこ
で、低圧電源バックアップ回路４によって５ｖ電源から
３ｖの低圧電源を自動的に生成し、これを３ｖ電源ライ
ンに加えておくことにより、３ｖ電源が外部からかから
ない場合でも、トランジスタＱ11を閉成させ、その耐圧
破壊を防止するようにしている。なお、本例においては
３個の接合ダイオード４ａ，４ｂ，４ｃで電圧降下回路
４が構成されているので、接合ダイオード（シリコン・
ダイオード）の順方向電圧（カットイン電圧）を０．８
ｖとすれば、３個のダイオードで２．４ｖの電圧降下を
得ることができ、３ｖ電源がかからない場合は３ｖ電源
ラインに２．６ｖが印加するようになっている。また、
その後３ｖ電源がかかるようになった場合は、５ｖ電源
ラインからダイオード４ａ，４ｂ，４ｃを経て３ｖ電源
ラインへリーク電流が流れるので、正常使用時では何ら
支障がない。また３ｖ電源ラインがフローティングのと
きでも、トランジスタ等に残っている電荷やトランジス
タの非対称性によりトランジスタＱ3 又はトランジスタ
Ｑ4 のいずれか一方が閉成するので、すべてのトランジ
スタは３ｖ耐圧内にある。他方、３ｖ電源のみが印加さ
れた場合は、すべてのトランジスタは３ｖ（３．３ｖ）
耐圧であるので、耐圧破壊の心配はない。なお、ダイオ
ードの順方向電圧による電圧降下と同様に、ＭＯＳトラ
ンジスタの閾値電圧を利用しても良い。
【００４３】ここで、入力信号Ｖinをそのまま出力バッ
ファ回路３へ印加したのでは仲介信号生成回路２の多数
の回路素子を経て生成された仲介信号Ｖm の位相とは同
期しないため、本例ではタイミング回路５を入れて所定
時間だけ入力信号Ｖinの立ち上げを遅らせるようにして
いる。仲介信号Ｖm とタイミング回路５から出力する入
力信号Ｖinとが同期すると、ＭＯＳトランジスタＱ7 と
Ｑ8 は正確に排他的開閉動作を行い、同時閉成状態を無
くすることができるため、電源５ｖから出力バッファ回
路３のトランジスタの直列回路を介して接地へ流れる貫
通電流を無くことができる。なお、本例のタイミング回
路５では入力信号Ｖinの立ち下げは遅延していないが、
ＭＯＳトランジスタＱ7 とＱ8 が共に開成する期間があ
っても構わない。勿論、立ち上げ時と立ち下げ時の両者
を遅延させるようにしても良い。
【００４４】なお、上記実施例においては０〜５ｖの広
論理振幅の出力信号を出力バッファ回路３より得るもの
である。これはＭＯＳトランジスタＱ7,Ｑ8 のチャネル
幅等のサイズを大きくし、必要な電流容量を確保するた
めである。しかしながら、電流容量の問題を別にすれ
ば、０〜５Ｖの広論理振幅の論理信号は仲介信号生成回
路３の電位Ｖ5,Ｖ6 で既に得られている。従って、仲介
信号生成回路３も一種の信号電圧レベル変換回路として
も機能している。
【００４５】なお、５ｖ電源を−５ｖ電源に、３ｖ電源
を−３ｖ電源にする共に、上記の各ＭＯＳトランジスタ
の導電形を逆導電形にしても結果的には同様の作用効果
を奏することは、極性，導電形の対称性から明白であ
る。
【００４６】（第２実施例）図３は本発明の第２実施例
の回路図である。
【００４７】この第２実施例においては第１実施例と同
一部分には同一参照符号を付し、その説明は省略する。
この実施例においては、第１実施例の回路構成に対し
て、電位下降を抑制する下限リミッタとしてのレベル保
持回路５ａ，５ｂ，６ｂと、電位上昇を抑制する上限リ
ミッタとしてのレベル保持回路６ａ，５ｃ，５ｄが追加
されている。ノードＮ1 と５ｖ電源ラインとの間にレベ
ル保持回路５ａが存在しないと、トランジスタＱ4 の開
成状態のときトランジスタＱ3 のゲート電圧Ｖ7は（３
ｖ＋ＶTHP ′）であるが、ソースフォロアのトランジス
タＱ31の微弱なリーク電流によってゲート電圧（仲介信
号電圧）Ｖ7 は徐々に降下し、トランジスタＱ4 ，Ｑ3
のゲート−ドレイン間の電圧はやがて３ｖ以上になって
しまい、トランジスタＱ4 の耐圧破壊を招くおそれも出
てくる。本例の接合ダイオード３個の直列回路からなる
レベル保持回路５ａが付加されているため、その順方向
電圧（カットイン電圧＝0.8 ×３＝2.4 ｖ）によってゲ
ート電圧Ｖ7 の低レベルの低下は所定値（約3.6 ｖ）で
留まり、その値に維持される。これによってトランジス
タＱ4 ，Ｑ3 等の耐圧破壊を防止することができる。レ
ベル保持回路５ａは下限リミッタとしてノードＮ1 に加
えて書き込んだ電位の低下を抑制している。同様な理由
により、レベル保持回路５ｂは仲介信号電圧Ｖm の低レ
ベルの時間的な低下を阻止しており、トランジスタ
Ｑ3 ，Ｑ4 等の耐圧破壊を防止している。なお、レベル
保持回路５ａ，５ｂは、トランジスタＱ3 , Ｑ4 のゲー
トと５ｖ電源ラインとの間に介在しているが、これに限
らず、トランジスタＱ3 , Ｑ4 のゲートと３ｖ電源ライ
ンとの間に接合ダイオードを１個介在させても良い。そ
の保持電圧は2.2 ｖ程度で、トランジスタＱ3 ，Ｑ4 を
３ｖ耐圧内に抑えることが可能で、また接合ダイオード
が１個で済むから、半導体装置のウェル数の消費を抑制
できる。
【００４８】他方、レベル保持回路５ｃは、上限リミッ
タとしてトランジスタＱ1 の開成時の電位Ｖ3 の上昇を
抑制している。トランジスタＱ1 の開成時はトランジス
タＱ11がソースフォロアとなるため、当初の電位Ｖ3 は
（３ｖ−ＶTHN ′）であるが、微弱なリーク電流によっ
て徐々に上昇するが、接合ダイオード３個の直列のレベ
ル保持回路５ｃによってその電位上昇が所定値（カット
イン電圧＝0.8 ×３＝2.4 ｖ）で阻止される。このた
め、トランジスタＱ1 を３ｖ耐圧内に保つことができ
る。同様に、レベル保持回路５ｄは電位Ｖ4 の上昇を抑
制しており、トランジスタＱ2 の耐圧破壊を防止してい
る。なお、トランジスタＱ1 ，Ｑ2 のドレインＤと接地
ラインとの間に３個の接合ダイオードを直列接続する代
わりに、トランジスタＱ1 ，Ｑ2 のドレインＤと３ｖ電
源ラインとの間に１個の接合ダイオードを接続しても良
い。かかる場合には、電位Ｖ3 ，Ｖ4 の上昇は約3.8 ｖ
で阻止される。厳格には３ｖの電圧内にトランジスタＱ
1 ，Ｑ2 は収まらないが、通常の安全率では充分耐圧
（４ｖ程度）が取れている。低圧電源としては３ｖ電源
を用いているが、これは狭論理振幅の高レベルに合わせ
たためであるが、前述したように2.5 ｖ程度でも構わな
い訳であるから、かかる場合には、上記のリミット電圧
は約3.2 程度となる。ダイオード１個の場合は、半導体
素子領域のスペースを節約でき、また電流を無駄に接地
側に消費するのではなく、低圧電源側に再利用可能にし
ているので、低消費電力化にも寄与している。
【００４９】出力バッファ回路３においても、下限リミ
ッタとしてのレベル保持回路６ａが存在しないと、トラ
ンジスタＱ7 の開成状態時においてトランジスタＱ71の
ソース電圧Ｖ10は（３ｖ−ＶTHN ′）であるが、トラン
ジスタＱ71の微弱なリーク電流によってソース電圧Ｖ10
は徐々に上昇し、ゲート−ソース間電圧は閾値電圧Ｖ
THN ′以下になり、トランジスタＱ71が開成してしま
い、トランジスタＱ71のドレイン電位が上昇するのでト
ランジスタＱ7 の耐圧破壊のおそれが出てくる。しかし
ながら、本例では接合ダイオード３個の直列のレベル保
持回路６ａが付加されているため、その順方向電圧（カ
ットイン電圧）によってソース電圧Ｖ10の上昇は所定値
（約2.4 ｖ）で留まり、その値に維持される。これによ
ってトランジスタＱ71の開成が阻止されると共に、トラ
ンジスタＱ7 の耐圧破壊が防止されることになる。ま
た、レベル保持回路６ｂは上限リミッタとして電圧Ｖ9
の下降を阻止し、トランジスタＱ8 の耐圧破壊を防止し
ている。レベル保持回路６ａも、前述したように、トラ
ンジスタＱ7 のドレインＤと接地との間に３個の接合ダ
イオードを直列接続したものとする代わりに、トランジ
スタＱ7 のドレインＤと３ｖ電源との間に１個の接合ダ
イオードを接続したものでも良い。半導体素子領域のス
ペースの節約と低消費電力化を図ることができる。そし
て、レベル保持回路６ｂもトランジスタＱ8 のドレイン
Ｄと３ｖ電源との間に１個の接合ダイオードを接続した
ものでも良い。上記と同様の利益が得られる。
【００５０】レベル保持回路５ａ，５ｂ，６ｂ，６ａ，
５ｃ，５ｄはダイオードを用いるのではなく、ＭＯＳト
ランジスタの直列回路等を用い、その閾値電圧を利用し
ても良く、電圧上限又は下限のリミッタ手段を構成する
ことができる。
【００５１】（第３実施例）図４は本発明の第３実施例
の回路図である。
【００５２】この第３実施例においては第２実施例と同
一部分には同一参照符号を付し、その説明は省略する。
この実施例においては、第２実施例の回路構成に対し
て、ソースフォロアになるＭＯＳトランジスタＱ11, Ｑ
31, Ｑ21, Ｑ41, Ｑ71, Ｑ81の基板バイアス効果を無く
したものである。トランジスタＱ11, Ｑ31, Ｑ21, Ｑ
41, Ｑ71, Ｑ81のサブスレートはソースＳに接続されて
いるため、ソースフォロア状態となった場合、電位Ｖ3,
Ｖ4 ，Ｖ10は（３ｖ−ＶTHN ）、電位Ｖ7,Ｖm ,Ｖ9 は
（３ｖ＋ＶTHP ）となる。ＶTHN はＮ形ＭＯＳトランジ
スタにおいてバックゲート・バイアスの無いときの閾値
電圧であり、絶対値で表し、ＶTHP はＰ形ＭＯＳトラン
ジスタにおいてバックゲート・バイアスの無いときの閾
値電圧であり、絶対値で表す。このようにバックゲート
電圧をどのような値にするかによって、緩衝的電位値を
可変調節できる。
【００５３】ここで、トランジスタＱ31のゲートＧ−ソ
ースＳ間電圧は、３ｖ＋ＶTHP −３ｖ＝ＶTHP であり、
またゲートＧ−ドレインＤ間電圧は３ｖ−０ｖ＝３ｖで
あり、ゲートＧ−サブスレート間電圧は５ｖ−３ｖ＝２
ｖである。なお、このサブスレートはそのソースに接続
しても良く、ソースフォロアは保たれている。かかる場
合のゲート−サブスレート間電圧はＶTHP である。従っ
て、トランジスタＱ3は３ｖ耐圧内にある。このよう
に、入力信号Ｖinが３ｖの第１の高レベルになると、ノ
ードＮ1 には０ｖの第１の低レベルが加わるのではな
く、中間的電位である電位（３ｖ＋ＶTHP ）の第２の低
レベル（約３ｖ）が加えられるようになっている。この
ように基板バイアス効果がない場合には、トランジスタ
Ｑ3,Ｑ4,Ｑ８の駆動能力を高めることができる。
【００５４】（第４実施例）図５は本発明の第４実施例
の回路図である。
【００５５】この実施例は、第１実施例の仲介信号生成
回路２において、トランジスタＱ３１，Ｑ41に並列のＰ
形ＭＯＳトランジスタＱ51, Ｑ61と、これに直列の接合
ダイオードから成るダイオード回路８ａ，８ｂを加えた
回路構成となっており、非フリップフロップ構成であ
る。トランジスタＱ1 が閉成状態のとき互いに並列のト
ランジスタＱ31, Ｑ51はソースフォロアになるが、トラ
ンジスタＱ31はトランジスタＱ4 のドレインＤに緩和さ
れた電位Ｖ7 を与えてトランジスタＱ4 の耐圧破壊を保
護する機能を有しており、他方、トランジスタＱ51はト
ランジスタＱ3 のゲートＧに電位Ｖ7 とは別個の電位Ｖ
11を与えてトランジスタＱ3 を駆動制御する。本例にお
けるダイオード回路８ａはそれに流れるサブスレッショ
ルド状態時の順方向リーク電流によってゲート電圧Ｖ11
の下限値を調整する。またトランジスタＱ2 が閉成状態
のとき互いに並列のトランジスタＱ41, Ｑ61はソースフ
ォロアになるが、トランジスタＱ41はトランジスタＱ3
のドレインＤに緩和された電位Ｖ8 を与えてトランジス
タＱ3 の耐圧破壊を保護すると共に、トランジスタＱ61
はトランジスタＱ4 のゲートＧに電位Ｖ8 とは別個の電
位Ｖm を与えてトランジスタＱ4 を閉成させる。ダイオ
ード回路８ｂはそれに流れるサブスレッショルド状態の
リーク電流によってトランジスタＱ4 のゲート電圧Ｖ11
の下限値を調整する。
【００５６】次に、本発明の第４実施例における仲介信
号生成回路２の動作を説明する。図６に示すように、０
〜３ｖの入力信号Ｖinが高レベルの３ｖであるとき、Ｎ
形ＭＯＳトランジスタＱ1 は閉成し、これによってトラ
ンジスタＱ11の電位伝達作用でトランジスタＱ31, Ｑ51
のドレイン電圧が共に０ｖとなるので、トランジスタＱ
31, Ｑ51は共にソースフォロアとなる。従って、トラン
ジスタＱ31のソース電圧Ｖ7 及びトランジスタＱ51のソ
ース電位Ｖ11は、ゲート電圧と閾値電圧ＶＴＨＰの和
（３ｖ＋ＶＴＨＰ ）となって、トランジスタＱ31，Ｑ
51は開成状態となる。ソース電位Ｖ11は（３ｖ＋
ＶTHP ）であるため、トランジスタＱ3 が閉成し、その
ドレイン電圧Ｖ8 が５ｖとなるので、トランジスタＱ4
が開成する。なお、ここでＶTHP はＰ形トランジスタの
基板バイアス効果がないときの閾値電圧で、絶対値で表
す。
【００５７】しかしながら、実際のＭＯＳトランジスタ
にはリーク電流が存在するため、トランジスタＱ31のソ
ース電圧Ｖ7 及びトランジスタＱ51のソース電位Ｖ
11は、ゲート電圧と閾値電圧ＶTHP の和、即ち、（３ｖ
＋ＶTHP ）と等しい値になるとは限らない。つまりリー
ク電流によってソース電圧は３ｖ前後の値になる。
【００５８】この関係を図１１，図１２を用いて説明す
る。Ｐ形ＭＯＳトランジスタＱ4 とＰ形ＭＯＳトランジ
スタＱ31のように、図１３（ｂ）に示す如く、２つのＰ
形ＭＯＳトランジスタが直列に接続されて互いに開成状
態にある場合（Ｑ31はソースフォロア状態）、Ｐ形ＭＯ
ＳトランジスタＱ31のソース電圧Ｖ7 （ＶP ）は、オフ
状態のＰ形ＭＯＳトランジスタＱ4 のオフ電流ＩA とソ
ースフォロア状態のＰ形ＭＯＳトランジスタＱ31のリー
ク電流ＩB で決定される。図１１（ａ）はＰ形ＭＯＳト
ランジスタの電圧−電流特性を示したものであり、ゲー
ト・ソース間に閾値電圧Ｖth以上のゲート・ソース間電
圧ＶGSが印加されてＰ形ＭＯＳトランジスタの閉成（オ
ン）状態となる領域ＯＮと、ゲート・ソース間電圧ＶGS
が閾値電圧Ｖth以下でトランジスタの開成（オフ）状態
となる領域ＯＦＦとに分けられる。このＰ形ＭＯＳトラ
ンジスタが開成状態となる領域ＯＦＦを片対数表示した
ものが図１１（ｂ）であり、Ｘ軸にＰ形ＭＯＳトランジ
スタのゲート・ドレイン間電圧ＶGS、Ｙ軸（対数表示）
にＰ形ＭＯＳトランジスタのドレイン・ソース間電流Ｉ
DSがとられている。今、図１１（ｂ）のＴ３をオフ状態
のＰ形ＭＯＳトランジスタＱ4 の電圧−電流特性と仮定
する。一般に、このオフ領域での電圧−電流特性は、Ｍ
ＯＳトランジスタのチャネル長、チャネル幅、閾値電圧
等により異なるものである。
【００５９】(1) Ｐ形ＭＯＳトランジスタＱ4 のオフ
電流とＰ形ＭＯＳトランジスタＱ31のリーク電流が同じ
場合 この条件はＭＯＳトランジスタが同等のときである。即
ち、トランジスタサイズ（チャネル長，チャネル幅）が
同一で、閾値電圧Ｖthが等しく、ポリシリコンゲートの
サイズが同じときである。
【００６０】ソース・ドレイン間電圧が略等しいときは
Ｐ形ＭＯＳトランジスタＱ31の電圧−電流特性もＴ３と
同じになる。図１３（ｂ）に示す如く、トランジスタＱ
4 のゲートには５ｖが印加され、ゲート・ソース間電圧
ＶGS＝０ｖであり、ＶGS＝０ｖの点Ｅ１のオフ電流ＩA
がドレイン・ソース間に流れる。トランジスタＱ31もト
ランジスタ特性が等しいので、そのオフ電流（リーク電
流）ＩB ＝ＩA である。但し、Ｐ形ＭＯＳトランジスタ
Ｑ4 のソース・ドレイン間電圧は約２ｖで、Ｐ形ＭＯＳ
トランジスタＱ31のソース・ドレイン間電圧は約３ｖで
あるから、実質的に等しいと仮定した。従って、トラン
ジスタＱ31のゲート・ソース間電圧は０ｖであるから、
図１３（ｂ）から判るように、Ｐ形ＭＯＳトランジスタ
Ｑ31のソース電圧Ｖ7 （ＶP ）は３ｖである。つまり、
図１３（ｂ）に示すように、トランジスタＱ4 とトラン
ジスタＱ31が同一条件のトランジスタで、基板バイアス
をかけない状態では、ソースフォロアでソース電圧Ｖ7
（ＶP ）が（３ｖ＋ＶTHP）になるのではなく、リーク
電流によってソース電圧Ｖ7 （ＶP ）が３ｖになる。
【００６１】(2) Ｐ形ＭＯＳトランジスタＱ4 のオフ
電流よりもＰ形ＭＯＳトランジスタＱ31のリーク電流が
少ない場合 第１及び第２実施例にような基板バイアス効果を持たせ
た回路、即ち、図１３（ａ）に示す如く、Ｐ形ＭＯＳト
ランジスタＱ31のサブスレートを５ｖ電源ラインに接続
したものにおいては、トランジスタＱ4 とトランジスタ
Ｑ31が同一条件のトランジスタでも、トランジスタＱ31
の基板バイアス効果で、その電圧−電流特性は図１１
（ｂ）のＴ２になり、ＶGS＝０ｖの点Ｃ１のオフ電流Ｉ
B はＰ形ＭＯＳトランジスタＱ4 の点Ｅ１のオフ電流Ｉ
A より少ない。しかし、直列回路に流れる電流はオフ電
流ＩA の値に等しいので、トランジスタＱ31はＴ２の点
Ｃ２にある。従って、トランジスタＱ31のゲート・ソー
ス間電圧ＶGSは−αとなるので、ソース電圧Ｖ
7 （ＶP ）が３ｖ−（−α）＝３ｖ＋αとなる。このよ
うに、トランジスタＱ4 とトランジスタＱ31が同一条件
のトランジスタでも、トランジスタＱ31に基板バイアス
効果をかけることで、ソース電圧Ｖ7 （ＶP ）を３ｖ以
上の値に調整でき、トランジスタＱ4 を低耐圧化でき
る。ソース電圧Ｖ7 （ＶP）の値を３ｖ以上の値に調整
できる要因としては、上記の基板バイアス効果の外に、
以下の方策を施しても良い。
【００６２】トランジスタＱ4 の閾値電圧をトランジ
スタＱ31のそれよりも低くすること。
【００６３】トランジスタＱ4 のポリシリコンゲート
のサイズをトランジスタＱ31のそれよりも小さくするこ
と。
【００６４】トランジスタＱ4 のバックゲートにその
ソースよりも高い電圧を印加すること。
【００６５】トランジスタＱ4 のサイズをトランジス
タＱ31のそれよりも大きく形成すること。
【００６６】なお、プロセス上の追加工程を排除し、低
コスト化を図る意図では、上記〜が好適である。
【００６７】(3) Ｐ形ＭＯＳトランジスタＱ4 のオフ
電流よりもＰ形ＭＯＳトランジスタＱ31のリーク電流が
大きい場合 例えば図１３（ｃ）に模式的に示す如く、Ｐ形ＭＯＳト
ランジスタＱ31に基板バイアス効果をかけないで、その
Ｐ形ＭＯＳトランジスタＱ31の閾値電圧ＶthをＰ形ＭＯ
ＳトランジスタＱ4 のそれに対して低くしたとき、トラ
ンジスタＱ31の電圧−電流特性は図１１（ｂ）のＴ４に
なり、ＶGS＝０ｖの点Ｆ１のリーク電流ＩB はＰ形ＭＯ
ＳトランジスタＱ4 の点Ｅ１のオフ電流ＩA より大き
い。しかし、直列回路に流れる電流はオフ電流ＩA の値
に等しいので、トランジスタＱ31はＴ４の点Ｆ２にあ
る。従って、トランジスタＱ31のゲート・ソース間電圧
ＶGSは＋αとなるので、ソース電圧Ｖ7 （ＶP ）が３ｖ
−（＋α）＝３ｖ−αとなる。
【００６８】このように、トランジスタＱ4 の閾値電圧
に対してトランジスタＱ31の閾値電圧を低くすること
で、ソース電圧Ｖ7 （ＶP ）を３ｖ以下の値に設定し得
る。ソース電圧Ｖ7 （ＶP ）の値を３ｖ以下の値に調整
できる要因としては、上記の閾値電圧を低くする外、以
下の方策を施しても良い。
【００６９】トランジスタＱ4 のサイズをトランジス
タＱ31のそれよりも小さくすること。
【００７０】トランジスタＱ4 のポリシリコンゲート
のサイズをトランジスタＱ31のそれよりも大きくするこ
と。 トランジスタＱ31のバックゲートにそのソース電位よ
りも小さい電位を印加すること。 ここで、トランジスタＱ4 の耐圧保護の点を考慮すれ
ば、ソース電圧Ｖ7 （ＶP ）が低くならないようにする
ため、上記(1) ，(2) の場合が好適である。
【００７１】一方、Ｐ形ＭＯＳトランジスタＱ51のソー
ス電位Ｖ11は、複数の接合ダイオードの直列接続である
ダイオード回路（定電流源）８ａのサブスレッショルド
順方向電流とＰ形ＭＯＳトランジスタＱ51のリーク電流
によって決定される。図１２（ａ）は、１個の接合ダイ
オードの電圧−電流特性を示したものであり、カソード
・アノード間に閾値（カットイン）電圧以上の電圧が印
加されるとダイオードが閉成状態となる領域ＯＮと、カ
ソード・アノード間に閾値（カットイン）電圧以下の電
圧が印加されるとダイオードが開成状態となる領域ＯＦ
Ｆとに分けられる。ダイオード回路８ａの両端にかかる
電圧は２ｖ程度であるが、３個以上の接合ダイオードで
構成されていれば、各ダイオードの両端にかかる電圧が
分圧されるのでサブスレッショルド状態（０ｖ〜閾値電
圧）になる。従って、ダイオードの段数を増やせば、図
１２（ａ）から判るように、１ダイオード当りのカソー
ド・アノード間電圧ＶCAは分圧されて小さい値となるた
め、ダイオード回路８ａに流れるサブスレッショルド電
流ＩCAは小さい値となる。今、Ｐ形ＭＯＳトランジスタ
Ｑ51の電圧−電流特性を図１２（ｂ）のＴ５と仮定す
る。ゲート・ソース間電圧ＶGS＝０ｖの点Ｊ１がＰ形Ｍ
ＯＳトランジスタＱ51のオフ電流である。ここで、ダイ
オード回路８ａに流れるサブスレッショルド電流ＩCAが
トランジスタＱ51のリーク電流Ｊ１よりも大きなＤ１で
あれば、トランジスタＱ51にも電流Ｄ１が流れ、トラン
ジスタＱ51の動作点は点Ｊ２になるため、ゲート・ソー
ス間電圧ＶGSは−βとなり、ソース電位Ｖ11は（３ｖ−
（−β））＝３ｖ＋βとなる。逆に、ダイオード回路８
ａに流れるサブスレッショルド電流ＩCAがトランジスタ
Ｑ51のオフ電流Ｊ１よりも小さいＤ２であれば、トラン
ジスタＱ51にも電流Ｄ２が流れ、トランジスタＱ51の動
作点は点Ｊ３になるため、ゲート・ソース間電圧ＶGSは
＋βとなり、ソース電位Ｖ11は（３ｖ−（＋β））＝３
ｖ−βとなる。ダイオード回路８ａの接合ダイオードの
個数を多くすると、ダイオード回路８ａに流れるサブス
レッショルド電流ＩCAの値が非常に少なくなるため、ソ
ース電位Ｖ11を３ｖ以下の値に容易に調節することがで
きる。
【００７２】第１実施例〜第３実施例においては、トラ
ンジスタＱ31（Ｑ41）のソース電位Ｖ7 （Ｖm ）がトラ
ンジスタＱ4 （Ｑ3 ）のドレイン電圧とトランジスタＱ
3 （Ｑ4 ）のゲート電圧の両者を決定している。これは
フリップフロップ構成だからである。そしてその決定の
仕方がソースフォロアによるものとしていた。しかしな
がら、先に説明したように、実際にはトランジスタＱ4
（Ｑ3 ）のオフ電流（リーク電流）の影響を加味する必
要がある。ところで、閉成状態のトランジスタＱ4 （Ｑ
3 ）のドレインに対しては比較的高い電圧を加えて低耐
圧内に持たせた方が有利であり、他方、トランジスタＱ
4 （Ｑ3 ）のゲートに対してはゲート電圧振幅を大きく
（ゲート電圧を低く）してトランジスタ駆動能力を引き
出した方が有利である。従って、本実施例では、非フリ
ップフロップ構成とし、トランジスタＱ31はトランジス
タＱ4 のドレインＤに高い電位Ｖ7 を与えてトランジス
タＱ4 の耐圧破壊を保護する機能を有しており、他方、
トランジスタＱ51はトランジスタＱ3 のゲートＧに高い
電位Ｖ7 （＝３ｖ）とは別個の低い電位Ｖ11（＝３ｖ−
β）を与えてトランジスタＱ3 の駆動能力を高めてい
る。電位Ｖ7 （＝３ｖ）の値は、ダイオード回路８ａに
流れるサブスレッショルド電流の値を抑えることで小さ
くすることができ、そのサブスレッショルド電流はダイ
オードの個数を増やすだけで簡単に設定できる。このよ
うに、０〜３ｖの狭論理振幅の低レベル（約３ｖ＝３ｖ
−β）が小さくなるほど、トランジスタＱ3 ，Ｑ4 及び
出力バッファ回路３のトランジスタＱ8 のゲート・ソー
ス間の電位差を大きくなり、閉成状態における各トラン
ジスタの駆動能力が向上することになる。充分な電流容
量の出力信号が確保でき、高速化にも寄与する。なお、
３ｖ−β≧２ｖ、即ちβ≦１ｖに設定することで、トラ
ンジスタＱ3 ，Ｑ4 ，Ｑ8 のゲート・ソース間、ゲート
・サブスレート間は３ｖ耐圧内にある。ダイオード回路
８ａの外に、微弱な電流源となるものとしては、トラン
ジスタＱ51のソースと５ｖ電源ラインとの間に、又はト
ランジスタＱ61のソースと５ｖ電源ラインとの間に、チ
ャネル幅の小さいＰ形ＭＯＳトランジスタを直列に接続
し、それらのゲートにトランジスタＱ51のソース電位Ｖ
11又はトランジスタＱ61のソースＶm を印加するように
しても構わない。ＭＯＳトランジスタのオフ電流を利用
するものである。また負荷ＭＯＳトランジスタの直列回
路でも構わない。
【００７３】一方、入力信号Ｖinが３ｖのときは、その
反転信号Ｖin（バー）は図６に示すように０ｖであるの
で、電位伝達用トランジスタＱ2 は開成状態にある。ト
ランジスタＱ2 からトランジスタＱ21のソースＳへは電
位が伝達されず、後述するように、フリップフロップＦ
Ｆを経由してトランジスタＱ21のドレインＤに電位５ｖ
が印加されるようになっているので、トランジスタＱ21
はソースフォロア回路を形成する。このため、トランジ
スタＱ21のソース電圧Ｖ4 は（３ｖ−ＶTHN ）となる。
なお、ＶTHN はＮ形ＭＯＳトランジスタにおいてバック
ゲート・バイアスのかかっていないときの閾値電圧であ
り、絶対値で表す。よって、トランジスタＱ2 のゲート
Ｇ−ドレインＤ間電圧は３ｖ−ＶTHN であり、またその
ゲートＧ−サブスレート間電圧は０ｖであるので、開成
時のトランジスタＱ2 は３ｖ耐圧内にある。
【００７４】ところで、入力信号Ｖinが３ｖのときは、
上述したようにトランジスタＱ3 のゲート電圧Ｖ11は３
ｖ−βであるので、そのトランジスタＱ3 は閉成し、そ
のドレイン電圧すなわち仲介電圧Ｖm が５ｖ（第２の高
レベル）となる。ここで、トランジスタＱ3 のゲートＧ
−ソースＳ間，ゲートＧ−ドレインＤ間及びゲートＧ−
サブスレート間のそれぞれの電圧は５ｖ−（３ｖ−β）
＝２ｖ＋βであるので、トランジスタＱ3 は３ｖ耐圧内
にある。またこのとき、トランジスタＱ41及びＱ61のゲ
ート電圧は３ｖであるので、トランジスタＱ41及びＱ61
は閉成し、そのドレイン電圧Ｖ6 は５ｖとなる。トラン
ジスタＱ41及びＱ61はゲートＧ−ソースＳ間，ゲートＧ
−ドレインＤ間，ゲートＧ−サブスレート間電圧は５ｖ
−３ｖ＝２ｖであるので、トランジスタＱ41及びＱ61は
３ｖ耐圧内にある。またトランジスタＱ21のドレインＤ
へ電圧５ｖが入力として伝達されるので、トランジスタ
Ｑ21がソースフォロアとなり、ソース電位Ｖ4 は（３ｖ
−ＶTHN ）である。トランジスタＱ21のゲートＧ−ドレ
インＤ間電圧は５ｖ−３ｖ＝２ｖであり、ゲートＧ−ソ
ースＳ間電圧は３ｖ−（３ｖ−ＶTHN ）＝ＶTHN であ
り、またゲートＧ−サブスレート間電圧は３ｖであるの
で、トランジスタＱ21は３ｖ耐圧内にある。また、トラ
ンジスタＱ61のソース電圧が５ｖになると、Ｐ形ＭＯＳ
トランジスタＱ4 及び出力バッファ回路３のＰ形ＭＯＳ
トランジスタＱ8 は開成する。従って、トランジスタＱ
4 及びＱ4 のゲートＧ−ソースＳ間，ゲートＧ−サブス
レート間の電圧は０ｖであり、ゲートＧ−ドレインＤ間
電圧は５ｖ−（３ｖ−β）＝２ｖ＋βであるので、トラ
ンジスタＱ4 及びＱ4 も３ｖ耐圧内にある。
【００７５】このように、入力信号Ｖinが３ｖ（第１の
高レベル）のとき仲介信号はＶm は５ｖ（第２の高レベ
ル）となるが、かかる状態での仲介信号生成回路２を構
成するすべてのトランジスタは３ｖ耐圧内にある。ここ
で、トランジスタＱ21は、トランジスタＱ3 ，Ｑ41及び
Ｑ61が閉成してトランジスタＱ2 のドレインＤに印加す
る電圧を降圧する電圧印加緩和機能を有している。この
トランジスタＱ21がないときには、トランジスタＱ2 の
ドレインＤに５ｖ電圧がダイレクトに印加してしまうの
で、トランジスタＱ2 のゲート絶縁膜が耐圧破壊を招く
おそれがある。
【００７６】しかしながら、本例においてはトランジス
タＱ2 の開成時にはソースフォロアとなるトランジスタ
Ｑ21の緩衝的介在によって、トランジスタＱ2 のドレイ
ンＤに対して、５ｖ−（３ｖ−ＶTHN ）＝２ｖ＋ＶTHN
の電圧緩和作用を果たしており、その耐圧破壊の危険性
を払拭している。他方、トランジスタＱ31及びＱ51は、
０〜３ｖの狭論理振幅の第１の低レベル（０ｖ）よりも
高い第２の低レベル（約３ｖ）の信号Ｖ7 及びＶ11を生
成する機能を有しており、これによってトランジスタＱ
3 ，Ｑ4 の耐圧破壊の危険性を無くしている。なぜな
ら、トランジスタＱ31及びＱ51がないときには、トラン
ジスタＱ1 ，Ｑ11の閉成によってトランジスタＱ4 のド
レインＤ及びトランジスタＱ3 のゲートＧにはダイレク
トに電圧０ｖが印加されるので、トランジスタＱ4 のゲ
ート−ドレイン間には５ｖが加わり、またトランジスタ
Ｑ3 のゲート−ソース間にも５ｖが加わり、３ｖ耐圧の
トランジスタＱ4 ，Ｑ3 では耐圧破壊のおそれがある。
しかしながら、本例においては電圧緩和のトランジスタ
Ｑ31及びＱ51の緩衝的介在によって、トランジスタＱ4
のドレイン電圧及びトランジスタＱ3 のゲート電圧を０
ｖから約３ｖまで昇圧しており、トランジスタＱ3 ，Ｑ
4 に印加する電圧を緩和し、それらの耐圧破壊を防止し
ている。
【００７７】次に、入力信号Ｖinが０ｖのときは、その
反転信号Ｖin（バー）は３ｖとなるが、仲介信号生成回
路２の対称性により、トランジスタＱ1 ，Ｑ11, Ｑ31 ,
Ｑ51 , Ｑ4 の動作は入力信号Ｖinが３ｖのときのトラン
ジスタＱ2 ，Ｑ21, Ｑ41 ,Ｑ61, Ｑ3 のそれと同様であ
り、またトランジスタＱ2 ，Ｑ21, Ｑ41, Ｑ61, Ｑ3の
動作は入力信号Ｖinが３ｖのときのトランジスタＱ1 ，
Ｑ11, Ｑ31 ,Ｑ51, Ｑ4 のそれと同様である。従って、
仲介信号Ｖm は、トランジスタＱ61に印加されるゲート
電圧（３ｖ）よりも低い値（３ｖ−β）に設定すること
ができるため、閉成状態におけるトランジスタＱ4 及び
出力バッファ回路３におけるトランジスタＱ8 の駆動能
力を向上させることができる。なお、トランジスタＱ61
と５ｖ電源ラインとの間にチャネル幅の小さいＰ形ＭＯ
Ｓトランジスタを直列に接続し、これらのゲート端子に
トランジスタＱ51のソース電圧Ｖ11を印加するようにし
ても構わない。そして、この狭論理振幅の低レベル（３
ｖ−β）は、３ｖ−β≧２ｖ、即ちβ≦１ｖに設定する
ことで、トランジスタＱ4 及び出力バッファ回路３にお
けるトランジスタＱ8 のゲート・ソース間、ゲート・ド
レイン間、及びゲート・サブスレート間は、それぞれ３
Ｖ耐圧内にある。またトランジスタＱ11は、トランジス
タＱ1 のドレインに対して、５ｖ−（３ｖ−ＶTHN ）＝
２ｖ＋ＶTHNの電圧緩和作用を果たしており、その耐圧
破壊を防止している。更に、トランジスタＱ41及びＱ61
は、トランジスタＱ3 のドレイン電圧及びトランジスタ
Ｑ4 のゲート電圧を０ｖから３ｖ−βまで昇圧してお
り、トランジスタＱ3 ，Ｑ4 に印加する電圧を緩和し、
それらの耐圧破壊を防止している。以下、出力バッファ
回路３、低圧電源バックアップ回路４及びタイミング回
路５の回路構成及び回路動作は、本発明の第１実施例の
場合と同様である。
【００７８】（第５実施例）図７は本発明の第５実施例
の回路図である。
【００７９】この第５実施例においては、第４実施例に
おける部分と同一部分には同一参照符号を付し、その説
明は省略する。この実施例は、第４実施例（図５参照）
の回路構成に対して、第２実施例（図４参照）における
電位下降を抑制する下限リミッタとしてのレベル保持回
路５ａ，５ｂ，６ｂと、電位上昇を抑制する上限リミッ
タとしてのレベル保持回路６ａ，５ｃ，５ｄが追加され
ている。５ｖ電源ラインとトランジスタＱ31のソースの
間にレベル保持回路５ａが存在しないと、トランジスタ
Ｑ4 の開成状態のときソースフォロアのトランジスタＱ
31の微弱なリーク電流によってソース電圧Ｖ7 は徐々に
降下し、トランジスタＱ4 のゲート−ドレイン間の電圧
はやがて３ｖ以上になってしまい、トランジスタＱ4 の
耐圧破壊を招くおそれも出てくる。そこで、本例では接
合ダイオード２個の直列回路からなるレベル保持回路５
ａが付加されているため、その順方向電圧（カットイン
電圧＝0.8 ×２＝1.6 ｖ）によってソース電圧Ｖ7 の低
レベルの低下は所定値（約3.4 ｖ）で留まり、その値に
維持される。これによってトランジスタＱ4 の耐圧破壊
を防止することができる。同様な理由により、レベル保
持回路５ｂは仲介信号電圧Ｖm の低レベルの時間的な低
下を阻止しており、トランジスタＱ3 の耐圧破壊を防止
している。なお、レベル保持回路５ａ，５ｂは、トラン
ジスタＱ3 ,Ｑ4 のゲートと５ｖ電源ラインとの間に介
在しているが、これに限らず、トランジスタＱ3 , Ｑ4
のゲートと３ｖ電源ラインとの間に接合ダイオードを１
個介在させも良い。その保持電圧は2.2 ｖ程度で、トラ
ンジスタＱ3 ，Ｑ4 を３ｖ耐圧内に抑えることが可能
で、また接合ダイオードが１個で済むから、半導体装置
のウェル数の消費を抑制できる。
【００８０】他方、レベル保持回路５ｃは、トランジス
タＱ1 の開成時の電位Ｖ3 の上昇を抑制している。トラ
ンジスタＱ1 の開成時はトランジスタＱ11がソースフォ
ロアとなるため、当初の電位Ｖ3 は（３ｖ−ＶTHN ）で
あるが、微弱なリーク電流によって徐々に上昇するが、
接合ダイオード３個の直列のレベル保持回路５ｃによっ
てその電位上昇が所定値（カットイン電圧＝0.8 ×３＝
2.4 ｖ）で阻止される。このため、トランジスタＱ1 を
３ｖ耐圧内に保つことができる。同様に、レベル保持回
路５ｄは電位Ｖ4 の上昇を抑制しており、トランジスタ
Ｑ2 の耐圧破壊を防止している。なお、トランジスタＱ
1 ，Ｑ2 のドレインＤと接地ラインとの間に３個の接合
ダイオードを直列接続する代わりに、トランジスタ
Ｑ1 ，Ｑ2 のドレインＤと３ｖ電源ラインとの間に１個
の接合ダイオードを接続しても良い。
【００８１】かかる場合には、電位Ｖ3 ，Ｖ4 の上昇は
約3.8 ｖで阻止される。厳格には３ｖの電圧内にトラン
ジスタＱ1 ，Ｑ2 は収まらないが、通常の安全率では充
分耐圧（４ｖ程度）が取れている。低圧電源としては３
ｖ電源を用いているが、これは狭論理振幅の高レベルに
合わせたためであるが、前述したように2.5 ｖ程度でも
構わない訳であるから、かかる場合には、上記のリミッ
ト電圧は約3.2 程度となる。ダイオード１個の場合は、
半導体素子領域のスペースを節約でき、また電流を無駄
に接地側に消費するのではなく、低圧電源側に再利用可
能にしているので、低消費電力化にも寄与している。
【００８２】出力バッファ回路３においても、レベル保
持回路６ａが存在しないと、トランジスタＱ7 の開成状
態時においてトランジスタＱ71のソース電圧Ｖ10はトラ
ンジスタＱ71の微弱なリーク電流によってソース電圧Ｖ
10は徐々に上昇し、ゲート−ソース間電圧は閾値電圧Ｖ
THN 以下になり、トランジスタＱ71が開成してしまい、
トランジスタＱ71のドレイン電位が上昇するのでトラン
ジスタＱ7 の耐圧破壊のおそれが出てくる。しかしなが
ら、本例では接合ダイオード３個の直列のレベル保持回
路６ａが付加されているため、その順方向電圧（カット
イン電圧）によってソース電圧Ｖ10の上昇は所定値（約
2.4 ｖ）で留まり、その値に維持される。これによって
トランジスタＱ71の開成が阻止されると共に、トランジ
スタＱ7の耐圧破壊が防止されることになる。また、レ
ベル保持回路６ｂは電圧Ｖ9 の下降を阻止し、トランジ
スタＱ8 の耐圧破壊を防止している。レベル保持回路６
ａも、前述したように、トランジスタＱ7 のドレインＤ
と接地との間に３個の接合ダイオードを直列接続したも
のとする代わりに、トランジスタＱ7 のドレインＤと３
ｖ電源との間に１個の接合ダイオードを接続したもので
も良い。半導体素子領域のスペースの節約と低消費電力
化を図ることができる。そして、レベル保持回路６ｂも
トランジスタＱ8 のドレインＤと３ｖ電源との間に１個
の接合ダイオードを接続したものでも良い。上記と同様
の利益が得られる。
【００８３】レベル保持回路５ａ，５ｂ，６ｂ，６ａ，
５ｃ，５ｄはダイオードを用いるのではなく、ＭＯＳト
ランジスタの直列回路等を用い、その閾値電圧を利用し
ても良く、電圧上限又は下限のリミッタ手段を構成する
ことができる。
【００８４】（第６実施例）図８は本発明の第６実施例
の回路図である。
【００８５】本例は、第４実施例の図５に示す回路にお
いて、第２のＭＯＳトランジスタＱ2 の開閉による０〜
３ｖの狭論理振幅の低レベルよりも高い低レベル（約３
ｖ）と０〜５ｖの広論理振幅の高レベルに実質的に等し
いレベル（５ｖ）との間で規定される論理振幅を持つ仲
介信号Ｖm を生成するバッファ回路を高速の信号電圧レ
ベル変換回路２と大電流容量の出力バッファ回路３との
間に介在させた回路構成となっている。本例の各部の信
号波形を図９に示す。
【００８６】第４実施例の図５に示す回路構成は、出力
バッファ回路３のトランジスタＱ8のトランジスタサイ
ズに比較的小さく、適度な電流容量の場合に好適である
が、出力バッファ回路３の電流容量を大きく確保する意
図でトランジスタＱ8 のサイズを大きくした場合、この
大きなトランジスタＱ8 では大きな静電容量を持つた
め、これを駆動する仲介信号生成回路２の小サイズのト
ランジスタＱ61ではその充放電に時間を要し、高速化が
不可能となる。このため、トランジスタＱ61のサイズを
大きくすると、今度はトランジスタＱ4 の動作速度が遅
くなり、仲介信号生成回路２側の高速化が困難となる。
従って、高速化と大電流容量化とは二律背反している。
【００８７】ところが、本例では出力バッファ回路３の
前段にバッファ回路９が設けられている。このバッファ
回路９は、トランジスタＱ61と並列のＰ形ＭＯＳトラン
ジスタＱ91と、そのソースと５ｖ電源ラインとの間に接
続されたダイオード回路８ｃとから成る。Ｐ形ＭＯＳト
ランジスタＱ91はトランジスタＱ61と同等な作用を果た
しており、Ｐ形ＭＯＳトランジスタＱ91のソース電圧Ｖ
m は、トランジスタＱ91のリーク電流とダイオード回路
８ｃのサブスレッショルド電流によって決定される。従
って、第４実施例と同様に、Ｐ形ＭＯＳトランジスタＱ
91に印加されるゲート電圧（３ｖ）よりも低い値（３ｖ
−β）に電圧Ｖm を設定することができる。ダイオード
回路８ｃのサブスレッショルド電流値は、直列接続され
る接合ダイオードの個数を変えることによって簡単に制
御することができる。また、第２のＮ形トランジスタＱ
2 の開閉による０〜３ｖの狭論理振幅のレベル（３ｖ−
β）は、（３ｖ−β≧２ｖ）に設定することで、出力バ
ッファ回路３におけるトランジスタＱ8 のゲート・ソー
ス間、ゲート・ドレイン間及びゲート・サブスレート間
はそれぞれ３ｖ耐圧内にある。
【００８８】本例の第４実施例との相違は、出力バッフ
ァ回路３におけるトランジスタＱ8のゲート信号を仲介
信号生成回路２から直接取り出さず、バッファ回路９を
介して取り出す点にある。出力バッファ回路３から非常
に大きな出力電流を取り出す場合、チャネル幅の非常に
大きなトランジスタＱ8 が必要となるが、バッファ回路
９が介在しているので、大きなトランジスタＱ8 の充放
電時間を短縮できる。
【００８９】このため、仲介信号生成回路２の構成する
トランジスタのサイズが小さいままで良く、その高速化
を図ることができる。なお、トランジスタＱ91と５ｖ電
源ラインとの間にチャネル幅の小さいＰ形ＭＯＳトラン
ジスタを直列に接続し、これらＰ形ＭＯＳトランジスタ
のゲート端子にＰ形ＭＯＳトランジスタＱ51を接続した
負荷ＭＯＳ構成でも構わない。またＭＯＳトランジスタ
のオフ電流を利用するものでも良い。
【００９０】（第７実施例）図１０は本発明の第７実施
例の回路図である。
【００９１】この第７実施例においては、第６実施例に
おける部分と同一部分には同一参照符号を付し、その説
明は省略する。この実施例は、第６実施例（図８参照）
の回路構成に対して、第２実施例（図４参照）における
電位下降を抑制する下限リミッタとしてのレベル保持回
路５ａ，５ｂ，６ｂと、電位上昇を抑制する上限リミッ
タとしてのレベル保持回路６ａ，５ｃ，５ｄが追加され
ている。５ｖ電源ラインとトランジスタＱ31のソースの
間にレベル保持回路５ａが存在しないと、トランジスタ
Ｑ4 の開成状態のときソースフォロアのトランジスタＱ
31の微弱なリーク電流によってソース電圧Ｖ7 は徐々に
降下し、トランジスタＱ4 のゲート−ドレイン間の電圧
はやがて３ｖ以上になってしまい、トランジスタＱ4 の
耐圧破壊を招くおそれも出てくる。そこで、本例では接
合ダイオード２個の直列回路からなるレベル保持回路５
ａが付加されているため、その順方向電圧（カットイン
電圧＝0.8 ×２＝1.6 ｖ）によってソース電圧Ｖ7 の低
レベルの低下は所定値（約3.4 ｖ）で留まり、その値に
維持される。これによってトランジスタＱ4 の耐圧破壊
を防止することができる。。同様な理由により、レベル
保持回路５ｂはトランジスタＱ41のソース電圧Ｖ8 の低
レベルの時間的な低下を阻止しており、トランジスタＱ
3 の耐圧破壊を防止している。なお、レベル保持回路５
ａ，５ｂは、トランジスタＱ3 , Ｑ4 のゲートと５ｖ電
源ラインとの間に介在しているが、これに限らず、トラ
ンジスタＱ3 , Ｑ4 のゲートと３ｖ電源ラインとの間に
接合ダイオードを１個介在させも良い。その保持電圧は
2.2 ｖ程度で、トランジスタＱ3 ，Ｑ4 を３ｖ耐圧内に
抑えることが可能で、また接合ダイオードが１個で済む
から、半導体装置のウェル数の消費を抑制できる。
【００９２】他方、レベル保持回路５ｃは、トランジス
タＱ1 の開成時の電位Ｖ3 の上昇を抑制している。トラ
ンジスタＱ1 の開成時はトランジスタＱ11がソースフォ
ロアとなるため、当初の電位Ｖ3 は（３ｖ−ＶTHN ）で
あるが、微弱なリーク電流によって徐々に上昇するが、
接合ダイオード３個の直列のレベル保持回路５ｃによっ
てその電位上昇が所定値（カットイン電圧＝0.8 ×３＝
2.4 ｖ）で阻止される。このため、トランジスタＱ1 を
３ｖ耐圧内に保つことができる。同様に、レベル保持回
路５ｄは電位Ｖ4 の上昇を抑制しており、トランジスタ
Ｑ2 の耐圧破壊を防止している。なお、トランジスタＱ
1 ，Ｑ2 のドレインＤと接地ラインとの間に３個の接合
ダイオードを直列接続する代わりに、トランジスタ
Ｑ1 ，Ｑ2 のドレインＤと３ｖ電源ラインとの間に１個
の接合ダイオードを接続しても良い。
【００９３】かかる場合には、電位Ｖ3 ，Ｖ4 の上昇は
約3.8 ｖで阻止される。厳格には３ｖの電圧内にトラン
ジスタＱ1 ，Ｑ2 は収まらないが、通常の安全率では充
分耐圧（４ｖ程度）が取れている。低圧電源としては３
ｖ電源を用いているが、これは狭論理振幅の高レベルに
合わせたためであるが、前述したように2.5 ｖ程度でも
構わない訳であるから、かかる場合には、上記のリミッ
ト電圧は約3.2 程度となる。ダイオード１個の場合は、
半導体素子領域のスペースを節約でき、また電流を無駄
に接地側に消費するのではなく、低圧電源側に再利用可
能にしているので、低消費電力化にも寄与している。
【００９４】出力バッファ回路３においても、レベル保
持回路６ａが存在しないと、トランジスタＱ7 の開成状
態時においてトランジスタＱ71のソース電圧Ｖ10はトラ
ンジスタＱ71の微弱なリーク電流によってソース電圧Ｖ
10は徐々に上昇し、ゲート−ソース間電圧は閾値電圧Ｖ
THN 以下になり、トランジスタＱ71が開成してしまい、
トランジスタＱ71のドレイン電位が上昇するのでトラン
ジスタＱ7 の耐圧破壊のおそれが出てくる。しかしなが
ら、本例では接合ダイオード３個の直列のレベル保持回
路６ａが付加されているため、その順方向電圧（カット
イン電圧）によってソース電圧Ｖ10の上昇は所定値（約
2.4 ｖ）で留まり、その値に維持される。これによって
トランジスタＱ71の開成が阻止されると共に、トランジ
スタＱ7の耐圧破壊が防止されることになる。また、レ
ベル保持回路６ｂは電圧Ｖ9 の下降を阻止し、トランジ
スタＱ8 の耐圧破壊を防止している。レベル保持回路６
ａも、前述したように、トランジスタＱ7 のドレインＤ
と接地との間に３個の接合ダイオードを直列接続したも
のとする代わりに、トランジスタＱ7 のドレインＤと３
ｖ電源との間に１個の接合ダイオードを接続したもので
も良い。半導体素子領域のスペースの節約と低消費電力
化を図ることができる。そして、レベル保持回路６ｂも
トランジスタＱ8 のドレインＤと３ｖ電源との間に１個
の接合ダイオードを接続したものでも良い。上記と同様
の利益が得られる。
【００９５】レベル保持回路５ａ，５ｂ，６ｂ，６ａ，
５ｃ，５ｄはダイオードを用いるのではなく、ＭＯＳト
ランジスタの直列回路等を用い、その閾値電圧を利用し
ても良く、電圧上限又は下限のリミッタ手段を構成する
ことができる。
【００９６】
【発明の効果】以上説明したように、本発明は、信号電
圧レベル変換回路に所要箇所に電圧印加緩和のための手
段を講じた点に特徴を有し、次のような特有の効果を奏
する。
【００９７】 第１のフリップフロップ形の基本的手
段においては、第１の電圧印加緩和手段が第２の第２導
電形ＭＩＳトランジスタへの電圧印加を緩和させつつそ
の緩和電圧を同時に第１の第２導電形ＭＩＳトランジス
タのゲートにも加えており、また第２の電圧印加緩和手
段が第２の第１導電形ＭＩＳトランジスタへの電圧印加
を緩和している。他方、第２の第１導電形ＭＩＳトラン
ジスタが閉成すると、今度は第２の電圧印加緩和手段が
第１の第２導電形ＭＩＳトランジスタへの電圧印加を緩
和させつつその緩和電圧を第２の第２導電形ＭＩＳトラ
ンジスタのゲートに加えており、また第１の電圧印加緩
和手段が第１の第１導電形ＭＩＳトランジスタへの電圧
印加を緩和している。このように、第１及び第２の電圧
印加緩和手段によってトランジスタに加わる電圧が抑制
されているので、信号電圧レベル変換回路に用いるすべ
てのトランジスタは低耐圧内に収まる。このため半導体
製造プロセスを簡略化でき、低コストの信号電圧レベル
変換回路を提供できる。
【００９８】 第２の基本的手段は第１の基本的手段
とは異なる非フリップフロップ構成であるが、第１の第
１導電形ＭＩＳトランジスタの閉成により第１の第２導
電形ＭＩＳトランジスタ（Ｑ3 ）が閉成し、第２の第１
導電形ＭＩＳトランジスタの開成により第２の第２導電
形ＭＩＳトランジスタ（Ｑ4 ）が開成するものである
が、第３の電圧印加緩和手段が第１の第２導電形ＭＩＳ
トランジスタに対して、第４の電圧印加緩和手段が第２
の第２導電形ＭＩＳトランジスタに対して、それぞれ独
立に作用するようになっている。このような個別的な電
圧緩和方式によれば、各トランジスタにかかる電圧を最
適値に設定できる。
【００９９】 電圧印加緩和手段の定電流源としてサ
ブスレッショルド状態時の接合ダイオードの直列接続か
らなるダイオード回路とした場合には、そのサブスレッ
ショルド電流とトランジスタのリーク電流によって電圧
緩和の制御を行うものであるが、このサブスレッショル
ド電流値は接合ダイオードの個数で決めることができる
ので、制御性が良い。
【０１００】 下限リミッタ手段や上限リミッタ手段
を設けた場合には、レベル変動を一定値でクランプでき
るので、各ＭＩＳトランジスタを低耐圧内に常に収める
ことがきる。
【０１０１】 低圧電源バックアップ手段を設けた場
合には、低電圧電源がかからないときでも、自動的に高
圧電源ラインから低圧電源を生成できるので、その間も
トランシジスタを低耐圧内に収めることができる。
【０１０２】 更に、タイミング回路を設けた場合に
は、出力バッファ回路の低レベル及び高レベル電位伝達
用のトランジスタの双方閉成状態を回避でき、貫通電流
をなくすることができるので、低消費電力化に寄与す
る。
【０１０３】 また更に、出力バッファ回路単独で
も、狭論理振幅の第１の入力信号と狭論理振幅の第２の
入力信号を基に広論理振幅の出力信号を得ることができ
るが、第１の電圧印加緩和手段が存在しているため、低
レベル電位伝達用第１導電形トランジスタが開成で高レ
ベル電位伝達用第２導電形トランジスタが閉成のとき
は、低レベル電位伝達用第１導電形トランジスタへの電
圧の印加を緩和しており、逆に、低レベル電位伝達用第
１導電形トランジスタが閉成で高レベル電位伝達用第２
導電形トランジスタが開成のときは、高レベル電位伝達
用第２導電形トランジスタへの電圧の印加を緩和する。
従って、両トランシジスタを常に低耐圧内に保つことが
できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る信号電圧レベル変換
回路を示す回路図である。
【図２】第１実施例における各部の信号波形を示すタイ
ミングチャート図である。
【図３】本発明の第２実施例に係る信号電圧レベル変換
回路を示す回路図である。
【図４】本発明の第３実施例に係る信号電圧レベル変換
回路を示す回路図である。
【図５】本発明の第４実施例に係る信号電圧レベル変換
回路を示す回路図である。
【図６】第４実施例における各部の信号波形を示すタイ
ミングチャート図である。
【図７】本発明の第５実施例に係る信号電圧レベル変換
回路を示す回路図である。
【図８】本発明の第６実施例に係る信号電圧レベル変換
回路を示す回路図である。
【図９】第６実施例における各部の信号波形を示すタイ
ミングチャート図である。
【図１０】本発明の第７実施例に係る信号電圧レベル変
換回路を示す回路図である。
【図１１】（ａ）はＰ形ＭＯＳトランジスタの電圧−電
流特性を示すグラフで、（ｂ）はそのＰ形ＭＯＳトラン
ジスタの開成状態時の電圧−電流特性を示すグラフであ
る。
【図１２】（ａ）は接合ダイオードの電圧−電流特性を
示すグラフで、（ｂ）はＰ形ＭＯＳトランジスタの開成
時の電圧−電流特性とダイオード回路のサブスレッショ
ルド電流との関係を示すグラフである。
【図１３】（ａ），（ｂ），（ｃ）は本発明の第１〜第
７実施例におけるトランジスタＱ4 とＱ31のトランジス
タ関係を示す回路図である。
【図１４】従来の信号電圧レベル変換回路を示す回路図
である。
【符号の説明】
１…ＣＭＯＳインバータ（反転信号生成回路） ２…仲介信号生成回路（バイアス回路） ３…出力バッファ回路 ４…低圧電源バックアップ回路 ４ａ〜４ｃ…接合ダイオード ５…タイミング回路 ５ａ，５ｂ，６ｂ…レベル保持回路（下限リミッタ） ５ｃ，５ｄ，６ａ…レベル保持回路（上限リミッタ） ＦＦ…フィリップフロップ（双安定回路） Ｑ1 …第１のＭＯＳトランジスタ（Ｎ形トランジスタ） Ｑ2 …第２のＭＯＳトランジスタ（Ｎ形トランジスタ） Ｑ3 …第３のＭＯＳトランジスタ（Ｐ形トランジスタ） Ｑ4 …第４のＭＯＳトランジスタ（Ｐ形トランジスタ） Ｑ5 …Ｎ形ＭＯＳトランジスタ Ｑ6 …Ｐ形ＭＯＳトランジスタ Ｑ7 …第１の低レベル伝達用ＭＯＳトランジスタ（Ｎ形
トランジスタ） Ｑ8 …第２の低レベル伝達用ＭＯＳトランジスタ（Ｐ形
トランジスタ） Ｑ11, Ｑ21, Ｑ31, Ｑ41, Ｑ51, Ｑ61, Ｑ71, Ｑ81 ,Ｑ
91…電圧印加緩和用ＭＯＳトランジスタ ８ａ，８ｂ，８ｃ…ダイオード回路。 ９…バッファ回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｅ

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 第１の低レベルと第１の高レベルとで規
    定される狭論理振幅の入力信号により開閉制御される第
    １の第１導電形ＭＩＳトランジスタ（Ｑ1 ）と、前記入
    力信号の反転信号により第１の第１導電形ＭＩＳトラン
    ジスタとは排他的に開閉制御される第２の第１導電形Ｍ
    ＩＳトランジスタ（Ｑ2 ）と、第２の第１導電形ＭＩＳ
    トランジスタに対し直列して高圧電源で付勢され、第１
    の第１導電形ＭＩＳトランジスタの閉成を基に閉成制御
    されると共に第２の第１導電形ＭＩＳトランジスタの閉
    成を基に開成制御される第１の第２導電形ＭＩＳトラン
    ジスタ（Ｑ3 ）と、第１の第１導電形ＭＩＳトランジス
    タに対し直列して前記高圧電源で付勢され、第２の第１
    導電形ＭＩＳトランジスタの閉成を基に閉成制御される
    と共に第１の第１導電形ＭＩＳトランジスタの閉成を基
    に開成制御される第２の第２導電形ＭＩＳトランジスタ
    （Ｑ4 ）とを有し、第１及び第２の第２導電形ＭＩＳト
    ランジスタがフィードバックループによるフリップフロ
    ップ（ＦＦ）を形成して成る信号電圧レベル変換回路で
    あって、 第１の第１導電形ＭＩＳトランジスタと第２の第２導電
    形ＭＩＳトランジスタとの間で直列的に介在して低圧電
    源で付勢され、第１の第１導電形ＭＩＳトランジスタと
    第２の第２導電形ＭＩＳトランジスタのうち開成状態の
    ＭＩＳトランジスタに対する電圧の印加を緩和する第１
    の電圧印加緩和手段（Ｑ11, Ｑ31）と、第２の第１導電
    形ＭＩＳトランジスタと第１の第２導電形ＭＩＳトラン
    ジスタとの間で直列的に介在して前記低圧電源で付勢さ
    れ、第２の第１導電形ＭＩＳトランジスタと第１の第２
    導電形ＭＩＳトランジスタのうち開成状態のＭＩＳトラ
    ンジスタに対する電圧の印加を緩和する第２の電圧印加
    緩和手段（Ｑ21, Ｑ41）とを有することを特徴とする信
    号電圧レベル変換回路。
  2. 【請求項２】 請求項１に記載の信号電圧レベル変換回
    路において、前記第１の電圧印加緩和手段は、前記低圧
    電源の電圧を共にゲート電圧として受ける第３の第１導
    電形ＭＩＳトランジスタ（Ｑ11）と第３の第２導電形Ｍ
    ＩＳトランジスタ（Ｑ31）とから成る相補形ＭＩＳイン
    バータであって、第３の第１導電形ＭＩＳトランジスタ
    が前記第１の第１導電形ＭＩＳトランジスタに隣接して
    直列していると共に第３の第２導電形ＭＩＳトランジス
    タが前記第２の第２導電形ＭＩＳトランジスタに隣接し
    て直列しており、前記第２の電圧印加緩和手段は、前記
    低圧電源の電圧を共にゲート電圧として受ける第４の第
    １導電形ＭＩＳトランジスタ（Ｑ21）と第４の第２導電
    形ＭＩＳトランジスタ（Ｑ41）とから成る相補形ＭＩＳ
    インバータであって、第４の第１導電形ＭＩＳトランジ
    スタが前記第２の第１導電形ＭＩＳトランジスタに隣接
    して直列していると共に第４の第２導電形ＭＩＳトラン
    ジスタが前記第１の第２導電形ＭＩＳトランジスタに隣
    接して直列していることを特徴とする信号電圧レベル変
    換回路。
  3. 【請求項３】 第１の低レベルと第１の高レベルとで規
    定される狭論理振幅の入力信号により開閉制御される第
    １の第１導電形ＭＩＳトランジスタ（Ｑ1 ）と、前記入
    力信号の反転信号により第１の第１導電形ＭＩＳトラン
    ジスタとは排他的に開閉制御される第２の第１導電形Ｍ
    ＩＳトランジスタ（Ｑ2 ）と、第２の第１導電形ＭＩＳ
    トランジスタに対し直列して高圧電源で付勢され、第１
    の第１導電形ＭＩＳトランジスタの閉成を基に閉成制御
    されると共に第２の第１導電形ＭＩＳトランジスタの閉
    成を基に開成制御される第１の第２導電形ＭＩＳトラン
    ジスタ（Ｑ3 ）と、第１の第１導電形ＭＩＳトランジス
    タに対し直列して前記高圧電源で付勢され、第２の第１
    導電形ＭＩＳトランジスタの閉成を基に閉成制御される
    と共に第１の第１導電形ＭＩＳトランジスタの閉成を基
    に開成制御される第２の第２導電形ＭＩＳトランジスタ
    （Ｑ4 ）とを有する信号電圧レベル変換回路であって、 第１の第１導電形ＭＩＳトランジスタと第２の第２導電
    形ＭＩＳトランジスタとの間で直列的に介在して低圧電
    源で付勢されており、第１の第１導電形ＭＩＳトランジ
    スタと第２の第２導電形ＭＩＳトランジスタのうち開成
    状態のＭＩＳトランジスタに対する電圧の印加を緩和す
    る第１の電圧印加緩和手段（Ｑ11, Ｑ31）と、第２の第
    １導電形ＭＩＳトランジスタと第１の第２導電形ＭＩＳ
    トランジスタとの間で直列的に介在して前記低圧電源で
    付勢されており、第２の第１導電形ＭＩＳトランジスタ
    と第１の第２導電形ＭＩＳトランジスタのうち開成状態
    のＭＩＳトランジスタに対する電圧の印加を緩和する第
    ２の電圧印加緩和手段（Ｑ21, Ｑ41）と、前記低圧電源
    で付勢されており、第１の第１導電形ＭＩＳトランジス
    タの閉成状態時に第１の第２導電形ＭＩＳトランジスタ
    のゲート電極に対する電圧の印加を緩和する第３の電圧
    印加緩和手段（Ｑ51，８ａ）と、前記低圧電源で付勢さ
    れており、第２の第１導電形ＭＩＳトランジスタの閉成
    状態時に第２の第２導電形ＭＩＳトランジスタのゲート
    電極に対する電圧の印加を緩和する第４の電圧印加緩和
    手段（Ｑ61，８ｂ）とを有することを特徴とする信号電
    圧レベル変換回路。
  4. 【請求項４】 請求項３に記載の信号電圧レベル変換回
    路において、前記第１の電圧印加緩和手段は、前記低圧
    電源の電圧を共にゲート電圧として受ける第３の第１導
    電形ＭＩＳトランジスタ（Ｑ11）と第３の第２導電形Ｍ
    ＩＳトランジスタ（Ｑ31）とから成る相補形ＭＩＳイン
    バータであって、第３の第１導電形ＭＩＳトランジスタ
    が前記第１の第１導電形ＭＩＳトランジスタに隣接して
    直列していると共に第３の第２導電形ＭＩＳトランジス
    タが前記第２の第２導電形ＭＩＳトランジスタに隣接し
    て直列しており、前記第２の電圧印加緩和手段は、前記
    低圧電源の電圧を共にゲート電圧として受ける第４の第
    １導電形ＭＩＳトランジスタ（Ｑ21）と第４の第２導電
    形ＭＩＳトランジスタ（Ｑ41）とから成る相補形ＭＩＳ
    インバータであって、第４の第１導電形ＭＩＳトランジ
    スタが前記第２の第１導電形ＭＩＳトランジスタに隣接
    して直列していると共に第４の第２導電形ＭＩＳトラン
    ジスタが前記第１の第２導電形ＭＩＳトランジスタに隣
    接して直列しており、前記第３の電圧印加緩和手段は、
    前記低圧電源の電圧をゲート電圧として受け、第３の第
    １導電形ＭＩＳトランジスタと前記第１の第２導電形Ｍ
    ＩＳトランジスタのゲート電極との間に介在する第５の
    第２導電形ＭＩＳトランジスタ（Ｑ51）と、これに微少
    電流を流す第１の定電流源（８ａ）とから成り、前記第
    ４の電圧印加緩和手段は、前記低圧電源の電圧をゲート
    電圧として受け、第４の第１導電形ＭＩＳトランジスタ
    と前記第２の第２導電形ＭＩＳトランジスタのゲート電
    極との間に介在する第６の第２導電形ＭＩＳトランジス
    タ（Ｑ61）と、これに微少電流を流す第２の定電流源
    （８ｂ）とから成ることを特徴とする信号電圧レベル変
    換回路。
  5. 【請求項５】 請求項４に記載の信号電圧レベル変換回
    路において、前記第１及び第２の定電流源は、共に、サ
    ブスレッショルド状態時の接合ダイオードの直列接続か
    らなるダイオード回路であることを特徴とする信号電圧
    レベル変換回路。
  6. 【請求項６】 請求項４に記載の信号電圧レベル変換回
    路において、前記第１及び第２の定電流源は、共に、負
    荷ＭＩＳトランジスタの直列接続からなるＭＩＳトラン
    ジスタ回路であることを特徴とする信号電圧レベル変換
    回路。
  7. 【請求項７】 請求項２又は請求項４乃至請求項６のい
    ずれか一項に記載の信号電圧レベル変換回路において、
    前記第２の第２導電形ＭＩＳトランジスタと第３の第２
    導電形ＭＩＳトランジスタとの接続点電位の下降を抑制
    する第１の下限リミッタ手段（５ａ）と、第１の第２導
    電形ＭＩＳトランジスタと第４の第２導電形ＭＩＳトラ
    ンジスタとの接続点電位の下降を抑制する第２の下限リ
    ミッタ手段（５ｂ）とを有することを特徴とする信号電
    圧レベル変換回路。
  8. 【請求項８】 請求項２又は請求項４乃至請求項７のい
    ずれか一項に記載の信号電圧レベル変換回路において、
    第１の第１導電形ＭＩＳトランジスタと第３の第１導電
    形ＭＩＳトランジスタとの接続点電位の上昇を抑制する
    第１の上限リミッタ手段（５ｃ）と、第２の第１導電形
    ＭＩＳトランジスタと第４の第１導電形ＭＩＳトランジ
    スタとの接続点電位の上昇を抑制する第２の上限リミッ
    タ手段（５ｄ）とを有することを特徴とする信号電圧レ
    ベル変換回路。
  9. 【請求項９】 請求項２又は請求項４乃至請求項８のい
    ずれか一項に記載の信号電圧レベル変換回路において、
    前記第３の第２導電形ＭＩＳトランジスタ及び前記第４
    の第２導電形ＭＩＳトランジスタは基板バイアスの印加
    状態にあることを特徴とする信号電圧レベル変換回路。
  10. 【請求項１０】 請求項２又は請求項４乃至請求項９の
    いずれか一項に記載の信号電圧レベル変換回路におい
    て、前記第３の第１導電形ＭＩＳトランジスタ及び前記
    第４の第１導電形ＭＩＳトランジスタは基板バイアスの
    印加状態にあることを特徴とする信号電圧レベル変換回
    路。
  11. 【請求項１１】 請求項１乃至請求項１０のいずれか一
    項に記載の信号電圧レベル変換回路おいて、前記高圧電
    源のラインと前記低圧電源のラインとの間には高圧電源
    から低電圧を作成する低圧電源バックアップ手段（４）
    を有して成ることを特徴とする信号電圧レベル変換回
    路。
  12. 【請求項１２】 請求項１１に記載の信号電圧レベル変
    換回路において、前記低圧電源バックアップ手段は、複
    数の接合ダイオード（４ａ，４ｂ，４ｃ）を直列接続し
    て成る電圧降下回路であることを特徴とする信号電圧レ
    ベル変換回路。
  13. 【請求項１３】 請求項１乃至請求項１２のいずれか一
    項に記載の信号電圧レベル変換回路において、前記入力
    信号又は前記反転信号を第１の入力信号として受けこれ
    により開閉制御される前記高圧電源の低レベル電位伝達
    用第１導電形ＭＩＳトランジスタ（Ｑ7 ）と、前記第１
    の第２導電形ＭＩＳトランジスタ又は前記第２の第２導
    電形ＭＩＳトランジスタのゲート電圧を第２の入力信号
    として受けこれにより開閉制御される前記高圧電源の高
    レベル電位伝達用第２導電形ＭＩＳトランジスタ
    （Ｑ8 ）と、前記低レベル電位伝達用第１導電形ＭＩＳ
    トランジスタと前記高レベル電位伝達第２導電形ＭＩＳ
    トランジスタとの間で直列的に介在して前記低圧電源で
    付勢され、前記低レベル電位伝達用第１導電形ＭＩＳト
    ランジスタと前記高レベル電位伝達用第２導電形ＭＩＳ
    トランジスタのうち開成状態のＭＩＳトランジスタに対
    する電圧の印加を緩和する第５の電圧印加緩和手段（Ｑ
    71, Ｑ81）を有する出力バッファ回路（２）を備えたこ
    とを特徴とする信号電圧レベル変換回路。
  14. 【請求項１４】 請求項１３項に記載の信号電圧レベル
    変換回路において、前記第５の電圧印加緩和手段は、前
    記低圧電源の電圧を共にゲート電圧として受ける第５の
    第１導電形ＭＩＳトランジスタ（Ｑ71）と第７の第２導
    電形ＭＩＳトランジスタ（Ｑ81）とから成る相補形ＭＩ
    Ｓインバータであって、前記第５の第１導電形ＭＩＳト
    ランジスタが前記低レベル電位伝達用第１導電形ＭＩＳ
    トランジスタに隣接して直列していると共に、前記第７
    の第２導電形ＭＩＳトランジスタが前記高レベル電位伝
    達用第２導電形ＭＩＳトランジスタに隣接して直列して
    成ることを特徴とする信号電圧レベル変換回路。
  15. 【請求項１５】 請求項１３又は請求項１４に記載の信
    号電圧レベル変換回路において、前記第２の入力信号に
    対して前記入力信号又は前記反転信号の位相を遅らせて
    前記第１の入力信号を出力するタイミング回路（５）を
    有して成ることを特徴とする信号電圧レベル変換回路。
  16. 【請求項１６】 請求項１３に記載の信号電圧レベル変
    換回路において、前記第１の第２導電形ＭＩＳトランジ
    スタ又は前記第２の第２導電形ＭＩＳトランジスタのゲ
    ート電圧の代わりに、前記第２の入力信号を生成し、前
    記高レベル電位伝達用第２導電形ＭＩＳトランジスタの
    ゲート電極に対する電圧の印加を緩和する第６の電圧印
    加緩和手段（Ｑ91，８ｃ）を有することを特徴とする信
    号電圧レベル変換回路。
  17. 【請求項１７】 請求項１６に記載の信号電圧レベル変
    換回路において、前記第６の電圧印加緩和手段は、前記
    低圧電源の電圧をゲート電圧として受け、前記第３の第
    １導電形ＭＩＳトランジスタ又は前記第４の第１導電形
    ＭＩＳトランジスタに直列に接続された第８の第２導電
    形ＭＩＳトランジスタ（Ｑ91）と、これに微少電流を流
    す第３の定電流源（８ｃ）から成ることを特徴とする信
    号電圧レベル変換回路。
  18. 【請求項１８】 請求項４に記載の信号電圧レベル変換
    回路において、前記第３の定電流源は、サブスレッショ
    ルド状態時の接合ダイオードの直列接続からなるダイオ
    ード回路であることを特徴とする信号電圧レベル変換回
    路。
  19. 【請求項１９】 請求項１４乃至請求項１８のいずれか
    一項に記載の信号電圧レベル変換回路において、前記第
    ７の第２導電形ＭＩＳトランジスタと前記高レベル電位
    伝達用第２導電形ＭＩＳトランジスタとの接続点電位の
    下降を抑制する下限リミッタ手段（６ｂ）を有して成る
    ことを特徴とする信号電圧レベル変換回路。
  20. 【請求項２０】 請求項１４乃至請求項１９のいずれか
    一項に記載の信号電圧レベル変換回路において、前記第
    ５の第１導電形ＭＩＳトランジスタと前記低レベル電位
    伝達用第１導電形ＭＩＳトランジスタとの接続点電位の
    上昇を抑制する上限リミッタ手段（６ａ）を有して成る
    ことを特徴とする信号電圧レベル変換回路。
  21. 【請求項２１】 第１の低レベルと第１の高レベルとで
    規定される第１の狭論理振幅の入力信号を第１の入力信
    号として受けこれにより開閉制御される高圧電源の低レ
    ベル電位伝達用第１導電形ＭＩＳトランジスタ（Ｑ7 ）
    と、第１の低レベルよりも高い第２の低レベルと第１の
    高レベルよりも高い第２の高レベルとで規定される第２
    の狭論理振幅の入力信号を第２の入力信号として受けこ
    れにより開閉制御される前記高圧電源の高レベル電位伝
    達用第２導電形ＭＩＳトランジスタ（Ｑ8 ）と、前記低
    レベル電位伝達用第１導電形ＭＩＳトランジスタと前記
    高レベル電位伝達用第２導電形ＭＩＳトランジスタとの
    間で直列的に介在して低圧電源で付勢され、前記低レベ
    ル電位伝達用第１導電形ＭＩＳトランジスタと前記高レ
    ベル電位伝達用第２導電形ＭＩＳトランジスタのうち開
    成状態のＭＩＳトランジスタに対する電圧の印加を緩和
    する第１の電圧印加緩和手段（Ｑ71, Ｑ81）とを有する
    ことを特徴とする出力バッファ回路。
  22. 【請求項２２】 請求項２１項に記載の出力バッファ回
    路において、前記第１の電圧印加緩和手段は、前記低圧
    電源の電圧を共にゲート電圧として受ける第１の第１導
    電形ＭＩＳトランジスタ（Ｑ71）と第１の第２導電形Ｍ
    ＩＳトランジスタ（Ｑ81）とから成る相補形ＭＩＳイン
    バータであって、前記第１の第１導電形ＭＩＳトランジ
    スタが前記低レベル電位伝達用第１導電形ＭＩＳトラン
    ジスタに隣接して直列していると共に、前記第１の第２
    導電形ＭＩＳトランジスタが前記高レベル電位伝達用第
    ２導電形ＭＩＳトランジスタに隣接して直列して成るこ
    とを特徴とする出力バッファ回路。
  23. 【請求項２３】 請求項２１又は請求項２２に記載の出
    力バッファ回路において、前記高レベル電位伝達用第２
    導電形ＭＩＳトランジスタのゲート電極に対する電圧の
    印加を緩和する第２の電圧印加緩和手段（Ｑ91，８ｃ）
    を有することを特徴とする出力バッファ回路。
  24. 【請求項２４】 請求項２３に記載の出力バッファ回路
    において、前記第２の電圧印加緩和手段は、前記低圧電
    源の電圧をゲート電圧として受け、前記第２の入力信号
    の入力とする第２の第２導電形ＭＩＳトランジスタ（Ｑ
    91）と、これに微少電流を流す定電流源（８ｃ）とから
    成ることを特徴とする出力バッファ回路。
  25. 【請求項２５】 請求項２４に記載の出力バッファ回路
    において、前記定電流源は、サブスレッショルド状態時
    の接合ダイオードの直列接続からなるダイオード回路で
    あることを特徴とする出力バッファ回路。
  26. 【請求項２６】 請求項２２乃至請求項２５のいずれか
    一項に記載の出力バッファ回路において、前記第１の第
    ２導電形ＭＩＳトランジスタと前記高レベル電位伝達用
    第２導電形ＭＩＳトランジスタとの接続点電位の下降を
    抑制する下限リミッタ手段（６ｂ）を有して成ることを
    特徴とする出力バッファ回路。
  27. 【請求項２７】 請求項２２乃至請求項２６のいずれか
    一項に記載の出力バッファ回路において、前記第１の第
    １導電形ＭＩＳトランジスタと前記低レベル電位伝達用
    第１導電形ＭＩＳトランジスタとの接続点電位の上昇を
    抑制する上限リミッタ手段（６ａ）を有して成ることを
    特徴とする出力バッファ回路。
  28. 【請求項２８】 請求項２２乃至請求項２７のいずれか
    一項に記載の出力バッファ回路において、前記第１の第
    ２導電形ＭＩＳトランジスタは基板バイアスの印加状態
    にあることを特徴とする出力バッファ回路。
  29. 【請求項２９】 請求項２２乃至請求項２８のいずれか
    一項に記載の出力バッファ回路において、前記第１の第
    １導電形ＭＩＳトランジスタは基板バイアスの印加状態
    にあることを特徴とする出力バッファ回路。
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