JP2827963B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2827963B2 JP2827963B2 JP7136247A JP13624795A JP2827963B2 JP 2827963 B2 JP2827963 B2 JP 2827963B2 JP 7136247 A JP7136247 A JP 7136247A JP 13624795 A JP13624795 A JP 13624795A JP 2827963 B2 JP2827963 B2 JP 2827963B2
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置、
特にCMOS型半導体集積回路装置に関する。
特にCMOS型半導体集積回路装置に関する。
【0002】
【従来の技術】半導体製造技術の進展は、CMOSトラ
ンジスタをゲート長0.6μm以下、ゲート酸化膜厚1
20オングストローム以下へと超微細化させた。この領
域においては、デバイス特性上及び信頼性上の要求か
ら、電源電圧は5Vから3Vへ下がる。
ンジスタをゲート長0.6μm以下、ゲート酸化膜厚1
20オングストローム以下へと超微細化させた。この領
域においては、デバイス特性上及び信頼性上の要求か
ら、電源電圧は5Vから3Vへ下がる。
【0003】しかし、一方では従来の電源電圧5VのL
SIが市場に多く出回っているので、上述の超微細化さ
れたLSIは電源電圧3Vにおいて作動すると共に5V
信号を出力する機能あるいは5Vバスへの接続機能が欠
かせなくなっている。
SIが市場に多く出回っているので、上述の超微細化さ
れたLSIは電源電圧3Vにおいて作動すると共に5V
信号を出力する機能あるいは5Vバスへの接続機能が欠
かせなくなっている。
【0004】図4は、電源電圧3VのLSIにおける5
Vバスへの接続形態の従来例である。1はp型MOSト
ランジスタ、2及び3はそれぞれn型MOSトランジス
タ、4は3VLSIの出力端子、5は最終段をドライブ
するプリバッフ回路、6は端子4が接続されたバスライ
ン12を5V電源(VP)へプルアップするためのプル
アップ抵抗を示す。この回路は、Hレベル、Lレベル及
びハイインピーダンスの3つの出力状態を得るスリース
テートバッファとして機能する。
Vバスへの接続形態の従来例である。1はp型MOSト
ランジスタ、2及び3はそれぞれn型MOSトランジス
タ、4は3VLSIの出力端子、5は最終段をドライブ
するプリバッフ回路、6は端子4が接続されたバスライ
ン12を5V電源(VP)へプルアップするためのプル
アップ抵抗を示す。この回路は、Hレベル、Lレベル及
びハイインピーダンスの3つの出力状態を得るスリース
テートバッファとして機能する。
【0005】図4に示した半導体集積回路装置におい
て、トランジスタ1、2、3はゲート長0.6μm以
下、ゲート酸化膜厚120オングストローム以下の超微
細MOSトランジスタなので、ゲート−ソース間あるい
はゲート−ドレイン間に5Vの電圧は印加できない。そ
こで、従来は図4に示す方法で5Vバスラインへの接続
を図っている。
て、トランジスタ1、2、3はゲート長0.6μm以
下、ゲート酸化膜厚120オングストローム以下の超微
細MOSトランジスタなので、ゲート−ソース間あるい
はゲート−ドレイン間に5Vの電圧は印加できない。そ
こで、従来は図4に示す方法で5Vバスラインへの接続
を図っている。
【0006】つまり、トランジスタ3のゲートを電源電
圧3VのVDDラインに接続し、それをトランジスタ1、
2からなる最終段の出力(ノードa)と出力端子4との
間に接続しておけば、出力端子4がプルアップ電源ライ
ンVPの電源電圧5Vにプルアップされても、トランジ
スタ3のゲート−ドレイン(端子4)間は2Vになり問
題は生じない。また、トランジスタ3のスレッショルド
電圧を0Vにすると、そのゲート−ソース間もノードa
の電位が3V以上にならないので過電圧の問題はない。
トランジスタ1、2にも5Vの電圧が印加されることは
ない。
圧3VのVDDラインに接続し、それをトランジスタ1、
2からなる最終段の出力(ノードa)と出力端子4との
間に接続しておけば、出力端子4がプルアップ電源ライ
ンVPの電源電圧5Vにプルアップされても、トランジ
スタ3のゲート−ドレイン(端子4)間は2Vになり問
題は生じない。また、トランジスタ3のスレッショルド
電圧を0Vにすると、そのゲート−ソース間もノードa
の電位が3V以上にならないので過電圧の問題はない。
トランジスタ1、2にも5Vの電圧が印加されることは
ない。
【0007】ここで、トランジスタ3のスレッショルド
電圧を0Vとしている理由は、出力端子4をオープンに
した場合、最終段からの出力信号振幅(ノードaの振
幅)をそのまま端子4へ伝達させるために必要だからで
ある。
電圧を0Vとしている理由は、出力端子4をオープンに
した場合、最終段からの出力信号振幅(ノードaの振
幅)をそのまま端子4へ伝達させるために必要だからで
ある。
【0008】トランジスタ1、2のスレッショルド電圧
は、通常のCMOS型LSIのスレッショルド電圧であ
る0.6V程度である。しかし、トランジスタ3のスレ
ッショルド電圧を0.6Vとすると、ノードaのレベル
が3Vになっても端子4の電位は3V−0.6V=2.
4Vになってしまい、フル振幅が得られない。よって、
トランジスタ3は薄い基板濃度の領域に形成するなどし
て、スレッショルド電圧を下げる工夫をしている。
は、通常のCMOS型LSIのスレッショルド電圧であ
る0.6V程度である。しかし、トランジスタ3のスレ
ッショルド電圧を0.6Vとすると、ノードaのレベル
が3Vになっても端子4の電位は3V−0.6V=2.
4Vになってしまい、フル振幅が得られない。よって、
トランジスタ3は薄い基板濃度の領域に形成するなどし
て、スレッショルド電圧を下げる工夫をしている。
【0009】上述のように、図4に示すような形態で5
Vバスライン12への接続を行えば、超微細MOSトラ
ンジスタからなる3V作動のLSIを信頼性上問題なく
機能させることができる。
Vバスライン12への接続を行えば、超微細MOSトラ
ンジスタからなる3V作動のLSIを信頼性上問題なく
機能させることができる。
【0010】
【発明が解決しようとする課題】しかしながら、図4に
示した接続形態では、5V電源から3V作動のLSI内
へ流れ込むリーク電流が発生するために、消費電力の増
大を招いてしまうという問題点があった。
示した接続形態では、5V電源から3V作動のLSI内
へ流れ込むリーク電流が発生するために、消費電力の増
大を招いてしまうという問題点があった。
【0011】すなわち、温度変化や製造ばらつきによっ
てトランジスタ3のスレッショルド電圧が0Vから−
0.3Vまで変化すると、出力端子4の電位が5Vにな
る時点ではノードaの電位は3V−(−0.3V)=
3.3Vになる。すると、p型トランジスタ1のドレイ
ン(P+)とバックゲート(N+)による寄生ダイオー
ド7に順方向バイアスがかかり、5Vプルアップ電源ラ
インVPから3V作動LSIの電源ラインVDDに向かっ
てリーク電流が流れ込むものであった。
てトランジスタ3のスレッショルド電圧が0Vから−
0.3Vまで変化すると、出力端子4の電位が5Vにな
る時点ではノードaの電位は3V−(−0.3V)=
3.3Vになる。すると、p型トランジスタ1のドレイ
ン(P+)とバックゲート(N+)による寄生ダイオー
ド7に順方向バイアスがかかり、5Vプルアップ電源ラ
インVPから3V作動LSIの電源ラインVDDに向かっ
てリーク電流が流れ込むものであった。
【0012】これに対し、リーク電流を抑えるためにト
ランジスタ3のゲート電圧を3Vより下げるという対策
も採られているが、この手段にはドライブ能力の低下を
生じさせるという欠点があった。
ランジスタ3のゲート電圧を3Vより下げるという対策
も採られているが、この手段にはドライブ能力の低下を
生じさせるという欠点があった。
【0013】本発明は、上記事情に鑑みてなされたもの
で、低電源電圧で作動するLSIをより高い電圧のバス
ラインへ接続する場合に、ドライブ能力を損なうことな
く、またリーク電流を遮断してLSIを機能させること
ができ、したがって高速でしかも低消費電力なインター
フェースを実現できる半導体集積回路装置を提供するこ
とを目的とする。
で、低電源電圧で作動するLSIをより高い電圧のバス
ラインへ接続する場合に、ドライブ能力を損なうことな
く、またリーク電流を遮断してLSIを機能させること
ができ、したがって高速でしかも低消費電力なインター
フェースを実現できる半導体集積回路装置を提供するこ
とを目的とする。
【0014】
【課題を解決するための手段】本発明の半導体集積回路
装置は、前記目的を達成するため、第1のp型電界効果
トランジスタ、第1のn型電界効果トランジスタ、第2
のn型電界効果トランジスタ、第1の電源端子及び第2
の電源端子を具備し、第1のn型電界効果トランジスタ
のドレインと第1のp型電界効果トランジスタのドレイ
ンと第2のn型電界効果トランジスタのソースとを結ぶ
回路接続と、第1のn型電界効果トランジスタのソース
と第1の電源端子とを結ぶ回路接続と、第1のp型電界
効果トランジスタのソースと第2の電源端子とを結ぶ回
路接続と、第2のn型電界効果トランジスタのドレイン
と出力端子とを結ぶ回路接続とを有する半導体集積回路
装置において、第2のp型電界効果トランジスタ、第3
のn型電界効果トランジスタ及び第4のn型電界効果ト
ランジスタを更に具備するとともに、第1のp型電界効
果トランジスタのバックゲートと第3のn型電界効果ト
ランジスタのドレインと第4のn型電界効果トランジス
タのソースとを結ぶ回路接続と、第3のn型電界効果ト
ランジスタのソースと第2のp型電界効果トランジスタ
のソースとを結ぶ回路接続と、第4のn型電界効果トラ
ンジスタのドレインと第2の電源端子とを結ぶ回路接続
と、第2のp型電界効果トランジスタのドレインと第1
の電源端子とを結ぶ回路接続とを設けたを特徴としてい
る。
装置は、前記目的を達成するため、第1のp型電界効果
トランジスタ、第1のn型電界効果トランジスタ、第2
のn型電界効果トランジスタ、第1の電源端子及び第2
の電源端子を具備し、第1のn型電界効果トランジスタ
のドレインと第1のp型電界効果トランジスタのドレイ
ンと第2のn型電界効果トランジスタのソースとを結ぶ
回路接続と、第1のn型電界効果トランジスタのソース
と第1の電源端子とを結ぶ回路接続と、第1のp型電界
効果トランジスタのソースと第2の電源端子とを結ぶ回
路接続と、第2のn型電界効果トランジスタのドレイン
と出力端子とを結ぶ回路接続とを有する半導体集積回路
装置において、第2のp型電界効果トランジスタ、第3
のn型電界効果トランジスタ及び第4のn型電界効果ト
ランジスタを更に具備するとともに、第1のp型電界効
果トランジスタのバックゲートと第3のn型電界効果ト
ランジスタのドレインと第4のn型電界効果トランジス
タのソースとを結ぶ回路接続と、第3のn型電界効果ト
ランジスタのソースと第2のp型電界効果トランジスタ
のソースとを結ぶ回路接続と、第4のn型電界効果トラ
ンジスタのドレインと第2の電源端子とを結ぶ回路接続
と、第2のp型電界効果トランジスタのドレインと第1
の電源端子とを結ぶ回路接続とを設けたを特徴としてい
る。
【0015】この場合、第2のn型電界効果トランジス
タのゲート、第3のn型電界効果トランジスタのゲー
ト、第4のn型電界効果トランジスタのゲート及び第2
のp型電界効果トランジスタのゲートは、それぞれ第2
の電源端子に接続されることが好ましい。また、第2の
p型電界効果トランジスタのゲートは、第1の電源端子
と第2の電源端子との中間レベルの電位に設定されるこ
とが好ましい。
タのゲート、第3のn型電界効果トランジスタのゲー
ト、第4のn型電界効果トランジスタのゲート及び第2
のp型電界効果トランジスタのゲートは、それぞれ第2
の電源端子に接続されることが好ましい。また、第2の
p型電界効果トランジスタのゲートは、第1の電源端子
と第2の電源端子との中間レベルの電位に設定されるこ
とが好ましい。
【0016】
【作用】本発明の半導体集積回路装置は、第1のn型電
界効果トランジスタと第1のp型電界効果トランジスタ
とからなる最終段の出力を第2のn型電界効果トランジ
スタを介して出力端子と結ぶインターフェース回路にお
いて、第1のp型電界効果トランジスタのバックゲート
を第3のn型電界効果トランジスタと第4のn型電界効
果トランジスタと第2のp型電界効果トランジスタとか
らなる中間電位発生回路へ接続したので、第1のp型電
界効果トランジスタのバックゲートを、第2のp型電界
効果トランジスタ、第3のn型電界効果トランジスタ及
び第4のn型電界効果トランジスタによって中間電位に
固定できるとともに、第2のp型電界効果トランジスタ
に寄生する寄生ダイオードをなくすことができる。その
ため、ドライブ能力の損失回避、リーク電流の遮断が図
られる。
界効果トランジスタと第1のp型電界効果トランジスタ
とからなる最終段の出力を第2のn型電界効果トランジ
スタを介して出力端子と結ぶインターフェース回路にお
いて、第1のp型電界効果トランジスタのバックゲート
を第3のn型電界効果トランジスタと第4のn型電界効
果トランジスタと第2のp型電界効果トランジスタとか
らなる中間電位発生回路へ接続したので、第1のp型電
界効果トランジスタのバックゲートを、第2のp型電界
効果トランジスタ、第3のn型電界効果トランジスタ及
び第4のn型電界効果トランジスタによって中間電位に
固定できるとともに、第2のp型電界効果トランジスタ
に寄生する寄生ダイオードをなくすことができる。その
ため、ドライブ能力の損失回避、リーク電流の遮断が図
られる。
【0017】
【実施例】以下、実施例により本発明を具体的に示す
が、本発明は下記実施例に限定されるものではない。
が、本発明は下記実施例に限定されるものではない。
【0018】[実施例1]図1は本発明の第1の実施例
に係る半導体集積回路装置を示す。図1において、1〜
6は図4と同じものである。また、8は第2のp型MO
Sトランジスタ、9及び10はそれぞれ第3及び第4の
n型MOSトランジスタを示す。
に係る半導体集積回路装置を示す。図1において、1〜
6は図4と同じものである。また、8は第2のp型MO
Sトランジスタ、9及び10はそれぞれ第3及び第4の
n型MOSトランジスタを示す。
【0019】図1に示した半導体集積回路装置は、下記
〜の回路接続を有している。 n型MOSトランジスタ2(第1のn型電界効果トラ
ンジスタ)のドレインと、p型MOSトランジスタ1
(第1のp型電界効果トランジスタ)のドレインと、n
型MOSトランジスタ3(第2のn型電界効果トランジ
スタ)のソースとを結ぶ回路接続。 n型MOSトランジスタ2(第1のn型電界効果トラ
ンジスタ)のソースと、接地ライン(第1の電源ライン
VSS)とを結ぶ回路接続。 p型MOSトランジスタ1(第1のp型電界効果トラ
ンジスタ)のソースと、3V電源端子(第2の電源ライ
ンVDD)とを結ぶ回路接続。 n型MOSトランジスタ3(第2のn型電界効果トラ
ンジスタ)のドレインと、出力端子4とを結ぶ回路接
続。 p型MOSトランジスタ1(第1のp型電界効果トラ
ンジスタ)のバックゲート(ノードb)と、n型MOS
トランジスタ9(第3のn型電界効果トランジスタ)の
ドレインと、n型MOSトランジスタ10(第4のn型
電界効果トランジスタ)のソースとを結ぶ回路接続。 n型MOSトランジスタ9(第3のn型電界効果トラ
ンジスタ)のソースと、p型MOSトランジスタ8(第
2のp型電界効果トランジスタ)のソースとを結ぶ回路
接続。 n型MOSトランジスタ10(第4のn型電界効果ト
ランジスタ)のドレインと、3V電源端子(第2の電源
ラインVDD)とを結ぶ回路接続。 p型MOSトランジスタ8(第2のp型電界効果トラ
ンジスタ)のドレインと、接地端子(第1の電源ライン
VSS)とを結ぶ回路接続。 プリバッファ回路5の第1の出力ライン13と第1の
p型MOSトランジスタ1のゲートとを結ぶ回路接続、
及び、プリバッファ回路5の第2の出力ライン14と第
1のn型MOSトランジスタ2のゲートとを結ぶ回路接
続。
〜の回路接続を有している。 n型MOSトランジスタ2(第1のn型電界効果トラ
ンジスタ)のドレインと、p型MOSトランジスタ1
(第1のp型電界効果トランジスタ)のドレインと、n
型MOSトランジスタ3(第2のn型電界効果トランジ
スタ)のソースとを結ぶ回路接続。 n型MOSトランジスタ2(第1のn型電界効果トラ
ンジスタ)のソースと、接地ライン(第1の電源ライン
VSS)とを結ぶ回路接続。 p型MOSトランジスタ1(第1のp型電界効果トラ
ンジスタ)のソースと、3V電源端子(第2の電源ライ
ンVDD)とを結ぶ回路接続。 n型MOSトランジスタ3(第2のn型電界効果トラ
ンジスタ)のドレインと、出力端子4とを結ぶ回路接
続。 p型MOSトランジスタ1(第1のp型電界効果トラ
ンジスタ)のバックゲート(ノードb)と、n型MOS
トランジスタ9(第3のn型電界効果トランジスタ)の
ドレインと、n型MOSトランジスタ10(第4のn型
電界効果トランジスタ)のソースとを結ぶ回路接続。 n型MOSトランジスタ9(第3のn型電界効果トラ
ンジスタ)のソースと、p型MOSトランジスタ8(第
2のp型電界効果トランジスタ)のソースとを結ぶ回路
接続。 n型MOSトランジスタ10(第4のn型電界効果ト
ランジスタ)のドレインと、3V電源端子(第2の電源
ラインVDD)とを結ぶ回路接続。 p型MOSトランジスタ8(第2のp型電界効果トラ
ンジスタ)のドレインと、接地端子(第1の電源ライン
VSS)とを結ぶ回路接続。 プリバッファ回路5の第1の出力ライン13と第1の
p型MOSトランジスタ1のゲートとを結ぶ回路接続、
及び、プリバッファ回路5の第2の出力ライン14と第
1のn型MOSトランジスタ2のゲートとを結ぶ回路接
続。
【0020】更に、本例の半導体集積回路装置では、n
型MOSトランジスタ3(第2のn型電界効果トランジ
スタ)のゲート、n型MOSトランジスタ9(第3のn
型電界効果トランジスタ)のゲート、n型MOSトラン
ジスタ10(第4のn型電界効果トランジスタ)のゲー
ト及びp型MOSトランジスタ8(第2のp型電界効果
トランジスタ)のゲートは、3V電源端子(第2の電源
ライン)に接続される。
型MOSトランジスタ3(第2のn型電界効果トランジ
スタ)のゲート、n型MOSトランジスタ9(第3のn
型電界効果トランジスタ)のゲート、n型MOSトラン
ジスタ10(第4のn型電界効果トランジスタ)のゲー
ト及びp型MOSトランジスタ8(第2のp型電界効果
トランジスタ)のゲートは、3V電源端子(第2の電源
ライン)に接続される。
【0021】本回路は、p型MOSトランジスタ1のバ
ックゲート(ノードb)をトランジスタ8、9、10を
使って中間電位に固定するもので、トランジスタ10の
スレッショルド電圧を0.6Vとすると、ノードbは、
トランジスタ10のゲート電圧から0.6V下がった
2.4Vになっている。この時トランジスタ8はオフ状
態なので、トランジスタ9のドレイン(ノードc)も
2.4Vになっている。
ックゲート(ノードb)をトランジスタ8、9、10を
使って中間電位に固定するもので、トランジスタ10の
スレッショルド電圧を0.6Vとすると、ノードbは、
トランジスタ10のゲート電圧から0.6V下がった
2.4Vになっている。この時トランジスタ8はオフ状
態なので、トランジスタ9のドレイン(ノードc)も
2.4Vになっている。
【0022】次に動作について説明する。プリバッファ
回路5の出力ライン13、14の信号により、トランジ
スタ1、2からなる最終段は、ハイレベル、ローレベ
ル、ハイインピーダンスの3状態をノードaに出力する
スリーステートバッファとして機能する。
回路5の出力ライン13、14の信号により、トランジ
スタ1、2からなる最終段は、ハイレベル、ローレベ
ル、ハイインピーダンスの3状態をノードaに出力する
スリーステートバッファとして機能する。
【0023】プリバッファ回路5の出力ライン13、1
4がハイレベルからローレベルになると、トランジスタ
2はオフ、トランジスタ1はオンとなり、端子4へ充電
電流を流す。トランジスタ3のスレッショルド電圧は0
Vなので、ノードaと端子4は3Vまではほぼ同電位で
上昇する。端子4が3Vまで達すると、トランジスタ3
はオフ状態になるため、端子4への充電電流はストップ
する。その後は、プルアップ抵抗6と5Vバスラインの
負荷容量の時定数に従って、端子4の電位は5Vまで上
昇してハイレベルになる。その様子を図2の(A)に示
す。この時、ノードaは3V以上にはならない。
4がハイレベルからローレベルになると、トランジスタ
2はオフ、トランジスタ1はオンとなり、端子4へ充電
電流を流す。トランジスタ3のスレッショルド電圧は0
Vなので、ノードaと端子4は3Vまではほぼ同電位で
上昇する。端子4が3Vまで達すると、トランジスタ3
はオフ状態になるため、端子4への充電電流はストップ
する。その後は、プルアップ抵抗6と5Vバスラインの
負荷容量の時定数に従って、端子4の電位は5Vまで上
昇してハイレベルになる。その様子を図2の(A)に示
す。この時、ノードaは3V以上にはならない。
【0024】プリバッファ回路5の出力ライン13、1
4がローレベルからハイレベルになると、トランジスタ
1はオフ、トランジスタ2はオンとなり、トランジスタ
3もオンとなる。したがって、端子4からVSSライン
(第1の電源ライン)へ放電電流が流れ出し、端子4は
5Vから0Vまで下降してローレベルになる。その様子
を図2の(B)に示す。
4がローレベルからハイレベルになると、トランジスタ
1はオフ、トランジスタ2はオンとなり、トランジスタ
3もオンとなる。したがって、端子4からVSSライン
(第1の電源ライン)へ放電電流が流れ出し、端子4は
5Vから0Vまで下降してローレベルになる。その様子
を図2の(B)に示す。
【0025】プリバッファ回路5の出力ライン13がハ
イレベルに、出力ライン14がローレベルになると、ト
ランジスタ1、2はオフ状態となり、端子4からLSI
内へあるいはその逆方向に電流が流れる経路がないの
で、端子4はハイインピーダンス状態になる。
イレベルに、出力ライン14がローレベルになると、ト
ランジスタ1、2はオフ状態となり、端子4からLSI
内へあるいはその逆方向に電流が流れる経路がないの
で、端子4はハイインピーダンス状態になる。
【0026】上述のハイレベル出力時において、p型ト
ランジスタ1のバックゲート(ノードb)は2.4Vで
あり、バックバイアス効果でドライブ能力は低下する
が、充電電流はトランジスタ3が支配的なため全体への
影響は少ない。一方、従来存在していた寄生ダイオード
は構造的になくなったため、温度変化や製造ばらつきが
あってもリーク電流は流れない。
ランジスタ1のバックゲート(ノードb)は2.4Vで
あり、バックバイアス効果でドライブ能力は低下する
が、充電電流はトランジスタ3が支配的なため全体への
影響は少ない。一方、従来存在していた寄生ダイオード
は構造的になくなったため、温度変化や製造ばらつきが
あってもリーク電流は流れない。
【0027】[実施例2]図3は本発明の第2の実施例
に係る半導体集積回路装置を示す。図3において、1〜
10は図1と同じものである。また、11は第5のn型
MOSトランジスタを示す。
に係る半導体集積回路装置を示す。図3において、1〜
10は図1と同じものである。また、11は第5のn型
MOSトランジスタを示す。
【0028】本回路は、p型MOSトランジスタ1のバ
ックゲート(ノードb)をトランジスタ8、9、10を
使って中間電位に固定する点で図1の実施例と同じであ
るが、トランジスタ8のゲート電圧をトランジスタ11
のスレッショルド電圧だけ第2の電源ラインVDDより下
げた点が異なる。この回路には以下のような効果があ
る。
ックゲート(ノードb)をトランジスタ8、9、10を
使って中間電位に固定する点で図1の実施例と同じであ
るが、トランジスタ8のゲート電圧をトランジスタ11
のスレッショルド電圧だけ第2の電源ラインVDDより下
げた点が異なる。この回路には以下のような効果があ
る。
【0029】ノードbは、その電位がVDD−0.6Vに
なっているときは高インピーダンス状態であり、ノード
aの電位が変動するとトランジスタ1のドレインとバッ
クゲートとの間の容量結合を介してその変動がノードb
の電位を変動させる。この容量結合による電位変動によ
ってノードbの電位がVDD−0.6V以下になると、ト
ランジスタ10がオンとなるのでノードbはそれ以下の
電位には変動しない。
なっているときは高インピーダンス状態であり、ノード
aの電位が変動するとトランジスタ1のドレインとバッ
クゲートとの間の容量結合を介してその変動がノードb
の電位を変動させる。この容量結合による電位変動によ
ってノードbの電位がVDD−0.6V以下になると、ト
ランジスタ10がオンとなるのでノードbはそれ以下の
電位には変動しない。
【0030】一方、容量結合による電位変動によってノ
ードbの電位がVDD以上になると、ノードcの電位もV
DD以上になろうとする。しかし、トランジスタ8はゲー
ト電圧がトランジスタ11の作用でVDD−0.6Vにな
っているので、ゲート−ソース間電圧が0.6Vになり
オン状態になる。よってノードcはVDD以上に変動せ
ず、そのためノードbもVDD以上に変動しない。
ードbの電位がVDD以上になると、ノードcの電位もV
DD以上になろうとする。しかし、トランジスタ8はゲー
ト電圧がトランジスタ11の作用でVDD−0.6Vにな
っているので、ゲート−ソース間電圧が0.6Vになり
オン状態になる。よってノードcはVDD以上に変動せ
ず、そのためノードbもVDD以上に変動しない。
【0031】図1の回路では、トランジスタ8のゲート
電圧がVDDなので、ノードbの電圧がVDD+0.6V以
上にならないとオンしないため、VDD+0.6Vまで変
動することになる。これに対し、図3の回路は図1の回
路に比べて電圧の変動の幅が小さくなるため、より安定
した動作になる。
電圧がVDDなので、ノードbの電圧がVDD+0.6V以
上にならないとオンしないため、VDD+0.6Vまで変
動することになる。これに対し、図3の回路は図1の回
路に比べて電圧の変動の幅が小さくなるため、より安定
した動作になる。
【0032】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、例えば、電源電圧3VのLSIを
5Vバスへ接続する場合に、ドライブ能力を損なうこと
なく、またリーク電流を遮断して該3V作動のLSIを
機能させることができるため、高速でしかも低消費電力
な3V−5Vインターフェースを実現できる。
積回路装置によれば、例えば、電源電圧3VのLSIを
5Vバスへ接続する場合に、ドライブ能力を損なうこと
なく、またリーク電流を遮断して該3V作動のLSIを
機能させることができるため、高速でしかも低消費電力
な3V−5Vインターフェースを実現できる。
【図1】本発明の第1の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図2】図1の回路の端子4の波形を表したグラフであ
る。
る。
【図3】本発明の第2の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図4】3Vデバイスの5Vバスへの接続形態の従来例
を示す回路図である。
を示す回路図である。
1 p型MOSトランジスタ 2 n型MOSトランジスタ 3 n型MOSトランジスタ 4 3VLSIの出力端子 5 プリバッフ回路 6 プルアップ抵抗 8 p型MOSトランジスタ 9 n型MOSトランジスタ 10 n型MOSトランジスタ 11 n型MOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/092 H03K 19/094 B H03K 19/0185 19/0948
Claims (3)
- 【請求項1】 第1のp型電界効果トランジスタ、第1
のn型電界効果トランジスタ、第2のn型電界効果トラ
ンジスタ、第1の電源端子及び第2の電源端子を具備
し、第1のn型電界効果トランジスタのドレインと第1
のp型電界効果トランジスタのドレインと第2のn型電
界効果トランジスタのソースとを結ぶ回路接続と、第1
のn型電界効果トランジスタのソースと第1の電源端子
とを結ぶ回路接続と、第1のp型電界効果トランジスタ
のソースと第2の電源端子とを結ぶ回路接続と、第2の
n型電界効果トランジスタのドレインと出力端子とを結
ぶ回路接続とを有する半導体集積回路装置において、第
2のp型電界効果トランジスタ、第3のn型電界効果ト
ランジスタ及び第4のn型電界効果トランジスタを更に
具備するとともに、第1のp型電界効果トランジスタの
バックゲートと第3のn型電界効果トランジスタのドレ
インと第4のn型電界効果トランジスタのソースとを結
ぶ回路接続と、第3のn型電界効果トランジスタのソー
スと第2のp型電界効果トランジスタのソースとを結ぶ
回路接続と、第4のn型電界効果トランジスタのドレイ
ンと第2の電源端子とを結ぶ回路接続と、第2のp型電
界効果トランジスタのドレインと第1の電源端子とを結
ぶ回路接続とを設けたことを特徴とする半導体集積回路
装置。 - 【請求項2】 第2のn型電界効果トランジスタのゲー
ト、第3のn型電界効果トランジスタのゲート、第4の
n型電界効果トランジスタのゲート及び第2のp型電界
効果トランジスタのゲートは、それぞれ第2の電源端子
に接続されることを特徴とする請求項1記載の半導体集
積回路装置。 - 【請求項3】 第2のn型電界効果トランジスタのゲー
ト、第3のn型電界効果トランジスタのゲート、及び、
第4のn型電界効果トランジスタのゲートは、それぞれ
第2の電源端子に接続され、第2のp型電界効果トラン
ジスタのゲートは、第1の電源端子と第2の電源端子と
の中間レベルの電位に設定されることを特徴とする請求
項1記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7136247A JP2827963B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体集積回路装置 |
US08/660,174 US5726590A (en) | 1995-06-02 | 1996-06-03 | Interface in a semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7136247A JP2827963B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08330520A JPH08330520A (ja) | 1996-12-13 |
JP2827963B2 true JP2827963B2 (ja) | 1998-11-25 |
Family
ID=15170733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7136247A Expired - Fee Related JP2827963B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5726590A (ja) |
JP (1) | JP2827963B2 (ja) |
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---|---|---|---|---|
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EP1039470A3 (en) | 1999-03-25 | 2000-11-29 | SANYO ELECTRIC Co., Ltd. | Semiconductor memory device |
DE10059309C2 (de) * | 2000-11-29 | 2002-10-24 | Phoenix Contact Gmbh & Co | Digitale Pegelanpassung |
JP6745129B2 (ja) * | 2016-03-31 | 2020-08-26 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53105357A (en) * | 1977-02-25 | 1978-09-13 | Nec Corp | Complementary circuit for field effct transistor |
US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
JP2888722B2 (ja) * | 1993-04-12 | 1999-05-10 | 株式会社東芝 | インターフェース回路 |
JPH0865135A (ja) * | 1994-08-17 | 1996-03-08 | Fujitsu Ltd | 出力バッファ回路 |
US5635861A (en) * | 1995-05-23 | 1997-06-03 | International Business Machines Corporation | Off chip driver circuit |
US5574389A (en) * | 1995-08-09 | 1996-11-12 | Taiwan Semiconductor Manufacturing Company Ltd. | CMOS 3.3 volt output buffer with 5 volt protection |
US5646550A (en) * | 1996-02-22 | 1997-07-08 | Motorola, Inc. | High reliability output buffer for multiple voltage system |
-
1995
- 1995-06-02 JP JP7136247A patent/JP2827963B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-03 US US08/660,174 patent/US5726590A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5726590A (en) | 1998-03-10 |
JPH08330520A (ja) | 1996-12-13 |
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Legal Events
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