JPH09139353A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH09139353A JPH09139353A JP31729395A JP31729395A JPH09139353A JP H09139353 A JPH09139353 A JP H09139353A JP 31729395 A JP31729395 A JP 31729395A JP 31729395 A JP31729395 A JP 31729395A JP H09139353 A JPH09139353 A JP H09139353A
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Abstract
(57)【要約】
【課題】 配線を半導体基板に埋め込みコンタクトさせ
るにも拘らず電流駆動能力等の低下がない電界効果型半
導体装置を製造する。 【解決手段】 ゲート電極３６ａ及び配線３６ｂをパタ
ーニングし、ソース、ドレイン領域４２を形成した後
に、ＰＳＧ膜４３を堆積させて熱処理を行う。この結
果、多結晶Ｓｉ膜３４からの不純物の熱拡散で不純物領
域４４が形成されると共に、ＰＳＧ膜４３からのリンの
熱拡散で不純物領域４５が形成される。このため、配線
３６ｂのパターニングでＳｉ基板３１に溝４１が形成さ
れても、ソース、ドレイン領域４２と不純物領域４４と
が不純物領域４５で連結される。
るにも拘らず電流駆動能力等の低下がない電界効果型半
導体装置を製造する。 【解決手段】 ゲート電極３６ａ及び配線３６ｂをパタ
ーニングし、ソース、ドレイン領域４２を形成した後
に、ＰＳＧ膜４３を堆積させて熱処理を行う。この結
果、多結晶Ｓｉ膜３４からの不純物の熱拡散で不純物領
域４４が形成されると共に、ＰＳＧ膜４３からのリンの
熱拡散で不純物領域４５が形成される。このため、配線
３６ｂのパターニングでＳｉ基板３１に溝４１が形成さ
れても、ソース、ドレイン領域４２と不純物領域４４と
が不純物領域４５で連結される。
Description
【０００１】
【発明の属する技術分野】本発明は、埋め込みコンタク
トによって配線が半導体基板に電気的に接続されている
電界効果型半導体装置の製造方法に関するものである。
トによって配線が半導体基板に電気的に接続されている
電界効果型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図２は、本発明の一従来例を示してい
る。この一従来例では、図２（ａ）に示す様に、Ｓｉ基
板１１にＬＯＣＯＳ法でＳｉＯ2 膜１２を選択的に形成
して素子分離領域を区画し、ＳｉＯ2 膜１２に囲まれて
いる素子活性領域の表面にゲート酸化膜としてのＳｉＯ
2 膜１３を形成する。そして、パターニングしたレジス
ト（図示せず）をマスクにしたウエットエッチングで、
埋め込みコンタクトを行うべき領域のＳｉＯ2 膜１３を
除去する。
る。この一従来例では、図２（ａ）に示す様に、Ｓｉ基
板１１にＬＯＣＯＳ法でＳｉＯ2 膜１２を選択的に形成
して素子分離領域を区画し、ＳｉＯ2 膜１２に囲まれて
いる素子活性領域の表面にゲート酸化膜としてのＳｉＯ
2 膜１３を形成する。そして、パターニングしたレジス
ト（図示せず）をマスクにしたウエットエッチングで、
埋め込みコンタクトを行うべき領域のＳｉＯ2 膜１３を
除去する。
【０００３】その後、不純物を多く含む多結晶Ｓｉ膜１
４とタングステンシリサイド膜１５とを順次に堆積させ
てタングステンポリサイド層１６を形成する。そして、
タングステンポリサイド層１６上でゲート電極１６ａ及
び配線１６ｂのパターンにレジスト１７を加工し、この
レジスト１７をマスクにしてタングステンポリサイド層
１６をドライエッチングする。
４とタングステンシリサイド膜１５とを順次に堆積させ
てタングステンポリサイド層１６を形成する。そして、
タングステンポリサイド層１６上でゲート電極１６ａ及
び配線１６ｂのパターンにレジスト１７を加工し、この
レジスト１７をマスクにしてタングステンポリサイド層
１６をドライエッチングする。
【０００４】なお、ＳｉＯ2 膜１３を除去するためのレ
ジストのパターンとレジスト１７のパターンとの間には
合わせずれが生じるので、図２（ａ）からも明らかな様
に、レジスト１７の開口部１７ａ内に、ＳｉＯ2 膜１３
が存在している部分と存在していない部分とが生じる。
ジストのパターンとレジスト１７のパターンとの間には
合わせずれが生じるので、図２（ａ）からも明らかな様
に、レジスト１７の開口部１７ａ内に、ＳｉＯ2 膜１３
が存在している部分と存在していない部分とが生じる。
【０００５】このため、図２（ｂ）に示す様に、多結晶
Ｓｉ膜１４に対するオーバエッチングによって、開口部
１７ａ内でもＳｉＯ2 膜１３が存在している部分ではＳ
ｉ基板１１がエッチングされないが、開口部１７ａ内で
且つＳｉＯ2 膜１３が存在していない部分ではＳｉ基板
１１がエッチングされて、Ｓｉ基板１１に溝２１が形成
される。
Ｓｉ膜１４に対するオーバエッチングによって、開口部
１７ａ内でもＳｉＯ2 膜１３が存在している部分ではＳ
ｉ基板１１がエッチングされないが、開口部１７ａ内で
且つＳｉＯ2 膜１３が存在していない部分ではＳｉ基板
１１がエッチングされて、Ｓｉ基板１１に溝２１が形成
される。
【０００６】その後、タングステンポリサイド層１６及
びＳｉＯ2 膜１２をマスクにした不純物のイオン注入で
ソース、ドレイン領域２２を形成する。このイオン注入
をＳｉ基板１１に対して垂直な方向から行うと、Ｓｉ基
板１１の表面部と溝２１の底部とにのみソース、ドレイ
ン領域２２が形成されて、溝２１の深さの途中の側壁部
にはソース、ドレイン領域２２が形成されない。
びＳｉＯ2 膜１２をマスクにした不純物のイオン注入で
ソース、ドレイン領域２２を形成する。このイオン注入
をＳｉ基板１１に対して垂直な方向から行うと、Ｓｉ基
板１１の表面部と溝２１の底部とにのみソース、ドレイ
ン領域２２が形成されて、溝２１の深さの途中の側壁部
にはソース、ドレイン領域２２が形成されない。
【０００７】また、ソース、ドレイン領域２２を形成す
るためのイオン注入をＳｉ基板１１に対して斜めの方向
から行っても、タングステンポリサイド層１６のシャド
ウ効果のために、溝２１の深さの途中の側壁部にはやは
りソース、ドレイン領域２２が形成されない。
るためのイオン注入をＳｉ基板１１に対して斜めの方向
から行っても、タングステンポリサイド層１６のシャド
ウ効果のために、溝２１の深さの途中の側壁部にはやは
りソース、ドレイン領域２２が形成されない。
【０００８】次に、熱処理を行って、図２（ｃ）に示す
様に、多結晶Ｓｉ膜１４のうちでＳｉ基板１１に直接に
接触している部分からこの多結晶Ｓｉ膜１４に含まれて
いる不純物をＳｉ基板１１へ熱拡散させて、不純物領域
２３を形成する。その後、層間絶縁膜としてのＳｉＯ2
膜２４を堆積させ、更に、従来公知の工程を実行して、
この電界効果型半導体装置を完成させる。
様に、多結晶Ｓｉ膜１４のうちでＳｉ基板１１に直接に
接触している部分からこの多結晶Ｓｉ膜１４に含まれて
いる不純物をＳｉ基板１１へ熱拡散させて、不純物領域
２３を形成する。その後、層間絶縁膜としてのＳｉＯ2
膜２４を堆積させ、更に、従来公知の工程を実行して、
この電界効果型半導体装置を完成させる。
【０００９】
【発明が解決しようとする課題】ところが、上述の一従
来例では、溝２１が深い場合は、図２（ｃ）に示した様
に、溝２１の深さの途中の側壁部にはソース、ドレイン
領域２２も不純物領域２３も形成されず、これらのソー
ス、ドレイン領域２２と不純物領域２３との間に溝２１
によって分離部が生じる。また、ソース、ドレイン領域
２２と不純物領域２３とが連結したとしても、それらの
連結部では不純物濃度が低い。
来例では、溝２１が深い場合は、図２（ｃ）に示した様
に、溝２１の深さの途中の側壁部にはソース、ドレイン
領域２２も不純物領域２３も形成されず、これらのソー
ス、ドレイン領域２２と不純物領域２３との間に溝２１
によって分離部が生じる。また、ソース、ドレイン領域
２２と不純物領域２３とが連結したとしても、それらの
連結部では不純物濃度が低い。
【００１０】このため、ソース、ドレイン領域２２に対
して直列抵抗成分が挿入されたことになり、上述の一従
来例では、電流駆動能力等の低下がない電界効果型半導
体装置を製造することが困難であった。
して直列抵抗成分が挿入されたことになり、上述の一従
来例では、電流駆動能力等の低下がない電界効果型半導
体装置を製造することが困難であった。
【００１１】
【課題を解決するための手段】請求項１の電界効果型半
導体装置の製造方法は、埋め込みコンタクトによって配
線が半導体基板に電気的に接続されている電界効果型半
導体装置の製造方法において、ゲート電極及び前記配線
をパターニングした後に、不純物を含む絶縁膜を堆積さ
せる工程と、前記絶縁膜から前記半導体基板へ前記不純
物を拡散させる工程とを具備することを特徴としてい
る。
導体装置の製造方法は、埋め込みコンタクトによって配
線が半導体基板に電気的に接続されている電界効果型半
導体装置の製造方法において、ゲート電極及び前記配線
をパターニングした後に、不純物を含む絶縁膜を堆積さ
せる工程と、前記絶縁膜から前記半導体基板へ前記不純
物を拡散させる工程とを具備することを特徴としてい
る。
【００１２】請求項２の電界効果型半導体装置の製造方
法は、前記絶縁膜としてＰＳＧ膜またはＡｓＳＧ膜を用
いることを特徴としている。
法は、前記絶縁膜としてＰＳＧ膜またはＡｓＳＧ膜を用
いることを特徴としている。
【００１３】本発明による電界効果型半導体装置の製造
方法では、ゲート電極及び配線をパターニングした後に
絶縁膜を堆積させているので、埋め込みコンタクトを行
うためにゲート絶縁膜を除去した領域と配線との間で合
わせずれが生じて半導体基板が露出し、配線をパターニ
ングするためのエッチングによって半導体基板に溝が形
成されても、この溝は絶縁膜で埋められる。
方法では、ゲート電極及び配線をパターニングした後に
絶縁膜を堆積させているので、埋め込みコンタクトを行
うためにゲート絶縁膜を除去した領域と配線との間で合
わせずれが生じて半導体基板が露出し、配線をパターニ
ングするためのエッチングによって半導体基板に溝が形
成されても、この溝は絶縁膜で埋められる。
【００１４】そして、この絶縁膜から半導体基板へ不純
物を拡散させており、溝の側壁部にも不純物領域が形成
されるので、配線から半導体基板へ拡散させた不純物で
形成した不純物領域とソース、ドレイン領域との間に溝
によって分離部が生じても、絶縁膜から拡散させた不純
物で形成した不純物領域によって、配線に接触している
不純物領域とソース、ドレイン領域とを連結させて、ソ
ース、ドレイン領域に対して直列抵抗成分が挿入される
ことを防止することができる。
物を拡散させており、溝の側壁部にも不純物領域が形成
されるので、配線から半導体基板へ拡散させた不純物で
形成した不純物領域とソース、ドレイン領域との間に溝
によって分離部が生じても、絶縁膜から拡散させた不純
物で形成した不純物領域によって、配線に接触している
不純物領域とソース、ドレイン領域とを連結させて、ソ
ース、ドレイン領域に対して直列抵抗成分が挿入される
ことを防止することができる。
【００１５】
【発明の実施の形態】以下、本発明の一具体例を、図１
を参照しながら説明する。本具体例では、図１（ａ）に
示す様に、Ｓｉ基板３１にＬＯＣＯＳ法でＳｉＯ2 膜３
２を選択的に形成して素子分離領域を区画し、ＳｉＯ2
膜３２に囲まれている素子活性領域の表面にゲート酸化
膜としてのＳｉＯ2 膜３３を形成する。そして、パター
ニングしたレジスト（図示せず）をマスクにしたウエッ
トエッチングで、埋め込みコンタクトを行うべき領域の
ＳｉＯ2 膜３３を除去する。
を参照しながら説明する。本具体例では、図１（ａ）に
示す様に、Ｓｉ基板３１にＬＯＣＯＳ法でＳｉＯ2 膜３
２を選択的に形成して素子分離領域を区画し、ＳｉＯ2
膜３２に囲まれている素子活性領域の表面にゲート酸化
膜としてのＳｉＯ2 膜３３を形成する。そして、パター
ニングしたレジスト（図示せず）をマスクにしたウエッ
トエッチングで、埋め込みコンタクトを行うべき領域の
ＳｉＯ2 膜３３を除去する。
【００１６】その後、不純物を多く含む多結晶Ｓｉ膜３
４とタングステンシリサイド膜３５とを順次に堆積させ
てタングステンポリサイド層３６を形成する。そして、
タングステンポリサイド層３６上でゲート電極３６ａ及
び配線３６ｂのパターンにレジスト３７を加工し、この
レジスト３７をマスクにしてタングステンポリサイド層
３６をドライエッチングする。
４とタングステンシリサイド膜３５とを順次に堆積させ
てタングステンポリサイド層３６を形成する。そして、
タングステンポリサイド層３６上でゲート電極３６ａ及
び配線３６ｂのパターンにレジスト３７を加工し、この
レジスト３７をマスクにしてタングステンポリサイド層
３６をドライエッチングする。
【００１７】本具体例でも、このドライエッチングに際
して多結晶Ｓｉ膜３４に対してオーバエッチングを行う
ので、図１（ｂ）に示す様に、Ｓｉ基板３１に溝４１が
形成される。その後、タングステンポリサイド層３６及
びＳｉＯ2 膜３２をマスクにした不純物のイオン注入で
ソース、ドレイン領域４２を形成する。
して多結晶Ｓｉ膜３４に対してオーバエッチングを行う
ので、図１（ｂ）に示す様に、Ｓｉ基板３１に溝４１が
形成される。その後、タングステンポリサイド層３６及
びＳｉＯ2 膜３２をマスクにした不純物のイオン注入で
ソース、ドレイン領域４２を形成する。
【００１８】なお、ここまでの工程は、図２に示した一
従来例と実質的に同様である。しかし、本具体例では、
その後、図１（ｃ）に示す様に、層間絶縁膜としてのＰ
ＳＧ膜４３を堆積させてから熱処理を行う。なお、ソー
ス、ドレイン領域４２と同一導電型の不純物を多く含む
絶縁膜であればＰＳＧ膜４３の代わりに用いることがで
き、例えばＡｓＳＧ膜を用いることができる。
従来例と実質的に同様である。しかし、本具体例では、
その後、図１（ｃ）に示す様に、層間絶縁膜としてのＰ
ＳＧ膜４３を堆積させてから熱処理を行う。なお、ソー
ス、ドレイン領域４２と同一導電型の不純物を多く含む
絶縁膜であればＰＳＧ膜４３の代わりに用いることがで
き、例えばＡｓＳＧ膜を用いることができる。
【００１９】この結果、多結晶Ｓｉ膜３４のうちでＳｉ
基板３１に直接に接触している部分からこの多結晶Ｓｉ
膜３４に含まれている不純物がＳｉ基板３１へ熱拡散し
て不純物領域４４が形成されると共に、ＰＳＧ膜４３の
うちでＳｉ基板３１に直接に接触している部分つまり溝
４１内の部分からこのＰＳＧ膜４３に含まれているリン
がＳｉ基板３１へ熱拡散して不純物領域４５が形成され
る。
基板３１に直接に接触している部分からこの多結晶Ｓｉ
膜３４に含まれている不純物がＳｉ基板３１へ熱拡散し
て不純物領域４４が形成されると共に、ＰＳＧ膜４３の
うちでＳｉ基板３１に直接に接触している部分つまり溝
４１内の部分からこのＰＳＧ膜４３に含まれているリン
がＳｉ基板３１へ熱拡散して不純物領域４５が形成され
る。
【００２０】その後、更に、従来公知の工程を実行し
て、この電界効果型半導体装置を完成させる。以上の様
な本具体例では、図１（ｃ）からも明らかな様に、ソー
ス、ドレイン領域４２と不純物領域４４とが不純物領域
４５で連結されている。このため、ソース、ドレイン領
域４２に対して直列抵抗成分が挿入されることが防止さ
れており、電流駆動能力等の低下がない電界効果型半導
体装置を製造することができる。
て、この電界効果型半導体装置を完成させる。以上の様
な本具体例では、図１（ｃ）からも明らかな様に、ソー
ス、ドレイン領域４２と不純物領域４４とが不純物領域
４５で連結されている。このため、ソース、ドレイン領
域４２に対して直列抵抗成分が挿入されることが防止さ
れており、電流駆動能力等の低下がない電界効果型半導
体装置を製造することができる。
【００２１】なお、以上の具体例は、ゲート電極３６ａ
の両側で埋め込みコンタクトによって配線３６ｂがソー
ス、ドレイン領域４２に電気的に接続されている電界効
果型半導体装置の製造に本発明を適用したものである
が、ゲート電極３６ａの片側で埋め込みコンタクトによ
って配線３６ｂがソース、ドレイン領域４２に電気的に
接続されている電界効果型半導体装置の製造にも本発明
を当然に適用することができる。
の両側で埋め込みコンタクトによって配線３６ｂがソー
ス、ドレイン領域４２に電気的に接続されている電界効
果型半導体装置の製造に本発明を適用したものである
が、ゲート電極３６ａの片側で埋め込みコンタクトによ
って配線３６ｂがソース、ドレイン領域４２に電気的に
接続されている電界効果型半導体装置の製造にも本発明
を当然に適用することができる。
【００２２】
【発明の効果】本発明による電界効果型半導体装置の製
造方法では、埋め込みコンタクトさせる配線をパターニ
ングするためのエッチングによって半導体基板に溝が形
成されても、配線に接触している不純物領域とソース、
ドレイン領域とを連結させて、ソース、ドレイン領域に
対して直列抵抗成分が挿入されることを防止することが
できるので、電流駆動能力等の低下がない電界効果型半
導体装置を製造することができる。
造方法では、埋め込みコンタクトさせる配線をパターニ
ングするためのエッチングによって半導体基板に溝が形
成されても、配線に接触している不純物領域とソース、
ドレイン領域とを連結させて、ソース、ドレイン領域に
対して直列抵抗成分が挿入されることを防止することが
できるので、電流駆動能力等の低下がない電界効果型半
導体装置を製造することができる。
【図１】本発明の一具体例を工程順に示す側断面図であ
る。
る。
【図２】本発明の一従来例を工程順に示す側断面図であ
る。
る。
３１ Ｓｉ基板 ３３ ＳｉＯ2 膜 ３６ａ ゲート電極 ３６ｂ 配線 ４１ 溝 ４２ ソース、ドレイン領域 ４３ ＰＳＧ膜 ４４ 不純物領域 ４５ 不純物領域
Claims (2)
- 【請求項１】 埋め込みコンタクトによって配線が半導
体基板に電気的に接続されている電界効果型半導体装置
の製造方法において、 ゲート電極及び前記配線をパターニングした後に、不純
物を含む絶縁膜を堆積させる工程と、 前記絶縁膜から前記半導体基板へ前記不純物を拡散させ
る工程とを具備することを特徴とする電界効果型半導体
装置の製造方法。 - 【請求項２】 前記絶縁膜としてＰＳＧ膜またはＡｓＳ
Ｇ膜を用いることを特徴とする請求項１記載の電界効果
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31729395A JPH09139353A (ja) | 1995-11-10 | 1995-11-10 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31729395A JPH09139353A (ja) | 1995-11-10 | 1995-11-10 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139353A true JPH09139353A (ja) | 1997-05-27 |
Family
ID=18086619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31729395A Pending JPH09139353A (ja) | 1995-11-10 | 1995-11-10 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139353A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010002670A (ko) * | 1999-06-16 | 2001-01-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100313695B1 (ko) * | 1998-11-11 | 2001-11-17 | 니시무로 타이죠 | 반도체 장치의 제조 방법 |
| JP2002246597A (ja) * | 2001-02-14 | 2002-08-30 | Fuji Electric Co Ltd | 半導体装置 |
-
1995
- 1995-11-10 JP JP31729395A patent/JPH09139353A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313695B1 (ko) * | 1998-11-11 | 2001-11-17 | 니시무로 타이죠 | 반도체 장치의 제조 방법 |
| KR20010002670A (ko) * | 1999-06-16 | 2001-01-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| JP2002246597A (ja) * | 2001-02-14 | 2002-08-30 | Fuji Electric Co Ltd | 半導体装置 |
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