JPH1022478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1022478A JPH1022478A JP8195438A JP19543896A JPH1022478A JP H1022478 A JPH1022478 A JP H1022478A JP 8195438 A JP8195438 A JP 8195438A JP 19543896 A JP19543896 A JP 19543896A JP H1022478 A JPH1022478 A JP H1022478A
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Abstract
(57)【要約】 （修正有）
【課題】 埋込み導電層間のスリット幅は通常法による
最小寸法より小さくでき、半導体装置の微細化が可能な
高集積、高信頼性の半導体装置の製造方法を提供する。 【解決手段】 不純物拡散層１０６，１０８、ゲート絶
縁膜１０３と、上面及び側面を絶縁膜１０５，１０７で
覆われたゲート電極１０４とが形成された半導体基板１
０１上に多結晶シリコン膜１０９を成膜し、公知のホト
リソグラフィ法で該Ｓｉ膜をエッチング除去して埋込み
導電層１０９を形成する。次に第２の多結晶シリコン膜
１１１を堆積し、前記埋込み導電層１０９の側面を覆っ
て残すように第２多結晶シリコン膜をエッチングし埋込
み導電層１１２を形成する。以後熱処理して層間絶縁膜
１１３を形成し、接続孔１１４を開孔し、ストレージノ
ード電極１１５、誘電体膜１１６、セルプレート電極１
１７を形成し、平坦化絶縁膜１１８、ビット接続孔１１
９及び金属配線１２０を形成してＤＲＡＭを完成する。
最小寸法より小さくでき、半導体装置の微細化が可能な
高集積、高信頼性の半導体装置の製造方法を提供する。 【解決手段】 不純物拡散層１０６，１０８、ゲート絶
縁膜１０３と、上面及び側面を絶縁膜１０５，１０７で
覆われたゲート電極１０４とが形成された半導体基板１
０１上に多結晶シリコン膜１０９を成膜し、公知のホト
リソグラフィ法で該Ｓｉ膜をエッチング除去して埋込み
導電層１０９を形成する。次に第２の多結晶シリコン膜
１１１を堆積し、前記埋込み導電層１０９の側面を覆っ
て残すように第２多結晶シリコン膜をエッチングし埋込
み導電層１１２を形成する。以後熱処理して層間絶縁膜
１１３を形成し、接続孔１１４を開孔し、ストレージノ
ード電極１１５、誘電体膜１１６、セルプレート電極１
１７を形成し、平坦化絶縁膜１１８、ビット接続孔１１
９及び金属配線１２０を形成してＤＲＡＭを完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、微細化された半導体装置において、
上層配線と半導体基板とのコンタクトを良好にするため
の埋め込み導電層を備える半導体装置の製造方法に関す
る。
方法に関し、特に、微細化された半導体装置において、
上層配線と半導体基板とのコンタクトを良好にするため
の埋め込み導電層を備える半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の微細化が進むに従っ
て、トランジスタのゲート電極とソース、ドレイン引き
出し用コンタクトとのフォトリソグラフィ工程での合わ
せマージンが小さくなってきている。また、ＤＲＡＭな
どの素子では、大容量化に伴って前記コンタクトが小さ
く、かつ深くなる傾向にある。
て、トランジスタのゲート電極とソース、ドレイン引き
出し用コンタクトとのフォトリソグラフィ工程での合わ
せマージンが小さくなってきている。また、ＤＲＡＭな
どの素子では、大容量化に伴って前記コンタクトが小さ
く、かつ深くなる傾向にある。
【０００３】そのため、トランジスタ形成直後に、多結
晶シリコン膜などで埋め込み導電層を予め形成してお
き、ソース、ドレイン引き出し用コンタクトのパターン
形成時の合わせマージンを大きくし、また、それと同時
に前記コンタクトの深さを低減する手法が知られてい
る。このような手法による半導体装置の製造方法を、図
３及び図４の工程順断面図を用いて説明する。
晶シリコン膜などで埋め込み導電層を予め形成してお
き、ソース、ドレイン引き出し用コンタクトのパターン
形成時の合わせマージンを大きくし、また、それと同時
に前記コンタクトの深さを低減する手法が知られてい
る。このような手法による半導体装置の製造方法を、図
３及び図４の工程順断面図を用いて説明する。
【０００４】図３（ａ） シリコン基板２０１上の所定の領域に、公知のＬＯＣＯ
Ｓ法により選択的に素子分離領域２０２を形成した後、
熱酸化法によりゲート酸化膜２０３を形成する。次に、
ゲート電極となる燐または砒素を含んだ多結晶シリコン
膜をＣＶＤ法によって成膜する。続いて、前記ゲート電
極の上面と、後に形成される導電層とを絶縁するため
に、二酸化シリコン膜等の絶縁膜２０４をＣＶＤ法によ
って成膜する。
Ｓ法により選択的に素子分離領域２０２を形成した後、
熱酸化法によりゲート酸化膜２０３を形成する。次に、
ゲート電極となる燐または砒素を含んだ多結晶シリコン
膜をＣＶＤ法によって成膜する。続いて、前記ゲート電
極の上面と、後に形成される導電層とを絶縁するため
に、二酸化シリコン膜等の絶縁膜２０４をＣＶＤ法によ
って成膜する。
【０００５】次に、フォトリソグラフィ法により前記絶
縁膜２０４上にゲート電極２０５を配線するためのフォ
トレジストパターン（不図示）を形成し、異方性ドライ
エッチングを行うことでゲート電極２０５を形成する。
縁膜２０４上にゲート電極２０５を配線するためのフォ
トレジストパターン（不図示）を形成し、異方性ドライ
エッチングを行うことでゲート電極２０５を形成する。
【０００６】しかる後に、イオン注入法で、前記シリコ
ン基板２０１内に低濃度の不純物イオン注入を行い、低
濃度の不純物拡散層２０６を形成する。
ン基板２０１内に低濃度の不純物イオン注入を行い、低
濃度の不純物拡散層２０６を形成する。
【０００７】図３（ｂ） 次に、前記ゲート電極２０５の側面と後に形成される導
電層との絶縁のために二酸化シリコン膜等の絶縁膜をＣ
ＶＤ法によって成膜する。続いて、異方性ドライエッチ
ング法を用いて、前記ゲート電極２０５および絶縁膜２
０４の両側にサイドウォール２０７を形成する。
電層との絶縁のために二酸化シリコン膜等の絶縁膜をＣ
ＶＤ法によって成膜する。続いて、異方性ドライエッチ
ング法を用いて、前記ゲート電極２０５および絶縁膜２
０４の両側にサイドウォール２０７を形成する。
【０００８】図３（ｃ） しかる後に、ＣＶＤ法により、埋め込み導電層となる燐
または砒素を含んだ多結晶シリコン膜２０８を成膜し、
次に、前記シリコン基板２０１内にトランジスタのソー
ス、ドレインとなる高濃度の不純物イオンをイオン注入
法で導入し、高濃度の不純物拡散層２０９を形成する。
または砒素を含んだ多結晶シリコン膜２０８を成膜し、
次に、前記シリコン基板２０１内にトランジスタのソー
ス、ドレインとなる高濃度の不純物イオンをイオン注入
法で導入し、高濃度の不純物拡散層２０９を形成する。
【０００９】図３（ｄ） 次に、フォトリソグラフィ法で前記絶縁膜上に埋め込み
導電層のフォトレジストパターン２１０を形成する。こ
の時、前記埋め込み導電層を前記ゲート電極２０５上に
オーバーラップさせるために、フォトレジストパターン
２１０のスリット幅は、前記ゲート電極２０５の幅以下
にしなければならない。
導電層のフォトレジストパターン２１０を形成する。こ
の時、前記埋め込み導電層を前記ゲート電極２０５上に
オーバーラップさせるために、フォトレジストパターン
２１０のスリット幅は、前記ゲート電極２０５の幅以下
にしなければならない。
【００１０】また、ソース、ドレイン引き出し用コンタ
クトのパターン形成時の合わせマージンを大きくするた
めには、フォトレジストパターン２１０のスリットＳＬ
の幅はできるだけ小さい方が有利である。しかる後に、
多結晶シリコン膜２０８の異方性ドライエッチングを行
う。
クトのパターン形成時の合わせマージンを大きくするた
めには、フォトレジストパターン２１０のスリットＳＬ
の幅はできるだけ小さい方が有利である。しかる後に、
多結晶シリコン膜２０８の異方性ドライエッチングを行
う。
【００１１】図４（ａ） この後に、レジスト２１０の除去を行い、ソース、ドレ
イン不純物拡散層２０６、２０９に対してセルフアライ
ンで埋め込み導電層２１１を形成する。
イン不純物拡散層２０６、２０９に対してセルフアライ
ンで埋め込み導電層２１１を形成する。
【００１２】以上が従来の半導体装置の製造方法である
が、前記埋め込み導電層のフォトレジストパターン２１
０のスリット幅がゲート電極２０５の幅に対して十分狭
くないと、前記埋め込み導電層のフォトレジストパター
ン２１０に、例えば所定幅の合わせずれ２１２が生じた
場合には、前記フォトレジストパターン２１０のエッジ
がサイドウォール２０７上の薄い部分に乗ることにな
る。
が、前記埋め込み導電層のフォトレジストパターン２１
０のスリット幅がゲート電極２０５の幅に対して十分狭
くないと、前記埋め込み導電層のフォトレジストパター
ン２１０に、例えば所定幅の合わせずれ２１２が生じた
場合には、前記フォトレジストパターン２１０のエッジ
がサイドウォール２０７上の薄い部分に乗ることにな
る。
【００１３】
【発明が解決しようとする課題】この状態で前記埋め込
み導電層の異方性ドライエッチングを行うと、図４
（ｂ）に示すように、オーバーエッチング中にサイドウ
ォール２０７の薄い部分および前記ゲート酸化膜２０３
が破れ、前記シリコン基板２０１の表面が露出してしま
う。
み導電層の異方性ドライエッチングを行うと、図４
（ｂ）に示すように、オーバーエッチング中にサイドウ
ォール２０７の薄い部分および前記ゲート酸化膜２０３
が破れ、前記シリコン基板２０１の表面が露出してしま
う。
【００１４】前記多結晶シリコン膜からなる埋め込み導
電層と前記シリコン基板２０１のエッチングにおける選
択比は著しく低いので、前記露出されたシリコン基板２
０１の表面もエッチングされてしまうことになる。
電層と前記シリコン基板２０１のエッチングにおける選
択比は著しく低いので、前記露出されたシリコン基板２
０１の表面もエッチングされてしまうことになる。
【００１５】その結果として、前記シリコン基板２０１
にはエッチングによるダメージ２１３が生じ、これがト
ランジスタの性能を著しく阻害する原因となっていた。
したがって、埋め込み導電層２１１間のスリットＳＬの
寸法は、前記異方性ドライエッチング時のオーバーエッ
チングによるダメージ２１３の抑制のために、ゲート電
極２０５と埋め込み導電層２１１の合わせ余裕を考慮
し、ゲート電極幅よりも小さい必要がある。
にはエッチングによるダメージ２１３が生じ、これがト
ランジスタの性能を著しく阻害する原因となっていた。
したがって、埋め込み導電層２１１間のスリットＳＬの
寸法は、前記異方性ドライエッチング時のオーバーエッ
チングによるダメージ２１３の抑制のために、ゲート電
極２０５と埋め込み導電層２１１の合わせ余裕を考慮
し、ゲート電極幅よりも小さい必要がある。
【００１６】しかし、前記埋め込み導電層２１１間のス
リットＳＬの寸法を、フォトリソグラフィーの限界解像
度以下には狭めることができないため、ゲート電極幅の
微細化、すなわち、トランジスタの微細化が阻害される
という問題が生じていた。
リットＳＬの寸法を、フォトリソグラフィーの限界解像
度以下には狭めることができないため、ゲート電極幅の
微細化、すなわち、トランジスタの微細化が阻害される
という問題が生じていた。
【００１７】前記のように、従来はオーバーエッチング
時の素子ダメージを抑制するために埋め込み導電層をパ
ターニングする時の合わせずれを見込んで、ゲート電極
の最小加工寸法を埋め込み導電層の最小加工寸法以上に
大きくしなければならず、そのためトランジスタの微細
化が阻害されるという問題があった。
時の素子ダメージを抑制するために埋め込み導電層をパ
ターニングする時の合わせずれを見込んで、ゲート電極
の最小加工寸法を埋め込み導電層の最小加工寸法以上に
大きくしなければならず、そのためトランジスタの微細
化が阻害されるという問題があった。
【００１８】そこで、本発明は、ソース、ドレイン引き
出し用の埋め込み導電層間のスリットをフォトリソグラ
フィーで得られる最小寸法よりも小さく製造することが
でき、半導体装置の微細化が可能な高集積の信頼性の高
い半導体装置の製法方法を提供することを目的とする。
出し用の埋め込み導電層間のスリットをフォトリソグラ
フィーで得られる最小寸法よりも小さく製造することが
でき、半導体装置の微細化が可能な高集積の信頼性の高
い半導体装置の製法方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された拡散層と、ゲート
絶縁膜と、前記ゲート絶縁膜上に形成されていて、その
上面及び側面を第１の絶縁膜で被覆されたゲート配線と
を備える半導体装置の製造方法において、前記半導体基
板上に第１の多結晶シリコン膜を堆積する第１の工程
と、前記拡散層が形成されている前記半導体基板上およ
び前記ゲート配線の側面を前記第１の多結晶シリコン膜
が覆うように存在させて前記第１の多結晶シリコン膜を
部分的に除去する第２の工程と、前記第２の工程後、前
記半導体基板上に第２の多結晶シリコン膜を堆積する第
３の工程と、前記第３の工程後、前記ゲート配線の上面
に形成されている前記第１の絶縁膜上において、前記第
１の多結晶シリコン膜側面を被覆する前記第２の多結晶
シリコン膜を残して前記第２の多結晶シリコン膜を部分
的に除去する第４の工程とを備えることを特徴としてい
る。
造方法は、半導体基板上に形成された拡散層と、ゲート
絶縁膜と、前記ゲート絶縁膜上に形成されていて、その
上面及び側面を第１の絶縁膜で被覆されたゲート配線と
を備える半導体装置の製造方法において、前記半導体基
板上に第１の多結晶シリコン膜を堆積する第１の工程
と、前記拡散層が形成されている前記半導体基板上およ
び前記ゲート配線の側面を前記第１の多結晶シリコン膜
が覆うように存在させて前記第１の多結晶シリコン膜を
部分的に除去する第２の工程と、前記第２の工程後、前
記半導体基板上に第２の多結晶シリコン膜を堆積する第
３の工程と、前記第３の工程後、前記ゲート配線の上面
に形成されている前記第１の絶縁膜上において、前記第
１の多結晶シリコン膜側面を被覆する前記第２の多結晶
シリコン膜を残して前記第２の多結晶シリコン膜を部分
的に除去する第４の工程とを備えることを特徴としてい
る。
【００２０】また、本発明の他の特徴とするところは、
請求項１に記載の半導体装置の製造方法において、前記
第４の工程後、前記半導体基板上に第２の絶縁膜を形成
する第５の工程と、前記第２の絶縁膜を、前記第１の多
結晶シリコン膜及び／あるいは前記第２の多結晶シリコ
ン膜が露出する程度に開孔する第６の工程と、前記第６
の工程において形成された開孔部に、前記第１の多結晶
シリコン膜及び／あるいは前記第２の多結晶シリコン膜
と接するよう導電層を形成する第７の工程とを更に備え
ることを特徴としている。
請求項１に記載の半導体装置の製造方法において、前記
第４の工程後、前記半導体基板上に第２の絶縁膜を形成
する第５の工程と、前記第２の絶縁膜を、前記第１の多
結晶シリコン膜及び／あるいは前記第２の多結晶シリコ
ン膜が露出する程度に開孔する第６の工程と、前記第６
の工程において形成された開孔部に、前記第１の多結晶
シリコン膜及び／あるいは前記第２の多結晶シリコン膜
と接するよう導電層を形成する第７の工程とを更に備え
ることを特徴としている。
【００２１】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法において、
前記第６の工程後、前記第６の工程において形成された
開孔部に、セルプレート電極、誘電体膜、及びストレー
ジノード電極を順次形成する第８の工程を更に備えるこ
とを特徴としている。
は、請求項１に記載の半導体装置の製造方法において、
前記第６の工程後、前記第６の工程において形成された
開孔部に、セルプレート電極、誘電体膜、及びストレー
ジノード電極を順次形成する第８の工程を更に備えるこ
とを特徴としている。
【００２２】
【作用】本発明は前記技術手段よりなるので、前記埋め
込み導電層間のスリットが自己整合的にサイドウォール
分だけ小さく形成されるため、従来問題となっていたフ
ォトリソグラフィー技術を用いて前記埋め込み導電層を
パターニングする際に、スリットのサイズをゲート電極
の幅と同等または広く形成できるため、トランジスタの
微細化を阻害することなく、ソース、ドレイン不純物拡
散層に対してセルフアラインでコンタクトするという埋
め込み導電層の利点を損なわず、容易な方法で高信頼性
で高集積可能な半導体装置を製造する方法を提供するこ
とが可能となる。
込み導電層間のスリットが自己整合的にサイドウォール
分だけ小さく形成されるため、従来問題となっていたフ
ォトリソグラフィー技術を用いて前記埋め込み導電層を
パターニングする際に、スリットのサイズをゲート電極
の幅と同等または広く形成できるため、トランジスタの
微細化を阻害することなく、ソース、ドレイン不純物拡
散層に対してセルフアラインでコンタクトするという埋
め込み導電層の利点を損なわず、容易な方法で高信頼性
で高集積可能な半導体装置を製造する方法を提供するこ
とが可能となる。
【００２３】
【発明の実施の形態】以下、本発明の半導体装置の製法
方法をＤＲＡＭに適用した場合の第１の実施の形態を、
図１及び図２を用いて工程順に説明する。
方法をＤＲＡＭに適用した場合の第１の実施の形態を、
図１及び図２を用いて工程順に説明する。
【００２４】図１（ａ） 半導体シリコン基板１０１（比抵抗１〜１２Ωｃｍ，ボ
ロン含有）の主表面上に、公知の熱酸化法により、ＬＯ
ＣＯＳ酸化膜（二酸化シリコン膜）１０２を、例えば膜
厚４００nmに形成する。
ロン含有）の主表面上に、公知の熱酸化法により、ＬＯ
ＣＯＳ酸化膜（二酸化シリコン膜）１０２を、例えば膜
厚４００nmに形成する。
【００２５】次に、公知の熱酸化法により、ゲート酸化
膜（二酸化シリコン膜）１０３を、例えば膜厚１０〜２
０nmに形成する。次に、公知のＣＶＤ法により、ゲート
電極となる燐または砒素を2 〜6E20atoms/cm3 程度含有
させた多結晶シリコン膜１０４を、例えば１００ｎｍ程
度成膜させた後、公知のＣＶＤ法により二酸化シリコン
膜１０５を、例えば２００nm程度成膜させる。
膜（二酸化シリコン膜）１０３を、例えば膜厚１０〜２
０nmに形成する。次に、公知のＣＶＤ法により、ゲート
電極となる燐または砒素を2 〜6E20atoms/cm3 程度含有
させた多結晶シリコン膜１０４を、例えば１００ｎｍ程
度成膜させた後、公知のＣＶＤ法により二酸化シリコン
膜１０５を、例えば２００nm程度成膜させる。
【００２６】しかる後、フォトレジスト（不図示）を塗
布し、公知のフォトリソグラフィー法によって、フォト
レジストをゲート電極のパターンに加工する。次に、こ
のフォトレジストの電極パターンをマスクとして、公知
のエッチング法で二酸化シリコン膜１０５を異方性ドラ
イエッチングし、ゲート電極のパターンに加工する。
布し、公知のフォトリソグラフィー法によって、フォト
レジストをゲート電極のパターンに加工する。次に、こ
のフォトレジストの電極パターンをマスクとして、公知
のエッチング法で二酸化シリコン膜１０５を異方性ドラ
イエッチングし、ゲート電極のパターンに加工する。
【００２７】続けて、公知のアッシング法により、フォ
トレジストを除去後、二酸化シリコン膜１０５をマスク
として公知のエッチング法で多結晶シリコン膜を異方性
ドライエッチングし、ゲート電極１０４のパターンに加
工する。
トレジストを除去後、二酸化シリコン膜１０５をマスク
として公知のエッチング法で多結晶シリコン膜を異方性
ドライエッチングし、ゲート電極１０４のパターンに加
工する。
【００２８】しかる後、ゲート酸化膜１０３を介して公
知のイオン注入法により、燐イオンを例えば30〜150KeV
で5E12〜5E13[ions/cm2]程度注入し、低濃度の不純物拡
散層１０６を形成する。
知のイオン注入法により、燐イオンを例えば30〜150KeV
で5E12〜5E13[ions/cm2]程度注入し、低濃度の不純物拡
散層１０６を形成する。
【００２９】図１（ｂ） 公知のＣＶＤ法により二酸化シリコン膜を例えば１００
〜２００ｎｍ程度成膜させ、公知のエッチング法で異方
性ドライエッチングしてサイドウォール１０７を形成す
る。次に、公知のイオン注入法により、砒素イオンを例
えば50〜100KeVで5E15〜5E16[ions/cm2]程度注入し、高
濃度の不純物拡散層１０８を形成する。
〜２００ｎｍ程度成膜させ、公知のエッチング法で異方
性ドライエッチングしてサイドウォール１０７を形成す
る。次に、公知のイオン注入法により、砒素イオンを例
えば50〜100KeVで5E15〜5E16[ions/cm2]程度注入し、高
濃度の不純物拡散層１０８を形成する。
【００３０】図１（ｃ） 次に、公知のＣＶＤ法により埋め込み導電層となる多結
晶シリコン膜１０９を、例えば３００〜５００ｎｍ程度
成膜させる。
晶シリコン膜１０９を、例えば３００〜５００ｎｍ程度
成膜させる。
【００３１】図１（ｄ） しかる後、フォトレジスト１１０を塗布し、公知のフォ
トリソグラフィー法によって、フォトレジスト１１０を
埋め込み導電層のパターンに加工する。この際、埋め込
み導電層間のスリットＳＬの幅は、ゲート電極１０４の
幅と同程度、またはゲート電極１０４の幅より広めでよ
い。
トリソグラフィー法によって、フォトレジスト１１０を
埋め込み導電層のパターンに加工する。この際、埋め込
み導電層間のスリットＳＬの幅は、ゲート電極１０４の
幅と同程度、またはゲート電極１０４の幅より広めでよ
い。
【００３２】図２（ａ） 次に、フォトレジスト１１０をマスクとして、公知のエ
ッチング法で多結晶シリコン膜１０９を異方性ドライエ
ッチングし、埋め込み導電層のパターンに加工する。こ
の時、下地段差または溝部分の多結晶シリコン膜１０９
を除去するためのオーバーエッチングを行う必要はな
く、下地段差または溝部分に多結晶シリコン膜１０９が
残っていても構わない。続けて、公知のアッシング法に
より、フォトレジスト１１０を除去する。
ッチング法で多結晶シリコン膜１０９を異方性ドライエ
ッチングし、埋め込み導電層のパターンに加工する。こ
の時、下地段差または溝部分の多結晶シリコン膜１０９
を除去するためのオーバーエッチングを行う必要はな
く、下地段差または溝部分に多結晶シリコン膜１０９が
残っていても構わない。続けて、公知のアッシング法に
より、フォトレジスト１１０を除去する。
【００３３】図２（ｂ） 次に、公知のＣＶＤ法により埋め込み導電層となる多結
晶シリコン膜１１１を、例えば２００ｎｍ程度成膜させ
る。
晶シリコン膜１１１を、例えば２００ｎｍ程度成膜させ
る。
【００３４】図２（ｃ） 次に、公知のエッチング法で多結晶シリコン膜１０９お
よび１１１をエッチバックし、埋め込み導電層１１２を
形成する。
よび１１１をエッチバックし、埋め込み導電層１１２を
形成する。
【００３５】図２（ｄ） 以後、拡散層活性化のための熱処理、層間絶縁膜１１３
の形成、ストレージコンタクト孔１１４の開孔、ストレ
ージノード電極１１５の形成、誘電体膜１１６の形成、
セルプレート電極１１７の形成、絶縁膜からなる平坦化
膜１１８の形成、ビットコンタクト孔１１９の開孔、メ
タル配線１２０の形成等を行い、ＤＲＡＭ回路を製造す
る。
の形成、ストレージコンタクト孔１１４の開孔、ストレ
ージノード電極１１５の形成、誘電体膜１１６の形成、
セルプレート電極１１７の形成、絶縁膜からなる平坦化
膜１１８の形成、ビットコンタクト孔１１９の開孔、メ
タル配線１２０の形成等を行い、ＤＲＡＭ回路を製造す
る。
【００３６】
【発明の効果】本発明は前述したように、埋め込み導電
層間のスリットを、フォトリソグラフィーの最小加工寸
法幅よりも小さく形成できるため、トランジスタの微細
化を阻害することなく、高信頼性で高集積化可能な半導
体装置の製造方法を提供することができる。
層間のスリットを、フォトリソグラフィーの最小加工寸
法幅よりも小さく形成できるため、トランジスタの微細
化を阻害することなく、高信頼性で高集積化可能な半導
体装置の製造方法を提供することができる。
【図１】本発明をＤＲＡＭに適用した実施の形態を示す
半導体装置の製造工程順断面図である。
半導体装置の製造工程順断面図である。
【図２】本発明をＤＲＡＭに適用した実施の形態を示す
半導体装置の製造工程順断面図である。
半導体装置の製造工程順断面図である。
【図３】従来技術を説明するための半導体装置の製造工
程順断面図である。
程順断面図である。
【図４】従来技術を説明するための半導体装置の製造工
程順断面図である。
程順断面図である。
１０１ 半導体シリコン基板 １０３ ゲート酸化膜 １０４ 多結晶シリコン膜 １０５ 二酸化シリコン膜 １０６ 低濃度の不純物拡散層 １０７ サイドウォール １０８ 高濃度の不純物拡散層 １０９ 多結晶シリコン膜 １１１ 多結晶シリコン膜 １１２ 埋め込み導電層 １１３ 層間絶縁膜 １１４ ストレージコンタクト孔 １１５ ストレージノード電極 １１６ 誘電体膜 １１７ セルプレート電極 １１８ 平坦化膜 １１９ ビットコンタクト孔 １２０ メタル配線 ２０１ 半導体シリコン基板 ２０２ ＬＯＣＯＳ酸化膜（二酸化シリコン膜） ２０３ ゲート酸化膜 ２０４ 二酸化シリコン膜 ２０５ ゲート電極 ２０６ 低濃度の不純物拡散層 ２０７ サイドウォール（二酸化シリコン膜） ２０８ 埋め込み導電層（多結晶シリコン膜） ２０９ 高濃度の不純物拡散層 ２１０ フォトレジスト ２１１ 埋め込み導電層 ２１２ 合わせずれ ２１３ エッチングダメージ
Claims (3)
- 【請求項１】 半導体基板上に形成された拡散層と、ゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成されていて、
その上面及び側面を第１の絶縁膜で被覆されたゲート配
線とを備える半導体装置の製造方法において、 前記半導体基板上に第１の多結晶シリコン膜を堆積する
第１の工程と、 前記拡散層が形成されている前記半導体基板上および前
記ゲート配線の側面を前記第１の多結晶シリコン膜が覆
うように存在させて前記第１の多結晶シリコン膜を部分
的に除去する第２の工程と、 前記第２の工程後、前記半導体基板上に第２の多結晶シ
リコン膜を堆積する第３の工程と、 前記第３の工程後、前記ゲート配線の上面に形成されて
いる前記第１の絶縁膜上において、前記第１の多結晶シ
リコン膜側面を被覆する前記第２の多結晶シリコン膜を
残して前記第２の多結晶シリコン膜を部分的に除去する
第４の工程とを備えることを特徴とする半導体装置の製
造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第４の工程後、前記半導体基板上に第２の絶縁膜を
形成する第５の工程と、 前記第２の絶縁膜を、前記第１の多結晶シリコン膜及び
／あるいは前記第２の多結晶シリコン膜が露出する程度
に開孔する第６の工程と、 前記第６の工程において形成された開孔部に、前記第１
の多結晶シリコン膜及び／あるいは前記第２の多結晶シ
リコン膜と接するよう導電層を形成する第７の工程とを
更に備えることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第６の工程後、前記第６の工程において形成された
開孔部に、セルプレート電極、誘電体膜、及びストレー
ジノード電極を順次形成する第８の工程を更に備えるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195438A JPH1022478A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195438A JPH1022478A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022478A true JPH1022478A (ja) | 1998-01-23 |
Family
ID=16341070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8195438A Withdrawn JPH1022478A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7999294B2 (en) | 2007-07-31 | 2011-08-16 | Samsung Electronics Co., Ltd. | Semiconductor device which may prevent electrical failures of contacts |
-
1996
- 1996-07-05 JP JP8195438A patent/JPH1022478A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7999294B2 (en) | 2007-07-31 | 2011-08-16 | Samsung Electronics Co., Ltd. | Semiconductor device which may prevent electrical failures of contacts |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |