JPH0745820A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
- Publication number
- JPH0745820A JPH0745820A JP20576093A JP20576093A JPH0745820A JP H0745820 A JPH0745820 A JP H0745820A JP 20576093 A JP20576093 A JP 20576093A JP 20576093 A JP20576093 A JP 20576093A JP H0745820 A JPH0745820 A JP H0745820A
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- JP
- Japan
- Prior art keywords
- gate electrode
- source
- mask material
- mos transistor
- drain diffusion
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 工程が増加することなく浅い接合のソース・
ドレイン拡散領域を得ることができるＭＯＳ型トランジ
スタの製造方法を提供する。 【構成】 ゲート電極４及びゲート電極を覆う絶縁膜６
が形成された基板１上にマスク材７を成膜させ、これを
上記絶縁膜が露見するまでエッチングした後に不純物イ
オンをソース・ドレイン拡散領域８及びゲート電極中に
導入し、更に拡散させることにより、ソース・ドレイン
拡散領域の接合深さが浅くなるように不純物を導入、拡
散しても同時にゲート電極中にも好適に不純物が拡散す
る。従って、ソース・ドレイン拡散領域及びゲート電極
中への不純物導入を同時に行うことができることから工
数を少なくでき、作業時間が短縮される。また、マスク
材にポリシリコンを用いれば、このマスク材をパターニ
ングしてソース・ドレイン電極及び／または配線とする
ことができ、工数を一層少なくすることができる。
ドレイン拡散領域を得ることができるＭＯＳ型トランジ
スタの製造方法を提供する。 【構成】 ゲート電極４及びゲート電極を覆う絶縁膜６
が形成された基板１上にマスク材７を成膜させ、これを
上記絶縁膜が露見するまでエッチングした後に不純物イ
オンをソース・ドレイン拡散領域８及びゲート電極中に
導入し、更に拡散させることにより、ソース・ドレイン
拡散領域の接合深さが浅くなるように不純物を導入、拡
散しても同時にゲート電極中にも好適に不純物が拡散す
る。従って、ソース・ドレイン拡散領域及びゲート電極
中への不純物導入を同時に行うことができることから工
数を少なくでき、作業時間が短縮される。また、マスク
材にポリシリコンを用いれば、このマスク材をパターニ
ングしてソース・ドレイン電極及び／または配線とする
ことができ、工数を一層少なくすることができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型トランジスタの
製造方法に関し、特にソース・ドレイン拡散領域と導電
性薄膜からなるゲート電極とが同一の導電型を有するＭ
ＯＳ型トランジスタの製造方法に関するものである。
製造方法に関し、特にソース・ドレイン拡散領域と導電
性薄膜からなるゲート電極とが同一の導電型を有するＭ
ＯＳ型トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来から、０．５μｍ以上のゲート長を
有する相補型ＭＯＳトランジスタ（以下、ＣＭＯＳトラ
ンジスタと略記する）では、導電性薄膜からなるゲート
電極に、例えば気相拡散法によりソース・ドレイン拡散
領域と同じ導電型の不純物を導入することにより、この
ゲート電極を低抵抗化することが一般的に行われてい
た。
有する相補型ＭＯＳトランジスタ（以下、ＣＭＯＳトラ
ンジスタと略記する）では、導電性薄膜からなるゲート
電極に、例えば気相拡散法によりソース・ドレイン拡散
領域と同じ導電型の不純物を導入することにより、この
ゲート電極を低抵抗化することが一般的に行われてい
た。
【０００３】上記方法によれば、例えばゲート電極にｎ
型不純物を導入した場合、ｎ型ＭＯＳトランジスタでは
ゲート電極と基板との間に仕事関数差を生じ、適正な閾
値電圧が得られるが、ｐ型ＭＯＳトランジスタのゲート
電極もｎ型となることからｎ型ＭＯＳトランジスタのよ
うにはゲート電極と基板との間に仕事関数差を生じな
い。従って、特に閾値電圧を例えば１Ｖ以下として駆動
能力を向上しようとした場合、ｐ型ＭＯＳトランジスタ
ではそのチャネル表面にソース・ドレイン拡散領域と同
じ導電型の例えばボロンなどを拡散させた所謂埋め込み
チャネル型の構造をとる必要があった。
型不純物を導入した場合、ｎ型ＭＯＳトランジスタでは
ゲート電極と基板との間に仕事関数差を生じ、適正な閾
値電圧が得られるが、ｐ型ＭＯＳトランジスタのゲート
電極もｎ型となることからｎ型ＭＯＳトランジスタのよ
うにはゲート電極と基板との間に仕事関数差を生じな
い。従って、特に閾値電圧を例えば１Ｖ以下として駆動
能力を向上しようとした場合、ｐ型ＭＯＳトランジスタ
ではそのチャネル表面にソース・ドレイン拡散領域と同
じ導電型の例えばボロンなどを拡散させた所謂埋め込み
チャネル型の構造をとる必要があった。
【０００４】ところが、近年の集積回路の高密度化に伴
い、例えばゲート長を０．５μｍ以下に微細化しようと
すると、埋め込みチャネル型のｐ型トランジスタではソ
ース・ドレイン間のパンチスルーやショートチャネル効
果等が問題となる。従って、ｐ型ＭＯＳトランジスタに
於ても、ｎ型ＭＯＳトランジスタと同様にチャネル表面
にソース・ドレイン拡散領域と同じ導電型の不純物拡散
層を持たない所謂表面チャネル型の構造を採用する必要
が生じてきた。このため、導電性薄膜からなるゲート電
極とソース・ドレイン拡散領域とを同じ導電型とし、ゲ
ート電極と基板との間に仕事関数差が生じずトランジス
タの閾値電圧が下降することがないＭＯＳトランジスタ
が開発、提案されている。
い、例えばゲート長を０．５μｍ以下に微細化しようと
すると、埋め込みチャネル型のｐ型トランジスタではソ
ース・ドレイン間のパンチスルーやショートチャネル効
果等が問題となる。従って、ｐ型ＭＯＳトランジスタに
於ても、ｎ型ＭＯＳトランジスタと同様にチャネル表面
にソース・ドレイン拡散領域と同じ導電型の不純物拡散
層を持たない所謂表面チャネル型の構造を採用する必要
が生じてきた。このため、導電性薄膜からなるゲート電
極とソース・ドレイン拡散領域とを同じ導電型とし、ゲ
ート電極と基板との間に仕事関数差が生じずトランジス
タの閾値電圧が下降することがないＭＯＳトランジスタ
が開発、提案されている。
【０００５】ところで、ＭＯＳ型トランジスタに於て
は、ゲート長が短くなるに従い、ソース・ドレイン拡散
領域の接合深さを浅くしていく必要がある。従来、一般
的には、ソース・ドレイン拡散領域にイオン注入法によ
って直接不純物を導入するという方法が採られていた。
しかしながら、この方法を用いた場合、イオン注入の加
速電圧を或る一定値以下に下げることが不可能であると
いう理由から、その加速電圧で決まる接合深さを或る程
度以上浅くすることが不可能であった。これらの問題点
に対処するために図２（ａ）〜（ｄ）に示すような接合
形成方法が一般的に用いられている。即ち、まず図２
（ａ）に示すように、基板２１上に素子分離領域（ＬＯ
ＣＯＳ）２２を形成した後、絶縁膜２３及び導電性薄膜
からなるゲート電極２４を形成し、更にゲート電極２４
の側壁部に絶縁体からなるサイドウォールスペーサ２５
及びゲート電極２４の上部を覆う絶縁膜２６を形成す
る。次に、図２（ｂ）に示すように、基板２１の全面に
亘りマスクとしてポリシリコン膜２７を形成した後 、
この膜２７中に矢印で示すように不純物を導入し、例え
ばＲＴＡ（Rapid Thermal Anneal）により熱拡散を行
い、図２（ｄ）に示すように、ソース・ドレイン拡散領
域２８に不純物を拡散させるものである。
は、ゲート長が短くなるに従い、ソース・ドレイン拡散
領域の接合深さを浅くしていく必要がある。従来、一般
的には、ソース・ドレイン拡散領域にイオン注入法によ
って直接不純物を導入するという方法が採られていた。
しかしながら、この方法を用いた場合、イオン注入の加
速電圧を或る一定値以下に下げることが不可能であると
いう理由から、その加速電圧で決まる接合深さを或る程
度以上浅くすることが不可能であった。これらの問題点
に対処するために図２（ａ）〜（ｄ）に示すような接合
形成方法が一般的に用いられている。即ち、まず図２
（ａ）に示すように、基板２１上に素子分離領域（ＬＯ
ＣＯＳ）２２を形成した後、絶縁膜２３及び導電性薄膜
からなるゲート電極２４を形成し、更にゲート電極２４
の側壁部に絶縁体からなるサイドウォールスペーサ２５
及びゲート電極２４の上部を覆う絶縁膜２６を形成す
る。次に、図２（ｂ）に示すように、基板２１の全面に
亘りマスクとしてポリシリコン膜２７を形成した後 、
この膜２７中に矢印で示すように不純物を導入し、例え
ばＲＴＡ（Rapid Thermal Anneal）により熱拡散を行
い、図２（ｄ）に示すように、ソース・ドレイン拡散領
域２８に不純物を拡散させるものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法によりソース・ドレイン拡散領域２８の接
合深さを浅くすると、ゲート電極２４には不純物が届か
ず、例えばゲート電極２４に対してのみ不純物の導入、
拡散処理を行わなければならず、工数が増加し、その作
業が煩雑になりがちであった。
た従来の方法によりソース・ドレイン拡散領域２８の接
合深さを浅くすると、ゲート電極２４には不純物が届か
ず、例えばゲート電極２４に対してのみ不純物の導入、
拡散処理を行わなければならず、工数が増加し、その作
業が煩雑になりがちであった。
【０００７】本発明は上記したような従来技術の問題点
に鑑みなされたものであり、その主な目的は、工程が増
加することなく浅い接合のソース・ドレイン拡散領域を
得ることができるＭＯＳ型トランジスタの製造方法を提
供することにある。
に鑑みなされたものであり、その主な目的は、工程が増
加することなく浅い接合のソース・ドレイン拡散領域を
得ることができるＭＯＳ型トランジスタの製造方法を提
供することにある。
【０００８】
【課題を解決するための手段】上記した目的は、基板上
に導電性薄膜からなるゲート電極及びその上部を覆う絶
縁膜を形成する過程と、前記ゲート電極及び前記絶縁膜
が形成された基板上にマスク材を成膜させる過程と、前
記ゲート電極を覆う絶縁膜が露見するまで前記マスク材
をエッチングする過程と、不純物イオンを前記ソース・
ドレイン拡散領域及び前記ゲート電極中に導入し、更に
拡散させる過程とをこの順番に有することを特徴とする
ＭＯＳ型トランジスタの製造方法を提供することにより
達成される。特に、前記マスク材がポリシリコン材から
なり、前記不純物イオン導入、拡散過程の後に前記マス
ク材をソース・ドレイン拡散領域の電極及び／または配
線とするべくパターニングする過程を更に有すると良
い。
に導電性薄膜からなるゲート電極及びその上部を覆う絶
縁膜を形成する過程と、前記ゲート電極及び前記絶縁膜
が形成された基板上にマスク材を成膜させる過程と、前
記ゲート電極を覆う絶縁膜が露見するまで前記マスク材
をエッチングする過程と、不純物イオンを前記ソース・
ドレイン拡散領域及び前記ゲート電極中に導入し、更に
拡散させる過程とをこの順番に有することを特徴とする
ＭＯＳ型トランジスタの製造方法を提供することにより
達成される。特に、前記マスク材がポリシリコン材から
なり、前記不純物イオン導入、拡散過程の後に前記マス
ク材をソース・ドレイン拡散領域の電極及び／または配
線とするべくパターニングする過程を更に有すると良
い。
【０００９】
【作用】マスク材を、ゲート電極の上部を覆う絶縁層が
露見するまで、エッチングすることにより、その後ソー
ス・ドレイン拡散領域の接合深さが浅くなるように不純
物を導入、拡散しても同時にゲート電極中に好適に不純
物が拡散する。また、マスク材にポリシリコンを用いれ
ば、このマスク材を除去せずにパターニングすることに
よりソース・ドレイン電極及び／または配線とすること
ができる。
露見するまで、エッチングすることにより、その後ソー
ス・ドレイン拡散領域の接合深さが浅くなるように不純
物を導入、拡散しても同時にゲート電極中に好適に不純
物が拡散する。また、マスク材にポリシリコンを用いれ
ば、このマスク材を除去せずにパターニングすることに
よりソース・ドレイン電極及び／または配線とすること
ができる。
【００１０】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１１】図１（ａ）〜図１（ｅ）は本発明に基づく
ｐ型ＭＯＳトランジスタの製造方法の要部を示す断面図
である。尚、本実施例ではｐ型ＭＯＳトランジスタの製
造過程のみ説明し、ｎ型ＭＯＳトランジスタについては
ｐ型ＭＯＳトランジスタと同様であるのでその詳細な説
明を省略する。
ｐ型ＭＯＳトランジスタの製造方法の要部を示す断面図
である。尚、本実施例ではｐ型ＭＯＳトランジスタの製
造過程のみ説明し、ｎ型ＭＯＳトランジスタについては
ｐ型ＭＯＳトランジスタと同様であるのでその詳細な説
明を省略する。
【００１２】まず、図１（ａ）に示すように、基板１上
に素子分離領域（ＬＯＣＯＳ）２を形成した後、絶縁膜
３及び導電性薄膜からなるゲート電極４を形成し、その
後、絶縁体からなるサイドウォールスペーサ５及びゲー
ト電極４の上部を覆うように絶縁膜６を形成する。
に素子分離領域（ＬＯＣＯＳ）２を形成した後、絶縁膜
３及び導電性薄膜からなるゲート電極４を形成し、その
後、絶縁体からなるサイドウォールスペーサ５及びゲー
ト電極４の上部を覆うように絶縁膜６を形成する。
【００１３】次に、基板１の全面に不純物導入の際のマ
スクとしてのポリシリコン膜７をＣＶＤ法などにより成
膜させる（図１（ｂ））。そして、図１（ｃ）に示すよ
うに、ゲート電極４の上部を覆う絶縁層６が露見するま
で、エッチングを行う。その後、ポリシリコン膜７に不
純物イオンを導入し（図１（ｄ））、熱拡散によってこ
の不純物イオンを拡散させ、ソース・ドレイン領域８を
形成すると同時にゲート電極４を上記ソース・ドレイン
領域８と同じ導電型とする（図１（ｅ））。ここで、接
合深さを浅くするためのマスクとして利用したポリシリ
コン膜７は、後工程にてパターニングしてソース・ドレ
イン電極や配線として使用することとなる（図示せ
ず）。これにより、通常層間絶縁膜形成後に行われるコ
ンタクト孔の形成、埋め込みプラグの形成などの工程を
省略でき、配線パターンの形成工程が容易になる。
スクとしてのポリシリコン膜７をＣＶＤ法などにより成
膜させる（図１（ｂ））。そして、図１（ｃ）に示すよ
うに、ゲート電極４の上部を覆う絶縁層６が露見するま
で、エッチングを行う。その後、ポリシリコン膜７に不
純物イオンを導入し（図１（ｄ））、熱拡散によってこ
の不純物イオンを拡散させ、ソース・ドレイン領域８を
形成すると同時にゲート電極４を上記ソース・ドレイン
領域８と同じ導電型とする（図１（ｅ））。ここで、接
合深さを浅くするためのマスクとして利用したポリシリ
コン膜７は、後工程にてパターニングしてソース・ドレ
イン電極や配線として使用することとなる（図示せ
ず）。これにより、通常層間絶縁膜形成後に行われるコ
ンタクト孔の形成、埋め込みプラグの形成などの工程を
省略でき、配線パターンの形成工程が容易になる。
【００１４】
【発明の効果】以上の説明により明らかなように、本発
明によるＭＯＳ型トランジスタの製造方法によれば、ゲ
ート電極及びゲート電極を覆う絶縁膜が形成された基板
上にマスク材を成膜させ、そのマスク材を上記絶縁膜が
露見するまでエッチングした後に不純物イオンをソース
・ドレイン拡散領域及びゲート電極中に導入し、更に拡
散させることにより、ソース・ドレイン拡散領域の接合
深さが浅くなるように不純物を導入、拡散しても同時に
ゲート電極中に好適に不純物が拡散する。従って、ソー
ス・ドレイン拡散領域及び導電性薄膜からなるゲート電
極中へ不純物導入を同時に行うことができることから工
数を少なくでき、作業時間が短縮される。また、マスク
材にポリシリコンを用いれば、このマスク材を除去せず
にパターニングすることによりソース・ドレイン電極及
び／または配線とすることができ、工数を一層少なくす
ることができる。
明によるＭＯＳ型トランジスタの製造方法によれば、ゲ
ート電極及びゲート電極を覆う絶縁膜が形成された基板
上にマスク材を成膜させ、そのマスク材を上記絶縁膜が
露見するまでエッチングした後に不純物イオンをソース
・ドレイン拡散領域及びゲート電極中に導入し、更に拡
散させることにより、ソース・ドレイン拡散領域の接合
深さが浅くなるように不純物を導入、拡散しても同時に
ゲート電極中に好適に不純物が拡散する。従って、ソー
ス・ドレイン拡散領域及び導電性薄膜からなるゲート電
極中へ不純物導入を同時に行うことができることから工
数を少なくでき、作業時間が短縮される。また、マスク
材にポリシリコンを用いれば、このマスク材を除去せず
にパターニングすることによりソース・ドレイン電極及
び／または配線とすることができ、工数を一層少なくす
ることができる。
【図１】（ａ）部〜（ｅ）部は本発明に基づくｐ型ＭＯ
Ｓトランジスタの製造方法の要部を示す断面図である。
Ｓトランジスタの製造方法の要部を示す断面図である。
【図２】（ａ）部〜（ｄ）部は従来の一般的なＭＯＳト
ランジスタの製造方法の要部を示す断面図である。
ランジスタの製造方法の要部を示す断面図である。
１ 基板 ２ 素子分離領域 ３ 絶縁膜 ４ ゲート電極 ５ サイドウォールスペーサ ６ 絶縁膜 ７ ポリシリコン膜 ８ ソース・ドレイン領域 ２１ 基板 ２２ 素子分離領域 ２３ 絶縁膜 ２４ ゲート電極 ２５ サイドウォールスペーサ ２６ 絶縁膜 ２７ ポリシリコン膜 ２８ ソース・ドレイン拡散領域
Claims (2)
- 【請求項１】 基板上に導電性薄膜からなるゲート電
極及びその上部を覆う絶縁膜を形成する過程と、 前記ゲート電極及び前記絶縁膜が形成された基板上にマ
スク材を成膜させる過程と、 前記ゲート電極を覆う絶縁膜が露見するまで前記マスク
材をエッチングする過程と、 不純物イオンを前記ソース・ドレイン拡散領域及び前記
ゲート電極中に導入し、更に拡散させる過程とをこの順
番に有することを特徴とするＭＯＳ型トランジスタの製
造方法。 - 【請求項２】 前記マスク材がポリシリコン材からな
り、前記不純物イオン導入、拡散過程の後に前記マスク
材をソース・ドレイン拡散領域の電極及び／または配線
とするべくパターニングする過程を更に有することを特
徴とする請求項１に記載のＭＯＳ型トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20576093A JPH0745820A (ja) | 1993-07-27 | 1993-07-27 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20576093A JPH0745820A (ja) | 1993-07-27 | 1993-07-27 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745820A true JPH0745820A (ja) | 1995-02-14 |
Family
ID=16512218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20576093A Withdrawn JPH0745820A (ja) | 1993-07-27 | 1993-07-27 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745820A (ja) |
-
1993
- 1993-07-27 JP JP20576093A patent/JPH0745820A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |