KR100317219B1 - 기생용량이감소되는반도체장치제조방법 - Google Patents
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Abstract
반도체 제조 방법이 게이트 절연막을 매개로 하여 반도체 기판 상에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극의 측면과 상기 반도체 기판의 상부면에 제1 절연막을 형성하는 단계를 포함한다. 또한, 본 방법은 상기 제1 절연막 상에 제2 절연막을 형성하는 단계, 및 상기 제1 및 제2 절연막을 에치 백하여 각각 상기 제1 및 제2 절연막 층을 포함하는 측벽들을 형성하는 단계를 포함한다. 본 방법은 제1 절연막 층들의 일부가 남도록 상기 측벽의 제1 절연막을 에칭하는 단계를 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 더 상세하게는, 본 발명은 기생 용량이 감소된 반도체 장치 제조 방법에 관한 것이다.
반도체 소자는 반도체 장치의 대규모화에 수반하여 더 미세하게 구성된다. 구조가 미세해질수록 기생 저항 및 기생 용량이 반도체의 성능에 미치는 영향은 더 커진다. 대규모의 집적 회로를 더 고성능화하거나 또는 계산 속도를 향상시키기 위해, 대규모의 집적 회로 자체가 더 빠른 속도로 작동할 필요가 있다.
반도체 장치의 작동 속도가 스위칭 요소로서의 반도체 소자의 저항에 게이트의 전기 용량을 곱한 값, 소위 CR 시정수와 같다는 것은 기본 원리이다. CR 시정수가 작을수록 작동 속도는 더 빨라진다. 속도에서의 고성능은 작은 CR 시정수를 갖는 반도체 장치의 미세 구조에 의해 향상된다.
또 다른 문제가 있다. 기생 저항 및 기생 용량이 실질적으로 회로에 남아있기 때문에, 더 미세한 구조에도 불구하고 회로의 성능은 더 양호하게 향상되지 않는다는 문제가 남는다. 기생 용량에 관하여, 게이트 전극과 확산층 영역으로서 소스/드레인 영역 사이에 형성된 프린지 용량(fringe capacitance)이 회로 성능 향상의 주요 쟁점이 된다.
종래의 MOSFET 구조의 일례가 일본 특허 공개(JP-A-Heisei 7-193233)에 개시된다. 이 MOSFET 구조에서는, 게이트 전극과 소스/ 드레인 영역 사이의 기생 용량을 감소시키기 위해 에어 갭이 형성된다. 도 1에서, 게이트 전극(20)의 측면에 Si3N4층(도시되지 않음)이 제공된다. 다음으로, 이온을 주입함으로써 소스/드레인(30)이 형성된다. 그 다음에, 선택적 에피택셜(epitaxial) 방법으로 소스/드레인(30) 상에 적층부(mounting portion)가 형성된다. Si3N4층이 제거된 다음, Si3N4층이 제거된 부분은 진공 속에 있도록 CVD 산화층(70)이 증착된다.
이러한 구조에서, 상대 유전율이 3.9이고 게이트 전극(20)의 측면부에 배치된 산화층(70)이 제거된다. 결과적으로, 게이트 전극(20)과 소스/드레인(30) 사이의 프린지 용량은 산화층(70)이 그 안에 채워진 또 다른 예시와 비교할 때 더 감소된다. 따라서, 기생 용량도 감소된다.
또한, 토고는 그의 논문(1996, Symposium On VLSI Technology, Digest of Technical Papers)에서 MODFET의 또 다른 구조를 개시한다. 이 구조에서, 선택적인 Si 성장법을 사용하지 않고, MOSFET의 측벽부를 에칭함으로써, 공간으로서의 에어 갭이 Si 다결정부 주위에 형성된다. 도 2a에 도시된 바와 같이, 게이트 전극(5)은 게이트 산화층(4)를 통해 실리콘 플레이트(1) 상에 형성된다. 그 다음에, 질화 실리콘 층(17)으로서의 제1 측벽이 게이트 전극(5)의 측면에 형성된다. 도 2b에서, 산화 실리콘 층(18)으로서의 제2 측벽이 제1 측벽의 측면에 형성된다.또한, 도 2c에서 제1 측벽은 에칭에 의해 제거되어, 게이트 전극(5) 주위에 에어 갭(11a)을 형성한다.
그러나, 도 1에 도시된 방법에서, 소스/ 드레인 영역에 대해 선택적 Si 성장법을 사용할 필요가 있다. 그러므로, 이 방법은 절차에 있어서 복잡해진다. 또한, 현재의 선택적 Si 성장 기술에 따르면, 산화막 및 실리콘막 층의 표면에 대하여 선택성이 향상되는 경우, 대량의 파셋(farset)이 성장부의 단부에 발생하는 것이 불가피하다. 따라서, 에어 갭을 형성하기 어렵다는 단점을 지닌다. 그러한 에어 갭은 매우 복잡한 절차 없이 게이트 전극과 소스/드레인 사이의 프린지 용량이 감소되도록 형성되는 것이 바람직하다.
반면에, 도 2a-2c에 도시된 방법에서, Si 다결정 게이트 전극의 프린지 부근에 형성된 좁은 갭, 즉 높은 종횡비(aspect ratio)의 영역에 대응하는 갭을 에칭할 필요가 있다. 그러므로, 양호하게 제어된 에어 갭(11a)을 형성하기가 매우 어려워진다.
전술한 바와 같이, 회로의 성능을 향상시키기 위해서는 회로의 기생 용량을 감소시킬 필요가 있다. 그러한 향상은 회로 제조 공정 상의 복잡성 및 그들에 대한 좁은 프로세스 윈도우를 야기하기 않을 수 있다.
본 발명은 전술한 종래 기술의 문제점들을 해결하기 위해 만들어졌다. 본 발명의 목적은 양호한 제어로 기생 용량을 효과적이고 간편하게 감소시킬 수 있는 반도체 장치 제조 방법을 제공한다.
본 발명의 양태를 달성하기 위해, 반도체 장치 제조 방법은 게이트 절연막을 매개로 하여 반도체 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측면과 상기 반도체 기판의 상부면 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 제2 절연막을 형성하는 단계, 상기 제1 및 제2 절연막을 에칭하여 각각 상기 제1 및 제2 절연막의 층들을 구성하는 상기 게이트 전극의 측벽들을 형성하는 단계; 및 상기 제1 절연층들의 일부가 남도록 상기 측벽의 상기 제1 절연막을 에칭하는 단계를 포함한다.
이러한 경우에서, 제1 절연막은 질화 실리콘으로 형성된다.
또한, 이러한 경우들에서, 본 방법은 제1 절연막 형성 후의 제2 절연막 형성 전에 열 처리를 수행하는 단계를 더 포함한다.
이러한 경우에서, 열 처리는 산화 분위기 내에서 수행된다.
또한, 이러한 경우에서 산화 분위기는 O2기체 또는 N2O 기체이다.
또한, 이러한 경우에서 제2 절연막은 산화 실리콘으로 형성된다.
또한, 본 방법은 에칭 단계 후에 측벽과 함께 게이트 전극을 덮기 위해 제3 절연막을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 양태를 달성하기 위해, 반도체 장치 제조 방법은 게이트 절연막을 매개로 하여 반도체 기판 상에 게이트 전극을 형성하는 단계, 게이트 전극의 측면과 반도체 기판의 상부면에 제1 절연막을 형성하는 단계, 제1 절연막 상에 제2 절연막을 형성하는 단계, 및 각각의 측벽이 제2 절연막층 및 게이트 전극의측면 사이에 부분적인 에어 갭을 가지도록 형성되는 방식으로 제1 및 제2 절연막들을 에치 백하는 단계를 포함한다.
이 경우에서, 제1 절연막은 질화 실리콘으로 형성된다.
또한, 본 방법은 제1 절연막 형성 후의 제2 절연막 형성 전에 열 처리를 수행하는 단계를 더 포함한다.
또한, 열 처리는 산화 분위기 내에서 수행된다.
또한, 이 경우에서 산화 분위기는 O2기체 또는 N2O 기체이다.
또, 본 방법은 에칭 단계 후에, 에어 갭을 유지하면서 게이트 전극을 측벽과 함께 덮하기 위해 제3 절연층을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 양태를 달성하기 위해, 반도체 장치는 게이트 절연막을 매개로 하여 반도체 기판 상에 형성된 게이트 전극 및 반도체 기판의 상부면과 측벽의 제1 및 제2 절연층들 사이에 에어 갭을 형성하도록 게이트 전극의 측면에 형성되며 제1 및 제2 절연층을 갖는 측벽들을 포함한다.
이 경우에서, 반도체 장치는 에어 갭을 유지하면서 측벽과 함께 게이트 전극을 덮기 위해 제2 절연막을 더 포함한다.
본 발명의 또 다른 양태를 달성하기 위해, 반도체 장치는 게이트 절연막을 매개로 하여 반도체 기판 상에 형성된 게이트 전극, 게이트 전극의 측면 상에 제공된 제1 절연막 층, 제1 절연막 층 상에 제공된 제2 절연막 층을 포함하며, 여기에서 반도체 기판의 상부면과 제2 절연막 층 사이에는 제1 부분을 갖는 에어 갭이 형성되고, 상부면과 제2 절연막 층 사이에는 제2 부분을 갖는 에어 갭이 형성된다.
이러한 경우에서, 반도체 장치는 게이트 전극을 덮기 위해 제3 절연막을 더 포함한다.
본 발명의 다른 양태를 달성하기 위해, 반도체 장치는 반도체 기판, 게이트 절연막을 매개로 하여 반도체 기판 상에 형성된 게이트 전극, 게이트 전극의 측면 상에 제공된 제1 절연층 막, 제1 절연막 층 상에 제공된 제2 절연층 막, 반도체 기판의 상부면과 제1 절연막 층 사이에 형성된 제1 에어 갭 및 게이트 전극의 각 측면과 제2 절연층 사이에 형성된 제2 에어 갭을 포함한다.
또한, 반도체 장치는 게이트 전극을 덮기 위한 제3 절연막 층을 더 포함한다.
도 1은 종래 반도체 장치의 제1 예를 도시하는 단면도.
도 2a는 종래 반도체 장치 제조 방법의 제1 단계에 대한 제2 예를 도시하는 단면도.
도 2b는 종래 반도체 장치 제조 방법의 제2 단계에 대한 제2 예를 도시하는 단면도.
도 2c는 종래 반도체 장치 제조 방법의 제3 단계에 대한 제2 예를 도시하는 단면도.
도 3a는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법의 제1 단계를 도시하는 단면도.
도 3b는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법의 제2 단계를 도시하는 단면도.
도 3c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법의 제3 단계를 도시하는 단면도.
도 3d는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법의 제4 단계를 도시하는 단면도.
도 4a는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법의 제1 단계를 도시하는 단면도.
도 4b는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법의 제2 단계를 도시하는 단면도.
도 4c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법의 제3 단계를 도시하는 단면도.
도 4d는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법의 제4 단계를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판
2: 분리 영역
3: 채널 영역
4: 게이트 절연막
5: 게이트 전극
6: LDD 영역
7: 질화 실리콘 막
7A: 제1 측벽
8: 산화 실리콘 막
8A: 제2 측벽
9: 그루브
10: 산화층
10A: 제3 측벽
11: 에어갭
이제 도면들을 참조하여, 본 발명의 실시예를 따라 반도체 장치를 제조하는 방법이 개시될 것이다.
도 3a 내지 도 3d는 n형 MOSFET에 적용된 제1 실시예를 도시하며, 이는 p형 MOSFET에도 적용될 수 있다.
도 3a에 도시된 바와 같이, 소자 분리 영역(2)이 p형 실리콘 플레이트(1) 상에 형성된다. p형 채널부(3)는 소자 분리 영역(2) 내에 형성된다. 웰 또는 임계값은 약 0.5 V로 설계된다. 또한, 5㎚ 두께의 게이트 산화층(4)은 열 산화 방법으로 p형 채널 영역(3) 상에 형성된다.
또한, CVD 방법(화학적 증기 증착법)을 이용하여 다결정 실리콘 층이 200㎚의 두께로 증착된다. 이러한 증착층은 패터닝되고(patterned), 그 결과 게이트 전극(5)이 형성된다. 게이트 전극(5)의 형성 후에, LDD 영역(6)이 소자 분리 영역(2) 내의 채널 영역(3)에 형성된다.
소자 분리 영역(2)은 일련의 단계들 -300-400㎚의 두께로 판(1)의 일부를 에칭하는 단계, 에칭된 부분에 산화층을 채우는 단계, 및 산화층의 표면이 평평해지도록 화학 기계적 폴리싱 방법으로 폴리싱하는 단계-에 의해 형성된다.
게이트 전극(5)이 될 Si-다결정층은 반응성 이온 에칭 방법에 의해 에칭되고, 여기에서 선택비는 게이트 산화층(4)에 대하여 충분히 높다. LDD 영역(6)은 n형 MOSFET의 경우에 이온 주입 방법에 의해 형성되고, 여기에서 불순물로서 As를 주입하기 위한 주입 에너지는 15KeV이고, 도즈(dose)량은 1×1014/㎠이다.
도 3b에 도시된 바와 같이, 질화 실리콘 층(7)은 LDD 영역(6) 및 게이트 전극(5) 상에 CVD 방법을 이용하여 10-30㎚의 두께로 증착된다. 집적한 후에, 질화 실리콘 층(7)은 산소 또는 N2O 분위기 내의 고온에서 급속하게 산화된다. 그러한 공정은 산소 분위기 내에 약 10초 동안 정상 기압 및 1000℃의 온도를 가진다. 고착에 대한 고려없이 제거될 수도 있는 이러한 과정은 질화 실리콘 층(7)이 CVD 방법에 의해 후속 단계에서 형성될 산화층에 고착되는 것을 촉진한다. 또한, 산화 실리콘 층(8)은 CVD 방법에 의해 60-80㎚의 두께로 질화 실리콘 층 상에 증착된다. 산화 실리콘 층(8)의 집적 동안, 게이트 전극(5)에 대한 효과적인 커버리지를 위해 온도는 700-800℃로 유지된다.
또한, 도 3c에 도시된 바와 같이, 산화 실리콘 층(8) 및 질화 실리콘 층(7)은 등방 에칭 방법(isotropic etching method)에 의해 에치 백된다. 결과적으로, 제1 측벽(7a) 및 제2 측벽(8a)이 형성된다. 재애칭(etching-back)은 다결정 실리콘 층의 표면을 게이트 전극(5)으로서 노출시키기 위해 수행된다.
다음으로, 에치 백에 의해 얻어진 것들은 액체 온도 약 65℃에서 인산을 이용하여 더 에칭된다. 이러한 에칭에 의해, 제1 측벽(7a) 상에 노출되는 질화 실리콘 층(7)의 표면부는 10-30㎚ 에칭된다. 결과적으로, 게이트 산화층(4)의 단부에 위치하는 질화 실리콘 층(7) 및 게이트 전극(5)의 측벽의 상부에 위치하는 질화 실리콘 층(7)은 에칭되어 제거된다. 그로써, 그루브(9)가 형성된다.
도 3d에 도시된 바와 같이, 소스-드레인 영역으로서의 고밀도 n형 확산층(6a)이 이온 주입 방식에 의해 형성된다. 이온 주입은 15keV로 제어되고 As를 불순물로 주입하기 위한 주입 에너지 및 5×1015/㎠로 제어되는 도즈량에 의해 수행된다. 불순물은 10초 동안 1000℃의 질소 분위기 내에서 고온 급속 열처리 공정인 RTA에 의해 활성화된다.
다음으로, 산화층(10)이 비교적 낮은 온도-예를 들어, 판(1)에서 약 400℃-에서 CVD 방법에 의해 60-100㎚의 두께로 증착된다. 집적물의 성장 동안 전술한 저온의 조건이면, 커버리지가 불량하다. 불량한 커버리지로 인해, 산화막은 게이트 산화층(4)의 단부 및 게이트 전극(5)의 측벽의 상부에 증착되지 않는다. 결과적으로, 에어 갭(11)(들)이 형성된다.
그러한 처리 후 종래의 공정에서, 인 및 붕소를 함유하는 BPSG 등이 CVD 방법에 의해 산화층(10) 상에 더 증착된다. 그리고, 종래의 공정 상에서, 전극들을 형성하기 위해 산화층 내에 콘택트 홀(contact hole)이 형성된다.
본 실시예에서, n형 확산층에 형성된 다음에, 커버리지가 불량한 산화층이 형성된다. n형 확산층이 형성되기 전에, 게이트 전극(5) 및 n형 확산층 상에 규소층이 형성될 수 있다.
도 4a 내지 도 4d는 본 발명에 따른 제2 실시예를 나타낸다.
도 4a에 도시된 바와 같이, 제1 실시예와 동일한 제2 실시예의 작동에 있어서, 소자 분리 영역(2)이 p형 실리콘 플레이트(1) 상에 형성된다. p형 채널 영역(3)은 분리 영역(2) 내에 형성된다. 웰 또는 임계값은 약 0.5V로 설계된다. 또한, 5㎚ 두께의 게이트 산화층(4)이 열적 산화법에 의해 p형 채널 영역(3) 상에 형성된다.
또한, 게이트 전극이 될 다결정 실리콘 층이 CVD 방법에 의해 200㎚의 두께로 증착된다. 게이트 전극(5) 및 LDD 영역(6)이 분리 영역(2) 내의 채널 영역(3) 상에 형성된다. 소자 분리 영역(2)은 일련의 단계들 - 300-400㎚의 두께로 판(1)의 일부를 에칭하는 단계, 에칭된 부분에 산화층을 채우는 단계, 및 화학 기계적 폴리싱 방법에 의해 산화층의 표면이 평평해지도록 폴리싱하는 단계-에 의해 형성된다.
게이트 전극(5)으로서의 Si-다결정 층은 반응성 이온-에칭에 의해 에칭되며, 여기에서 선택비는 게이트 산화층(4)에 대하여 충분히 높다. LDD 영역(6)은 n형MOSFET의 경우에 이온 주입 방법에 의해 형성되며, 여기에서 As를 불순물로서 주입하기 위한 주입 에너지는 15keV이고, 도즈량은 1×1014/㎠이다.
질화 실리콘 층(7)은 CVD 방법에 의해 10-30㎚의 두께로 LDD 영역(6) 상에 형성된다. 집적 후에, 질화 실리콘 층(7)은 산소 또는 N2O 분위기 중에서 급속하게 산화된다. 그러한 공정은 약 10초 동안 정상 기압 및 1000℃의 온도를 가진다. 또한, 실리콘 산화층(8)은 질화 실리콘 층(7) 상에 60-80㎚의 두께로 증착된다. 온도는 효과적인 커버리지를 위해 700-800℃로 유지된다. 층들은 등방 에칭 방법에 의해 재 에칭된다. 결과적으로, 제1 측벽(7a) 및 제2 측벽(8a)이 형성된다. 에치 백은 다결정 실리콘 층의 표면을 게이트 전극(5)으로서 노출시키기 위해 수행된다.
다음으로, 에치 백에 의해 얻어진 구조는 약 65℃의 액체 온도에서 인산을 이용하여 더 에칭된다. 에칭에 의해, 제1 측벽(7a) 상에 노출되는 질화 실리콘 층(7)의 표면부는 10-30㎚ 에칭된다. 결과적으로, 게이트 산화층(4)의 단부에 위치하는 질화 실리콘 층(7) 및 게이트 전극(5)의 측벽의 상부에 위치한 질화 실리콘층(7)만이 에칭되어 제거된다. 그로써, 그루브(9)가 형성된다.
도 4c에 도시된 바와 같이, 산화층(10)은 상당히 낮은 온도-예를 들어 약 400℃-에서 CVD 방법에 의해 10-30㎚의 두께로 형성되어, 산화층(10)의 커버리지가 게이트 전극(5)에 대하여 양호하지 않도록 한다. 결과적으로, 질화물 층(7)이 부분적으로 에칭된 영역은 산화층(10)으로 다시 채워지지 않는다. 그러므로, 에어갭(11)이 형성된다.
도 4d에 도시된 바와 같이, 산화층(10)은 게이트 전극(5)으로서의 다결정 실리콘 층이 노출될 때까지 에치 백된다. 결과적으로, 산화층(10)을 포함하는 제3 측벽(10a)이 형성된다.
그러한 공정 후, 소스-드레인 영역을 형성하기 위한 이온 주입 단계, 그들을 활성화하는 단계, CVD 방법에 의해 인 및 붕소를 함유하는 BSPG 등의 양호한 편평도의 산화층(well-flat oxide layer)을 집적하여 배선하는 단계, 콘택트 홀을 형성하는 단계, 및 전극을 형성하는 단계는 종래의 공정과 동일하다.
이러한 제2 실시예는 제1 실시예에 비해 산화층(10a)을 에치 백하는 공정이 추가된다는 단점을 가진다. 이러한 단점에 반하여, 제2 실시예는 장점을 가진다. 에어 갭 영역은 통상적으로 소스/드레인의 확산층을 형성하는 단계 후에 수행되는 실리사이드의 형성 단계에서 산화층(10)의 측벽에 의해 덮히기 때문에, 트랜지스터의 신뢰도가 제1 실시예에서보다 높다는 장점을 가진다.
전술한 바와 같이, 본 발명은 선택적 Si 성장 기술 없이, 그리고 더 큰 종횡비를 가지는 영역을 에칭하지 않고서도, 양호한 제어와 함께 반도체 장치의 기생 용량을 효율적으로 감소시키는 에어 갭을 형성할 수 있다. 따라서, 본 발명은 기생 용량이 감소되는 반도체 장치를 위한 공정을 제공할 수 있다.
Claims (20)
- 반도체 장치 제조 방법에 있어서,게이트 절연막을 매개로 하여 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 측면 및 상기 반도체 기판의 상부면 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제1 및 제2 절연막들을 에치 백하여, 각각 상기 제1 및 제2 절연막 층들을 포함하는, 상기 게이트 전극의 측벽을 형성하는 단계; 및상기 제1 절연막 층의 일부가 남도록 상기 측벽의 상기 제1 절연막을 인산으로 에칭하여 상기 반도체 기판의 상부면과 상기 각 제1 및 제2 절연막 사이에 에어 갭을 형성하는 단계를 포함하며,상기 제1 절연막은 상기 게이트 절연막 및 상기 제2 절연막보다 인산에 대한 에칭 선택비가 높은 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제1 절연막은 질화 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제1 절연막 형성 단계 후, 상기 제2 절연막의 형성 단계 전에 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제3항에 있어서, 상기 열 처리는 산화 분위기에서 수행되는 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 산화 분위기는 O2기체 또는 N2O 기체인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제2 절연막은 산화 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 에칭 단계 후, 제3 절연막을 형성하여 상기 측벽과 함께 상기 게이트 전극을 덮는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 장치 제조 방법에 있어서,게이트 절연막을 매개로 하여 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 측면 및 상기 반도체 기판의 상부면 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및상기 제1 및 제2 절연막을 에치백한 후, 상기 제1 절연막을 인산으로 재에칭하여, 각각 상기 제2 절연막 층과 상기 게이트 전극의 상기 측면 사이에 부분적으로 에어 갭(air gap)을 가지며, 또한 상기 반도체 기판의 상부면과 상기 제1 및 제2 절연막 사이에 에어 갭을 갖는 측벽을 형성하는 단계를 포함하며,상기 제1 절연막은 상기 게이트 절연막 및 상기 제2 절연막보다 인산에 대한 에칭 선택비가 높은 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 제1 절연막은 질화 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 제1 절연막 형성 단계 후, 상기 제2 절연막 형성 단계 전에 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제10항에 있어서, 상기 열처리는 산화 분위기에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제11항에 있어서, 상기 산화 분위기는 O2기체 또는 N2O 기체인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 제2 절연막은 산화 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 에칭 단계 후, 상기 에어 갭을 유지하면서 상기 측벽과 함께 상기 게이트 전극을 덮는 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 장치에 있어서,게이트 절연막을 매개로 하여 반도체 기판 상에 형성된 게이트 전극; 및상기 게이트 전극의 측면에 형성되며 제1 및 제2 절연막을 갖는 측벽을 포함하되,상기 측벽은, 상기 반도체 기판의 상부면과 상기 측벽의 제1 및 제2 절연막들 사이에 인산 에칭을 통해 형성된 에어 갭을 구비하고, 상기 제1 절연막은 상기 게이트 절연막 및 상기 제2 절연막보다 인산에 대한 에칭 선택비가 높은 것을 특징으로 하는 반도체 장치.
- 제15항에 있어서, 상기 에어 갭을 유지하면서 상기 측벽과 함께 상기 게이트 전극을 덮는 제3 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 장치에 있어서,게이트 절연막을 매개로 하여 반도체 기판 상에 형성된 게이트 전극;상기 게이트 전극의 측면에 제공된 제1 절연막 층; 및상기 제1 절연막 층 상부에 제공된 제2 절연막 층을 포함하되,상기 반도체 기판의 상부면과 상기 제1 절연막 층 사이에는 제1 부분을 갖는 에어 갭이, 상기 상부면과 상기 제2 절연막 층 사이에는 제2 부분을 갖는 에어 갭이 각각 인산 에칭을 통해 형성되어 있고, 상기 제1 절연막은 상기 게이트 절연막 및 상기 제2 절연막보다 인산에 대한 에칭 선택비가 높은 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 상기 게이트 전극을 덮는 제3 절연막층을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 장치에 있어서,반도체 기판;게이트 절연막을 매개로 하여 상기 반도체 기판 상에 형성된 게이트 전극;상기 게이트 전극의 측면 상에 제공된 제1 절연막 층;상기 제1 절연막 층 상에 제공된 제2 절연막 층;상기 반도체 기판의 상부면 및 상기 제1 절연막 층 사이에 인산 에칭을 통해 형성된 제1 에어 갭; 및상기 게이트 전극의 각각의 측면과 상기 제2 절연막 층 사이에 인산 에칭을 통해 형성된 제2 에어 갭을 포함하며,상기 제1 절연막은 상기 게이트 절연막 및 상기 제2 절연막보다 인산에 대한 에칭 선택비가 높은 것을 특징으로 하는 반도체 장치.
- 제19항에 있어서, 상기 게이트 전극을 덮는 제3 절연막 층을 더 포함하는 것을 특징으로 하는 반도체 장치.
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