JPH07249594A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07249594A JPH07249594A JP6656994A JP6656994A JPH07249594A JP H07249594 A JPH07249594 A JP H07249594A JP 6656994 A JP6656994 A JP 6656994A JP 6656994 A JP6656994 A JP 6656994A JP H07249594 A JPH07249594 A JP H07249594A
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- Japan
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- sio
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- polycide
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Abstract
(57)【要約】
【目的】 段差が小さくて多層配線の信頼性が高く、ま
た、面積が大きくてコンタクトの信頼性も高いコンタク
ト孔を自己整合的に形成する。 【構成】 SiO2 膜14から成る側壁をポリサイド膜
12及びSiO2 膜13に形成し、Si基板の表面に薄
いSiO2 膜21を形成した後、コンタクト孔17の形
成領域をレジスト22で覆う。そして、レジスト22以
外の部分にSiO2 膜23を選択成長させ、レジスト2
2を除去した後、SiO2 膜13、14、21、23の
全面をエッチングする。このため、エッチング量が少な
くてよく、コンタクト孔17の内壁面にSiO2 膜23
が残ることもない。
た、面積が大きくてコンタクトの信頼性も高いコンタク
ト孔を自己整合的に形成する。 【構成】 SiO2 膜14から成る側壁をポリサイド膜
12及びSiO2 膜13に形成し、Si基板の表面に薄
いSiO2 膜21を形成した後、コンタクト孔17の形
成領域をレジスト22で覆う。そして、レジスト22以
外の部分にSiO2 膜23を選択成長させ、レジスト2
2を除去した後、SiO2 膜13、14、21、23の
全面をエッチングする。このため、エッチング量が少な
くてよく、コンタクト孔17の内壁面にSiO2 膜23
が残ることもない。
Description
【0001】
【産業上の利用分野】本発明は、配線に対して自己整合
的にコンタクト孔を形成する半導体装置の製造方法に関
するものである。
的にコンタクト孔を形成する半導体装置の製造方法に関
するものである。
【0002】
【従来の技術】図4は、本発明の一従来例を示してい
る。この一従来例では、図4(a)に示す様に、Si基
板(図示せず)の表面にSiO2 膜(図示せず)を選択
的に形成して素子分離領域を区画した後、素子分離領域
に囲まれている素子活性領域の表面にゲート酸化膜とし
てのSiO2 膜11を形成する。
る。この一従来例では、図4(a)に示す様に、Si基
板(図示せず)の表面にSiO2 膜(図示せず)を選択
的に形成して素子分離領域を区画した後、素子分離領域
に囲まれている素子活性領域の表面にゲート酸化膜とし
てのSiO2 膜11を形成する。
【0003】その後、Si基板上の第1層目の導電膜と
してのポリサイド膜12とSiO2膜13とを順次に全
面に形成し、これらのSiO2 膜13とポリサイド膜1
2とをゲート電極のパターンに加工する。そして、Si
O2 膜13及びポリサイド膜12と素子分離領域におけ
るSiO2 膜(図示せず)とをマスクにして、LDD形
成用の不純物をSi基板にイオン注入する。
してのポリサイド膜12とSiO2膜13とを順次に全
面に形成し、これらのSiO2 膜13とポリサイド膜1
2とをゲート電極のパターンに加工する。そして、Si
O2 膜13及びポリサイド膜12と素子分離領域におけ
るSiO2 膜(図示せず)とをマスクにして、LDD形
成用の不純物をSi基板にイオン注入する。
【0004】その後、SiO2 膜14を全面に堆積さ
せ、SiO2 膜14の全面をエッチバックして、このS
iO2 膜14から成る側壁をポリサイド膜12及びSi
O2 膜13に形成する。そして、SiO2 膜13、14
及びポリサイド膜12と素子分離領域におけるSiO2
膜(図示せず)とをマスクにして、ソース/ドレイン形
成用の不純物をSi基板にイオン注入する。
せ、SiO2 膜14の全面をエッチバックして、このS
iO2 膜14から成る側壁をポリサイド膜12及びSi
O2 膜13に形成する。そして、SiO2 膜13、14
及びポリサイド膜12と素子分離領域におけるSiO2
膜(図示せず)とをマスクにして、ソース/ドレイン形
成用の不純物をSi基板にイオン注入する。
【0005】次に、図4(b)に示す様に、層間絶縁膜
としてのSiO2 膜15を全面に堆積させる。そして、
図4(c)に示す様に、SiO2 膜15上にレジスト1
6を塗布し、このレジスト16のうちでSi基板上の第
2層目の導電膜(図示せず)とSi基板とのコンタクト
孔を形成すべき部分を含む領域に開口16aを形成す
る。
としてのSiO2 膜15を全面に堆積させる。そして、
図4(c)に示す様に、SiO2 膜15上にレジスト1
6を塗布し、このレジスト16のうちでSi基板上の第
2層目の導電膜(図示せず)とSi基板とのコンタクト
孔を形成すべき部分を含む領域に開口16aを形成す
る。
【0006】次に、図4(d)に示す様に、レジスト1
6をマスクにしてSiO2 膜15に対する異方性エッチ
ングを行って、ポリサイド膜12間にこれらのポリサイ
ド膜12に対して自己整合的にコンタクト孔17を形成
する。その後、従来公知の工程を経て、この半導体装置
を完成させる。
6をマスクにしてSiO2 膜15に対する異方性エッチ
ングを行って、ポリサイド膜12間にこれらのポリサイ
ド膜12に対して自己整合的にコンタクト孔17を形成
する。その後、従来公知の工程を経て、この半導体装置
を完成させる。
【0007】
【発明が解決しようとする課題】ところで、Si基板上
の第2層目の導電膜とSi基板との間の寄生容量を抑制
するために、層間絶縁膜としてのSiO2 膜15をある
程度まで厚くする必要がある。ところが、SiO2 膜1
5が厚いと、膜厚のむらに対応するためのオーバエッチ
ング量も多くする必要があり、この結果、第1層目の導
電膜であるポリサイド膜12と第2層目の導電膜との間
の絶縁耐圧を確保するために、ポリサイド膜12上のS
iO2 膜13も厚くする必要がある。
の第2層目の導電膜とSi基板との間の寄生容量を抑制
するために、層間絶縁膜としてのSiO2 膜15をある
程度まで厚くする必要がある。ところが、SiO2 膜1
5が厚いと、膜厚のむらに対応するためのオーバエッチ
ング量も多くする必要があり、この結果、第1層目の導
電膜であるポリサイド膜12と第2層目の導電膜との間
の絶縁耐圧を確保するために、ポリサイド膜12上のS
iO2 膜13も厚くする必要がある。
【0008】しかし、SiO2 膜13を厚くすると、ポ
リサイド膜12及びSiO2 膜13による段差が大きく
なる。このため、ポリサイド膜12よりも上層の導電膜
のパターニングに際して段差部に導電膜が残ることによ
る短絡等が生じ易い。従って、図4に示した一従来例で
は、多層配線の信頼性が高い半導体装置を製造すること
が困難であった。
リサイド膜12及びSiO2 膜13による段差が大きく
なる。このため、ポリサイド膜12よりも上層の導電膜
のパターニングに際して段差部に導電膜が残ることによ
る短絡等が生じ易い。従って、図4に示した一従来例で
は、多層配線の信頼性が高い半導体装置を製造すること
が困難であった。
【0009】また、ポリサイド膜12及びSiO2 膜1
3による段差が大きくなると、SiO2 膜13の膜厚に
よって上限が決められているオーバエッチング量では、
図4(d)に示した様に、コンタクト孔17の内壁面に
SiO2 膜15が残り、SiO2 膜14から成る側壁を
形成した時点に比べて、コンタクト孔17の面積が小さ
くなる。従って、図4に示した一従来例では、コンタク
トの信頼性が高い半導体装置を製造することも困難であ
った。
3による段差が大きくなると、SiO2 膜13の膜厚に
よって上限が決められているオーバエッチング量では、
図4(d)に示した様に、コンタクト孔17の内壁面に
SiO2 膜15が残り、SiO2 膜14から成る側壁を
形成した時点に比べて、コンタクト孔17の面積が小さ
くなる。従って、図4に示した一従来例では、コンタク
トの信頼性が高い半導体装置を製造することも困難であ
った。
【0010】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上の導電膜12と、この導電
膜12上の第1の絶縁膜13とを、配線のパターンに加
工する工程と、前記導電膜12及び前記第1の絶縁膜1
3に、第2の絶縁膜14から成る側壁を形成する工程
と、前記第1及び第2の絶縁膜13、14から露出して
いる前記半導体基板の表面に、前記第1及び第2の絶縁
膜13、14よりも薄い第3の絶縁膜21を形成する工
程と、前記半導体基板に対して形成すべきコンタクト孔
17を含む領域を覆うマスク層22を、前記第1〜第3
の絶縁膜13、14、21上に形成する工程と、前記マ
スク層22に覆われていない前記第1〜第3の絶縁膜1
3、14、21上に、第4の絶縁膜23を選択的に形成
する工程と、前記マスク層22を除去した後、前記第1
〜第4の絶縁膜13、14、21、23の全面をエッチ
ングし、前記マスク層22に覆われていた前記第3の絶
縁膜21を除去して、前記コンタクト孔17を形成する
工程とを有することを特徴としている。
の製造方法は、半導体基板上の導電膜12と、この導電
膜12上の第1の絶縁膜13とを、配線のパターンに加
工する工程と、前記導電膜12及び前記第1の絶縁膜1
3に、第2の絶縁膜14から成る側壁を形成する工程
と、前記第1及び第2の絶縁膜13、14から露出して
いる前記半導体基板の表面に、前記第1及び第2の絶縁
膜13、14よりも薄い第3の絶縁膜21を形成する工
程と、前記半導体基板に対して形成すべきコンタクト孔
17を含む領域を覆うマスク層22を、前記第1〜第3
の絶縁膜13、14、21上に形成する工程と、前記マ
スク層22に覆われていない前記第1〜第3の絶縁膜1
3、14、21上に、第4の絶縁膜23を選択的に形成
する工程と、前記マスク層22を除去した後、前記第1
〜第4の絶縁膜13、14、21、23の全面をエッチ
ングし、前記マスク層22に覆われていた前記第3の絶
縁膜21を除去して、前記コンタクト孔17を形成する
工程とを有することを特徴としている。
【0011】
【作用】本発明による半導体装置の製造方法では、半導
体基板に対して形成すべきコンタクト孔17を含む領域
には、第4の絶縁膜23を形成していない。このため、
第1〜第4の絶縁膜13、14、21、23の全面に対
するエッチング量が少なくても、マスク層22に覆われ
ていた第3の絶縁膜21を完全に除去してコンタクト孔
17を形成することができ、配線のパターンに加工する
導電膜12上の第1の絶縁膜13が薄くてよい。また、
コンタクト孔17の内壁面に第4の絶縁膜23が残るこ
ともない。
体基板に対して形成すべきコンタクト孔17を含む領域
には、第4の絶縁膜23を形成していない。このため、
第1〜第4の絶縁膜13、14、21、23の全面に対
するエッチング量が少なくても、マスク層22に覆われ
ていた第3の絶縁膜21を完全に除去してコンタクト孔
17を形成することができ、配線のパターンに加工する
導電膜12上の第1の絶縁膜13が薄くてよい。また、
コンタクト孔17の内壁面に第4の絶縁膜23が残るこ
ともない。
【0012】
【実施例】以下、本発明の一実施例を、図1〜3を参照
しながら説明する。なお、図4に示した一従来例と対応
する構成部分には、同一の符号を付してある。
しながら説明する。なお、図4に示した一従来例と対応
する構成部分には、同一の符号を付してある。
【0013】本実施例では、図1(a)に示す様に、S
i基板(図示せず)の表面にSiO2 膜(図示せず)を
選択的に形成して素子分離領域を区画した後、850℃
の温度のウエット酸化を行って、素子分離領域に囲まれ
ている素子活性領域の表面に、100Åの膜厚のSiO
2 膜11をゲート酸化膜として形成する。
i基板(図示せず)の表面にSiO2 膜(図示せず)を
選択的に形成して素子分離領域を区画した後、850℃
の温度のウエット酸化を行って、素子分離領域に囲まれ
ている素子活性領域の表面に、100Åの膜厚のSiO
2 膜11をゲート酸化膜として形成する。
【0014】その後、リンをドープした700Åの膜厚
の多結晶Si膜と700Åの膜厚のWSi膜とをCVD
法で順次に全面に堆積させて、Si基板上の第1層目の
導電膜としてのポリサイド膜12を形成する。そして、
1700Åの膜厚のSiO2膜13をCVD法でポリサ
イド膜12上の全面に堆積させ、これらのSiO2 膜1
3とポリサイド膜12とをRIEでゲート電極のパター
ンに加工する。
の多結晶Si膜と700Åの膜厚のWSi膜とをCVD
法で順次に全面に堆積させて、Si基板上の第1層目の
導電膜としてのポリサイド膜12を形成する。そして、
1700Åの膜厚のSiO2膜13をCVD法でポリサ
イド膜12上の全面に堆積させ、これらのSiO2 膜1
3とポリサイド膜12とをRIEでゲート電極のパター
ンに加工する。
【0015】その後、SiO2 膜13及びポリサイド膜
12と素子分離領域におけるSiO2 膜(図示せず)と
をマスクにして、LDD形成用の不純物をSi基板にイ
オン注入する。そして、1700Åの膜厚のSiO2 膜
14をCVD法で全面に堆積させ、このSiO2 膜14
の全面をエッチバックして、図3(a)にも示す様に、
SiO2 膜14から成り厚さが1200Å程度の側壁を
ポリサイド膜12及びSiO2 膜13に形成する。
12と素子分離領域におけるSiO2 膜(図示せず)と
をマスクにして、LDD形成用の不純物をSi基板にイ
オン注入する。そして、1700Åの膜厚のSiO2 膜
14をCVD法で全面に堆積させ、このSiO2 膜14
の全面をエッチバックして、図3(a)にも示す様に、
SiO2 膜14から成り厚さが1200Å程度の側壁を
ポリサイド膜12及びSiO2 膜13に形成する。
【0016】次に、露出しているSi基板の表面を熱酸
化して、図1(b)に示す様に、この表面に薄いSiO
2 膜21を形成する。その後、SiO2 膜13、14及
びポリサイド膜12と素子分離領域におけるSiO2 膜
(図示せず)とをマスクにして、ソース/ドレイン形成
用の不純物をSi基板にイオン注入する。
化して、図1(b)に示す様に、この表面に薄いSiO
2 膜21を形成する。その後、SiO2 膜13、14及
びポリサイド膜12と素子分離領域におけるSiO2 膜
(図示せず)とをマスクにして、ソース/ドレイン形成
用の不純物をSi基板にイオン注入する。
【0017】次に、図1(c)に示す様に、全面にレジ
スト22を塗布し、Si基板上の第2層目の導電膜とS
i基板とのコンタクト孔を形成すべき部分を含む領域に
のみレジスト22を残す。
スト22を塗布し、Si基板上の第2層目の導電膜とS
i基板とのコンタクト孔を形成すべき部分を含む領域に
のみレジスト22を残す。
【0018】次に、SiO2 が飽和状態のH3 BO3 、
H2 SiF6 溶液を用いたLPD(Liquid Phase oxide
Deposition 、液相選択成長)法によって、図2(a)
及び図3(b)に示す様に、SiO2 膜23を成長させ
る。この時、レジスト22以外の部分にはSiO2 膜1
3、14、21が形成されているので、レジスト22に
覆われていない総ての領域にSiO2 膜23が形成され
る。
H2 SiF6 溶液を用いたLPD(Liquid Phase oxide
Deposition 、液相選択成長)法によって、図2(a)
及び図3(b)に示す様に、SiO2 膜23を成長させ
る。この時、レジスト22以外の部分にはSiO2 膜1
3、14、21が形成されているので、レジスト22に
覆われていない総ての領域にSiO2 膜23が形成され
る。
【0019】次に、図2(b)に示す様に、レジスト2
2を除去した後、SiO2 膜13、14、21、23の
全面をエッチングし、レジスト22に覆われていたSi
O2膜21を除去して、ポリサイド膜12間にこれらの
ポリサイド膜12に対して自己整合的にコンタクト孔1
7を形成する。
2を除去した後、SiO2 膜13、14、21、23の
全面をエッチングし、レジスト22に覆われていたSi
O2膜21を除去して、ポリサイド膜12間にこれらの
ポリサイド膜12に対して自己整合的にコンタクト孔1
7を形成する。
【0020】次に、図2(c)に示す様に、リンをドー
プした500Åの膜厚の多結晶Si膜24をSi基板上
の第2層目の導電膜としてCVD法で全面に堆積させ
る。そして、図2(d)及び図3(c)に示す様に、コ
ンタクト孔17を介してSi基板にコンタクトする配線
のパターンに多結晶Si膜24を加工する。その後、従
来公知の工程を経て、この半導体装置を完成させる。
プした500Åの膜厚の多結晶Si膜24をSi基板上
の第2層目の導電膜としてCVD法で全面に堆積させ
る。そして、図2(d)及び図3(c)に示す様に、コ
ンタクト孔17を介してSi基板にコンタクトする配線
のパターンに多結晶Si膜24を加工する。その後、従
来公知の工程を経て、この半導体装置を完成させる。
【0021】以上の様な本実施例では、コンタクト孔1
7の形成部分にはSiO2 膜23を成長させていないの
で、コンタクト孔17を形成してもこのコンタクト孔1
7の内側面にSiO2 膜23が残らないばかりでなく、
SiO2 膜21のエッチングと同時にSiO2 膜14も
エッチングされるので、SiO2 膜14から成る側壁を
形成した時点に比べて、コンタクト孔17の面積がむし
ろ拡大する。
7の形成部分にはSiO2 膜23を成長させていないの
で、コンタクト孔17を形成してもこのコンタクト孔1
7の内側面にSiO2 膜23が残らないばかりでなく、
SiO2 膜21のエッチングと同時にSiO2 膜14も
エッチングされるので、SiO2 膜14から成る側壁を
形成した時点に比べて、コンタクト孔17の面積がむし
ろ拡大する。
【0022】
【発明の効果】本発明による半導体装置の製造方法で
は、配線のパターンに加工する導電膜上の第1の絶縁膜
が薄くてよいので、段差が小さくて多層配線の信頼性が
高く、また、コンタクト孔の内壁面に第4の絶縁膜が残
ることもないので、コンタクト孔の面積が大きくてコン
タクトの信頼性も高い半導体装置を製造することができ
る。
は、配線のパターンに加工する導電膜上の第1の絶縁膜
が薄くてよいので、段差が小さくて多層配線の信頼性が
高く、また、コンタクト孔の内壁面に第4の絶縁膜が残
ることもないので、コンタクト孔の面積が大きくてコン
タクトの信頼性も高い半導体装置を製造することができ
る。
【図1】本発明の一実施例の前半の工程を順次に示す側
断面図である。
断面図である。
【図2】本発明の一実施例の後半の工程を順次に示す側
断面図である。
断面図である。
【図3】本発明の一実施例を示しており、(a)(b)
(c)は夫々図1(a)、図2(a)及び図2(d)の
平面図である。
(c)は夫々図1(a)、図2(a)及び図2(d)の
平面図である。
【図4】本発明の一従来例を工程順に示す側断面図であ
る。
る。
12 ポリサイド膜 13 SiO2 膜 14 SiO2 膜 17 コンタクト孔 21 SiO2 膜 22 レジスト 23 SiO2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/336
Claims (1)
- 【請求項1】 半導体基板上の導電膜と、この導電膜上
の第1の絶縁膜とを、配線のパターンに加工する工程
と、 前記導電膜及び前記第1の絶縁膜に、第2の絶縁膜から
成る側壁を形成する工程と、 前記第1及び第2の絶縁膜から露出している前記半導体
基板の表面に、前記第1及び第2の絶縁膜よりも薄い第
3の絶縁膜を形成する工程と、 前記半導体基板に対して形成すべきコンタクト孔を含む
領域を覆うマスク層を、前記第1〜第3の絶縁膜上に形
成する工程と、 前記マスク層に覆われていない前記第1〜第3の絶縁膜
上に、第4の絶縁膜を選択的に形成する工程と、 前記マスク層を除去した後、前記第1〜第4の絶縁膜の
全面をエッチングし、前記マスク層に覆われていた前記
第3の絶縁膜を除去して、前記コンタクト孔を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6656994A JPH07249594A (ja) | 1994-03-10 | 1994-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6656994A JPH07249594A (ja) | 1994-03-10 | 1994-03-10 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07249594A true JPH07249594A (ja) | 1995-09-26 |
Family
ID=13319725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6656994A Pending JPH07249594A (ja) | 1994-03-10 | 1994-03-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07249594A (ja) |
-
1994
- 1994-03-10 JP JP6656994A patent/JPH07249594A/ja active Pending
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