JPH07249594A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07249594A JPH07249594A JP6656994A JP6656994A JPH07249594A JP H07249594 A JPH07249594 A JP H07249594A JP 6656994 A JP6656994 A JP 6656994A JP 6656994 A JP6656994 A JP 6656994A JP H07249594 A JPH07249594 A JP H07249594A
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- JP
- Japan
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- film
- sio
- contact hole
- polycide
- substrate
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 段差が小さくて多層配線の信頼性が高く、ま
た、面積が大きくてコンタクトの信頼性も高いコンタク
ト孔を自己整合的に形成する。 【構成】 ＳｉＯ2 膜１４から成る側壁をポリサイド膜
１２及びＳｉＯ2 膜１３に形成し、Ｓｉ基板の表面に薄
いＳｉＯ2 膜２１を形成した後、コンタクト孔１７の形
成領域をレジスト２２で覆う。そして、レジスト２２以
外の部分にＳｉＯ2 膜２３を選択成長させ、レジスト２
２を除去した後、ＳｉＯ2 膜１３、１４、２１、２３の
全面をエッチングする。このため、エッチング量が少な
くてよく、コンタクト孔１７の内壁面にＳｉＯ2 膜２３
が残ることもない。
た、面積が大きくてコンタクトの信頼性も高いコンタク
ト孔を自己整合的に形成する。 【構成】 ＳｉＯ2 膜１４から成る側壁をポリサイド膜
１２及びＳｉＯ2 膜１３に形成し、Ｓｉ基板の表面に薄
いＳｉＯ2 膜２１を形成した後、コンタクト孔１７の形
成領域をレジスト２２で覆う。そして、レジスト２２以
外の部分にＳｉＯ2 膜２３を選択成長させ、レジスト２
２を除去した後、ＳｉＯ2 膜１３、１４、２１、２３の
全面をエッチングする。このため、エッチング量が少な
くてよく、コンタクト孔１７の内壁面にＳｉＯ2 膜２３
が残ることもない。
Description
【０００１】
【産業上の利用分野】本発明は、配線に対して自己整合
的にコンタクト孔を形成する半導体装置の製造方法に関
するものである。
的にコンタクト孔を形成する半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】図４は、本発明の一従来例を示してい
る。この一従来例では、図４（ａ）に示す様に、Ｓｉ基
板（図示せず）の表面にＳｉＯ2 膜（図示せず）を選択
的に形成して素子分離領域を区画した後、素子分離領域
に囲まれている素子活性領域の表面にゲート酸化膜とし
てのＳｉＯ2 膜１１を形成する。
る。この一従来例では、図４（ａ）に示す様に、Ｓｉ基
板（図示せず）の表面にＳｉＯ2 膜（図示せず）を選択
的に形成して素子分離領域を区画した後、素子分離領域
に囲まれている素子活性領域の表面にゲート酸化膜とし
てのＳｉＯ2 膜１１を形成する。
【０００３】その後、Ｓｉ基板上の第１層目の導電膜と
してのポリサイド膜１２とＳｉＯ2膜１３とを順次に全
面に形成し、これらのＳｉＯ2 膜１３とポリサイド膜１
２とをゲート電極のパターンに加工する。そして、Ｓｉ
Ｏ2 膜１３及びポリサイド膜１２と素子分離領域におけ
るＳｉＯ2 膜（図示せず）とをマスクにして、ＬＤＤ形
成用の不純物をＳｉ基板にイオン注入する。
してのポリサイド膜１２とＳｉＯ2膜１３とを順次に全
面に形成し、これらのＳｉＯ2 膜１３とポリサイド膜１
２とをゲート電極のパターンに加工する。そして、Ｓｉ
Ｏ2 膜１３及びポリサイド膜１２と素子分離領域におけ
るＳｉＯ2 膜（図示せず）とをマスクにして、ＬＤＤ形
成用の不純物をＳｉ基板にイオン注入する。
【０００４】その後、ＳｉＯ2 膜１４を全面に堆積さ
せ、ＳｉＯ2 膜１４の全面をエッチバックして、このＳ
ｉＯ2 膜１４から成る側壁をポリサイド膜１２及びＳｉ
Ｏ2 膜１３に形成する。そして、ＳｉＯ2 膜１３、１４
及びポリサイド膜１２と素子分離領域におけるＳｉＯ2
膜（図示せず）とをマスクにして、ソース／ドレイン形
成用の不純物をＳｉ基板にイオン注入する。
せ、ＳｉＯ2 膜１４の全面をエッチバックして、このＳ
ｉＯ2 膜１４から成る側壁をポリサイド膜１２及びＳｉ
Ｏ2 膜１３に形成する。そして、ＳｉＯ2 膜１３、１４
及びポリサイド膜１２と素子分離領域におけるＳｉＯ2
膜（図示せず）とをマスクにして、ソース／ドレイン形
成用の不純物をＳｉ基板にイオン注入する。
【０００５】次に、図４（ｂ）に示す様に、層間絶縁膜
としてのＳｉＯ2 膜１５を全面に堆積させる。そして、
図４（ｃ）に示す様に、ＳｉＯ2 膜１５上にレジスト１
６を塗布し、このレジスト１６のうちでＳｉ基板上の第
２層目の導電膜（図示せず）とＳｉ基板とのコンタクト
孔を形成すべき部分を含む領域に開口１６ａを形成す
る。
としてのＳｉＯ2 膜１５を全面に堆積させる。そして、
図４（ｃ）に示す様に、ＳｉＯ2 膜１５上にレジスト１
６を塗布し、このレジスト１６のうちでＳｉ基板上の第
２層目の導電膜（図示せず）とＳｉ基板とのコンタクト
孔を形成すべき部分を含む領域に開口１６ａを形成す
る。
【０００６】次に、図４（ｄ）に示す様に、レジスト１
６をマスクにしてＳｉＯ2 膜１５に対する異方性エッチ
ングを行って、ポリサイド膜１２間にこれらのポリサイ
ド膜１２に対して自己整合的にコンタクト孔１７を形成
する。その後、従来公知の工程を経て、この半導体装置
を完成させる。
６をマスクにしてＳｉＯ2 膜１５に対する異方性エッチ
ングを行って、ポリサイド膜１２間にこれらのポリサイ
ド膜１２に対して自己整合的にコンタクト孔１７を形成
する。その後、従来公知の工程を経て、この半導体装置
を完成させる。
【０００７】
【発明が解決しようとする課題】ところで、Ｓｉ基板上
の第２層目の導電膜とＳｉ基板との間の寄生容量を抑制
するために、層間絶縁膜としてのＳｉＯ2 膜１５をある
程度まで厚くする必要がある。ところが、ＳｉＯ2 膜１
５が厚いと、膜厚のむらに対応するためのオーバエッチ
ング量も多くする必要があり、この結果、第１層目の導
電膜であるポリサイド膜１２と第２層目の導電膜との間
の絶縁耐圧を確保するために、ポリサイド膜１２上のＳ
ｉＯ2 膜１３も厚くする必要がある。
の第２層目の導電膜とＳｉ基板との間の寄生容量を抑制
するために、層間絶縁膜としてのＳｉＯ2 膜１５をある
程度まで厚くする必要がある。ところが、ＳｉＯ2 膜１
５が厚いと、膜厚のむらに対応するためのオーバエッチ
ング量も多くする必要があり、この結果、第１層目の導
電膜であるポリサイド膜１２と第２層目の導電膜との間
の絶縁耐圧を確保するために、ポリサイド膜１２上のＳ
ｉＯ2 膜１３も厚くする必要がある。
【０００８】しかし、ＳｉＯ2 膜１３を厚くすると、ポ
リサイド膜１２及びＳｉＯ2 膜１３による段差が大きく
なる。このため、ポリサイド膜１２よりも上層の導電膜
のパターニングに際して段差部に導電膜が残ることによ
る短絡等が生じ易い。従って、図４に示した一従来例で
は、多層配線の信頼性が高い半導体装置を製造すること
が困難であった。
リサイド膜１２及びＳｉＯ2 膜１３による段差が大きく
なる。このため、ポリサイド膜１２よりも上層の導電膜
のパターニングに際して段差部に導電膜が残ることによ
る短絡等が生じ易い。従って、図４に示した一従来例で
は、多層配線の信頼性が高い半導体装置を製造すること
が困難であった。
【０００９】また、ポリサイド膜１２及びＳｉＯ2 膜１
３による段差が大きくなると、ＳｉＯ2 膜１３の膜厚に
よって上限が決められているオーバエッチング量では、
図４（ｄ）に示した様に、コンタクト孔１７の内壁面に
ＳｉＯ2 膜１５が残り、ＳｉＯ2 膜１４から成る側壁を
形成した時点に比べて、コンタクト孔１７の面積が小さ
くなる。従って、図４に示した一従来例では、コンタク
トの信頼性が高い半導体装置を製造することも困難であ
った。
３による段差が大きくなると、ＳｉＯ2 膜１３の膜厚に
よって上限が決められているオーバエッチング量では、
図４（ｄ）に示した様に、コンタクト孔１７の内壁面に
ＳｉＯ2 膜１５が残り、ＳｉＯ2 膜１４から成る側壁を
形成した時点に比べて、コンタクト孔１７の面積が小さ
くなる。従って、図４に示した一従来例では、コンタク
トの信頼性が高い半導体装置を製造することも困難であ
った。
【００１０】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上の導電膜１２と、この導電
膜１２上の第１の絶縁膜１３とを、配線のパターンに加
工する工程と、前記導電膜１２及び前記第１の絶縁膜１
３に、第２の絶縁膜１４から成る側壁を形成する工程
と、前記第１及び第２の絶縁膜１３、１４から露出して
いる前記半導体基板の表面に、前記第１及び第２の絶縁
膜１３、１４よりも薄い第３の絶縁膜２１を形成する工
程と、前記半導体基板に対して形成すべきコンタクト孔
１７を含む領域を覆うマスク層２２を、前記第１〜第３
の絶縁膜１３、１４、２１上に形成する工程と、前記マ
スク層２２に覆われていない前記第１〜第３の絶縁膜１
３、１４、２１上に、第４の絶縁膜２３を選択的に形成
する工程と、前記マスク層２２を除去した後、前記第１
〜第４の絶縁膜１３、１４、２１、２３の全面をエッチ
ングし、前記マスク層２２に覆われていた前記第３の絶
縁膜２１を除去して、前記コンタクト孔１７を形成する
工程とを有することを特徴としている。
の製造方法は、半導体基板上の導電膜１２と、この導電
膜１２上の第１の絶縁膜１３とを、配線のパターンに加
工する工程と、前記導電膜１２及び前記第１の絶縁膜１
３に、第２の絶縁膜１４から成る側壁を形成する工程
と、前記第１及び第２の絶縁膜１３、１４から露出して
いる前記半導体基板の表面に、前記第１及び第２の絶縁
膜１３、１４よりも薄い第３の絶縁膜２１を形成する工
程と、前記半導体基板に対して形成すべきコンタクト孔
１７を含む領域を覆うマスク層２２を、前記第１〜第３
の絶縁膜１３、１４、２１上に形成する工程と、前記マ
スク層２２に覆われていない前記第１〜第３の絶縁膜１
３、１４、２１上に、第４の絶縁膜２３を選択的に形成
する工程と、前記マスク層２２を除去した後、前記第１
〜第４の絶縁膜１３、１４、２１、２３の全面をエッチ
ングし、前記マスク層２２に覆われていた前記第３の絶
縁膜２１を除去して、前記コンタクト孔１７を形成する
工程とを有することを特徴としている。
【００１１】
【作用】本発明による半導体装置の製造方法では、半導
体基板に対して形成すべきコンタクト孔１７を含む領域
には、第４の絶縁膜２３を形成していない。このため、
第１〜第４の絶縁膜１３、１４、２１、２３の全面に対
するエッチング量が少なくても、マスク層２２に覆われ
ていた第３の絶縁膜２１を完全に除去してコンタクト孔
１７を形成することができ、配線のパターンに加工する
導電膜１２上の第１の絶縁膜１３が薄くてよい。また、
コンタクト孔１７の内壁面に第４の絶縁膜２３が残るこ
ともない。
体基板に対して形成すべきコンタクト孔１７を含む領域
には、第４の絶縁膜２３を形成していない。このため、
第１〜第４の絶縁膜１３、１４、２１、２３の全面に対
するエッチング量が少なくても、マスク層２２に覆われ
ていた第３の絶縁膜２１を完全に除去してコンタクト孔
１７を形成することができ、配線のパターンに加工する
導電膜１２上の第１の絶縁膜１３が薄くてよい。また、
コンタクト孔１７の内壁面に第４の絶縁膜２３が残るこ
ともない。
【００１２】
【実施例】以下、本発明の一実施例を、図１〜３を参照
しながら説明する。なお、図４に示した一従来例と対応
する構成部分には、同一の符号を付してある。
しながら説明する。なお、図４に示した一従来例と対応
する構成部分には、同一の符号を付してある。
【００１３】本実施例では、図１（ａ）に示す様に、Ｓ
ｉ基板（図示せず）の表面にＳｉＯ2 膜（図示せず）を
選択的に形成して素子分離領域を区画した後、８５０℃
の温度のウエット酸化を行って、素子分離領域に囲まれ
ている素子活性領域の表面に、１００Åの膜厚のＳｉＯ
2 膜１１をゲート酸化膜として形成する。
ｉ基板（図示せず）の表面にＳｉＯ2 膜（図示せず）を
選択的に形成して素子分離領域を区画した後、８５０℃
の温度のウエット酸化を行って、素子分離領域に囲まれ
ている素子活性領域の表面に、１００Åの膜厚のＳｉＯ
2 膜１１をゲート酸化膜として形成する。
【００１４】その後、リンをドープした７００Åの膜厚
の多結晶Ｓｉ膜と７００Åの膜厚のＷＳｉ膜とをＣＶＤ
法で順次に全面に堆積させて、Ｓｉ基板上の第１層目の
導電膜としてのポリサイド膜１２を形成する。そして、
１７００Åの膜厚のＳｉＯ2膜１３をＣＶＤ法でポリサ
イド膜１２上の全面に堆積させ、これらのＳｉＯ2 膜１
３とポリサイド膜１２とをＲＩＥでゲート電極のパター
ンに加工する。
の多結晶Ｓｉ膜と７００Åの膜厚のＷＳｉ膜とをＣＶＤ
法で順次に全面に堆積させて、Ｓｉ基板上の第１層目の
導電膜としてのポリサイド膜１２を形成する。そして、
１７００Åの膜厚のＳｉＯ2膜１３をＣＶＤ法でポリサ
イド膜１２上の全面に堆積させ、これらのＳｉＯ2 膜１
３とポリサイド膜１２とをＲＩＥでゲート電極のパター
ンに加工する。
【００１５】その後、ＳｉＯ2 膜１３及びポリサイド膜
１２と素子分離領域におけるＳｉＯ2 膜（図示せず）と
をマスクにして、ＬＤＤ形成用の不純物をＳｉ基板にイ
オン注入する。そして、１７００Åの膜厚のＳｉＯ2 膜
１４をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜１４
の全面をエッチバックして、図３（ａ）にも示す様に、
ＳｉＯ2 膜１４から成り厚さが１２００Å程度の側壁を
ポリサイド膜１２及びＳｉＯ2 膜１３に形成する。
１２と素子分離領域におけるＳｉＯ2 膜（図示せず）と
をマスクにして、ＬＤＤ形成用の不純物をＳｉ基板にイ
オン注入する。そして、１７００Åの膜厚のＳｉＯ2 膜
１４をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜１４
の全面をエッチバックして、図３（ａ）にも示す様に、
ＳｉＯ2 膜１４から成り厚さが１２００Å程度の側壁を
ポリサイド膜１２及びＳｉＯ2 膜１３に形成する。
【００１６】次に、露出しているＳｉ基板の表面を熱酸
化して、図１（ｂ）に示す様に、この表面に薄いＳｉＯ
2 膜２１を形成する。その後、ＳｉＯ2 膜１３、１４及
びポリサイド膜１２と素子分離領域におけるＳｉＯ2 膜
（図示せず）とをマスクにして、ソース／ドレイン形成
用の不純物をＳｉ基板にイオン注入する。
化して、図１（ｂ）に示す様に、この表面に薄いＳｉＯ
2 膜２１を形成する。その後、ＳｉＯ2 膜１３、１４及
びポリサイド膜１２と素子分離領域におけるＳｉＯ2 膜
（図示せず）とをマスクにして、ソース／ドレイン形成
用の不純物をＳｉ基板にイオン注入する。
【００１７】次に、図１（ｃ）に示す様に、全面にレジ
スト２２を塗布し、Ｓｉ基板上の第２層目の導電膜とＳ
ｉ基板とのコンタクト孔を形成すべき部分を含む領域に
のみレジスト２２を残す。
スト２２を塗布し、Ｓｉ基板上の第２層目の導電膜とＳ
ｉ基板とのコンタクト孔を形成すべき部分を含む領域に
のみレジスト２２を残す。
【００１８】次に、ＳｉＯ2 が飽和状態のＨ3 ＢＯ3 、
Ｈ2 ＳｉＦ6 溶液を用いたＬＰＤ（Liquid Phase oxide
Deposition 、液相選択成長）法によって、図２（ａ）
及び図３（ｂ）に示す様に、ＳｉＯ2 膜２３を成長させ
る。この時、レジスト２２以外の部分にはＳｉＯ2 膜１
３、１４、２１が形成されているので、レジスト２２に
覆われていない総ての領域にＳｉＯ2 膜２３が形成され
る。
Ｈ2 ＳｉＦ6 溶液を用いたＬＰＤ（Liquid Phase oxide
Deposition 、液相選択成長）法によって、図２（ａ）
及び図３（ｂ）に示す様に、ＳｉＯ2 膜２３を成長させ
る。この時、レジスト２２以外の部分にはＳｉＯ2 膜１
３、１４、２１が形成されているので、レジスト２２に
覆われていない総ての領域にＳｉＯ2 膜２３が形成され
る。
【００１９】次に、図２（ｂ）に示す様に、レジスト２
２を除去した後、ＳｉＯ2 膜１３、１４、２１、２３の
全面をエッチングし、レジスト２２に覆われていたＳｉ
Ｏ2膜２１を除去して、ポリサイド膜１２間にこれらの
ポリサイド膜１２に対して自己整合的にコンタクト孔１
７を形成する。
２を除去した後、ＳｉＯ2 膜１３、１４、２１、２３の
全面をエッチングし、レジスト２２に覆われていたＳｉ
Ｏ2膜２１を除去して、ポリサイド膜１２間にこれらの
ポリサイド膜１２に対して自己整合的にコンタクト孔１
７を形成する。
【００２０】次に、図２（ｃ）に示す様に、リンをドー
プした５００Åの膜厚の多結晶Ｓｉ膜２４をＳｉ基板上
の第２層目の導電膜としてＣＶＤ法で全面に堆積させ
る。そして、図２（ｄ）及び図３（ｃ）に示す様に、コ
ンタクト孔１７を介してＳｉ基板にコンタクトする配線
のパターンに多結晶Ｓｉ膜２４を加工する。その後、従
来公知の工程を経て、この半導体装置を完成させる。
プした５００Åの膜厚の多結晶Ｓｉ膜２４をＳｉ基板上
の第２層目の導電膜としてＣＶＤ法で全面に堆積させ
る。そして、図２（ｄ）及び図３（ｃ）に示す様に、コ
ンタクト孔１７を介してＳｉ基板にコンタクトする配線
のパターンに多結晶Ｓｉ膜２４を加工する。その後、従
来公知の工程を経て、この半導体装置を完成させる。
【００２１】以上の様な本実施例では、コンタクト孔１
７の形成部分にはＳｉＯ2 膜２３を成長させていないの
で、コンタクト孔１７を形成してもこのコンタクト孔１
７の内側面にＳｉＯ2 膜２３が残らないばかりでなく、
ＳｉＯ2 膜２１のエッチングと同時にＳｉＯ2 膜１４も
エッチングされるので、ＳｉＯ2 膜１４から成る側壁を
形成した時点に比べて、コンタクト孔１７の面積がむし
ろ拡大する。
７の形成部分にはＳｉＯ2 膜２３を成長させていないの
で、コンタクト孔１７を形成してもこのコンタクト孔１
７の内側面にＳｉＯ2 膜２３が残らないばかりでなく、
ＳｉＯ2 膜２１のエッチングと同時にＳｉＯ2 膜１４も
エッチングされるので、ＳｉＯ2 膜１４から成る側壁を
形成した時点に比べて、コンタクト孔１７の面積がむし
ろ拡大する。
【００２２】
【発明の効果】本発明による半導体装置の製造方法で
は、配線のパターンに加工する導電膜上の第１の絶縁膜
が薄くてよいので、段差が小さくて多層配線の信頼性が
高く、また、コンタクト孔の内壁面に第４の絶縁膜が残
ることもないので、コンタクト孔の面積が大きくてコン
タクトの信頼性も高い半導体装置を製造することができ
る。
は、配線のパターンに加工する導電膜上の第１の絶縁膜
が薄くてよいので、段差が小さくて多層配線の信頼性が
高く、また、コンタクト孔の内壁面に第４の絶縁膜が残
ることもないので、コンタクト孔の面積が大きくてコン
タクトの信頼性も高い半導体装置を製造することができ
る。
【図１】本発明の一実施例の前半の工程を順次に示す側
断面図である。
断面図である。
【図２】本発明の一実施例の後半の工程を順次に示す側
断面図である。
断面図である。
【図３】本発明の一実施例を示しており、（ａ）（ｂ）
（ｃ）は夫々図１（ａ）、図２（ａ）及び図２（ｄ）の
平面図である。
（ｃ）は夫々図１（ａ）、図２（ａ）及び図２（ｄ）の
平面図である。
【図４】本発明の一従来例を工程順に示す側断面図であ
る。
る。
１２ ポリサイド膜 １３ ＳｉＯ2 膜 １４ ＳｉＯ2 膜 １７ コンタクト孔 ２１ ＳｉＯ2 膜 ２２ レジスト ２３ ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (1)
- 【請求項１】 半導体基板上の導電膜と、この導電膜上
の第１の絶縁膜とを、配線のパターンに加工する工程
と、 前記導電膜及び前記第１の絶縁膜に、第２の絶縁膜から
成る側壁を形成する工程と、 前記第１及び第２の絶縁膜から露出している前記半導体
基板の表面に、前記第１及び第２の絶縁膜よりも薄い第
３の絶縁膜を形成する工程と、 前記半導体基板に対して形成すべきコンタクト孔を含む
領域を覆うマスク層を、前記第１〜第３の絶縁膜上に形
成する工程と、 前記マスク層に覆われていない前記第１〜第３の絶縁膜
上に、第４の絶縁膜を選択的に形成する工程と、 前記マスク層を除去した後、前記第１〜第４の絶縁膜の
全面をエッチングし、前記マスク層に覆われていた前記
第３の絶縁膜を除去して、前記コンタクト孔を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656994A JPH07249594A (ja) | 1994-03-10 | 1994-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656994A JPH07249594A (ja) | 1994-03-10 | 1994-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249594A true JPH07249594A (ja) | 1995-09-26 |
Family
ID=13319725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6656994A Pending JPH07249594A (ja) | 1994-03-10 | 1994-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249594A (ja) |
-
1994
- 1994-03-10 JP JP6656994A patent/JPH07249594A/ja active Pending
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