JPH08335626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08335626A JPH08335626A JP13833695A JP13833695A JPH08335626A JP H08335626 A JPH08335626 A JP H08335626A JP 13833695 A JP13833695 A JP 13833695A JP 13833695 A JP13833695 A JP 13833695A JP H08335626 A JPH08335626 A JP H08335626A
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- JP
- Japan
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- element isolation
- region
- semiconductor device
- groove
- grooves
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 半導体装置が微細化しても、素子分離とゲー
ト形成領域等のトランジスタ形成領域との適正な加工形
成を可能として、合わせずれの問題のない半導体装置の
製造方法を提供する。 【構成】 半導体基板１１に、半導体装置の素子分離領
域となる部分１及びトランジスタ領域となる部分２に同
時に溝を形成し、その後素子分離領域となる部分の溝１
に絶縁材（素子分離９）を形成する工程と、トランジス
タ領域となる部分２の溝にゲート材を形成する工程とを
順不同に行う。特に、ゲート材を構成するとともに処理
により絶縁化するポリＳｉ等の物質を素子分離領域とな
る部分２の溝に埋め込み、かつ同時に該物質をトランジ
スタ領域となる部分２の溝の少なくとも一部に形成し、
その後前記素子分離領域となる部分の溝に埋め込んだ前
記物質を選択的に処理することにより絶縁材（素子分離
９）とする。
ト形成領域等のトランジスタ形成領域との適正な加工形
成を可能として、合わせずれの問題のない半導体装置の
製造方法を提供する。 【構成】 半導体基板１１に、半導体装置の素子分離領
域となる部分１及びトランジスタ領域となる部分２に同
時に溝を形成し、その後素子分離領域となる部分の溝１
に絶縁材（素子分離９）を形成する工程と、トランジス
タ領域となる部分２の溝にゲート材を形成する工程とを
順不同に行う。特に、ゲート材を構成するとともに処理
により絶縁化するポリＳｉ等の物質を素子分離領域とな
る部分２の溝に埋め込み、かつ同時に該物質をトランジ
スタ領域となる部分２の溝の少なくとも一部に形成し、
その後前記素子分離領域となる部分の溝に埋め込んだ前
記物質を選択的に処理することにより絶縁材（素子分離
９）とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、溝（トレンチ）を形成して素子分離を
形成する半導体装置の製造方法に関するものである。
に関する。特に、溝（トレンチ）を形成して素子分離を
形成する半導体装置の製造方法に関するものである。
【０００２】
【従来技術及びその問題点】半導体装置の分野では微細
化・高集積化がますます進行しており、このような半導
体の高集積化とともに、デザインルールもきわめて厳し
くなってきている。
化・高集積化がますます進行しており、このような半導
体の高集積化とともに、デザインルールもきわめて厳し
くなってきている。
【０００３】一方、半導体装置製造の際のフォトリソグ
ラフィーによる合わせずれマージンは大きな改善は認め
られない。従って、素子（半導体チップ）の微細化とと
もに、加工時のマスク合わせずれ等によって生じる問題
が顕著化している。
ラフィーによる合わせずれマージンは大きな改善は認め
られない。従って、素子（半導体チップ）の微細化とと
もに、加工時のマスク合わせずれ等によって生じる問題
が顕著化している。
【０００４】例えばゲートと素子分離ＬＯＣＯＳエッジ
との間の活性領域の幅などは、ゲートパターニング時の
合わせずれが大きいと、ほとんどなくなってしまう。
との間の活性領域の幅などは、ゲートパターニング時の
合わせずれが大きいと、ほとんどなくなってしまう。
【０００５】
【発明の目的】本発明は、上記従来技術の問題点を解決
して、半導体装置が微細化しても、素子分離とトランジ
スタ形成領域（例えばゲートを形成する領域）との適正
な加工形成を可能として、合わせずれによる問題を解決
した半導体装置の製造方法を提供することを目的として
いる。
して、半導体装置が微細化しても、素子分離とトランジ
スタ形成領域（例えばゲートを形成する領域）との適正
な加工形成を可能として、合わせずれによる問題を解決
した半導体装置の製造方法を提供することを目的として
いる。
【０００６】
【目的を達成するための手段】本発明の半導体装置の製
造方法は、半導体基板に、半導体装置の素子分離領域と
なる部分及びトランジスタ領域となる部分に同時に溝を
形成し、その後前記素子分離領域となる部分の溝に絶縁
材を形成する工程と、前記トランジスタ領域となる部分
の溝にゲート材を形成する工程とを順不同に行うことを
特徴とする半導体装置の製造方法であって、これにより
上記目的を達成するものである。
造方法は、半導体基板に、半導体装置の素子分離領域と
なる部分及びトランジスタ領域となる部分に同時に溝を
形成し、その後前記素子分離領域となる部分の溝に絶縁
材を形成する工程と、前記トランジスタ領域となる部分
の溝にゲート材を形成する工程とを順不同に行うことを
特徴とする半導体装置の製造方法であって、これにより
上記目的を達成するものである。
【０００７】本発明の半導体装置の製造方法は、半導体
基板に、半導体装置の素子分離領域となる部分及びトラ
ンジスタ領域となる部分に同時に溝を形成した後、ゲー
ト材を構成するとともに処理により絶縁化する物質を前
記素子分離領域となる部分の溝に埋め込み、かつ同時該
物質を前記トランジスタ領域となる部分の溝の少なくと
も一部に形成し、その後前記素子分離領域となる部分の
溝に埋め込んだ前記物質を選択的に処理することにより
絶縁材とする態様で好ましく実施できる。
基板に、半導体装置の素子分離領域となる部分及びトラ
ンジスタ領域となる部分に同時に溝を形成した後、ゲー
ト材を構成するとともに処理により絶縁化する物質を前
記素子分離領域となる部分の溝に埋め込み、かつ同時該
物質を前記トランジスタ領域となる部分の溝の少なくと
も一部に形成し、その後前記素子分離領域となる部分の
溝に埋め込んだ前記物質を選択的に処理することにより
絶縁材とする態様で好ましく実施できる。
【０００８】この場合、前記ゲート材を構成するととも
に処理により絶縁化する物質を、ポリシリコンとするこ
とができる。
に処理により絶縁化する物質を、ポリシリコンとするこ
とができる。
【０００９】
【作用】本発明においては、半導体装置の素子分離とな
る部分及びトランジスタ領域となる部分に同時に溝を形
成してこれにより各領域を形成するので、トランジスタ
領域をなす例えばゲート領域と、素子分離のためのＬＯ
ＣＯＳ領域等を同時にリソグラフィー等によりパターニ
ングするものであり、これによって従来ＬＯＣＯＳとゲ
ートとを別のマスク工程でパターニングしていた場合に
不可避的に生じていた合わせずれを無くすることができ
る。これによって、活性領域をなす例えば拡散層領域を
確保することができる。
る部分及びトランジスタ領域となる部分に同時に溝を形
成してこれにより各領域を形成するので、トランジスタ
領域をなす例えばゲート領域と、素子分離のためのＬＯ
ＣＯＳ領域等を同時にリソグラフィー等によりパターニ
ングするものであり、これによって従来ＬＯＣＯＳとゲ
ートとを別のマスク工程でパターニングしていた場合に
不可避的に生じていた合わせずれを無くすることができ
る。これによって、活性領域をなす例えば拡散層領域を
確保することができる。
【００１０】
【実施例】以下本発明の実施例について説明する。但し
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。
【００１１】実施例１ この実施例は、本発明を、微細化・集積化したＭＯＳ半
導体装置に具体化したもので、トランジスタゲートと素
子分離を単一のマスクでリソグラフィーを実施すること
によって、ゲートと素子分離の合わせずれマージンを拡
大するようにしたものである。図１ないし図６に、本実
施例の工程を示す。
導体装置に具体化したもので、トランジスタゲートと素
子分離を単一のマスクでリソグラフィーを実施すること
によって、ゲートと素子分離の合わせずれマージンを拡
大するようにしたものである。図１ないし図６に、本実
施例の工程を示す。
【００１２】本実施例の半導体装置の製造方法は、半導
体基板１１（ここではＳｉ基板）に、半導体装置の素子
分離領域となる部分１及びトランジスタ領域となる部分
２に同時に溝を形成し（図１）、その後前記素子分離領
域となる部分の溝１に絶縁材（素子分離９）を形成する
工程（図４）と、前記トランジスタ領域となる部分２の
溝にゲート材３を形成する工程（図１）とを順不同に行
う。
体基板１１（ここではＳｉ基板）に、半導体装置の素子
分離領域となる部分１及びトランジスタ領域となる部分
２に同時に溝を形成し（図１）、その後前記素子分離領
域となる部分の溝１に絶縁材（素子分離９）を形成する
工程（図４）と、前記トランジスタ領域となる部分２の
溝にゲート材３を形成する工程（図１）とを順不同に行
う。
【００１３】特に本実施例では、半導体基板１１に、半
導体装置の素子分離領域となる部分１及びトランジスタ
領域となる部分２に同時に溝を形成した後、ゲート材を
構成するとともに処理により絶縁化する物質３（ここで
はポリＳｉ）を前記素子分離領域となる部分２の溝に埋
め込み、かつ同時に該物質を前記トランジスタ領域とな
る部分２の溝の少なくとも一部に形成し（図１）、その
後前記素子分離領域となる部分の溝に埋め込んだ前記物
質を選択的に処理することにより絶縁材（素子分離９）
とした（図４）。
導体装置の素子分離領域となる部分１及びトランジスタ
領域となる部分２に同時に溝を形成した後、ゲート材を
構成するとともに処理により絶縁化する物質３（ここで
はポリＳｉ）を前記素子分離領域となる部分２の溝に埋
め込み、かつ同時に該物質を前記トランジスタ領域とな
る部分２の溝の少なくとも一部に形成し（図１）、その
後前記素子分離領域となる部分の溝に埋め込んだ前記物
質を選択的に処理することにより絶縁材（素子分離９）
とした（図４）。
【００１４】更に詳しくは、本発明では以下の（ａ）〜
（ｆ）の工程をとる。 （ａ）半導体基板１１であるＳｉ基板にフォトレジスト
を用いてレジストパターンを形成し、これを用いてエッ
チング（ここではＲＩＥ）を実施し、素子分離領域とな
る溝１を形成し、同時にトランジスタとなる領域（ここ
ではゲート領域）の溝２を形成する。このとき、フォト
レジストをパターニングするために用いるマスクは１マ
スクとし、即ち同一のマスクで素子分離領域となる溝１
形成用のレジストパターンとトランジスタ領域（ゲート
領域）の溝２の形成用レジストパターンとを、同時に形
成する。
（ｆ）の工程をとる。 （ａ）半導体基板１１であるＳｉ基板にフォトレジスト
を用いてレジストパターンを形成し、これを用いてエッ
チング（ここではＲＩＥ）を実施し、素子分離領域とな
る溝１を形成し、同時にトランジスタとなる領域（ここ
ではゲート領域）の溝２を形成する。このとき、フォト
レジストをパターニングするために用いるマスクは１マ
スクとし、即ち同一のマスクで素子分離領域となる溝１
形成用のレジストパターンとトランジスタ領域（ゲート
領域）の溝２の形成用レジストパターンとを、同時に形
成する。
【００１５】上記のようにして溝１，２の同時形成に続
いてＬＰ（減圧）−ＣＶＤによりポリＳｉ膜３を形成す
る。このポリＳｉ膜としては、本実施例では不純物含有
のものを用い、特に本実施例では、Ｐ（リン）がドープ
されている。以上により、図１の構造とする。 （ｂ）シリサイド膜４（ここではＷＳｉｘ膜）をＣＶＤ
し、オフセットＳｉＯ2 膜５をＣＶＤし、フォトレジス
ト６を用いて素子分離領域１とトランジスタ領域２をマ
スクで覆う。これにより図２の構造とする。上記シリサ
イド膜４は、ポリＳｉ膜３とともに、ポリサイドゲート
形成用材料となるものである。 （ｃ）フォトレジスト６を用いてＳｉＯ2 膜５をＲＩＥ
後レジスト剥離を行い、ＳｉＯ2 膜５をマスクとしてポ
リサイドゲート構造をＲＩＥにより形成し、更にＬＰ−
ＳｉＮ７をＣＶＤする。続いてトランジスタ膜５領域２
をフォトレジスト８で覆い、素子分離領域１のＬＰ−Ｓ
ｉＮをエッチング除去し、更に素子分離領域１のＳｉＯ
2 膜５、シリサイド膜４（ＷＳｉｘ）を、エッチング除
去する。この際、シリサイド膜４（ＷＳｉｘ）が残らな
いよう充分オーバーエッチングする。これにより図３の
構造とする。 （ｄ）フォトレジスト８を剥離後、パイロ雰囲気中で酸
化を実施し、素子分離９を設ける。即ち、溝１に埋め込
まれて残存しているポリＳｉ層３（リンドープされたも
の）を酸化してこれを絶縁化（ＳＯ2 化）して、素子分
離９とするのである。その後、ＬＰ−ＳｉＮ７を全面エ
ッチバックしてサイドウォールスペーサ７ａを加工す
る。以上により図４の構造が得られる。 （ｅ）イオン注入を行い、熱処理を実施する。これによ
り、拡散層１０を形成した図５の構造が得られる。 （ｆ）配線材としてアルミニウムを全面にスパッター
し、配線のパターニングを行う。これによりアルミニウ
ム配線１２を形成する。なお、この際拡散層１０とはセ
ルフアラインでコンタクトをとる。全面にＯ3 ＴＥＯＳ
−ＢＰＳＧにより平坦化膜１３（パッシベーション膜）
を形成して、図６の構造を得た。
いてＬＰ（減圧）−ＣＶＤによりポリＳｉ膜３を形成す
る。このポリＳｉ膜としては、本実施例では不純物含有
のものを用い、特に本実施例では、Ｐ（リン）がドープ
されている。以上により、図１の構造とする。 （ｂ）シリサイド膜４（ここではＷＳｉｘ膜）をＣＶＤ
し、オフセットＳｉＯ2 膜５をＣＶＤし、フォトレジス
ト６を用いて素子分離領域１とトランジスタ領域２をマ
スクで覆う。これにより図２の構造とする。上記シリサ
イド膜４は、ポリＳｉ膜３とともに、ポリサイドゲート
形成用材料となるものである。 （ｃ）フォトレジスト６を用いてＳｉＯ2 膜５をＲＩＥ
後レジスト剥離を行い、ＳｉＯ2 膜５をマスクとしてポ
リサイドゲート構造をＲＩＥにより形成し、更にＬＰ−
ＳｉＮ７をＣＶＤする。続いてトランジスタ膜５領域２
をフォトレジスト８で覆い、素子分離領域１のＬＰ−Ｓ
ｉＮをエッチング除去し、更に素子分離領域１のＳｉＯ
2 膜５、シリサイド膜４（ＷＳｉｘ）を、エッチング除
去する。この際、シリサイド膜４（ＷＳｉｘ）が残らな
いよう充分オーバーエッチングする。これにより図３の
構造とする。 （ｄ）フォトレジスト８を剥離後、パイロ雰囲気中で酸
化を実施し、素子分離９を設ける。即ち、溝１に埋め込
まれて残存しているポリＳｉ層３（リンドープされたも
の）を酸化してこれを絶縁化（ＳＯ2 化）して、素子分
離９とするのである。その後、ＬＰ−ＳｉＮ７を全面エ
ッチバックしてサイドウォールスペーサ７ａを加工す
る。以上により図４の構造が得られる。 （ｅ）イオン注入を行い、熱処理を実施する。これによ
り、拡散層１０を形成した図５の構造が得られる。 （ｆ）配線材としてアルミニウムを全面にスパッター
し、配線のパターニングを行う。これによりアルミニウ
ム配線１２を形成する。なお、この際拡散層１０とはセ
ルフアラインでコンタクトをとる。全面にＯ3 ＴＥＯＳ
−ＢＰＳＧにより平坦化膜１３（パッシベーション膜）
を形成して、図６の構造を得た。
【００１６】上述したように、本実施例によれば、素子
分離領域とゲートを同時にリソグラフィーでパターニン
グするので、合わせずれによるゲート−ＬＯＣＯＳ間距
離のマージン縮小を回避できる。
分離領域とゲートを同時にリソグラフィーでパターニン
グするので、合わせずれによるゲート−ＬＯＣＯＳ間距
離のマージン縮小を回避できる。
【００１７】かつ本実施例では、素子分離が埋め込み構
造であるため、１層目層間膜の平坦化が向上する。
造であるため、１層目層間膜の平坦化が向上する。
【００１８】また、本実施例では特に、素子分離膜が従
来の熱酸化膜と違いリンドープのＰＳＧになるので、素
子分離としての耐圧が向上する。薄くなった場合の上下
方向の耐圧や、あるいは幅が小さい領域で形成しなけれ
ばならないときも、横方向素子間の耐圧が充分で、確実
な素子分離がなされる。
来の熱酸化膜と違いリンドープのＰＳＧになるので、素
子分離としての耐圧が向上する。薄くなった場合の上下
方向の耐圧や、あるいは幅が小さい領域で形成しなけれ
ばならないときも、横方向素子間の耐圧が充分で、確実
な素子分離がなされる。
【００１９】
【発明の効果】上記詳述したように、本発明の半導体装
置の製造方法によれば、半導体装置が微細化しても、素
子分離と、トランジスタ形成領域（ゲートを形成する領
域等）の適正な加工形成を可能として、合わせずれによ
る問題を解決することができた。
置の製造方法によれば、半導体装置が微細化しても、素
子分離と、トランジスタ形成領域（ゲートを形成する領
域等）の適正な加工形成を可能として、合わせずれによ
る問題を解決することができた。
【図１】 実施例１の工程を順に断面図で示すものであ
る（ａ）。
る（ａ）。
【図２】 実施例１の工程を順に断面図で示すものであ
る（ｂ）。
る（ｂ）。
【図３】 実施例１の工程を順に断面図で示すものであ
る（ｃ）。
る（ｃ）。
【図４】 実施例１の工程を順に断面図で示すものであ
る（ｄ）。
る（ｄ）。
【図５】 実施例１の工程を順に断面図で示すものであ
る（ｅ）。
る（ｅ）。
【図６】 実施例１の工程を順に断面図で示すものであ
る（ｆ）。
る（ｆ）。
１ 素子分離領域（溝） ２ トランジスタ領域（ゲート、溝） ３ ゲート材を構成するとともに処理により絶縁化す
る物質（ポリＳｉ）
る物質（ポリＳｉ）
Claims (3)
- 【請求項１】半導体基板に、半導体装置の素子分離領域
となる部分及びトランジスタ領域となる部分に同時に溝
を形成し、 その後前記素子分離領域となる部分の溝に絶縁材を形成
する工程と、前記トランジスタ領域となる部分の溝にゲ
ート材を形成する工程とを順不同に行うことを特徴とす
る半導体装置の製造方法。 - 【請求項２】半導体基板に、半導体装置の素子分離領域
となる部分及びトランジスタ領域となる部分に同時に溝
を形成した後、 ゲート材を構成するとともに処理により絶縁化する物質
を前記素子分離領域となる部分の溝に埋め込み、かつ同
時に該物質を前記トランジスタ領域となる部分の溝の少
なくとも一部に形成し、 その後前記素子分離領域となる部分の溝に埋め込んだ前
記物質を選択的に処理することにより絶縁材とすること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】前記ゲート材を構成するとともに処理によ
り絶縁化する物質がポリシリコンである請求項２に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13833695A JPH08335626A (ja) | 1995-06-05 | 1995-06-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13833695A JPH08335626A (ja) | 1995-06-05 | 1995-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335626A true JPH08335626A (ja) | 1996-12-17 |
Family
ID=15219535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13833695A Pending JPH08335626A (ja) | 1995-06-05 | 1995-06-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335626A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058945A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
-
1995
- 1995-06-05 JP JP13833695A patent/JPH08335626A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058945A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
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