JPH05259446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05259446A JPH05259446A JP4050737A JP5073792A JPH05259446A JP H05259446 A JPH05259446 A JP H05259446A JP 4050737 A JP4050737 A JP 4050737A JP 5073792 A JP5073792 A JP 5073792A JP H05259446 A JPH05259446 A JP H05259446A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【目的】 半導体装置の短チャンネル効果およびドライ
ブ電流を改善して半導体装置の一層の微細化を可能にす
る。 【構成】 半導体基板20上にＳｉ3 Ｎ4 膜22を形成した
後、Ｓｉ3 Ｎ4 膜22のうちゲート電極を形成すべき領域
を除去する。Ｓｉ3 Ｎ4 膜22を除去した領域におけるＳ
ｉ3 Ｎ4 膜22の側壁部分を多結晶シリコンからなるバー
ズビーク抑制膜２で覆う。Ｓｉ3 Ｎ4 膜22およびバーズ
ビーク抑制膜２をマスクとしてＳｉ3 Ｎ4膜22を除去し
た領域に選択酸化膜３を形成する。Ｓｉ3 Ｎ4 膜22、バ
ーズビーク抑制膜２および選択酸化膜３を除去して基板
20表面に凹所４を形成する。ゲート絶縁膜27、ゲート電
極28、ソース領域7 、11およびドレイン領域8 、12を形
成する。
ブ電流を改善して半導体装置の一層の微細化を可能にす
る。 【構成】 半導体基板20上にＳｉ3 Ｎ4 膜22を形成した
後、Ｓｉ3 Ｎ4 膜22のうちゲート電極を形成すべき領域
を除去する。Ｓｉ3 Ｎ4 膜22を除去した領域におけるＳ
ｉ3 Ｎ4 膜22の側壁部分を多結晶シリコンからなるバー
ズビーク抑制膜２で覆う。Ｓｉ3 Ｎ4 膜22およびバーズ
ビーク抑制膜２をマスクとしてＳｉ3 Ｎ4膜22を除去し
た領域に選択酸化膜３を形成する。Ｓｉ3 Ｎ4 膜22、バ
ーズビーク抑制膜２および選択酸化膜３を除去して基板
20表面に凹所４を形成する。ゲート絶縁膜27、ゲート電
極28、ソース領域7 、11およびドレイン領域8 、12を形
成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、さらに詳しくいえば、半導体基板の表面に凹所
が形成され、この凹所内にゲート電極が形成されるとと
もに、凹所に隣接するように基板にソース領域およびド
レイン領域が形成されている半導体装置、たとえば絶縁
ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと
称する）を製造する方法に関する。
に関し、さらに詳しくいえば、半導体基板の表面に凹所
が形成され、この凹所内にゲート電極が形成されるとと
もに、凹所に隣接するように基板にソース領域およびド
レイン領域が形成されている半導体装置、たとえば絶縁
ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと
称する）を製造する方法に関する。
【０００２】
【従来の技術】この種ＭＯＳＦＥＴの製造方法として
は、たとえば特開平２−９８９３９号公報に記載された
方法が知られている。この従来方法を図４を参照して説
明する。なお、全図面を通じて同一物および同一部分に
は同一符号を付して説明を省略する。
は、たとえば特開平２−９８９３９号公報に記載された
方法が知られている。この従来方法を図４を参照して説
明する。なお、全図面を通じて同一物および同一部分に
は同一符号を付して説明を省略する。
【０００３】まず、シリコン基板(20)上にパッド酸化膜
(21)を形成した後、耐酸化性膜、たとえばＳｉ3 Ｎ4 膜
(22)を形成し、さらにその上をホトレジスト(23)で覆
う。ついで、ホトレジスト(23)におけるゲート電極を形
成すべき領域を除去してＳｉ3Ｎ4 膜(22)を露出させ、
この部分のＳｉ3 Ｎ4 膜(22)およびパッド酸化膜(21)を
エッチングにより除去する（図４(a) 参照）。そして、
残ったホトレジスト(23)を除去した後、基板(20)におけ
るＳｉ3 Ｎ4 膜(22)が除去された部分を選択酸化させ、
選択酸化膜(24)を形成する（図４(b) 参照）。その後、
エッチングにより選択酸化膜(24)を除去して基板(20)の
表面に凹所(25)を形成する（図４(c) 参照）。ついで、
フィールド酸化膜(26)およびゲート絶縁膜(27)を形成す
るととももに、凹所(25)内にゲート電極(28)を形成し、
さらにゲート電極(28)表面に絶縁膜(29)を形成する。最
後に凹所(25)に隣接するように基板(20)にソース領域(3
0)およびドレイン領域(31)を形成する（図４(d) 参
照）。こうして、ＭＯＳＦＥＴが製造される。
(21)を形成した後、耐酸化性膜、たとえばＳｉ3 Ｎ4 膜
(22)を形成し、さらにその上をホトレジスト(23)で覆
う。ついで、ホトレジスト(23)におけるゲート電極を形
成すべき領域を除去してＳｉ3Ｎ4 膜(22)を露出させ、
この部分のＳｉ3 Ｎ4 膜(22)およびパッド酸化膜(21)を
エッチングにより除去する（図４(a) 参照）。そして、
残ったホトレジスト(23)を除去した後、基板(20)におけ
るＳｉ3 Ｎ4 膜(22)が除去された部分を選択酸化させ、
選択酸化膜(24)を形成する（図４(b) 参照）。その後、
エッチングにより選択酸化膜(24)を除去して基板(20)の
表面に凹所(25)を形成する（図４(c) 参照）。ついで、
フィールド酸化膜(26)およびゲート絶縁膜(27)を形成す
るととももに、凹所(25)内にゲート電極(28)を形成し、
さらにゲート電極(28)表面に絶縁膜(29)を形成する。最
後に凹所(25)に隣接するように基板(20)にソース領域(3
0)およびドレイン領域(31)を形成する（図４(d) 参
照）。こうして、ＭＯＳＦＥＴが製造される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法によれば、選択酸化膜(24)を形成する
さいに、Ｓｉ3 Ｎ4 膜(22)の下方にのびる大きなバーズ
ビーク(24a) が発生し、選択酸化膜(24)を除去すること
により形成される凹所(25)の領域が拡がる。その結果、
ソース領域(30)とドレイン領域(31)の接合の実効的深さ
を浅くすることができないという問題がある。
た従来の製造方法によれば、選択酸化膜(24)を形成する
さいに、Ｓｉ3 Ｎ4 膜(22)の下方にのびる大きなバーズ
ビーク(24a) が発生し、選択酸化膜(24)を除去すること
により形成される凹所(25)の領域が拡がる。その結果、
ソース領域(30)とドレイン領域(31)の接合の実効的深さ
を浅くすることができないという問題がある。
【０００５】この発明の目的は、上記問題を解決した半
導体装置の製造方法を提供することにある。
導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、半導体基板の表面に凹所が形成され、
この凹所内にゲート電極が形成されるとともに、凹所に
隣接するように基板にソース領域およびドレイン領域が
形成されている半導体装置を製造する方法であって、半
導体基板上に耐酸化性膜を形成した後、耐酸化性膜のう
ちゲート電極を形成すべき領域を除去する工程と、耐酸
化性膜を除去した領域における耐酸化性膜の側壁部分を
バーズビーク抑制膜で覆う工程と、耐酸化性膜およびバ
ーズビーク抑制膜をマスクとして基板における耐酸化性
膜を除去した領域に選択酸化膜を形成する工程と、耐酸
化性膜および選択酸化膜を除去して基板表面に凹所を形
成する工程と、ゲート絶縁膜、ゲート電極、ソース領域
およびドレイン領域を形成する工程とを含むことを特徴
とするものである。
置の製造方法は、半導体基板の表面に凹所が形成され、
この凹所内にゲート電極が形成されるとともに、凹所に
隣接するように基板にソース領域およびドレイン領域が
形成されている半導体装置を製造する方法であって、半
導体基板上に耐酸化性膜を形成した後、耐酸化性膜のう
ちゲート電極を形成すべき領域を除去する工程と、耐酸
化性膜を除去した領域における耐酸化性膜の側壁部分を
バーズビーク抑制膜で覆う工程と、耐酸化性膜およびバ
ーズビーク抑制膜をマスクとして基板における耐酸化性
膜を除去した領域に選択酸化膜を形成する工程と、耐酸
化性膜および選択酸化膜を除去して基板表面に凹所を形
成する工程と、ゲート絶縁膜、ゲート電極、ソース領域
およびドレイン領域を形成する工程とを含むことを特徴
とするものである。
【０００７】上記において、バーズビーク抑制膜として
は、たとえば多結晶シリコンや窒化シリコンからなるも
のが用いられる。
は、たとえば多結晶シリコンや窒化シリコンからなるも
のが用いられる。
【０００８】
【作用】この発明の方法によれば、耐酸化性膜を除去し
た領域における耐酸化性膜の側壁部分をバーズビーク抑
制膜で覆っておき、耐酸化性膜およびバーズビーク抑制
膜をマスクとして上記領域に選択酸化膜を形成するの
で、選択酸化膜における耐酸化性膜の下方にのびるバー
ズビークが極めて小さくなり、選択酸化膜を除去するこ
とにより形成される凹所の領域の拡がりを抑制できる。
た領域における耐酸化性膜の側壁部分をバーズビーク抑
制膜で覆っておき、耐酸化性膜およびバーズビーク抑制
膜をマスクとして上記領域に選択酸化膜を形成するの
で、選択酸化膜における耐酸化性膜の下方にのびるバー
ズビークが極めて小さくなり、選択酸化膜を除去するこ
とにより形成される凹所の領域の拡がりを抑制できる。
【０００９】
【実施例】以下、この発明の方法をＭＯＳＦＥＴの製造
に適用した実施例について、図面を参照して説明する。
に適用した実施例について、図面を参照して説明する。
【００１０】図１および図２はこの発明によるＭＯＳＦ
ＥＴの製造方法を工程順に、かつ前半部分と後半部分と
に分けて示す。
ＥＴの製造方法を工程順に、かつ前半部分と後半部分と
に分けて示す。
【００１１】まず、シリコン基板(20)上にパッド酸化膜
(21)を形成した後、耐酸化性Ｓｉ3Ｎ4 膜(22)を形成
し、さらにその上をホトレジスト(23)で覆う。ついで、
ゲート電極形成用マスクまたはこれとは別のマスクを用
いて光を照射し、パターニングを行って、ホトレジスト
(23)におけるゲート電極を形成すべき領域を除去してＳ
ｉ3 Ｎ4 膜(22)を露出させた後、この部分のＳｉ3 Ｎ4
膜(22)およびパッド酸化膜(21)をエッチングにより除去
する（図１(a) 参照）。パターニング工程において、ゲ
ート電極形成用マスクを用いる場合には、ゲート電極形
成時とは逆のタイプのホトレジスト(23)、すなわちゲー
ト電極形成時にネガ形を用いるのであればポジ形、ポジ
形を用いるのであればネガ形を用いる。このようなマス
クを用いると、別個にマスクを作成する必要はなく、し
かも位置ずれを少なくすることができる。
(21)を形成した後、耐酸化性Ｓｉ3Ｎ4 膜(22)を形成
し、さらにその上をホトレジスト(23)で覆う。ついで、
ゲート電極形成用マスクまたはこれとは別のマスクを用
いて光を照射し、パターニングを行って、ホトレジスト
(23)におけるゲート電極を形成すべき領域を除去してＳ
ｉ3 Ｎ4 膜(22)を露出させた後、この部分のＳｉ3 Ｎ4
膜(22)およびパッド酸化膜(21)をエッチングにより除去
する（図１(a) 参照）。パターニング工程において、ゲ
ート電極形成用マスクを用いる場合には、ゲート電極形
成時とは逆のタイプのホトレジスト(23)、すなわちゲー
ト電極形成時にネガ形を用いるのであればポジ形、ポジ
形を用いるのであればネガ形を用いる。このようなマス
クを用いると、別個にマスクを作成する必要はなく、し
かも位置ずれを少なくすることができる。
【００１２】次に、残ったホトレジスト(23)を除去し、
Ｓｉ3 Ｎ4 膜(22)およびパッド酸化膜(21)を除去した部
分が埋まるように、基板(20)全体に多結晶シリコンを堆
積させて多結晶シリコン膜(1) を形成する（図１(b) 参
照）。ついで、異方性エッチングにより、Ｓｉ3 Ｎ4 膜
(22)およびパッド酸化膜(21)を除去した領域における両
膜(22)(21)の側壁部分に多結晶シリコンが残存するよう
に多結晶シリコン膜(1) を除去し、上記側壁部分を多結
晶シリコンからなるバーズビーク抑制膜(2) で覆う（図
１(c) 参照）。
Ｓｉ3 Ｎ4 膜(22)およびパッド酸化膜(21)を除去した部
分が埋まるように、基板(20)全体に多結晶シリコンを堆
積させて多結晶シリコン膜(1) を形成する（図１(b) 参
照）。ついで、異方性エッチングにより、Ｓｉ3 Ｎ4 膜
(22)およびパッド酸化膜(21)を除去した領域における両
膜(22)(21)の側壁部分に多結晶シリコンが残存するよう
に多結晶シリコン膜(1) を除去し、上記側壁部分を多結
晶シリコンからなるバーズビーク抑制膜(2) で覆う（図
１(c) 参照）。
【００１３】次に、Ｓｉ3 Ｎ4 膜(22)およびバーズビー
ク抑制膜(2) をマスクとして半導体基板(20)を選択酸化
し、選択酸化膜(3) を形成する。このとき、バーズビー
ク抑制膜(2) の働きによって、Ｓｉ3 Ｎ4 膜(22)の下方
にのびるバーズビーク(3a)が極めて小さくなる（図１
(d) 参照）。また、バーズビーク抑制膜(2) も酸化され
て選択酸化膜(3) と一体化する。さらに、Ｓｉ3 Ｎ4 膜
(22)をマスクとしてエッチングすることにより選択酸化
膜(3) およびこれに一体化されたバーズビーク抑制膜
(2) を除去した後、Ｓｉ3 Ｎ4 膜(22)およびパッド酸化
膜(21)を除去する。選択酸化膜(3) の除去に際しては、
ウェットエッチング等の基板(20)にダメージを与えるこ
とのないエッチング方法で行うのがよい。こうして、基
板(20)に凹所(4) が形成される（図２(e) 参照）。選択
酸化膜(3) のバーズビーク(3a)が極めて小さいので、凹
所(4) の領域の拡がりが抑制される。
ク抑制膜(2) をマスクとして半導体基板(20)を選択酸化
し、選択酸化膜(3) を形成する。このとき、バーズビー
ク抑制膜(2) の働きによって、Ｓｉ3 Ｎ4 膜(22)の下方
にのびるバーズビーク(3a)が極めて小さくなる（図１
(d) 参照）。また、バーズビーク抑制膜(2) も酸化され
て選択酸化膜(3) と一体化する。さらに、Ｓｉ3 Ｎ4 膜
(22)をマスクとしてエッチングすることにより選択酸化
膜(3) およびこれに一体化されたバーズビーク抑制膜
(2) を除去した後、Ｓｉ3 Ｎ4 膜(22)およびパッド酸化
膜(21)を除去する。選択酸化膜(3) の除去に際しては、
ウェットエッチング等の基板(20)にダメージを与えるこ
とのないエッチング方法で行うのがよい。こうして、基
板(20)に凹所(4) が形成される（図２(e) 参照）。選択
酸化膜(3) のバーズビーク(3a)が極めて小さいので、凹
所(4) の領域の拡がりが抑制される。
【００１４】次に、素子分離領域に選択酸化法によりフ
ィールド酸化膜(26)を形成し、さらにゲート絶縁膜(27)
を形成した後全面に多結晶シリコンを堆積させて多結晶
シリコン膜(5) を形成する（図２(f) 参照）。その後、
異方性エッチングにより凹所(4) が存在する領域にのみ
残るように多結晶シリコンを除去し、凹所(4) 内にゲー
ト電極(28)を形成する。そして、ゲート電極(28)の表面
を酸化して絶縁膜(6)を形成し、この絶縁膜(6) をマス
クとしてソースおよびドレインを形成すべき領域に低濃
度の不純物をイオン注入して低濃度ソース領域(7) およ
び低濃度ドレイン領域(8) を形成する（図２(g) 参
照）。
ィールド酸化膜(26)を形成し、さらにゲート絶縁膜(27)
を形成した後全面に多結晶シリコンを堆積させて多結晶
シリコン膜(5) を形成する（図２(f) 参照）。その後、
異方性エッチングにより凹所(4) が存在する領域にのみ
残るように多結晶シリコンを除去し、凹所(4) 内にゲー
ト電極(28)を形成する。そして、ゲート電極(28)の表面
を酸化して絶縁膜(6)を形成し、この絶縁膜(6) をマス
クとしてソースおよびドレインを形成すべき領域に低濃
度の不純物をイオン注入して低濃度ソース領域(7) およ
び低濃度ドレイン領域(8) を形成する（図２(g) 参
照）。
【００１５】次に、ＣＶＤ法により全面に絶縁膜を形成
し、この絶縁膜に選択的にエッチングを施すことにより
ゲート電極(28)側壁にサイドウォール(9) を形成する。
さらに、これをマスクとして低濃度ソース領域(7) およ
び低濃度ドレイン領域(8) に高濃度の不純物をイオン注
入し、高濃度ソース領域(11)および高濃度ドレイン領域
(12)を形成する（図２(h) 参照）。こうして、ＭＯＳＦ
ＥＴが製造される。
し、この絶縁膜に選択的にエッチングを施すことにより
ゲート電極(28)側壁にサイドウォール(9) を形成する。
さらに、これをマスクとして低濃度ソース領域(7) およ
び低濃度ドレイン領域(8) に高濃度の不純物をイオン注
入し、高濃度ソース領域(11)および高濃度ドレイン領域
(12)を形成する（図２(h) 参照）。こうして、ＭＯＳＦ
ＥＴが製造される。
【００１６】なお、上記方法において、フィールド酸化
膜(26)は、第１工程において先に形成しておいてもよ
い。
膜(26)は、第１工程において先に形成しておいてもよ
い。
【００１７】図３は、この発明の他の実施例を示す。こ
の実施例は、バーズビーク抑制膜(15)として多結晶シリ
コンの代わりにシリコン窒化物からなるものを用いたも
のである。したがって、選択酸化膜(3) の形成時にバー
ズビーク抑制膜(15)は酸化されない。その他の工程は、
図１に示す実施例と同一である。
の実施例は、バーズビーク抑制膜(15)として多結晶シリ
コンの代わりにシリコン窒化物からなるものを用いたも
のである。したがって、選択酸化膜(3) の形成時にバー
ズビーク抑制膜(15)は酸化されない。その他の工程は、
図１に示す実施例と同一である。
【００１８】なお、この発明の方法は上記２つの実施例
に限定されるものではない。
に限定されるものではない。
【００１９】
【発明の効果】この発明の半導体装置の製造方法によれ
ば、上述のようにして、選択酸化膜における耐酸化性膜
の下方にのびるバーズビークが極めて小さくなり、選択
酸化膜を除去することにより形成される凹所の領域の拡
がりを抑制することができるので、従来の方法により製
造されたものに比べて、ソース領域とドレイン領域との
実効的接合深さを浅くすることができる。しかも、従来
の方法により製造された実効的な接合深さが同じ半導体
装置と比較した場合、拡散層の厚さが厚くなるので、シ
ート抵抗を低減することができる。したがって、半導体
装置の短チャンネル効果およびドライブ電流を改善して
半導体装置の一層の微細化が可能になる。
ば、上述のようにして、選択酸化膜における耐酸化性膜
の下方にのびるバーズビークが極めて小さくなり、選択
酸化膜を除去することにより形成される凹所の領域の拡
がりを抑制することができるので、従来の方法により製
造されたものに比べて、ソース領域とドレイン領域との
実効的接合深さを浅くすることができる。しかも、従来
の方法により製造された実効的な接合深さが同じ半導体
装置と比較した場合、拡散層の厚さが厚くなるので、シ
ート抵抗を低減することができる。したがって、半導体
装置の短チャンネル効果およびドライブ電流を改善して
半導体装置の一層の微細化が可能になる。
【図１】この発明による半導体装置の製造方法の実施例
を工程順に示し、その前半部分の断面図である。
を工程順に示し、その前半部分の断面図である。
【図２】この発明による半導体装置の製造方法の実施例
を工程順に示し、その後半部分の断面図である。
を工程順に示し、その後半部分の断面図である。
【図３】この発明による半導体装置の製造方法の他の実
施例を示す図１(d) 相当の断面図である。
施例を示す図１(d) 相当の断面図である。
【図４】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
２ バーズビーク抑制膜 ３ 選択酸化膜 ４ 凹所 ７ 低濃度ソース領域 ８ 低濃度ドレイン領域 １１ 高濃度ソース領域 １２ 高濃度ドレイン領域 １５ バーズビーク抑制膜 ２０ シリコン基板 ２２ Ｓｉ3 Ｎ4 膜 ２７ ゲート絶縁膜 ２８ ゲート電極
Claims (1)
- 【請求項１】 半導体基板の表面に凹所が形成され、こ
の凹所内にゲート電極が形成されるとともに、凹所に隣
接するように基板にソース領域およびドレイン領域が形
成されている半導体装置を製造する方法であって、 半導体基板上に耐酸化性膜を形成した後、耐酸化性膜の
うちゲート電極を形成すべき領域を除去する工程と、耐
酸化性膜を除去した領域における耐酸化性膜の側壁部分
をバーズビーク抑制膜で覆う工程と、耐酸化性膜および
バーズビーク抑制膜をマスクとして基板における耐酸化
性膜を除去した領域に選択酸化膜を形成する工程と、耐
酸化性膜および選択酸化膜を除去して基板表面に凹所を
形成する工程と、ゲート絶縁膜、ゲート電極、ソース領
域およびドレイン領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050737A JPH05259446A (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050737A JPH05259446A (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259446A true JPH05259446A (ja) | 1993-10-08 |
Family
ID=12867158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050737A Withdrawn JPH05259446A (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814544A (en) * | 1994-07-14 | 1998-09-29 | Vlsi Technology, Inc. | Forming a MOS transistor with a recessed channel |
| US6465842B2 (en) | 1998-06-25 | 2002-10-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device and method of fabricating the same |
-
1992
- 1992-03-09 JP JP4050737A patent/JPH05259446A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814544A (en) * | 1994-07-14 | 1998-09-29 | Vlsi Technology, Inc. | Forming a MOS transistor with a recessed channel |
| US6465842B2 (en) | 1998-06-25 | 2002-10-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device and method of fabricating the same |
| US6812104B2 (en) | 1998-06-25 | 2004-11-02 | Kabushiki Kaisha Toshiba | MIS semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |