JPH0896576A - 半導体メモリ装置のワードラインドライバ - Google Patents
半導体メモリ装置のワードラインドライバInfo
- Publication number
- JPH0896576A JPH0896576A JP26211894A JP26211894A JPH0896576A JP H0896576 A JPH0896576 A JP H0896576A JP 26211894 A JP26211894 A JP 26211894A JP 26211894 A JP26211894 A JP 26211894A JP H0896576 A JPH0896576 A JP H0896576A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- pull
- transistor
- signal
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
半導体メモリ装置のワードラインドライバを提供する。 【構成】 ワードラインデコーディング信号ASDがロ
ー状態に供給されると、第1,第2プルアップトランジ
スタM13,M14はターンオンされ、スイッチングト
ランジスタM17はターンオフされる。チップ内に入力
されたローアドレスがワードラインWL0を選択するア
ドレスであるとき、第1ロー選択信号R1はハイ状態
に、第2ロー選択信号R2はロー状態に入力され、第1
プルアップトランジスタM13は導通し、第1プルダウ
ントランジスタM14は非導通となりワードラインWL
0はハイ状態に活性化され、第2ロー選択信号R2と同
様なレベルになる。ワードラインWL1はロー状態の非
活性化状態を継続維持する。
Description
conductor memory device )に係るもので、詳しくはシ
ステムから入力されたロー(row )アドレスに対応し、
ワードラインを活性化させるワードラインドライバ(wo
rd-line driver)に関するものである。
は、データアクセス(data access )の動作を高速にさ
せ、消費電力の省力化を図るべきである。しかし、半導
体メモリ装置の設計および製造工程においては、このよ
うなことを満足させるということは極めて難しいので、
可能な限り最大に接近させる研究が現在進行されてい
る。かつ、上記した半導体メモリ装置を高集積化するた
めデータのアクセス動作を高速にさせる場合は、ビット
ラインに乗せられたデータをセンシングさせる他、メモ
リセルのデータ選択動作を高速化しなければならない。
特に、メモリセルの選択動作を高速化させるためには、
ローアドレスの入力される早い時間内に、対応するワー
ドラインを活性化させるべきである。また、該ワードラ
インを活性化させる経路として、半導体メモリ装置にお
いては、ローアドレスの入力されるアドレス入力バッフ
ァと、該アドレス入力バッファから出力された内部ロー
アドレスをデコーディングするワードラインデコーダ
(またはローデコーダとも称す)と、該ワードラインデ
コーダの出力信号に応答し所定のワードラインを活性化
させるワードラインドライバとを備えている。この場
合、特に、該ワードラインドライバは、同一チップ上に
集積されるメモリセルの数に比例してその数が増加さ
れ、ワードラインの活性化を高速に行なうようになって
いる。
ては、米国特許第4,514,829号(登録日:1
985.4.30、発明者 Hu H. Chao )に記載され、
図2に示したように、ワードラインデコーダ(図示され
ず)の出力信号のワードラインデコーディング信号AD
Sに応答し、2つのワードラインドライバが選択的に活
性化され、該活性化により1つのワードラインドライバ
に入力されるソース電源としてのロー選択信号が他の1
つのワードラインドライバに影響を及ぼすようになって
いる。すなわち、図2中の図面符号M1,M2,M3に
て表示された回路を第1ワードラインドライバとし、図
面符号M4,M5,M6にて表示された回路を第2ワー
ドラインドライバであると仮定すると、第1ロー選択信
号R1はワードラインWL0のソース電源に作用し、第
2ロー選択信号R2はワードラインWL1のソース電源
に作用するロー選択信号となる。
ドライバの活性化動作においては、ワードラインデコー
ディング信号ADSが非活性化レベルの論理“ハイ(hi
gh)”状態(内部電源電圧と同様または近似した電圧レ
ベルに該当する)に入力されると、第1および第2ワー
ドラインドライバはそれぞれ非活性化状態になる。次い
で、ローアドレスの入力に応答しワードラインデコーデ
ィング信号ADSが活性化レベルの論理“ロー(low
)”状態(接地電圧と同様または近似した電圧レベル
に該当する)に入力されると、第1および第2ワードラ
インドライバは活性化状態になり、ワードラインデコー
ディング信号ADSの“ロー”状態の入力に応答して、
第1ワードラインドライバのP−MOSトランジスタM
1および第2ワードラインドライバのP−MOSトラン
ジスタM4はそれぞれターンオン(turn-on )される。
この場合、チップ内に入力されたローアドレスがワード
ラインWL0を選択するアドレスであると、第1ロー選
択信号R1が活性化され、前記ローアドレスがワードラ
インWL1を選択するアドレスであると、第2ロー選択
信号R2が活性化される。たとえば、前記ローアドレス
がワードラインWL0を選択するアドレスであると、第
1ロー選択信号R1は活性化レベルの“ハイ”状態にな
り、第2ロー選択信号R2は非活性化レベルの“ロー”
状態になる。次いで、ワードラインWL0は第1ロー選
択信号R1と同様な電圧レベルに出力され、ワードライ
ンWL1はN−MOSトランジスタM5,M6のターン
オンにより接地レベルのGNDレベルに維持される。も
し、前記ローアドレスがワードラインWL1を選択する
アドレスであると、前述した状態とは反対に、第1およ
び第2ワードラインドライバが作動される。
として、米国特許第4,953,133号に記載さ
れ、図3に示したように、6個のトランジスタを有し、
1つのワードラインドライバに1つのロー選択信号のみ
が供給されて、不必要な電力消費を抑制し得るように構
成されている。
ワードラインドライバの作用においては、ワードライン
デコーディング信号ADSが非活性化レベルの“ハイ”
状態に入力されると、P−MOSトランジスタM7がタ
ーンオフしてN−MOSトランジスタM8はターンオン
され、2つのロー選択信号R1,R2が“ハイ”状態に
入力されるかまたはそれらロー選択信号R1,R2中、
1つのみが“ハイ”状態に入力されても、すべてのワー
ドラインWL0,WL1は非活性化レベルの“ロー”状
態になる。次いで、ワードラインデコーディング信号A
DSが活性化レベルの“ロー”状態に入力されると、P
−MOSトランジスタM7はターンオンされ、N−MO
SトランジスタM8はターンオフされる。この場合、ワ
ードラインWL0を選択するためワードラインドライバ
がトランジスタM11およびM12にて構成され、ワー
ドラインWL1を選択するためワードラインドライバが
トランジスタM9およびM10にて構成されると仮定す
ると、ロー選択信号R1またはR2中、ローに入力され
るワードラインドライバのみが活性化され、それに対応
するワードラインWL0またはWL1は“ハイ”状態に
出力される。
構成された従来の半導体メモリ装置のワードラインドラ
イバにおいては、前記項に記載された装置の場合、チ
ップ内の2つのワードラインに、6個のトランジスタが
接続されているため、高集積半導体メモリ装置の周辺回
路領域が拡大されるという不都合な点があった。かつ、
ワードラインドライバを駆動するための消費電力が増大
されるという不都合な点があった。
やはり6個のトランジスタにより構成されるため、高集
積半導体メモリ装置の周辺回路領域が拡大されるという
不都合な点があった。
本発明者たちは研究を重ねた結果次のような半導体メモ
リ装置のワードラインドライバを提供しようとするもの
である。
高集積化を図り得る半導体メモリ装置のワードラインド
ライバを提供しようとするものである。
省力化を図り得る半導体メモリ装置のワードラインドラ
イバを提供しようとするものである。
明の目的は、ワードラインデコーディング信号の入力に
応答し所定の第1ワードラインの連結される第1ノード
に第1ロー選択信号を供給する第1プルアップトランジ
スタと、前記第1ノードと接地電圧端子間に連結され前
記第1ロー選択信号の相補信号の入力に応答して前記第
1ノードの電位をプルダウンさせる第1プルダウントラ
ンジスタと、前記ワードラインデコーディング信号の入
力に応答し所定の第2ワードラインの連結される第2ノ
ードに第2ロー選択信号を供給する第2プルアップトラ
ンジスタと、前記第2ノードと接地電圧端子間に連結さ
れ前記第2ロー選択信号の相補信号の入力に応答して前
記第2ノードの電位をプルダウンさせる第2のプルダウ
ントランジスタと、それら第1ノードと第2ノード間に
連結され前記ワードラインデコーディング信号により制
御されるスイッチングトランジスタとを備えた請求項1
の半導体メモリ装置のワードラインドライバを構成する
ことにより達成される。
ンドライバにおいて、前記第1プルアップトランジスタ
および前記第2プルアップトランジスタは、それぞれP
−MOSトランジスタである請求項2に記載の半導体メ
モリ装置のワードラインドライバを構成することにより
達成される。
ンドライバにおいて、前記第1プルダウントランジス
タ、前記第2プルダウントランジスタおよび前記スイッ
チングトランジスタは、それぞれN−MOSトランジス
タである請求項3に記載の半導体メモリ装置のワードラ
インドライバを構成することにより達成される。
WL0,WL1は相互連結状態になり、ロー選択信号R
1,R2中、1つがロー状態になると、すべてのワード
ラインWL0,WL1がロー状態になる。かつ、ワード
ラインWL0を選択するローアドレスが入力されると、
第1プルダウントランジスタM14がターンオフしてワ
ードラインWL0は“ハイ”状態になり、ワードライン
WL1は“ロー”状態を維持する。また、ワードライン
WL1を選択するローアドレスが入力されると、第2プ
ルダウントランジスタM16はターンオフしてワードラ
インWL1が“ハイ”状態になり、ワードラインWL0
は“ロー”状態を維持する。
に説明する。
メモリ装置のワードラインドライバにおいては、第1ロ
ー選択信号R1が入力されワードラインデコーディング
信号ADSの入力に応答してワードラインWL0の連結
されるノードN1に前記第1ロー選択信号R1を供給す
る第1プルアップ(pull-up )トランジスタM13と、
前記ノードN1と接地電圧端子間に連結され前記第1ロ
ー選択信号R1の相補信号R1Bの入力に応答して該ノ
ードN1をプルダウン(pull-down )させる第1プルダ
ウントランジスタM14と、第2ロー選択信号R2が入
力され前記ワードラインデコーディング信号ADSの入
力に応答してワードラインWL1の連結されるノードN
2に前記第2ロー選択信号R2を供給する第2プルアッ
プトランジスタM15と、前記ノードM2と接地電圧端
子間に連結され前記第2ロー選択信号R2の相補信号R
2Bの入力に応答して該ノードN2をプルダウンさせる
第2プルダウントランジスタM16と、それらノードN
1とのN2間に連結され前記ワードラインデコーディン
グ信号ADSがゲートに入力されるスイッチングトラン
ジスタM17とを備えている。かつ、前記第1プルアッ
プトランジスタM13および第2プルアップトランジス
タM15はそれぞれP−MOSトランジスタにて構成さ
れ、前記第2プルダウントランジスタM14,第2プル
ダウントランジスタM16および前記スイッチングトラ
ンジスタM17は、それぞれN−MOSトランジスタに
て構成されている。
メモリ装置のワードラインドライバの作用を説明すると
次のようである。
る場合、またはワードラインドライバが非活性化される
場合は、ワードラインデコーディング信号ADSは“ハ
イ”状態に供給される。次いで、“ハイ”状態のワード
ラインデコーディング信号ADSに対応して第1プルア
ップトランジスタM13および第2プルアップトランジ
スタM15はそれぞれ非導通され、スイッチングトラン
ジスタM17は導通されるので、ノードN1およびN2
は相互連結されてワードラインWL0,WL1が相互連
結され、ロー選択信号R1,R2中、1つでも“ロー”
状態になると、ワードラインWL0,WL1は“ロー”
状態になる。
たはワードラインドライバが活性化される場合は、ワー
ドラインデコーディング信号ADSが“ロー”状態に供
給される。次いで、“ロー”状態のワードラインデコー
ディング信号ADSに対応して第1プルアップトランジ
スタM13および第2プルアップトランジスタM15は
それぞれターンオンされ、スイッチングトランジスタM
17はターンオフされる。この場合、たとえば、チップ
内に入力されたローアドレスがワードラインWL0を選
択するアドレスであると、第1ロー選択信号R1は“ハ
イ”状態(この場合、第1ロー選択信号R1の相補信号
R1Bは“ロー”状態である)に入力され、第2ロー選
択信号R2は“ロー”状態に入力される。次いで、第1
プルアップトランジスタM13が導通された状態で第1
プルダウントランジスタM14は非導通になってワード
ラインWL0が“ハイ”状態の活性化になり、該ワード
ラインWL0の“ハイ”状態は第2ロー選択信号R2と
同様なレベルになる。かつ、ワードラインWL1は以前
と同様に、“ロー”状態の非活性化状態を継続維持す
る。また、チップ内に入力されたローアドレスがワード
ラインWL1を選択するアドレスであると、第2ロー選
択信号R2は“ハイ”状態(この場合、第2ロー選択信
号R2の相補信号R2Bは“ロー”状態である)に入力
され、第1ロー選択信号R1は“ロー”状態に入力され
る。したがって、第2プルアップトランジスタM15が
導通された状態で第2プルダウントランジスタM6は非
導通になってワードラインWL1が“ハイ”状態の活性
化になり、該ワードラインWL1の“ハイ”状態は第1
ロー選択信号R1と同様なレベルになる。さらに、ワー
ドラインWL0は以前と同様に、“ロー”状態の非活性
化状態を継続維持するようになる。
メモリ装置のワードラインドライバにおいては、5個の
トランジスタにて構成されているにもかかわらず、ワー
ドラインドライバの動作を円満に行なうようになってい
る。かつ、従来ワードラインドライバが具備した6個の
トランジスタに比べ、1個のトランジスタを省き得ると
いうことは、同一チップ上に備えられるワードラインド
ライバの占有面積を減らすようになるので、メモリ装置
の高集積化を図り得るようになる。また、本発明を実施
するにおいて、前記スイッチングトランジスタM17は
前記のN−MOSトランジスタを使用する代わりに、同
様な役割をするものであれば他の素子を使用することも
できる。さらに、前記ワードラインデコーディング信号
およびロー選択信号は、前述したようにそれぞれ電源電
圧レベルを有するようになっているが、それぞれブース
ティング(boosting)電圧レベルを有するようにするこ
ともできる。
体メモリ装置のワードラインドライバにおいては、従来
よりも使用トランジスタの数を減らし、5個のトランジ
スタを利用して構成されているため、半導体メモリ装置
の回路占有面積を減らして高集積化を図り、消費電力を
減らして省力化を図り得るという効果がある。
路図である。
図である。
路図である。
Claims (3)
- 【請求項1】 ローアドレスの入力されるアドレスバッ
ファと、該アドレスバッファの出力信号をデコーディン
グしワードラインデコーディング信号を出力するワード
ラインデコーディングとを有する半導体メモリ装置にお
いて、 前記ワードラインデコーディング信号の入力に応答し、
所定の第1ワードラインの連結される第1ノードに第1
ロー選択信号を供給する第1プルアップトランジスタ
と、 前記第1ノードと接地電圧端子間に連結され、前記第1
ロー選択信号の相補信号の入力に応答して前記第1ノー
ドの電位をプルダウンさせる第1プルダウントランジス
タと、 前記ワードラインデコーディング信号の入力に応答し、
所定の第2ワードラインの連結される第2ノードに第2
ロー選択信号を供給する第2プルアップトランジスタ
と、 前記第2ノードと接地電圧端子間に連結され、第2ロー
選択信号の相補信号の入力に応答して前記第2ノードの
電位をプルダウンさせる第2のプルダウントランジスタ
と、 それら第1ノードと第2ノード間に連結され、前記ワー
ドラインデコーディング信号により制御されるスイッチ
ングトランジスタとを備えたことを特徴とする半導体メ
モリ装置のワードラインドライバ。 - 【請求項2】 前記第1プルアップトランジスタおよび
前記第2プルアップトランジスタは、それぞれP−MO
Sトランジスタである請求項1に記載の半導体メモリ装
置のワードラインドライバ。 - 【請求項3】 前記第1プルダウントランジスタ、前記
第2プルダウントランジスタおよび前記スイッチングト
ランジスタは、それぞれN−MOSトランジスタである
請求項1に記載の半導体メモリ装置のワードラインドラ
イバ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940023220A KR0121134B1 (ko) | 1994-09-14 | 1994-09-14 | 반도체 메모리장치의 워드라인드라이버 |
KR94P23220 | 1994-09-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0896576A true JPH0896576A (ja) | 1996-04-12 |
JP2578730B2 JP2578730B2 (ja) | 1997-02-05 |
Family
ID=19392743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26211894A Expired - Fee Related JP2578730B2 (ja) | 1994-09-14 | 1994-10-26 | 半導体メモリ装置のワードラインドライバ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5461593A (ja) |
JP (1) | JP2578730B2 (ja) |
KR (1) | KR0121134B1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0121131B1 (ko) * | 1994-10-13 | 1997-11-10 | 문정환 | 반도체 메모리장치의 구동회로 |
US5724302A (en) * | 1995-07-10 | 1998-03-03 | Intel Corporation | High density decoder |
KR0164358B1 (ko) * | 1995-08-31 | 1999-02-18 | 김광호 | 반도체 메모리 장치의 서브워드라인 디코더 |
US5761148A (en) * | 1996-12-16 | 1998-06-02 | Cypress Semiconductor Corp. | Sub-word line driver circuit for memory blocks of a semiconductor memory device |
AU1960297A (en) * | 1997-02-12 | 1998-09-08 | Intel Corporation | High density decoder |
EP1619876A3 (en) * | 1997-06-17 | 2006-02-01 | Seiko Epson Corporation | Colour image processing apparatus and method |
DE10203152C1 (de) * | 2002-01-28 | 2003-10-23 | Infineon Technologies Ag | Speichervorrichtung |
CN107799089B (zh) * | 2017-12-13 | 2021-02-09 | 京东方科技集团股份有限公司 | 像素电路和显示装置 |
CN109272962B (zh) * | 2018-11-16 | 2021-04-27 | 京东方科技集团股份有限公司 | 像素内存储单元、像素内数据存储方法以及像素阵列 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4514829A (en) * | 1982-12-30 | 1985-04-30 | International Business Machines Corporation | Word line decoder and driver circuits for high density semiconductor memory |
JPS6366789A (ja) * | 1986-09-09 | 1988-03-25 | Mitsubishi Electric Corp | Cmos行デコ−ダ回路 |
JPH0766669B2 (ja) * | 1988-02-19 | 1995-07-19 | 日本電気株式会社 | デコーダバッファ回路 |
-
1994
- 1994-09-14 KR KR1019940023220A patent/KR0121134B1/ko not_active IP Right Cessation
- 1994-10-20 US US08/326,424 patent/US5461593A/en not_active Expired - Lifetime
- 1994-10-26 JP JP26211894A patent/JP2578730B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2578730B2 (ja) | 1997-02-05 |
KR0121134B1 (ko) | 1997-11-10 |
US5461593A (en) | 1995-10-24 |
KR960012017A (ko) | 1996-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3380852B2 (ja) | 半導体記憶装置 | |
US6128207A (en) | Low-power content addressable memory cell | |
US7248535B2 (en) | Semiconductor memory devices having negatively biased sub word line scheme and methods of driving the same | |
US11721380B2 (en) | Word-line driver and method of operating a word-line driver | |
JP2002352580A (ja) | ワードライン放電方法及び半導体メモリ装置 | |
JP2003059273A (ja) | 半導体記憶装置 | |
US7978562B2 (en) | Semiconductor memory device | |
KR100510484B1 (ko) | 워드라인 방전방법 및 이를 이용하는 반도체 메모리장치 | |
JPH11219589A (ja) | スタティック型半導体記憶装置 | |
US6704237B2 (en) | Circuits for controlling internal power supply voltages provided to memory arrays based on requested operations and methods of operating | |
JP2578730B2 (ja) | 半導体メモリ装置のワードラインドライバ | |
JPH06103777A (ja) | 集積回路メモリ | |
US6614712B2 (en) | Semiconductor memory device | |
US7301826B2 (en) | Memory, processing system and methods for use therewith | |
JPH10112181A (ja) | 半導体記憶装置 | |
JP4689933B2 (ja) | スタティック型半導体記憶装置およびその制御方法 | |
US6084804A (en) | Memory row driver with parasitic diode pull-down function | |
JP2003030991A (ja) | メモリ | |
US20080080293A1 (en) | Semiconductor memory apparatus having column decoder for low power consumption | |
US5534797A (en) | Compact and fast row driver/decoder for semiconductor memory | |
US20040233764A1 (en) | Semiconductor memory device having self-precharge function | |
JPH05120881A (ja) | 半導体記憶装置 | |
JP4127523B2 (ja) | 半導体集積回路およびその駆動方法 | |
JPH1145947A (ja) | 半導体集積回路 | |
JPH0883490A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960806 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 17 |
|
LAPS | Cancellation because of no payment of annual fees |