JP3380852B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ランダムアクセス
メモリ（ＲＡＭ）として機能する半導体記憶装置に関
し、特に低消費電力型のＲＡＭを実現するための対策に
関する。

【０００２】

【従来の技術】近年、携帯機器用ＬＳＩに代表されるよ
うに、半導体装置の高集積化，低消費電力化が進められ
ている。半導体装置の中でもメモリあるいはメモリを搭
載したシステムＬＳＩなどの半導体装置においては、デ
ータの書き込みや読み出しをしていない待機モード中に
おける半導体装置の消費電力の低減が要望されている。
特に、電池等で長時間メモリの情報を保持する必要があ
るＬＳＩにおいては、待機モード時のリーク電流の低減
が強く求められている。

【０００３】図１３は、特開平７−２５４２８４号公報
に開示されている従来の低消費電力を図った半導体記憶
装置の構成を概略的に示すブロック図である。同図に示
すように、従来の半導体記憶装置は、データを保持する
ためのメモリセル１０２を行及び列に配置して構成され
るメモリセルアレイ１０１と、メモリセルアレイ１０１
の行に沿って延びて行に配置されたメモリセル１０２を
アクセスするためのワード線ＷＬと、メモリセルアレイ
１０１の列に沿って延びて列に配置されたメモリセル１
０２に対するデータの入出力を行なうためのビット線Ｂ
Ｌ，ＮＢＬと、ワード線ＷＬやビット線ＢＬ，ＮＢＬの
電位を制御してメモリセル１０２へのデータの書き込み
及び読み出しを行うための周辺回路１０３と、電源電圧
ＶＣＣを供給するための電源電圧供給端子１０９と、電
源電圧供給端子１０９と周辺回路１０３との間を接続す
るための周辺回路電源線１０４と、この周辺回路電源線
１０４に介設された周辺回路電源スイッチ１１０と、電
源電圧供給端子１０９とメモリセルアレイ１０１との間
を接続するためのメモリセルアレイ電源線１０５とを備
えている。ここで、メモリセルアレイ電源線１０５は周
辺回路電源スイッチ１１０をバイパスして電源電圧供給
端子１０９に接続されている。

【０００４】次に、この半導体記憶装置の動作について
説明する。

【０００５】半導体記憶装置が書き込み動作及び読み出
し動作を行う動作モードにおいては、周辺回路電源スイ
ッチ１１０をオン状態（導通状態）にして周辺回路電源
線１０４から周辺回路１０３に電源電圧ＶＣＣを供給
し、周辺回路１０３を活性状態にする。この時、メモリ
セルアレイ電源線１０５には常に電源電圧ＶＣＣが供給
されているので、メモリセルアレイ１０１は常に活性状
態にある。その後、外部からのアドレス入力により周辺
回路１０３を介して特定のワード線ＷＬ及びビット線Ｂ
Ｌ，ＮＢＬが選択され、選択されたメモリセル０２に対
して書き込み動作及び読み出し動作を行う。

【０００６】一方、半導体記憶装置が書き込み動作及び
読み出し動作を行わずメモリセルのデータを保持してい
る待機モードにおいては、周辺回路電源スイッチ１１０
をオフ状態（非導通状態）にして周辺回路電源線１０４
から電源電圧ＶＣＣを遮断し、周辺回路１０３を非活性
状態にする。この時にも、メモリセルアレイ電源線１０
５には常に電源電圧ＶＣＣが供給されているので、メモ
リセルアレイ１０１のデータは保持されている。

【０００７】図１２は、一般的に採用されているＣＭＯ
Ｓ型メモリセルの電気回路図である。同図において、１
２０，１２１はＰＭＯＳトランジスタからなるロードト
ランジスタ、１２２，１２３はＮＭＯＳトランジスタか
らなるドライブトランジスタである。各ロードトランジ
スタ１２０，１２１にはメモリセルアレイ電源線１０５
から電源電圧ＶＣＣが供給され、各ドライブトランジス
タ１２２，１２３には接地電圧ＶＣＣが供給される。ま
た、１２４，１２５は、ワード線ＷＬの信号をゲートに
受けるＮＭＯＳトランジスタからなるアクセストランジ
スタである。各アクセストランジスタ１２４，１２５
は、アクセス信号であるワード線ＷＬの信号をゲートに
受けてオンオフ動作し、この動作により、データの書き
込みやビット線ＢＬ，ＮＢＬへのデータの読み出しが制
御される。

【０００８】次に、このメモリセル１０２の機能につい
て説明する。メモリセル１０２は、第１のノードＮ１の
電位とその反転電位である第２のノードＮ２の電位によ
ってデータを保持している。つまり、第１及び第２のノ
ードＮ１，Ｎ２の電位のラッチ状態に応じてメモリセル
１０２が保持しているデータが定まる。第１のノードＮ
１の電位が高電位“Ｈ”であれば、ロードトランジスタ
１２１はオフ状態、ドライブトランジスタ１２３はオン
状態になり、第２のノードＮ２は低電位Ｌになる。その
ため、ロードトランジスタ１２０はオン状態に、ドライ
ブトランジスタ１２２はオフ状態になり、第１のノード
Ｎ１が高電位“Ｈ”を保持する一方、第２のノードＮ２
が低電位“Ｌ”を保持することになる。そこで、例え
ば、第１のノードＮ１の電位が高電位“Ｈ”で第２のノ
ードＮ２の電位が低電位“Ｌ”のときをデータ“１”と
し、第１のノードＮ１の電位が低電位“Ｌ”で第２のノ
ードＮ２の電位が高電位“Ｈ”のときをデータ“０”と
定めておくことにより、メモリセル１０２に１ビットの
データを記憶させておくことができる。

【０００９】読み出し動作時は、外部からのアドレス入
力に応じて、メモリセル１０２を選択すべくワード線Ｗ
Ｌが高電位“Ｈ”に印加されると、アクセストランジス
タ１２４，１２５がオン状態になり、第１のノードＮ１
とビット線ＢＬとが互いに接続されるとともに、第２の
ノードＮ２とビット線ＮＢＬが互いに接続される。この
動作の前にビット線ＢＬ，ＮＢＬは高電位“Ｈ”にプリ
チャージされているので、高電位“Ｈ”を保持している
第１のノードＮ１の電位は変化しないが、低電位“Ｌ”
を保持している第２のノードＮ２にはビット線ＮＢＬか
ら電流が流れてビット線ＮＢＬの電位は低下する。この
ときの各ビット線ＢＬ，ＮＢＬ間の電位差が周辺回路１
０３に含まれる回路（作動増幅回路）によって検出され
て、データとして出力される。データ“１”が保持され
ているときはビット線ＢＬの電位が高電位“Ｈ”でビッ
ト線ＮＢＬの電位が低電位“Ｌ”となり、データ“０”
が保持されているときはビット線ＢＬの電位が低電位
“Ｌ”でビット線ＮＢＬの電位が高電位“Ｈ”となる。

【００１０】書込み動作時は、外部からのアドレス入力
により、メモリセル１０２を選択するためにワード線Ｗ
Ｌは高電位“Ｈ”に印加され、アクセストランジスタの
ゲート電位は高電位“Ｈ”になる。そのため、アクセス
トランジスタ１２４，１２５がオン状態になり、第１の
ノードＮ１とビット線ＢＬとが互いに電気的に接続され
るとともに、第２のノードＮ２とビット線ＮＢＬとが互
いに電気的に接続される。一方、ビット線ＢＬ，ＮＢＬ
は、入力データに応じた相補的な電位が印加されてい
る。例えば、データ“１”が書き込まれているメモリセ
ル１０２にデータ“０”を書き込む（書き換える）場合
には、ビット線ＢＬに低電位“Ｌ”が、ビット線ＮＢＬ
に高電位“Ｈ”がそれぞれ印加されている。このとき、
低電位“Ｌ”のビット線ＢＬに接続されている第１のノ
ードＮ１の電位が低下し、ロードトランジスタ１２１が
オン状態に、ドライブトランジスタ１２３がオフ状態に
なり、第２のノードＮ２の電位は低電位“Ｌ”から高電
位“Ｈ”になる。そのため、負荷トランジスタ１２０は
オフ状態、ドライブトランジスタ１２２はオン状態にな
り、第１のノードＮ１は高電位“Ｈ”から低電位“Ｌ”
を保持するように切り換えられる。

【００１１】このような構成によって、待機モードのと
きには、周辺回路１０３への電源電圧ＶＣＣの供給が遮
断されるので、オフリーク電流を低減することができ
る。一方、メモセルアレイ１０１にはメモリセルアレイ
電源線１０５を経て常に電源電圧ＶＣＣが供給されてい
るので、待機モード時にもメモリセル１０２のデータを
保持することができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来のＳＲＡＭ型半導体記憶装置において、メモリセルの
データが破壊されるという不具合があった。

【００１３】図１３に示す回路において、書き込み動作
及び読み出し動作を行う動作モードからメモリセルのデ
ータを保持している待機モードに移行し、またその逆の
待機モードから動作モードに移行する際には、周辺回路
電源スイッチ１１０がそれぞれオフ動作，オン動作（切
り換え動作）することになるが、その際、周辺回路１０
３に過渡電流が流れ、ワード線ＷＬにスイッチングノイ
ズが発生し、メモリセルのデータが破壊されることがあ
る。つまり、周辺回路電源スイッチ１１０の切り換え動
作が行なわれると、メモリセル１０２のデータを制御し
ているワード線ＷＬやビット線ＢＬ，ＮＢＬを含む周辺
回路１０３内の各ノードが過渡的に電源ノイズを発生す
るなど不安定な状態になる。そして、この電源ノイズに
よってワード線ＷＬが一時的に高電位“Ｈ”になること
で、メモリセル１０２のアクセストランジスタ１２４，
１２５をオン状態にし、メモリセル１０２に誤ったデー
タを書込むことが起こることがあった。

【００１４】また、半導体記憶装置が記憶データを保持
している待機モードにおけるリーク電流（オフリーク電
流）が大きいという不具合もある。すなわち、図１２の
矢印に示すように、アクセストランジスタ１２４，１２
５がオフ状態で、ビット線ＢＬ，ＮＢＬが高電位“Ｈ”
にプリチャージされていれば、以下のようにオフリーク
電流Ｉoff1，Ｉoff2，Ｉoff3が流れる。まず、ビット線
ＮＢＬからアクセストランジスタ１２５、ドライブトラ
ンジスタ１２３を経て接地にオフリーク電流Ｉoff1が流
れる。また、メモリセルアレイ電源線１０５からロード
トランジスタ１２０とドライブトランジスタ１２２とを
経て接地にオフリーク電流Ｉoff2が流れる。同様に、メ
モリセルアレイ電源線１０５からロードトランジスタ１
１１とドライブトランジスタ１２３とを経て接地にオフ
リーク電流Ｉoff3が流れる。そして、このオフリーク電
流によって、半導体記憶装置が待機モードであっても消
費電力が増大することになり、携帯機器等に搭載される
半導体記憶装置としては電池の寿命を著しく低下させる
要因となっていた。

【００１５】本発明の目的は、周辺回路の電源線にオン
・オフ切り換えスイッチを設けてオフリーク電流を低減
しようとする場合に、このスイッチの切り換え時に発生
する電源ノイズによってメモリセルのデータが破壊され
るのを防止する手段を講ずることにより、高い信頼性と
低消費電力と実現することができる半導体記憶装置を提
供することにある。

【００１６】また、本発明は、さらに低消費電力型の半
導体記憶装置を提供することをも目的としている。

【００１７】

【課題を解決するための手段】本発明の半導体記憶装置
は、電源電圧を供給するための電源電圧供給部と、上記
電源電圧供給部に接続され、複数のメモリセルが行及び
列に配置されてなるメモリセルアレイと、上記メモリセ
ルアレイの各行に沿ってそれぞれ延び、各行中の上記メ
モリセルに接続されて、アクセスされる行を選択するた
めの複数のワード線と、上記メモリセルアレイの各列に
沿ってそれぞれ延び、各列中の上記メモリセルに接続さ
れて、読み出し動作時または書き込み動作時にデータを
伝達するビット線と、上記ワード線を駆動するためのワ
ードドライバーが配置され、上記メモリセルアレイ中の
メモリセルに対してデータの書き込み動作または読み出
し動作を行うための周辺回路と、上記メモリセルアレイ
と上記周辺回路とを互いに接続する周辺回路電源線と、
上記周辺回路電源線に介設され、上記周辺回路の動作時
には導通状態となり、上記周辺回路の非動作時には非導
通状態となる周辺回路電源スイッチと、上記メモリセル
のデータ保持状態に影響を与えない範囲の一定電圧を供
給するための一定電圧供給部と、上記複数のワード線と
上記一定電圧供給部とを互いに接続させるための少なく
とも１つの一定電圧供給配線と、上記少なくとも１つの
一定電圧供給配線に介設され、上記周辺回路の動作時に
は非導通状態になり、上記周辺回路の非動作時には導通
状態となる電圧固定用スイッチと、外部から入力される
スタンバイ信号を受けて、上記周辺回路電源スイッチの
導通状態から非導通状態への切り換えの前、及び非導通
状態から導通状態への切り換えの前に上記電圧固定用ス
イッチが導通状態となっているように、上記周辺回路電
源スイッチと上記電圧固定用スイッチとの切り換えタイ
ミングを制御するタイミング制御回路とを備えている。

【００１８】これにより、周辺回路の非動作時には周辺
回路電源スイッチが非導通状態に切り換えられるので、
上述のオフリーク電流の低減効果が得られる。しかも、
周辺回路の非動作時には電圧固定用スイッチが導通状態
になって、ワード線の電位が一定電圧に維持されるの
で、周辺回路電源スイッチの切り換え動作によって生じ
る過渡電流によるメモリセルのデータの破壊を有効に防
止することができる。

【００１９】本発明の第２の半導体記憶装置は、電源電
圧を供給するための電源電圧供給部と、上記電源電圧供
給部に接続され、複数のメモリセルが行及び列に配置さ
れてなるメモリセルアレイと、上記メモリセルアレイの
各行に沿ってそれぞれ延び、各行中の上記メモリセルに
接続されて、アクセスされる行を選択するための複数の
ワード線と、上記メモリセルアレイの各列に沿ってそれ
ぞれ延び、各列中の上記メモリセルに接続されて、読み
出し動作時または書き込み動作時にデータを伝達するビ
ット線と、上記ワード線を駆動するためのワードドライ
バーが配置され、上記メモリセルアレイ中のメモリセル
に対してデータの書き込み動作または読み出し動作を行
うための周辺回路と、上記メモリセルアレイと上記周辺
回路とを互いに接続する周辺回路電源線と、上記周辺回
路電源線に介設され、上記周辺回路の動作時は導通状態
となり、上記周辺回路の非動作時には非導通状態となる
周辺回路電源スイッチと、上記メモリセルのデータ保持
状態に影響を与えない範囲の一定電圧を供給するための
一定電圧供給部と、記複数のワード線と上記一定電圧供
給部とを互いに接続させるための少なくとも１つの一定
電圧供給配線と、上記少なくとも１つの一定電圧供給配
線に介設され、上記周辺回路の動作時は非導通状態とな
り、上記周辺回路の非動作時には導通状態となる電圧固
定用スイッチとを備え、上記ワードドライバーは、スリ
ーステートバッファで構成されており、かつ上記電圧固
定用スイッチの導通状態への切り換えに同期して、ハイ
インピーダンスのデータを出力する。これにより、ワー
ド線の電位を安定して固定することができる。

【００２０】上記第１又は第２の半導体記憶装置におい
て、上記ワードドライバーを、上記電圧固定用スイッチ
の導通状態への切り換えに同期して、ハイインピーダン
スのデータを出力することにより、ワード線の電位を安
定して固定することができる。

【００２１】上記ワード線が上記メモリセルに直接接続
されている場合には、上記一定電圧供給部を接地とする
ことにより、簡素な構成で上述の効果を得ることができ
る。

【００２２】上記半導体記憶装置において、上記電圧固
定用スイッチを、ゲート電極，ソース電極及びゲート電
極を有するＭＯＳトランジスタにより構成し、上記ソー
ス電極及び上記ドレイン電極のうちいずれか一方を上記
ワード線に他方を上記一定電圧供給配線にそれぞれ接続
して、上記ゲート電極により導通状態−非導通状態間の
切り換え用信号を受けることにより、簡素な構造で電圧
固定用スイッチを構成することができる。

【００２３】また、上記半導体記憶装置において、上記
電圧固定用スイッチを、ベース電極，エミッタ電極及び
コレクタ電極を有するバイポーラトランジスタにより構
成し、上記エミッタ電極及び上記コレクタ電極のうちい
ずれか一方を上記ワード線に他方を上記一定電圧供給配
線にそれぞれ接続して、上記ベース電極により導通状態
−非導通状態間の切り換え用信号を受けることにより、
動作速度の高い電圧固定用スイッチが得られる。

【００２４】上記一定電圧供給配線及び上記電圧固定用
スイッチは、上記複数のワード線のうちの各ワード線個
別に設けられていてもよいし、上記複数のワード線に共
通化されているものであってもよい。

【００２５】上記半導体記憶装置において、上記周辺回
路を一定のしきい値電圧を有するＭＯＳトランジスタを
配置して構成しておき、上記メモリセルを、上記周辺回
路のＭＯＳトランジスタよりも高いしきい値電圧を有す
るＭＯＳトランジスタを配置して構成することにより、
オフリーク電流がＭＯＳトランジスタのしきい値電圧に
対して指数関数的に増大する特性を有することを利用し
て、オフリークの低減効果をさらに高めることができ
る。

【００２６】上記半導体記憶装置において、上記周辺回
路を、一定のしきい値電圧を有するＭＯＳトランジスタ
を配置して構成し、上記周辺回路電源スイッチを、ゲー
ト電極，ソース電極及びゲート電極を有するとともに、
上記周辺回路のＭＯＳトランジスタよりも高いしきい値
電圧を有するＭＯＳトランジスタにより構成し、上記ソ
ース電極及び上記ドレイン電極のうちいずれか一方を上
記電源電圧供給部に他方を上記周辺回路にそれぞれ接続
しておいて、上記ゲート電極に導通状態−非導通状態間
の切り換え用信号を受けるさせることにより、オフリー
ク電流の低減効果をより高めることができる。

【００２７】上記半導体記憶装置において、上記ワード
線は、メインワード線と、該メインワード線から分岐し
て延びる複数のサブワード線とからなり、上記各サブワ
ード線には、当該サブワード線を駆動する反転ロジック
のサブワードドライバーが介設されている場合には、上
記一定電圧供給部を電源電圧を供給するための電源電圧
供給端子とし、上記一定電圧供給配線を、上記メインワ
ード線と上記電源電圧供給端子との間に設けることによ
り、比較的簡素な構成で、上述の効果を得ることができ
る。

【００２８】また、上記半導体記憶装置において、上記
ワード線は、メインワード線と、該メインワード線から
分岐して延びる複数のサブワード線とからなり、上記各
サブワード線には、当該サブワード線を駆動する反転ロ
ジックのサブワードドライバーが介設されている場合に
は、上記一定電圧供給部を接地とし、上記一定電圧供給
配線を上記サブワード線と上記接地との間に設けること
により、上述の効果を得ることができる。

【００２９】それらの場合、上記電圧固定用スイッチ
を、上記メインワードドライバー又はサブワードドライ
バーの出力がハイインピーダンスのデータを出力すると
きに同期させて導通状態に切り換えることが好ましい。

【００３０】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００３１】（第１の実施形態） −基本構造− 図１は、第１の実施形態における半導体記憶装置の構成
を概略的に示すブロック図である。同図に示すように、
本実施形態に係る半導体記憶装置は、データを保持する
ためのメモリセル２を行及び列に配置して構成されるメ
モリセルアレイ１と、メモリセルアレイ１の行に沿って
延びて行に配置されたメモリセル２をアクセスするため
のワード線ＷＬと、メモリセルアレイ１の列に沿って延
びて列に配置されたメモリセル２に対するデータの入出
力を行なうためのビット線ＢＬ，ＮＢＬと、ワード線Ｗ
Ｌやビット線ＢＬ，ＮＢＬの電位を制御してメモリセル
２へのデータの書き込み及び読み出しを行うための周辺
回路３と、電源電圧ＶＣＣを供給するための電源電圧供
給端子９と、電源電圧供給端子９と周辺回路３との間を
接続するための周辺回路電源線４と、この周辺回路電源
線４に介設され周辺回路電源制御信号Ｓpcによって開閉
が制御される周辺回路電源スイッチ１０と、電源電圧供
給端子９とメモリセルアレイ１との間を接続するための
メモリセルアレイ電源線５とを備えている。ここで、メ
モリセルアレイ電源線５は周辺回路電源スイッチ１０を
バイパスして電源電圧供給端子９に接続されている。な
お、上記周辺回路３には、ロウデコーダ，コラムデコー
ダ，センス回路，書き込み回路などが含まれる。

【００３２】本実施形態に係る半導体記憶装置の第１の
特徴は以下の点である。まず、図１に示すように、ワー
ド線ＷＬと接地との間を接続する一定電圧供給配線１５
を設け、この一定電圧供給配線１５の途中に電圧固定用
スイッチであるワード線スイッチ１１を介在させて、ワ
ード線スイッチ制御信号Ｓwsによりワード線スイッチ１
１の開閉を制御するようにしている。このワード線スイ
ッチ１１は、周辺回路電源スイッチ１０がオフ状態（非
導通状態）の時インワード線ＷＬの電位を一定電圧であ
る接地電圧ＶＳＳに固定するためのものである。そのた
めに、後述するような周辺回路電源制御信号Ｓpcとワー
ド線スイッチ制御信号Ｓwsとのタイミング制御により、
周辺回路電源スイッチ１０とワード線スイッチ１１のオ
ン・オフ動作のタイミングが最適になるように調整して
いる。

【００３３】図２は本実施形態に係るメモリセル２の構
造を示す電気回路図である。同図において、２０，２１
はＰＭＯＳトランジスタからなるロードトランジスタ、
１２，２３はＮＭＯＳトランジスタからなるドライブト
ランジスタである。各ロードトランジスタ２０，２１に
はメモリセルアレイ電源線５から電源電圧ＶＣＣが供給
され、各ドライブトランジスタ２２，２３には接地電圧
ＶＣＣが供給される。また、２４，２５は、ワード線Ｗ
Ｌの信号をゲートに受けるＮＭＯＳトランジスタからな
るアクセストランジスタである。各アクセストランジス
タ２４，２５は、アクセス信号であるワード線ＷＬの信
号をゲートに受けてオンオフ動作し、この動作により、
データの書き込みやビット線ＢＬ，ＮＢＬへのデータの
読み出しが制御される。

【００３４】次に、このメモリセル２の機能について説
明する。メモリセル２は、第１のノードＮ１の電位とそ
の反転電位である第２のノードＮ２の電位によってデー
タを保持している。つまり、第１及び第２のノードＮ
１，Ｎ２の電位のラッチ状態に応じてメモリセル２が保
持しているデータが定まる。第１のノードＮ１の電位が
高電位“Ｈ”であれば、ロードトランジスタ２１はオフ
状態、ドライブトランジスタ２３はオン状態になり、第
２のノードＮ２は低電位Ｌになる。そのため、ロードト
ランジスタ２０はオン状態に、ドライブトランジスタ２
２はオフ状態になり、第１のノードＮ１は高電位“Ｈ”
をそのまま保持する一方、第２のノードＮ２も低電位
“Ｌ”をそのまま保持することになる。例えば、第１の
ノードＮ１の電位が高電位“Ｈ”で第２のノードＮ２の
電位が低電位“Ｌ”のときをデータ“１”とし、第１の
ノードＮ１の電位が低電位“Ｌ”で第２のノードＮ２の
電位が高電位“Ｈ”のときをデータ“０”と定めておく
ことにより、メモリセルに情報を記憶させておくことが
できる。

【００３５】以上のように、本実施形態に係るメモリセ
ル２の基本的な構造は、前述の図１２に示す従来のメモ
リセル１０２の構造とほぼ同じであるが、以下の点で従
来のメモリセル１０２の構造とは異なる。すなわち、本
実施形態に係る半導体記憶装置の第２の特徴は以下の点
である。

【００３６】図１２に示す従来のメモリセル１０２中の
各トランジスタがいずれも低しきい値電圧であるのに比
べ、本実施形態に係るメモリセル２におけるデータを保
持するトランジスタ、つまりロードトランジスタ２０，
２１及びドライブトランジスタ２２，２３は、待機モー
ド時のリーク電流（オフリーク電流）を抑制するため
に、高しきい値電圧のトランジスタとなっており、アク
セストランジスタ２４，２５のみが、高速動作を実現す
るため低しきい値電圧のトランジスタとなっている。

【００３７】また、周辺回路３中のトランジスタも、高
速動作を実現するため低しきい値電圧のトランジスタと
なっている。そして、電源電圧ＶＣＣは電源電圧供給端
子９からメモリセルアレイの電源線５を経てメモリセル
アレイ２に常に供給されているが、周辺回路３には周辺
回路電源スイッチ１０がオン状態のときのみ周辺回路電
源線４を経て供給される。つまり、周辺回路電源スイッ
チ１０のオン・オフによって、周辺回路電源線４への電
源電圧ＶＣＣの供給が実行又は停止されると同時に、周
辺回路３に接続されているメモリセル２のビット線Ｂ
Ｌ，ＮＢＬにも特定の電圧を供給または遮断することが
できるように構成されている。

【００３８】次に、本実施形態に係る半導体記憶装置の
読み出し，書き込み，待機中における動作について説明
する。

【００３９】まず、半導体記憶装置が書き込み動作及び
読み出し動作を行う動作モードにおいては、周辺回路電
源制御信号Ｓpcに応じて周辺回路電源スイッチ１０がオ
ン状態（導通状態）になって、周辺回路電源線４に電源
電圧ＶＣＣが供給され、周辺回路３が活性状態になる。
このときには、ワード線スイッチ１１がオフ状態（非導
通状態）になるように制御されて、周辺回路３から供給
される信号によってワード線ＷＬの電位を高電位“Ｈ”
または低電位“Ｌ”に選択できる状態になる。この時、
メモリセルアレイ電源線５は常に電源電圧が供給されて
いるので、メモリセルアレイは常に活性状態である。そ
の後、外部からのアドレス入力により周辺回路３により
特定のワード線ＷＬ及びビット線ＢＬ、ＮＢＬが選択さ
れ、所定のメモリセル２に対して書き込み動作及び読み
出し動作を行う。ワード線スイッチ１１が開かれている
ので、この動作は、上記従来の半導体記憶装置における
動作と同じことになる。

【００４０】ところが、以上の動作モードから書き込み
動作及び読み出し動作を行わない待機モードに移行する
時においては、以下のような動作が行なわれる。まず、
周辺回路３が全てのワード線ＷＬを選択していない状
態、つまり、全てのワード線ＷＬが低電位“Ｌ”の状態
では、ワード線スイッチ制御信号Ｓwsに応じてワード線
スイッチ１１がオン状態（導通状態）になっており、ワ
ード線ＷＬが接地電圧ＶＳＳに固定される。その後、周
辺回路電源スイッチ１０がオン状態からオフ状態（非導
通状態）になり、周辺回路電源線４への電源電圧ＶＣＣ
の供給が停止され、周辺回路３が非活性状態になる。

【００４１】また、待機モードから再び動作モードに移
行するときにおいては、まず、周辺回路電源スイッチ１
０がオフ状態からオン状態に変わって周辺回路電源線４
に電源電圧ＶＣＣが供給される。その後、ワード線スイ
ッチ制御信号Ｓwsに応じてワード線スイッチ１１がオン
状態からオフ状態に切り換わり、ワード線ＷＬの電位が
接地電圧に固定されていた状態から周辺回路３によって
高電位“Ｈ”または低電位“Ｌ”に制御できる状態に変
化する。

【００４２】本実施形態に係る半導体記憶装置によれ
ば、メモリセルアレイ１の電源線５は常に電源電圧ＶＣ
Ｃが供給されているので、動作モード及び待機モードに
拘わらずメモリセル２内のデータは保持されている。ま
た、半導体記憶装置が動作モードから待機モードに移行
するとき及び待機モードから動作モードに移行するとき
に、周辺回路電源スイッチ１０のオン動作及びオフ動作
（切り換え動作）によってスイッチングノイズが発生し
ても、ワード線スイッチ１１が閉じられているのでワー
ド線ＷＬの電位が接地電圧ＶＳＳに固定されていること
から、メモリセル２内のデータが破壊されるという不具
合を確実に防止することができる。

【００４３】また、半導体記憶装置が待機モードの場合
には、周辺回路電源スイッチ１０がオフ状態（非導通状
態）になっていることにより、周辺回路電源線４への電
源電圧ＶＣＣの供給が停止されているので、周辺回路３
が低しきい値電圧のトランジスタによって構成されてい
るにも拘わらず、周辺回路３でのリーク電流を抑制する
ことができる。また、周辺回路電源スイッチ１０がオフ
状態（非導通状態）になっていることにより、周辺回路
３に電気的に接続された状態となっているビット線Ｂ
Ｌ，ＮＢＬの電位の上昇が阻止されるので、メモリセル
２に流れ込むリーク電流Ｉoff1を抑制することができ
る。

【００４４】さらに、データを保持するトランジスタで
あるロードトランジスタ２０，２１及びドライブトラン
ジスタ２２，２３は、高しきい値電圧のトランジスタで
あるので待機モード時のリーク電流Ｉoff2，Ｉoff3をも
抑えることができる。

【００４５】従来の半導体記憶装置におけるリーク電流
が大きい原因については種々考えられるが、本発明者は
以下の点に注目した。一般的に、リーク電流は以下の式
によって表される。

【００４６】 Ｉoff ＝λ・（Ｗ／Ｌ）・１０^-Vt/S （１） ここで、λは定数、ＷはＭＯＳトランジスタのチャネル
幅、ＬはＭＯＳトランジスタのチャネル長、Ｖｔはしき
い値電圧、Ｓはサブスレッショルドスイングで、ゲート
・ソース間電圧が閾値電圧Ｖｔ以下の領域での電流電圧
特性を表す値である。式（１）に示されるように、オフ
リーク電流はＭＯＳトランジスタのしきい値電圧の減小
に応じて指数関数的に増大する。

【００４７】ただし、全てのトランジスタを高しきい値
電圧のトランジスタによって構成すると、動作速度が低
減するおそれがある。そこで、メモリセル２中のトラン
ジスタのうち特定のトランジスタ２０，２１及び２２，
２３のみを高しきい値電圧のトランジスタによって構成
することにより、動作速度の低下を抑制しながらオフリ
ーク電流の低減を図ることができる。

【００４８】なお、本実施形態では、一定電圧供給配線
１５を接地に接続し、一定電圧として接地電圧ＶＳＳを
供給するようにしているが、一定電圧としては、接地電
圧ＶＳＳに限らずメモリセル２のデータ保持状態に影響
を与えない範囲の低電圧を供給することが可能である。

【００４９】−開閉制御の具体例− 次に、図１に示すワード線スイッチ１１の開閉制御方法
の具体例について説明する。

【００５０】図３は、第１の具体例に係る開閉制御を行
なうための方法を示す電気回路図である。同図に示すよ
うに、図１に示す周辺回路３内において、ロウデコーダ
の前段側には、ワード線ＷＬを駆動するワードドライバ
ー３０（スリーステートバッファ）が設けられている。
そして、ワード線スイッチ制御信号Ｓwsにより、ワード
ドライバー３０の動作と、ワード線スイッチ１１の開閉
とを制御することができる。この場合、１つのワード線
スイッチ１１により、メモセルアレイ（又はメモリセル
ブロック）全体のワード線ＷＬの電位を制御することが
できる。

【００５１】図４は、第２の具体例に係る開閉制御を行
なうための方法を示す電気回路図である。同図に示すよ
うに、本具体例においては、ロウデコーダの後段側で各
ワード線ＷＬ毎に、ワードドライバー３０とワード線ス
イッチ１１とをそれぞれ設けている。

【００５２】上記第１，第２の具体例における開閉制御
の内容について説明する。

【００５３】半導体記憶装置が待機モードの場合には、
ワード線制御信号Ｓwsによってワード線スイッチ１１を
オン状態（導通状態）にして、ワード線ＷＬの電位を接
地電位ＶＳＳにするとともに、ワード線制御信号Ｓwsに
よって周辺回路３に設けられているワードドライバー３
０の出力をハイインピーダンスの状態にする。また、半
導体記憶装置が動作モードの場合には、ワード線制御信
号Ｓwsによってワード線スイッチ１１をオフ状態（非導
通状態）にして、ワード線ＷＬの電位をワードドライバ
ー３０の出力電位にする。このとき、ワード線制御信号
Ｓwsにより、周辺回路３に設けられているワードドライ
バー３０の出力が周辺回路３の動作に合わせて高電位
“Ｈ”または低電位“Ｌ”に切り換わる状態に制御する
ことができる。

【００５４】−各スイッチの具体例− 図５（ａ）〜（ｄ）は、本実施形態における周辺回路電
源スイッチ１０及びワード線スイッチ１１の具体的な構
造の例を示す図である。

【００５５】図５（ａ）は、ゲート電極Ｇ，ソース電極
Ｓ及びドレイン電極Ｄを有するＰＭＯＳトランジスタに
より構成された周辺回路電源スイッチ１０ａ（又はワー
ド線スイッチ１１ａ）を示す図である。周辺回路電源ス
イッチ１０ａにおいては、ゲート電極Ｇに周辺回路電源
制御信号Ｓpcを受け、ソース電極Ｓが周辺回路３にドレ
イン電極Ｄが電源電圧供給端子９にそれぞれ接続されて
いる。ワード線スイッチ１１ａにおいては、ゲート電極
Ｇにワード線スイッチ制御信号Ｓwsを受け、ドレイン電
極Ｄがアドレス信号線もしくはワード線ＷＬにソース電
極Ｓが接地にそれぞれ接続されている。

【００５６】図５（ｂ）は、ベース電極Ｂ，エミッタ電
極Ｅ及びコレクタ電極Ｃを有するＰＮＰ型バイポーラＭ
ＯＳトランジスタにより構成された周辺回路電源スイッ
チ１０ｂ（又はワード線スイッチ１１ｂ）を示す図であ
る。周辺回路電源スイッチ１０ｂにおいては、ベース電
極Ｂに周辺回路電源制御信号Ｓpcを受け、エミッタ電極
Ｅが周辺回路３にコレクタ電極Ｃが電源電圧供給端子９
にそれぞれ接続されている。ワード線スイッチ１１ｂに
おいては、ベース電極Ｇにワード線スイッチ制御信号Ｓ
wsを受け、コレクタ電極Ｃがアドレス信号線もしくはワ
ード線ＷＬにエミッタ電極Ｅが接地にそれぞれ接続され
ている。

【００５７】図５（ｃ）は、ゲート電極Ｇ，ソース電極
Ｓ及びドレイン電極Ｄを有するＮＭＯＳトランジスタに
より構成された周辺回路電源スイッチ１０ｃ（又はワー
ド線スイッチ１１ｃ）を示す図である。周辺回路電源ス
イッチ１０ｃにおいては、ゲート電極Ｇに周辺回路電源
制御信号Ｓpcを受け、ソース電極Ｓが周辺回路３にドレ
イン電極Ｄが電源電圧供給端子９にそれぞれ接続されて
いる。ワード線スイッチ１１ｃにおいては、ゲート電極
Ｇにワード線スイッチ制御信号Ｓwsを受け、ドレイン電
極Ｄがアドレス信号線もしくはワード線ＷＬにソース電
極Ｓが接地にそれぞれ接続されている。

【００５８】図５（ｄ）は、ベース電極Ｂ，エミッタ電
極Ｅ及びコレクタ電極Ｃを有するＰＮＰ型バイポーラＭ
ＯＳトランジスタにより構成された周辺回路電源スイッ
チ１０ｄ（又はワード線スイッチ１１ｄ）を示す図であ
る。周辺回路電源スイッチ１０ｄにおいては、ベース電
極Ｂに周辺回路電源制御信号Ｓpcを受け、エミッタ電極
Ｅが周辺回路３にコレクタ電極Ｃが電源電圧供給端子９
にそれぞれ接続されている。ワード線スイッチ１１ｄに
おいては、ベース電極Ｇにワード線スイッチ制御信号Ｓ
wsを受け、コレクタ電極Ｃがアドレス信号線もしくはワ
ード線にエミッタ電極Ｅが接地にそれぞれ接続されてい
る。

【００５９】図５（ａ）〜（ｄ）に示す各スイッチング
トランジスタは、容易に理解されるように、以下のとき
に導通状態（オン状態，導通状態）となる。図５
（ａ），（ｂ）に示すものにおいては、ＰＭＯＳトラン
ジスタのゲート電極Ｇ及びＰＮＰ型バイポーラトランジ
スタのベース電極Ｂが低電位“Ｌ”の時に、各トランジ
スタは導通状態となる。図５（ｃ），（ｄ）に示すもの
においては、ＮＭＯＳトランジスタのゲート電極Ｇ及び
ＮＰＮ型バイポーラトランジスタのベース電極Ｂが高電
位“Ｈ”の時に、各トランジスタは導通状態となる。

【００６０】特に、周辺回路電源スイッチ１０ｂ，１０
ｄ（及びワード線スイッチ１１ｂ，１１ｄ）のごとく、
ＰＮＰ型バイポーラトランジスタまたはＮＰＮ型バイポ
ーラトランジスタにより構成されているものは、高速の
スイッチング動作を発揮することができる。また、周辺
回路電源スイッチ１０ａ，１０ｃ（及びワード線スイッ
チ１１ａ，１１ｃ）のごとく、ＰＭＯＳトランジスタま
たはＮＭＯＳトランジスタにより構成されているもの
は、高集積化とプロセスコストの低減とを図ることがで
きる。

【００６１】さらに、図５（ａ），（ｃ）に示すＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタを高しきい値
トランジスタで構成することにより、各トランジスタの
非導通状態におけるリーク電流を抑えることができる。

【００６２】−各スイッチの制御タイミングの具体例− 図６は、周辺回路電源スイッチ１０とワード線スイッチ
１１との開閉制御を行なうための構成を示すブロック回
路図である。周辺回路３には、タイミング制御回路６が
配設されており、このタイミング制御回路６は、半導体
記憶装置を待機モードまたは動作モードにするスタンバ
イ信号Ｓsbを受けて、周辺回路電源制御信号Ｓpcとワー
ド線スイッチ制御信号Ｓwsとをあるタイミングで生成す
る。

【００６３】図７は、スタンバイ信号Ｓsb，周辺回路電
源制御信号Ｓpc及びワード線スイッチ制御信号Ｓwsのタ
イミング関係を示すタイミングチャートである。以下、
周辺回路電源スイッチ１０とワード線スイッチ１１との
開閉制御のタイミングについて、図７を参照しながら説
明する。ここでは、周辺回路電源スイッチ１０及びワー
ド線スイッチ１１のいずれもが、ＰＭＯＳトランジスタ
（図５（ａ）参照）によって構成されているものとす
る。

【００６４】半導体記憶装置が動作モードの時には、ス
タンバイ信号Ｓsbは立ち上がった高電位状態である。こ
のとき、タイミング制御回路６によって周辺回路電源制
御信号Ｓpcを低電位状態にし、ワード線スイッチ制御信
号Ｓwsを高電位状態にすることによって、周辺回路電源
スイッチ１０をオンに、ワード線スイッチ１１をオフに
している。

【００６５】次に、半導体記憶装置が動作モードから待
機モードに移るとき、スタンバイ信号Ｓsbは高電位状態
から低電位状態に立ち下がり、これに応じてタイミング
制御回路６により以下のように制御される。まず、ワー
ド線スイッチ制御信号Ｓwsが高電位状態から低電位状態
になり、これよってワード線スイッチ１１はオフからオ
ンになる。その後一定時間が経過したときに、周辺回路
電源制御信号Ｓpcが低電位状態から高電位状態になり、
これによって周辺回路電源スイッチ１０がオンからオフ
になる。

【００６６】次に、半導体記憶装置が待機モードから動
作モードに移るとき、スタンバイ信号Ｓsbは低電位Ｌ状
態から高電位Ｈ状態に立ち上がり、これに応じてタイミ
ング制御回路６により以下のように制御される。まず、
周辺回路電源制御信号Ｓpcが高電位状態から低電位状態
になり、これより周辺回路電源スイッチ１０はオフから
オンになる。その後一定時間が経過したときに、ワード
線スイッチ制御信号Ｓwsが低電位状態から高電位状態に
なり、これによってワード線スイッチ１１がオンからオ
フになる。

【００６７】以上のように、本具体例では、タイミング
制御回路６により、必ずワード線スイッチ１１がオン状
態（導通状態）になっているときに周辺回路電源スイッ
チ１０のオン・オフ切り換わり動作を行なわせるよう
に、周辺回路電源制御信号Ｓpc及びワード線スイッチＳ
wsのタイミングを制御している。これにより、周辺回路
電源スイッチ１０のオン・オフ切り換わり動作によって
スイッチングノイズが発生しても、ワード線ＷＬの電位
はワード線スイッチ１１を介して接地電圧ＶＳＳに固定
されているので、周辺回路電源スイッチ１０の切り換わ
りに起因するメモリセル２のデータの破壊を確実に防止
することができる。

【００６８】ただし、周辺回路電源スイッチ１０が切り
換えられる前に必ずワード線スイッチ１１がオンになっ
ている必要はなく、例えば図７に示すタイミングチャー
トにおいて、周辺回路電源スイッチ１０が待機モードに
なると同時にオフ状態になるものであってもよい。その
場合にも、ワード線スイッチ１１がほぼ同時にオン状態
になることで、データの破壊防止効果はある程度得られ
る。

【００６９】また、図示されていないが、タイミング制
御回路６内に配置されるトランジスタのしきい値電圧を
高しきい値にすることによって、リーク電流をさらに低
減することができる。

【００７０】（第２の実施形態）図８は、第２の実施形
態における半導体記憶装置の構成を概略的に示すブロッ
ク図である。同図において、図１と同じ部材には同じ符
号を付している。

【００７１】本実施形態に係る半導体記憶装置の特徴
は、以下の点である。まず、メモリセルアレイ１の行に
沿って延びるメインワード線ＭＷＬと、メインワード線
ＭＷＬから分岐した複数のサブワード線ＳＷＬとが設け
られている。そして、メインワード線ＭＷＬは単一のメ
インワードドライバー３１によって駆動され、サブワー
ド線ＳＷＬには、サブワード線ＳＷＬに接続されている
メモリセル２を駆動するためのサブワードドライバー３
２が個別に配設されている。さらに、メモリセルアレイ
電源線５から分岐してメインワード線ＭＷＬに接続され
る一定電圧供給配線１６と、該一定電圧供給配線１６に
介設されるメインワード線スイッチ１２とが設けられて
いる。このメインワード線スイッチ１２は、周辺回路電
源スイッチ１０がオフ状態の時メインワード線ＭＷＬの
電位を電源電圧ＶＣＣに固定するためのものである。

【００７２】また、本実施形態においても、メモリセル
２の構成は第１の実施形態と同様に図２に示すとおりで
ある。

【００７３】次に、本実施形態における基本動作につい
て説明する。

【００７４】半導体記憶装置が書き込み動作及び読み出
し動作を行う動作モードにおいては、周辺回路電源制御
信号Ｓpcに応じて周辺回路電源スイッチ１０がオン状態
になって周辺回路電源線４に電源電圧ＶＣＣが供給さ
れ、周辺回路３が活性状態になっている。また、メイン
ワード線スイッチ１２がオフ状態になって周辺回路３か
ら供給される信号によってメインワード線ＭＷＬが高電
位状態又は低電位状態に選択できる状態になっている。
この時、メモリセルアレイ電源線５には常に電源電圧Ｖ
ＣＣが供給されているので、メモリセルアレイ１中のメ
モリセル２及びサブワード線ＳＷＬは常に活性状態であ
る。その後、外部からのアドレス入力に応じて、周辺回
路３により特定のメインワード線ＭＷＬ，サブワード線
ＳＷＬ及びビット線ＢＬ，ＮＢＬが選択され、所定のメ
モリセル２に対して書き込み動作，読み出し動作が行な
われる。

【００７５】半導体記憶装置が動作モードから待機モー
ドに移行する際には、まず、周辺回路３が全てのメイン
ワード線ＭＷＬを選択していない状態、つまり、全ての
メインワード線ＭＷＬの電位が高電位かつ全てのサブワ
ード線ＳＷＬの電位が低電位となっている状態で、メイ
ンワード線スイッチ制御信号Ｓmwに応じて、メインワー
ド線スイッチ１２がオフ状態からオン状態になり、メイ
ンワード線ＭＷＬの電位が電源電圧ＶＣＣに固定され
る。このとき、サブワード線ＳＷＬの電位は電源電圧Ｖ
ＣＣの反転電位（例えば０Ｖ）に固定される。その後、
周辺回路電源制御信号Ｓpcに応じて周辺回路電源スイッ
チ１０がオン状態からオフ状態になって、周辺回路電源
線４への電源電圧ＶＣＣの供給が遮断され、周辺回路３
は非活性状態になる。

【００７６】次に、半導体記憶装置が待機モードから再
び動作モードに移行する際には、メインワード線スイッ
チ１２がオンしている状態で、周辺回路電源制御信号Ｓ
pcに応じて周辺回路電源スイッチ１０がオフ状態からオ
ン状態になって周辺回路電源線４に電源電圧ＶＣＣが供
給される。その後、メインワード線スイッチ１２がオン
状態からオフ状態になり、メインワード線ＭＷＬの電位
が電源電圧ＶＣＣに固定されていた状態から、周辺回路
３によりメインワード線ＭＷＬの電位が高電位又は低電
位に制御される状態になる。

【００７７】本実施形態によれば、メモリセルアレイ電
源線５には常に電源電圧ＶＣＣが供給されているので、
半導体記憶装置が動作モードであるか待機モードである
かに関わらずメモリセル２のデータは保持されている。
また、半導体記憶装置を動作モードから待機モードに移
行するとき及び待機モードから動作モードに移行すると
きには、常にメインワード線スイッチ１２がオン状態
（導通状態）にある。したがって、周辺回路電源スイッ
チ１０のオン・オフ切り換わり動作によってスイッチン
グノイズが発生しても、メインワード線ＭＷＬの電位は
電源電圧ＶＣＣにサブワード線ＳＷＬの電位はその反転
電位である低電位に固定されているので、メモリセル２
のデータが破壊されるという不具合を防止することがで
きる。

【００７８】また、半導体記憶装置が待機モードの場合
には、周辺回路電源スイッチ１０がオフ状態になってい
ることにより、周辺回路電源線４への電源電圧ＶＣＣの
供給が停止されているので、周辺回路３が低しきい値電
圧のトランジスタによって構成されているにも拘わら
ず、周辺回路３でのリーク電流を抑制することができ
る。また、周辺回路電源スイッチ１０がオフ状態（非導
通状態）になっていることにより、周辺回路３に電気的
に接続された状態となっているビット線ＢＬ，ＮＢＬの
電位の上昇が阻止されるので、メモリセル２に流れ込む
リーク電流Ｉoff1を抑制することができる。

【００７９】さらに、データを保持するトランジスタで
あるロードトランジスタ２０，２１及びドライブトラン
ジスタ２２，２３は、高しきい値電圧のトランジスタで
あるので待機モード時のリーク電流Ｉoff2，Ｉoff3をも
抑えることができる。

【００８０】−開閉制御の具体例− 次に、図８に示すメインワード線スイッチ１２の開閉制
御の具体例について説明する。

【００８１】図９は、具体例に係る開閉制御を行なうた
めの方法を示す電気回路図である。同図に示すように、
メインワード線スイッチ制御信号Ｓmwにより、メインワ
ードドライバー３１の動作とメインワード線スイッチ１
２の開閉とを制御することができる。

【００８２】なお、本具体例においても、周辺回路電源
スイッチ１０及びメインワード線スイッチ１２は、上記
第１の実施形態中で説明した各種トランジスタにより構
成することができる（図５（ａ）〜（ｄ）参照）。ま
た、図６に示すワード線スイッチ制御信号Ｓwsをメイン
ワード線スイッチ制御信号Ｓmwに入れ替えて、タイミン
グ制御回路６により、メインワード線スイッチ制御信号
Ｓmwと周辺回路電源制御信号Ｓpcのタイミングを制御す
ることができる。その結果、半導体記憶装置は以下のよ
うに動作する。

【００８３】半導体記憶装置が待機モードにある場合に
は、メインワード線スイッチ制御信号Ｓmwによって、メ
インワード線スイッチ１２がオン状態に制御され、メイ
ンワード線ＭＷＬの電位が電源電位ＶＣＣになるととも
に、周辺回路３に設けられているメインワードドライバ
ー３１がオン動作をするように制御されてその出力がハ
イインピーダンスの状態になる。また、半導体記憶装置
が動作モードにある場合には、メインワード線スイッチ
制御信号Ｓmwにより、メインワード線スイッチ１２がオ
フ状態に制御され、メインワード線ＭＷＬの電位がメイ
ンワードドライバー３１の出力に応じた電位になるとと
もに、周辺回路３に設けられているメインワードドライ
バー３１の出力は周辺回路３の動作に応じて、高電位又
は低電位に変化する。

【００８４】この具体例によれば、半導体記憶装置が動
作モードから待機モードに移行するとき、及び待機モー
ドから動作モードに移行するときに、周辺回路電源スイ
ッチ１０のオン・オフ切り換わり動作によってスイッチ
ングノイズが発生しても、メインワードドライバー３１
の出力はハイインピーダンスの状態である。したがっ
て、メインワード線ＭＷＬに過大なスイッチングノイズ
による電流が発生することがないので、この切り換わり
時におけるメモリセル２のデータが破壊されるという不
具合を回避することができる。

【００８５】（第３の実施形態）図１０は、第３の実施
形態における半導体記憶装置の構成を概略的に示すブロ
ック図である。同図において、図１と同じ部材には同じ
符号を付している。

【００８６】本実施形態に係る半導体記憶装置の特徴
は、以下の点である。まず、メモリセルアレイ１中の行
に沿って延びるメインワード線ＭＷＬと、メインワード
線ＭＷＬから分岐した複数のサブワード線ＳＷＬとが設
けられている。そして、サブワード線ＳＷＬには、サブ
ワード線ＳＷＬに接続されているメモリセル２を駆動す
るためのサブワードドライバー３２が個別に配設されて
いる。さらに、サブワード線ＳＷＬと接地との間を接続
する一定電圧供給配線１７と、一定電圧供給配線１７に
介設されサブワード線スイッチ制御信号Ｓswによって開
閉が制御されるサブワード線スイッチ１３とが設けられ
ている。このサブワード線スイッチ１３は、周辺回路電
源スイッチ１０がオフ状態の時サブワード線ＳＷＬの電
位を接地電圧ＶＳＳに固定するためのものである。な
お、本実施形態においても、メインワード線ＭＷＬは単
一のメインワードドライバー（図示せず）によって駆動
されるのが一般的であるが、メインワードドライバーは
必ずしもなくてもよい。

【００８７】また、本実施形態においても、メモリセル
２の構成は第１の実施形態と同様に図２に示すとおりで
ある。

【００８８】次に、本実施形態における基本動作につい
て説明する。

【００８９】半導体記憶装置が書き込み動作及び読み出
し動作を行う動作モードにおいては、周辺回路電源制御
信号Ｓpcに応じて周辺回路電源スイッチ１０がオン状態
になって周辺回路電源線４に電源電圧ＶＣＣが供給さ
れ、周辺回路３が活性状態になている。また、サブワー
ド線スイッチ１３がオフ状態になって周辺回路３から供
給される信号によってサブワード線ＳＷＬが高電位状態
又は低電位状態に選択できる状態になっている。この
時、メモリセルアレイ電源線５には常に電源電圧ＶＣＣ
が供給されているので、メモリセルアレイ１中のメモリ
セル２及びサブワード線ＳＷＬは常に活性状態である。
その後、外部からのアドレス入力に応じて周辺回路３を
介して特定のメインワード線ＭＷＬ，サブワード線ＳＷ
Ｌ及びビット線ＢＬ，ＮＢＬが選択され、所定のメモリ
セル２に対して書き込み動作及び読み出し動作が行なわ
れる。

【００９０】半導体記憶装置が動作モードから待機モー
ドに移行する際には、まず、周辺回路３が全てのメイン
ワード線ＭＷＬを選択していない状態、つまり、全ての
メインワード線ＭＷＬの電位が高電位であり、全てのサ
ブワード線ＳＷＬの電位が低電位となっている状態で、
サブワード線スイッチ制御信号Ｓswに応じて、サブワー
ド線スイッチ１３がオフ状態からオン状態になり、サブ
ワード線ＳＷＬの電位が接地電圧ＶＳＳに固定される。
その後、周辺回路電源制御信号Ｓpcに応じて周辺回路電
源スイッチ１０がオン状態からオフ状態になって、周辺
回路電源線４への電源電圧ＶＣＣの供給が遮断され、周
辺回路３は非活性状態になる。

【００９１】次に、半導体記憶装置が待機モードから再
び動作モードに移行する際には、サブワード線スイッチ
１３がオンしている状態で、周辺回路電源制御信号Ｓpc
に応じて周辺回路電源スイッチ１０がオフ状態からオン
状態になって周辺回路電源線４に電源電圧ＶＣＣが供給
される。その後、サブワード線スイッチ１３がオン状態
からオフ状態になり、サブワード線ＳＷＬの電位が接地
電圧ＶＳＳに固定されていた状態から、周辺回路３によ
りサブワード線ＳＷＬの電位が高電位又は低電位に制御
される状態になる。

【００９２】本実施形態によれば、メモリセルアレイ電
源線５には常に電源電圧ＶＣＣが供給されているので、
半導体記憶装置が動作モードであるか待機モードである
かに関わらずメモリセル２のデータは保持されている。
また、半導体記憶装置を動作モードから待機モードに移
行するとき及び待機モードから動作モードに移行すると
きには、常にサブワード線スイッチ１３がオン状態（導
通状態）にある。したがって、周辺回路電源スイッチ１
０のオン・オフ切り換わり動作によってスイッチングノ
イズが発生しても、サブワード線ＳＷＬの電位は接地電
圧ＶＳＳに固定されているので、メモリセル２のデータ
が破壊されるという不具合を防止することができる。

【００９３】なお、本実施形態では、一定電圧供給配線
１５を接地に接続し、一定電圧として接地電圧ＶＳＳを
供給するようにしているが、一定電圧としては、接地電
圧ＶＳＳに限らずメモリセル２のデータ保持状態に影響
を与えない範囲の低電圧を供給することが可能である。

【００９４】また、半導体記憶装置が待機モードの場合
には、周辺回路電源スイッチ１０がオフ状態になってい
ることにより、周辺回路電源線４への電源電圧ＶＣＣの
供給が停止されているので、周辺回路３が低しきい値電
圧のトランジスタによって構成されているにも拘わら
ず、周辺回路３でのリーク電流を抑制することができ
る。また、周辺回路電源スイッチ１０がオフ状態（非導
通状態）になっていることにより、周辺回路３に電気的
に接続された状態となっているビット線ＢＬ，ＮＢＬの
電位の上昇が阻止されるので、メモリセル２に流れ込む
リーク電流Ｉoff1を抑制することができる。

【００９５】さらに、データを保持するトランジスタで
あるロードトランジスタ２０，２１及びドライブトラン
ジスタ２２，２３は、高しきい値電圧のトランジスタで
あるので待機モード時のリーク電流Ｉoff2，Ｉoff3をも
抑えることができる。

【００９６】−開閉制御の具体例− 次に、図１０に示すサブワード線スイッチ１３の開閉制
御の具体例について説明する。

【００９７】図１１は、具体例に係る開閉制御を行なう
ための方法を示す電気回路図である。同図に示すよう
に、サブワード線スイッチ制御信号Ｓswにより、サブワ
ードドライバー３２の動作とサブワード線スイッチ１３
の開閉とを制御することができる。

【００９８】なお、本具体例においても、周辺回路電源
スイッチ１０及びサブワード線スイッチ１３は、上記第
１の実施形態中で説明した各種トランジスタにより構成
することができる（図５（ａ）〜（ｄ）参照）。また、
図６に示すワード線スイッチ制御信号Ｓwsをサブワード
線スイッチ制御信号Ｓswに入れ替えて、タイミング制御
回路６により、サブワード線スイッチ制御信号Ｓswと周
辺回路電源制御信号Ｓpcのタイミングを制御することが
できる。その結果、半導体記憶装置は以下のように動作
する。

【００９９】半導体記憶装置が待機モードにある場合に
は、サブワード線スイッチ制御信号Ｓswによって、サブ
ワード線スイッチ１３がオン状態に制御され、サブワー
ド線ＳＷＬの電位が接地電位ＶＳＳになるとともに、サ
ブワードドライバー３２がオン動作をするように制御さ
れてその出力がハイインピーダンスの状態になる。ま
た、半導体記憶装置が動作モードにある場合には、サブ
ワード線スイッチ制御信号Ｓswにより、サブワード線ス
イッチ１３がオフ状態に制御され、サブワード線ＳＷＬ
の電位がサブワードドライバー３２の出力に応じた電位
になるとともに、メモリセルアレイ１中に設けられてい
るサブワードドライバー３２の出力は周辺回路３の動作
に応じて、高電位又は低電位に変化する。

【０１００】この具体例によれば、半導体記憶装置が動
作モードから待機モードに移行するとき、及び待機モー
ドから動作モードに移行するときに、周辺回路電源スイ
ッチ１０のオン・オフ切り換わり動作によってスイッチ
ングノイズが発生しても、サブワードドライバー３２の
出力はハイインピーダンスの状態である。したがって、
サブワード線ＳＷＬに過大なスイッチングノイズによる
電流が発生することがないので、この切り換わり時にお
けるメモリセル２のデータが破壊されるという不具合を
回避することができる。

【０１０１】また、メモリセルアレイ１内にあるサブワ
ードドライバー３２を構成するトランジスタのしきい値
電圧を高しきい値にすることにより、メモリセルアレイ
に流れるリーク電流を抑制することができる。

【０１０２】なお、上記各実施形態においては、半導体
記憶装置としてＳＲＡＭについて説明したが、本発明は
かかる実施形態に限定されるものではない。例えば、ス
イッチングトランジスタとキャパシタとをメモリセルに
配置したＤＲＡＭにおいても、オフリークを低減すべく
周辺回路電源スイッチを設けると、待機モードの際にデ
ータの破壊を生じることがあり、リフレッシュ機能だけ
ではデータを保持できないことがあり得る。かかる場合
にも、本発明を適用することで、データの破壊を確実に
防止することができる。

【０１０３】

【発明の効果】本発明の半導体記憶装置によれば、メモ
リセルアレイとメモリセルの読み出し及び書き込みを制
御する周辺回路とを備えた半導体記憶装置において、周
辺回路の電源線に待機モード時に非導通状態になるスイ
ッチを設けるとともに、ワード線に待機モード時に導通
する電圧固定用スイッチを設けることにより、電源切り
換え時のノイズによるメモリセルデータの破壊を防止し
てデータを保持し、かつ低消費電力を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＳＲＡＭ型半
導体記憶装置の構成を示すブロック回路図である。

【図２】第１〜第３の実施形態におけるメモリセルアレ
イ中のＳＲＡＭメモリセルの構成を示す電気回路図であ
る。

【図３】第１の実施形態におけるワード線スイッチの開
閉制御の第１の具体例を示す図である。

【図４】第１の実施形態におけるワード線スイッチの開
閉制御の第２の具体例を示す図である。

【図５】順に、周辺回路電源スイッチ，ワード線スイッ
チをＰＭＯＳトランジスタ，ＰＮＰバイポーラトランジ
スタ，ＮＭＯＳトランジスタ，ＮＰＮバイポーラトラン
ジスタにより構成した具体例を示す図である。

【図６】第１の実施形態における周辺回路電源制御信号
とワード線スイッチ制御信号とのタイミングを制御する
ための回路の具体例を示す図である。

【図７】第１の実施形態における周辺回路電源制御信号
とワード線スイッチ制御信号とのタイミング制御の具体
例を示すタイミングチャート図である。

【図８】本発明の第２の実施形態におけるメインワード
線とサブワード線とを有する半導体記憶装置の構成を示
すブロック回路図である。

【図９】第２の実施形態におけるメインワード線スイッ
チの開閉制御の具体例を示す図である。

【図１０】本発明の第３の実施形態におけるメインワー
ド線とサブワード線とを有する半導体記憶装置の構成を
示すブロック回路図である。

【図１１】第２の実施形態におけるサブワード線スイッ
チの開閉制御の具体例を示す図である。

【図１２】従来のＳＲＡＭ型半導体記憶装置の構成を示
すブロック回路図である。

【図１３】従来のメモリセルアレイ中のＳＲＡＭメモリ
セルの構成を示す電気回路図である。

【符号の説明】

１ メモリセルアレイ ２ メモリセル ３ 周辺回路 ４ 周辺回路電源線 ５ メモリセルアレイ電源線 ６ タイミング制御回路 ９ 電源電圧供給端子 １０ 周辺回路電源スイッチ １１ ワード線スイッチ １２ メインワード線スイッチ １３ サブワード線スイッチ １５〜１７ 一定電圧供給配線 ２０，２１ ロードトランジスタ ２２，２３ ドライブトランジスタ ２４，２５ アクセストランジスタ ３０ ワードドライバー ３１ メインワードドライバー ３２ サブワードドライバー Ｓws ワード線スイッチ制御信号 Ｓpc 周辺回路電源制御信号 Ｓsb スタンバイ信号 Ｓmw メインワード線スイッチ制御信号 Ｓsw サブワード線スイッチ制御信号 ＷＬ ワード線 ＭＷＬ メインワード線 ＳＷＬ サブワード線 ＢＬ、ＮＢＬビット線 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 電源電圧を供給するための電源電圧供給
   部と、 上記電源電圧供給部に接続され、複数のメモリセルが行
   及び列に配置されてなるメモリセルアレイと、 上記メモリセルアレイの各行に沿ってそれぞれ延び、各
   行中の上記メモリセルに接続されて、アクセスされる行
   を選択するための複数のワード線と、 上記メモリセルアレイの各列に沿ってそれぞれ延び、各
   列中の上記メモリセルに接続されて、読み出し動作時ま
   たは書き込み動作時にデータを伝達するビット線と、 上記ワード線を駆動するためのワードドライバーが配置
   され、上記メモリセルアレイ中のメモリセルに対してデ
   ータの書き込み動作または読み出し動作を行うための周
   辺回路と、 上記メモリセルアレイと上記周辺回路とを互いに接続す
   る周辺回路電源線と、 上記周辺回路電源線に介設され、上記周辺回路の動作時
   には導通状態となり、上記周辺回路の非動作時には非導
   通状態となる周辺回路電源スイッチと、 上記メモリセルのデータ保持状態に影響を与えない範囲
   の一定電圧を供給するための一定電圧供給部と、 上記複数のワード線と上記一定電圧供給部とを互いに接
   続させるための少なくとも１つの一定電圧供給配線と、 上記少なくとも１つの一定電圧供給配線に介設され、上
   記周辺回路の動作時には非導通状態になり、上記周辺回
   路の非動作時には導通状態となる電圧固定用スイッチ
   と、外部から入力されるスタンバイ信号を受けて、上記周辺
   回路電源スイッチの導通状態から非導通状態への切り換
   えの前、及び非導通状態から導通状態への切り換えの前
   に上記電圧固定用スイッチが導通状態となっているよう
   に、上記周辺回路電源スイッチと上記電圧固定用スイッ
   チとの切り換えタイミングを制御するタイミング制御回
   路と を備えている半導体記憶装置。
2. 【請求項２】 電源電圧を供給するための電源電圧供給
   部と、 上記電源電圧供給部に接続され、複数のメモリセルが行
   及び列に配置されてなるメモリセルアレイと、 上記メモリセルアレイの各行に沿ってそれぞれ延び、各
   行中の上記メモリセルに接続されて、アクセスされる行
   を選択するための複数のワード線と、 上記メモリセルアレイの各列に沿ってそれぞれ延び、各
   列中の上記メモリセルに接続されて、読み出し動作時ま
   たは書き込み動作時にデータを伝達するビット線と、 上記ワード線を駆動するためのワードドライバーが配置
   され、上記メモリセルアレイ中のメモリセルに対してデ
   ータの書き込み動作または読み出し動作を行うための周
   辺回路と、 上記メモリセルアレイと上記周辺回路とを互いに接続す
   る周辺回路電源線と、 上記周辺回路電源線に介設され、上記周辺回路の動作時
   は導通状態となり、上記周辺回路の非動作時には非導通
   状態となる周辺回路電源スイッチと、 上記メモリセルのデータ保持状態に影響を与えない範囲
   の一定電圧を供給するための一定電圧供給部と、 上記複数のワード線と上記一定電圧供給部とを互いに接
   続させるための少なくとも１つの一定電圧供給配線と、 上記少なくとも１つの一定電圧供給配線に介設され、上
   記周辺回路の動作時は非導通状態となり、上記周辺回路
   の非動作時には導通状態となる電圧固定用スイッチとを
   備え、 上記ワードドライバーは、スリーステートバッファで構
   成されており、かつ上記電圧固定用スイッチの導通状態
   への切り換えに同期して、ハイインピーダンスのデータ
   を出力することを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 上記ワードドライバーは、上記電圧固定用スイッチの導
   通状態への切り換えに同期して、ハイインピーダンスの
   データを出力することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体記憶装置において、 上記ワード線は、上記メモリセルに直接接続されてお
   り、 上記一定電圧供給部は接地であることを特徴とする半導
   体記憶装置。
5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
   の半導体記憶装置において、 上記電圧固定用スイッチは、ゲート電極，ソース電極及
   びゲート電極を有するＭＯＳトランジスタにより構成さ
   れており、 上記ソース電極及び上記ドレイン電極のうちいずれか一
   方が上記ワード線に他方が上記一定電圧供給配線にそれ
   ぞれ接続されていて、 上記ゲート電極が導通状態−非導通状態間の切り換え用
   信号を受けるように構成されていることを特徴とする半
   導体記憶装置。
6. 【請求項６】 請求項１〜４のうちいずれか１つに記載
   の半導体記憶装置において、 上記電圧固定用スイッチは、ベース電極，エミッタ電極
   及びコレクタ電極を有するバイポーラトランジスタによ
   り構成されており、 上記エミッタ電極及び上記コレクタ電極のうちいずれか
   一方が上記ワード線に他方が上記一定電圧供給配線にそ
   れぞれ接続されていて、 上記ベース電極が導通状態−非導通状態間の切り換え用
   信号を受けるように構成されていることを特徴とする半
   導体記憶装置。
7. 【請求項７】 請求項１〜６のうちいずれか１つに記載
   の半導体記憶装置において、 上記一定電圧供給配線及び上記電圧固定用スイッチは、
   上記複数のワード線のうちの各ワード線個別に設けられ
   ていることを特徴とする半導体記憶装置。
8. 【請求項８】 請求項１〜６のうちいずれか１つに記載
   の半導体記憶装置において、 上記一定電圧供給配線及び上記電圧固定用スイッチは、
   上記複数のワード線に共通化されているものであること
   を特徴とする半導体記憶装置。
9. 【請求項９】 請求項１〜８のうちいずれか１つに記載
   の半導体記憶装置において、 上記周辺回路は、一定のしきい値電圧を有するＭＯＳト
   ランジスタを配置して構成されており、 上記メモリセルは、上記周辺回路のＭＯＳトランジスタ
   よりも高いしきい値電圧を有するＭＯＳトランジスタを
   配置して構成されていることを特徴とする半導体記憶装
   置。
10. 【請求項１０】 請求項１〜９のうちいずれか１つに記
    載の半導体記憶装置において、 上記周辺回路は、一定のしきい値電圧を有するＭＯＳト
    ランジスタを配置して構成されており、 上記周辺回路電源スイッチは、ゲート電極，ソース電極
    及びゲート電極を有するとともに、上記周辺回路のＭＯ
    Ｓトランジスタよりも高いしきい値電圧を有するＭＯＳ
    トランジスタにより構成されており、 上記ソース電極及び上記ドレイン電極のうちいずれか一
    方が上記電源電圧供給部に他方が上記周辺回路にそれぞ
    れ接続されていて、 上記ゲート電極が導通状態−非導通状態間の切り換え用
    信号を受けるように構成されていることを特徴とする半
    導体記憶装置。
11. 【請求項１１】 請求項１〜６のうちいずれか１つに記
    載の半導体記憶装置において、 上記ワード線は、メインワード線と、該メインワード線
    から分岐して延びる複数のサブワード線とからなり、 上記各サブワード線には、当該サブワード線を駆動する
    反転ロジックのサブワードドライバーが介設されてい
    て、 上記一定電圧供給部は電源電圧を供給するための電源電
    圧供給端子であり、 上記一定電圧供給配線は、上記メインワード線と上記電
    源電圧供給端子との間に設けられていることを特徴とす
    る半導体記憶装置。
12. 【請求項１２】 請求項１１記載の半導体記憶装置にお
    いて、 上記周辺回路内に設けられ、上記メインワード線を駆動
    するメインワードドライバーをさらに備え、 上記電圧固定用スイッチは、上記メインワードドライバ
    ーの出力がハイインピーダンスのデータを出力するとき
    に同期して導通状態に切り換えられることを特徴とする
    半導体記憶装置。
13. 【請求項１３】 請求項１〜６のうちいずれか１つに記
    載の半導体記憶装置において、 上記ワード線は、メインワード線と、該メインワード線
    から分岐して延びる複数のサブワード線とからなり、 上記各サブワード線には、当該サブワード線を駆動する
    反転ロジックのサブワードドライバーが介設されてい
    て、 上記一定電圧供給部は接地であり、 上記一定電圧供給配線は、上記サブワード線と上記接地
    との間に設けられていることを特徴とする半導体記憶装
    置。
14. 【請求項１４】 請求項１３記載の半導体記憶装置にお
    いて、 上記電圧固定用スイッチは、上記サブワードドライバー
    の出力がハイインピーダンスのデータを出力するときに
    同期して導通状態に切り換えられることを特徴とする半
    導体記憶装置。