JPH0766669B2 - デコーダバッファ回路 - Google Patents
デコーダバッファ回路Info
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- JPH0766669B2 JPH0766669B2 JP3685088A JP3685088A JPH0766669B2 JP H0766669 B2 JPH0766669 B2 JP H0766669B2 JP 3685088 A JP3685088 A JP 3685088A JP 3685088 A JP3685088 A JP 3685088A JP H0766669 B2 JPH0766669 B2 JP H0766669B2
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- Japan
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- mos
- decoder
- transistor
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- 230000000295 complement effect Effects 0.000 description 2
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- 230000003068 static effect Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に用いられるデコーダバッファ
回路に関する。
回路に関する。
〔従来の技術〕 第４図は従来のデコーダバッファ回路の一例であるノア
回路を用いたものの回路図、第５図は第４図のノア回路
の具体的構成を示す回路図である。
回路を用いたものの回路図、第５図は第４図のノア回路
の具体的構成を示す回路図である。
本従来例のデコーダバッファ回路10は、デコーダ回路９
（ナンド回路5,6により構成されている）の出力を受
け、ワード線W0,W1を駆動する２入力ノア回路7,8からな
っており、これらノア回路7,8の他方の入力端には制御
信号Vpが入力される。デコーダ回路９を構成するナンド
回路５（６）の入力は、アドレス信号の最下位ビットA0
（０）からAn（ｎ）までのｎ＋１ビットである。ア
ドレス信号の最下位ビットA0〜Anがすべてローレベルの
ときに、ナンド回路６の出力がローレベルとなり、角ビ
ットA0〜Anがすべてハイレベルのときナンド回路５の出
力がハイレベルとなる。制御信号Vpは、ワード線W0,W1
を駆動すべきタイミングだけローレベルとなり、このと
き、デコーダ回路９からのローレベル信号を受けたノア
回路7,8の出力がハイレベルとなってワード線W0,W1を駆
動する。
（ナンド回路5,6により構成されている）の出力を受
け、ワード線W0,W1を駆動する２入力ノア回路7,8からな
っており、これらノア回路7,8の他方の入力端には制御
信号Vpが入力される。デコーダ回路９を構成するナンド
回路５（６）の入力は、アドレス信号の最下位ビットA0
（０）からAn（ｎ）までのｎ＋１ビットである。ア
ドレス信号の最下位ビットA0〜Anがすべてローレベルの
ときに、ナンド回路６の出力がローレベルとなり、角ビ
ットA0〜Anがすべてハイレベルのときナンド回路５の出
力がハイレベルとなる。制御信号Vpは、ワード線W0,W1
を駆動すべきタイミングだけローレベルとなり、このと
き、デコーダ回路９からのローレベル信号を受けたノア
回路7,8の出力がハイレベルとなってワード線W0,W1を駆
動する。
ノア回路7,8は、PMOSトランジスタM13,M14とNMOSトラン
ジスタM15,M16とから構成されている。
ジスタM15,M16とから構成されている。
上述した従来のデコーダバッファ回路は、ワード線駆動
回路（ノア回路）が４個のMOS素子で構成されており、
また、デコーダ回路を構成するｎ＋１ビット入力のナン
ド回路は、CMOSICにおいては、周知のように２（ｎ＋
１）個のMOSトランジスタから構成されるため、１本の
ワード線を駆動するために必要なMOSトランジスタの数
は、２（ｎ＋１）＋４（＝2n＋６）個となり、素子数が
多いためIC化した場合の専有面積が大きくなり、また、
消費電力の増大を招くという欠点がある。
回路（ノア回路）が４個のMOS素子で構成されており、
また、デコーダ回路を構成するｎ＋１ビット入力のナン
ド回路は、CMOSICにおいては、周知のように２（ｎ＋
１）個のMOSトランジスタから構成されるため、１本の
ワード線を駆動するために必要なMOSトランジスタの数
は、２（ｎ＋１）＋４（＝2n＋６）個となり、素子数が
多いためIC化した場合の専有面積が大きくなり、また、
消費電力の増大を招くという欠点がある。
本発明のデコーダバッファ回路は、アドレスデコーダ回
路のデコード出力を受けて特定のメモリセルを選択する
ためのワード線を駆動するデコーダバッファ回路であっ
て、 第１の導電型を有する第１のMOSトランジスタと、第１
の導電型とは反対導電型である第２の導電型を有する第
２のMOSトランジスタとで構成される第１のCMOSインバ
ータと、 第１の導電型を有する第３のMOSトランジスタと、第２
の導電型を有する第４のMOSトランジスタとで構成され
る第２のCMOSインバータと、 第１および第２のCMOSインバータと動作電位点との間に
設けられた第１の導電型の第５のMOSトランジスタと、 第１のCMOSインバータにおける第１および第２のMOSト
ランジスタの共通接続点と、第２のCMOSインバータにお
ける第３および第４のMOSトランジスタの共通接続点と
の間にソース・ドレイン経路が接続された第２の導電型
の第６のMOSトランジスタとを有し、 第１のCMOSインバータにおける第１および第２のMOSト
ランジスタの共通接続点と、第２のCMOSインバータにお
ける第３および第４のMOSトランジスタの共通接続点に
は、それぞれ第1,第２のワード線が接続されており、 第５および第６のMOSトランジスタのゲートは共通接続
され、その共通接続点には前記デコーダ回路からのデコ
ード出力が入力され、 第１および第２のCMOSインバータには、それぞれ第１お
よび第２の制御信号が入力され、前記デコーダ回路のデ
コード出力によりメモリセルが非選択状態になされると
きには、第１および第２の制御信号は、ハイあるいはロ
ーレベルに共通に固定されており、デコード出力により
メモリセルが選択されるときには、第１および第２の制
御信号のいずれか１つのレベルが反転するようになされ
ている。
路のデコード出力を受けて特定のメモリセルを選択する
ためのワード線を駆動するデコーダバッファ回路であっ
て、 第１の導電型を有する第１のMOSトランジスタと、第１
の導電型とは反対導電型である第２の導電型を有する第
２のMOSトランジスタとで構成される第１のCMOSインバ
ータと、 第１の導電型を有する第３のMOSトランジスタと、第２
の導電型を有する第４のMOSトランジスタとで構成され
る第２のCMOSインバータと、 第１および第２のCMOSインバータと動作電位点との間に
設けられた第１の導電型の第５のMOSトランジスタと、 第１のCMOSインバータにおける第１および第２のMOSト
ランジスタの共通接続点と、第２のCMOSインバータにお
ける第３および第４のMOSトランジスタの共通接続点と
の間にソース・ドレイン経路が接続された第２の導電型
の第６のMOSトランジスタとを有し、 第１のCMOSインバータにおける第１および第２のMOSト
ランジスタの共通接続点と、第２のCMOSインバータにお
ける第３および第４のMOSトランジスタの共通接続点に
は、それぞれ第1,第２のワード線が接続されており、 第５および第６のMOSトランジスタのゲートは共通接続
され、その共通接続点には前記デコーダ回路からのデコ
ード出力が入力され、 第１および第２のCMOSインバータには、それぞれ第１お
よび第２の制御信号が入力され、前記デコーダ回路のデ
コード出力によりメモリセルが非選択状態になされると
きには、第１および第２の制御信号は、ハイあるいはロ
ーレベルに共通に固定されており、デコード出力により
メモリセルが選択されるときには、第１および第２の制
御信号のいずれか１つのレベルが反転するようになされ
ている。
デコーダ回路を構成するｎビット入力ナンド回路の出力
が、メモリセル非選択状態を示すレベルになっていると
きには、２つの制御信号は共通のレベルに固定され、２
つのワード線は共にローレベルとなる。ｎビット入力ナ
ンド回路の出力が、メモリセル選択状態を示すレベルと
なると、これと同期して制御信号のいずれか一方のレベ
ルが反転し、その反転した制御信号に対応したワード線
がハイレベルとなり選択される。このように、１つのデ
コーダバッファ回路で２本のワード線を駆動する構成と
することにより、１本のワード線を駆動するのに必要な
MOSトランジスタ数は従来の1/2となり、IC化した際のチ
ップ面積の削減、消費電力の低減を図ることができる。
が、メモリセル非選択状態を示すレベルになっていると
きには、２つの制御信号は共通のレベルに固定され、２
つのワード線は共にローレベルとなる。ｎビット入力ナ
ンド回路の出力が、メモリセル選択状態を示すレベルと
なると、これと同期して制御信号のいずれか一方のレベ
ルが反転し、その反転した制御信号に対応したワード線
がハイレベルとなり選択される。このように、１つのデ
コーダバッファ回路で２本のワード線を駆動する構成と
することにより、１本のワード線を駆動するのに必要な
MOSトランジスタ数は従来の1/2となり、IC化した際のチ
ップ面積の削減、消費電力の低減を図ることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のデコーダフバッファ回路の一実施例の
回路図、第２図，第３図はそれぞれ第１図中のメモリセ
ル４の具体的回路図である。
回路図、第２図，第３図はそれぞれ第１図中のメモリセ
ル４の具体的回路図である。
本実施例のデコーダバッファ回路２は、PMOSトランジス
タM1〜M3とNMOSトランジスタM4〜M6とから構成されてい
る。PMOSトランジスタM2とNMOSトランジスタM5は第１の
CMOSインバータ12を構成しており、PMOSトランジスタM3
とNMOSトランジスタM6とは第２のCMOSインバータ13を構
成している。第1,第２のCMOSインバータ12,13と電源VDD
との間にはPMOSトランジスタM1が設けられ、それぞれの
CMOSインバータ12,13の出力点間にはNMOSトランジスタM
4が設けられている。PMOSトランジスタM1,NMOSトランジ
スタM4のゲートにはデコーダ回路１を構成するナンド回
路11の出力が入力され、これにより、導通／非導通が制
御される。また、第１および第２のCMOSインバータ12,1
3の入力は、それぞれ制御信号Vc1,Vc0であり、これらの
制御信号Vc1,Vc0はアドレス信号の最下位ビットA0の値
により、ワード線が駆動されるタイミングのみ、相補的
にローレベルとなるもので、制御信号発生回路14から出
力されラインL1,L2を介して供給される。ワード線W0,W1
は、それぞれ第2,第１のCMOSインバータ13,12の出力端
に接続されている。また、デコーダ回路１を構成するナ
ンド回路11の入力（アドレス信号）はA1〜Anのｎビット
であり、制御信号Vc1,Vc0を発生させるために最下位ビ
ットA0が用いられていることに対応し、入力数は従来例
より１ビット少なくなっている。
タM1〜M3とNMOSトランジスタM4〜M6とから構成されてい
る。PMOSトランジスタM2とNMOSトランジスタM5は第１の
CMOSインバータ12を構成しており、PMOSトランジスタM3
とNMOSトランジスタM6とは第２のCMOSインバータ13を構
成している。第1,第２のCMOSインバータ12,13と電源VDD
との間にはPMOSトランジスタM1が設けられ、それぞれの
CMOSインバータ12,13の出力点間にはNMOSトランジスタM
4が設けられている。PMOSトランジスタM1,NMOSトランジ
スタM4のゲートにはデコーダ回路１を構成するナンド回
路11の出力が入力され、これにより、導通／非導通が制
御される。また、第１および第２のCMOSインバータ12,1
3の入力は、それぞれ制御信号Vc1,Vc0であり、これらの
制御信号Vc1,Vc0はアドレス信号の最下位ビットA0の値
により、ワード線が駆動されるタイミングのみ、相補的
にローレベルとなるもので、制御信号発生回路14から出
力されラインL1,L2を介して供給される。ワード線W0,W1
は、それぞれ第2,第１のCMOSインバータ13,12の出力端
に接続されている。また、デコーダ回路１を構成するナ
ンド回路11の入力（アドレス信号）はA1〜Anのｎビット
であり、制御信号Vc1,Vc0を発生させるために最下位ビ
ットA0が用いられていることに対応し、入力数は従来例
より１ビット少なくなっている。
メモリセル3,4に記憶されているデータはそれぞれワー
ド線W0,W1がハイレベルとなったときに相補データ線対
D,を介して読出される。メモリセル3,4は、第２図に
示されるようなスタティックRAMでもよく、あるいは、
第３図に示されるようなROMでもよい。第２図のスタテ
ィックRAMは、MOSトランジスタM7〜M10と高抵抗R1,R2と
から構成され、第３図のROMは、NMOSトランジスタM11,M
12とで構成され、データが書込まれた状態ではいずれか
一方のNMOSトランジスタのしきい値電圧は高く、ワード
線W1が駆動されてもオンしないようになっている。本発
明による素子数減少の効果は、ワード線ピッチが小さい
ROMにおいて、特に有効となる。
ド線W0,W1がハイレベルとなったときに相補データ線対
D,を介して読出される。メモリセル3,4は、第２図に
示されるようなスタティックRAMでもよく、あるいは、
第３図に示されるようなROMでもよい。第２図のスタテ
ィックRAMは、MOSトランジスタM7〜M10と高抵抗R1,R2と
から構成され、第３図のROMは、NMOSトランジスタM11,M
12とで構成され、データが書込まれた状態ではいずれか
一方のNMOSトランジスタのしきい値電圧は高く、ワード
線W1が駆動されてもオンしないようになっている。本発
明による素子数減少の効果は、ワード線ピッチが小さい
ROMにおいて、特に有効となる。
次に、本実施例の動作を説明する。
メモリセル3,4が選択されず、ナンド回路11の出力がハ
イレベルのときには、制御信号Vc1,Vc0は共にハイレベ
ルとなっている。この状態では、PMOSトランジスタM1が
オフして第1,第２のCMOSインバータ12,13は、共に電源V
DDから切離され、NMOSトランジスタM4がオンすることに
よりワード線W0,W1がショートされ、ソースが接地され
ているNMOSトランジスタM5,M6がオンしていることによ
り、ワード線W0,W1は、共にローレベルとなっている。
イレベルのときには、制御信号Vc1,Vc0は共にハイレベ
ルとなっている。この状態では、PMOSトランジスタM1が
オフして第1,第２のCMOSインバータ12,13は、共に電源V
DDから切離され、NMOSトランジスタM4がオンすることに
よりワード線W0,W1がショートされ、ソースが接地され
ているNMOSトランジスタM5,M6がオンしていることによ
り、ワード線W0,W1は、共にローレベルとなっている。
メモリセル３または４を選択するためにナンド回路11の
出力がローレベルとなると、このタイミングで、例え
ば、制御信号Vc1がローレベルとなる。すると、PMOSト
ランジスタM1がオンして第１および第２のCMOSインバー
タ12,13が電源VDDと接続され、NMOSトランジスタM4がオ
フすることによりワード線W0とW1とが電気的に切離さ
れ、PMOSトランジスタM2がオンすることにより電源VDD,
PMOSトランジスタM1,PMOSトランジスタM2を介してワー
ド線W1がプルアップされ、ハイレベルとなり、メモリセ
ル３が選択される。一方、PMOSトランジスタM3はオフし
たままなのでワード線W0はローレベルのままである。こ
のようにデコーダ回路１の出力により一対のワード線が
選択され、このタイミングで、アドレス信号の最下位ビ
ットA0の値に対応して、どちらか一方のワード線が選択
される。
出力がローレベルとなると、このタイミングで、例え
ば、制御信号Vc1がローレベルとなる。すると、PMOSト
ランジスタM1がオンして第１および第２のCMOSインバー
タ12,13が電源VDDと接続され、NMOSトランジスタM4がオ
フすることによりワード線W0とW1とが電気的に切離さ
れ、PMOSトランジスタM2がオンすることにより電源VDD,
PMOSトランジスタM1,PMOSトランジスタM2を介してワー
ド線W1がプルアップされ、ハイレベルとなり、メモリセ
ル３が選択される。一方、PMOSトランジスタM3はオフし
たままなのでワード線W0はローレベルのままである。こ
のようにデコーダ回路１の出力により一対のワード線が
選択され、このタイミングで、アドレス信号の最下位ビ
ットA0の値に対応して、どちらか一方のワード線が選択
される。
本実施例では、ｎビット入力ナンド回路11は2n個のMOS
トランジスタで構成され、デコーダバッファ回路２は６
個のMOSトランジスタで構成されている。すなわち、合
計2n＋６個のMOSトランジスタが２本のワード線を駆動
するのに必要であるので、１本あたり必要な素子数はｎ
＋３個である。上述したように、従来例では、2n＋６個
必要であり、本実施例によれば、素子数を半分にするこ
とができる。
トランジスタで構成され、デコーダバッファ回路２は６
個のMOSトランジスタで構成されている。すなわち、合
計2n＋６個のMOSトランジスタが２本のワード線を駆動
するのに必要であるので、１本あたり必要な素子数はｎ
＋３個である。上述したように、従来例では、2n＋６個
必要であり、本実施例によれば、素子数を半分にするこ
とができる。
以上説明したように本発明は、１つのデコーダバッファ
回路で２本のワード線を駆動する構成とすることによ
り、従来の半分の素子数でデコーダ回路およびデコーダ
バッファ回路を構成でき、ICのチップ面積の大幅な縮小
および消費電力の低減を図ることができる効果がある。
回路で２本のワード線を駆動する構成とすることによ
り、従来の半分の素子数でデコーダ回路およびデコーダ
バッファ回路を構成でき、ICのチップ面積の大幅な縮小
および消費電力の低減を図ることができる効果がある。
第１図は本発明のデコーダバッファ回路の一実施例の回
路図、第２図，第３図はそれぞれメモリセルの具体的回
路図、第４図はノア回路を用いた従来例の回路図、第５
図は従来例のノア回路の具体的回路図である。 １……デコーダ回路、 ２……デコーダバッファ回路、 3,4……メモリセル、 11……ナンド回路、 12……第１のCMOSインバータ、 13……第２のCMOSインバータ、 14……制御信号発生回路、 M1,M2,M3……PMOSトランジスタ、 M5,M6,M7〜M12……NMOSトランジスタ、 R1,R2……抵抗、 A0〜An……アドレス信号、 W0,W1……ワード線、 D,……相補データ線対。
路図、第２図，第３図はそれぞれメモリセルの具体的回
路図、第４図はノア回路を用いた従来例の回路図、第５
図は従来例のノア回路の具体的回路図である。 １……デコーダ回路、 ２……デコーダバッファ回路、 3,4……メモリセル、 11……ナンド回路、 12……第１のCMOSインバータ、 13……第２のCMOSインバータ、 14……制御信号発生回路、 M1,M2,M3……PMOSトランジスタ、 M5,M6,M7〜M12……NMOSトランジスタ、 R1,R2……抵抗、 A0〜An……アドレス信号、 W0,W1……ワード線、 D,……相補データ線対。
Claims (1)
- 【請求項１】アドレスデコーダ回路のデコーダ出力を受
けて特定のメモリセルを選択するためにワード線を駆動
するデコーダバッファ回路であって、第１の導電型を有
する第１のMOSトランジスタと、第１の導電型とは反対
導電型である第２の導電型を有する第２のMOSトランジ
スタとで構成される第１のCMOSインバータと、第１の導
電型を有する第３のMOSトランジスタと、第２の導電型
を有する第４のMOSトランジスタとで構成される第２のC
MOSインバータと、第１および第２のCMOSインバータと
動作電位点との間に設けられた第１の導電型の第５のMO
Sトランジスタと、第１のCMOSインバータにおける第１
および第２のMOSトランジスタの共通接続点と、第２のC
MOSインバータにおける第３および第４のMOSトランジス
タの共通接続点との間にソース・ドレイン経路が接続さ
れた第２の導電型の第６のMOSトランジスタとを有し、
第１のCMOSインバータにおける第１および第２のMOSト
ランジスタの共通点と、第２のCMOSインバータにおける
第３および第４のMOSトランジスタの共通接続点には、
それぞれ第１、第２のワード線が接続されており、第５
および第６のMOSトランジスタのゲートは共通接続さ
れ、その共通接続点には前記デコーダ回路からのデコー
ド出力が入力され、第１および第２のCMOSインバータに
は、それぞれ第１および第２の制御信号が入力されてい
るデコーダバッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3685088A JPH0766669B2 (ja) | 1988-02-19 | 1988-02-19 | デコーダバッファ回路 |
| DE89102806T DE68907496T2 (de) | 1988-02-19 | 1989-02-17 | Dekodierer-Pufferschaltung, die in einer Halbleiterspeichereinrichtung enthalten ist. |
| EP89102806A EP0329182B1 (en) | 1988-02-19 | 1989-02-17 | Decoder buffer circuit incorporated in semiconductor memory device |
| US07/313,202 US4953133A (en) | 1988-02-19 | 1989-02-21 | Decoder buffer circuit incorporated in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3685088A JPH0766669B2 (ja) | 1988-02-19 | 1988-02-19 | デコーダバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01211396A JPH01211396A (ja) | 1989-08-24 |
| JPH0766669B2 true JPH0766669B2 (ja) | 1995-07-19 |
Family
ID=12481244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3685088A Expired - Fee Related JPH0766669B2 (ja) | 1988-02-19 | 1988-02-19 | デコーダバッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4953133A (ja) |
| EP (1) | EP0329182B1 (ja) |
| JP (1) | JPH0766669B2 (ja) |
| DE (1) | DE68907496T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100254134B1 (ko) * | 1991-11-08 | 2000-04-15 | 나시모토 류우조오 | 대기시 전류저감회로를 가진 반도체 집적회로 |
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| US5274278A (en) * | 1991-12-31 | 1993-12-28 | Intel Corporation | High-speed tri-level decoder with dual-voltage isolation |
| US5282176A (en) * | 1992-09-30 | 1994-01-25 | Intel Corporation | High speed input receiver and wordline driver circuit |
| KR0121134B1 (ko) * | 1994-09-14 | 1997-11-10 | 문정환 | 반도체 메모리장치의 워드라인드라이버 |
| US5724302A (en) * | 1995-07-10 | 1998-03-03 | Intel Corporation | High density decoder |
| WO1998036498A1 (en) * | 1997-02-12 | 1998-08-20 | Intel Corporation | High density decoder |
| CN107799089B (zh) * | 2017-12-13 | 2021-02-09 | 京东方科技集团股份有限公司 | 像素电路和显示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4085460A (en) * | 1976-04-05 | 1978-04-18 | Sperry Rand Corporation | Decoder buffer circuit for MNOS memory |
| JPS56101687A (en) * | 1979-12-27 | 1981-08-14 | Fujitsu Ltd | Semiconductor memory circuit |
| JPS583185A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | デコ−ダ回路 |
| US4385369A (en) * | 1981-08-21 | 1983-05-24 | Mostek Corporation | Semiconductor memory address buffer having power down mode |
| JPS5873097A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | デコ−ダ−回路 |
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