JPH088391A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH088391A JPH088391A JP6135700A JP13570094A JPH088391A JP H088391 A JPH088391 A JP H088391A JP 6135700 A JP6135700 A JP 6135700A JP 13570094 A JP13570094 A JP 13570094A JP H088391 A JPH088391 A JP H088391A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- semiconductor circuit
- supply terminal
- terminal
- overvoltage protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 37
- 229910052782 aluminium Inorganic materials 0.000 description 37
- 238000009792 diffusion process Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 信号入力端子に生じた高電圧により、ラッチ
アップを誘発することがない半導体回路の提供。 【構成】 電源端子５と接地電源端子６との間に、クラ
ンプダイオード13と、クランプダイオード14との直列回
路を接続し、電源端子１と接地電源端子２との間に、Ｐ
チャネルトランジスタ11とＮチャネルトランジスタ12と
の直列回路を接続する。信号入力端子３を、抵抗15を介
してクランプダイオード13と14との接続部と、Ｐチャネ
ルトランジスタ11及びＮチャネルトランジスタ12の各ゲ
ートとに接続する。Ｐチャネルトランジスタ11とＮチャ
ネルトランジスタ12との接続部を信号出力端子４と接続
する。
アップを誘発することがない半導体回路の提供。 【構成】 電源端子５と接地電源端子６との間に、クラ
ンプダイオード13と、クランプダイオード14との直列回
路を接続し、電源端子１と接地電源端子２との間に、Ｐ
チャネルトランジスタ11とＮチャネルトランジスタ12と
の直列回路を接続する。信号入力端子３を、抵抗15を介
してクランプダイオード13と14との接続部と、Ｐチャネ
ルトランジスタ11及びＮチャネルトランジスタ12の各ゲ
ートとに接続する。Ｐチャネルトランジスタ11とＮチャ
ネルトランジスタ12との接続部を信号出力端子４と接続
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路部へ入力す
る信号が入力される信号入力端子に高電圧が生じた場
合、その高電圧から半導体回路部を保護するようになし
ている半導体回路に関するものである。
る信号が入力される信号入力端子に高電圧が生じた場
合、その高電圧から半導体回路部を保護するようになし
ている半導体回路に関するものである。
【０００２】
【従来の技術】ダイオードの電圧−電流特性は、ダイオ
ードに加わる電圧が所定のしきい値電圧を超えると、ダ
イオードに電流が流れ、一方、逆方向には電流が流れな
い特性となっている。そこで、半導体回路では、信号入
力端子に高電圧が生じた場合に、信号入力端子と接続さ
れている半導体回路部を保護すべく、半導体回路部の入
力側にダイオードを接続している。
ードに加わる電圧が所定のしきい値電圧を超えると、ダ
イオードに電流が流れ、一方、逆方向には電流が流れな
い特性となっている。そこで、半導体回路では、信号入
力端子に高電圧が生じた場合に、信号入力端子と接続さ
れている半導体回路部を保護すべく、半導体回路部の入
力側にダイオードを接続している。
【０００３】図５は従来の半導体回路の回路図である。
信号入力端子３は抵抗15を介してクランプダイオード13
のアノードと、クランプダイオード14のカソードと、Ｐ
チャネルトランジスタ11及びＮチャネルトランジスタ12
の各ゲートとに接続されている。Ｐチャネルトランジス
タ11とＮチャネルトランジスタ12との直列回路の一側端
子は電源端子１と接続され、他側端子は接地電源端子２
と接続されている。クランプダイオード13のカソードは
電源端子１とＰチャネルトランジスタ11との接続中間点
と接続され、クランプダイオード14のアノードは接地電
源端子２とＮチャネルトランジスタ12との接続中間点と
接続されている。
信号入力端子３は抵抗15を介してクランプダイオード13
のアノードと、クランプダイオード14のカソードと、Ｐ
チャネルトランジスタ11及びＮチャネルトランジスタ12
の各ゲートとに接続されている。Ｐチャネルトランジス
タ11とＮチャネルトランジスタ12との直列回路の一側端
子は電源端子１と接続され、他側端子は接地電源端子２
と接続されている。クランプダイオード13のカソードは
電源端子１とＰチャネルトランジスタ11との接続中間点
と接続され、クランプダイオード14のアノードは接地電
源端子２とＮチャネルトランジスタ12との接続中間点と
接続されている。
【０００４】Ｐチャネルトランジスタ11とＮチャネルト
ランジスタ12との接続部は信号出力端子４と接続されて
いる。そして、抵抗15とクランプダイオード13,14 とに
より過電圧保護回路20を構成している。Ｐチャネルトラ
ンジスタ11とＮチャネルトランジスタ12とにより、イン
タフェイスたる半導体回路部21を構成している。
ランジスタ12との接続部は信号出力端子４と接続されて
いる。そして、抵抗15とクランプダイオード13,14 とに
より過電圧保護回路20を構成している。Ｐチャネルトラ
ンジスタ11とＮチャネルトランジスタ12とにより、イン
タフェイスたる半導体回路部21を構成している。
【０００５】次にこの半導体回路の動作を説明する。信
号入力端子３にＨレベルの信号が入力されるとＮチャネ
ルトランジスタ12がオンし、Ｐチャネルトランジスタ11
がオフして、信号出力端子４は接地電源端子２の電圧レ
ベルになる。また信号入力端子３にＬレベルの信号が入
力されると、Ｐチャネルトランジスタ11がオンし、Ｎチ
ャネルトランジスタ12がオフして、信号出力端子４は電
源端子１の電圧レベルになる。そして信号出力端子４の
電圧は図示していない他の半導体回路部へ入力される。
ところで、信号入力端子３に正 (又は負) の高電圧が生
じた場合、その高電圧によりクランプダイオード13 (又
はクランプダイオード14) に電流が流れて、半導体回路
部21の入力電圧がクランプされ、半導体回路部21が高電
圧から保護される。
号入力端子３にＨレベルの信号が入力されるとＮチャネ
ルトランジスタ12がオンし、Ｐチャネルトランジスタ11
がオフして、信号出力端子４は接地電源端子２の電圧レ
ベルになる。また信号入力端子３にＬレベルの信号が入
力されると、Ｐチャネルトランジスタ11がオンし、Ｎチ
ャネルトランジスタ12がオフして、信号出力端子４は電
源端子１の電圧レベルになる。そして信号出力端子４の
電圧は図示していない他の半導体回路部へ入力される。
ところで、信号入力端子３に正 (又は負) の高電圧が生
じた場合、その高電圧によりクランプダイオード13 (又
はクランプダイオード14) に電流が流れて、半導体回路
部21の入力電圧がクランプされ、半導体回路部21が高電
圧から保護される。
【０００６】
【発明が解決しようとする課題】しかし乍ら、従来の半
導体回路は、信号入力端子３に生じた例えば正の電圧
が、電源電圧にクランプダイオード13の順方向電圧を加
えた電圧より高い場合には、クランプダイオード13の入
力電流が急激に増加し、信号入力端子３から電源端子１
に向かって過電流が流れることになる。この過電流は電
源端子１とＰチャネルトランジスタ11との接続部中間点
に流れ込み、半導体回路部21へ流れ込む。
導体回路は、信号入力端子３に生じた例えば正の電圧
が、電源電圧にクランプダイオード13の順方向電圧を加
えた電圧より高い場合には、クランプダイオード13の入
力電流が急激に増加し、信号入力端子３から電源端子１
に向かって過電流が流れることになる。この過電流は電
源端子１とＰチャネルトランジスタ11との接続部中間点
に流れ込み、半導体回路部21へ流れ込む。
【０００７】そして、この過電流は半導体回路部21を経
由して流れ、電流が過大であると、半導体回路部21にお
ける寄生ダイオード又は寄生トランジスタが導通して、
電源端子１から大電流が流れて半導体回路部21のＰチャ
ネルトランジスタ11及びＮチャネルトランジスタ12の動
作が異常になったり破壊されたりする、所謂ラッチアッ
プが誘発される場合があるという問題がある。本発明は
斯かる問題に鑑み、信号入力端子に高電圧が生じても半
導体回路部にラッチアップが誘発される虞れがない半導
体回路を提供することを目的とする。
由して流れ、電流が過大であると、半導体回路部21にお
ける寄生ダイオード又は寄生トランジスタが導通して、
電源端子１から大電流が流れて半導体回路部21のＰチャ
ネルトランジスタ11及びＮチャネルトランジスタ12の動
作が異常になったり破壊されたりする、所謂ラッチアッ
プが誘発される場合があるという問題がある。本発明は
斯かる問題に鑑み、信号入力端子に高電圧が生じても半
導体回路部にラッチアップが誘発される虞れがない半導
体回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】第１発明に斯かる半導体
回路は、過電圧保護回路と接続される第１電源端子及び
第２電源端子と、半導体回路部と接続される第１電源端
子及び第２電源端子とを独立させる構成にする。第２発
明に斯かる半導体回路は、第１電源端子又は第２電源端
子から、過電圧保護回路に接続される配線と、半導体回
路部に接続される配線とを分岐する構成にする。
回路は、過電圧保護回路と接続される第１電源端子及び
第２電源端子と、半導体回路部と接続される第１電源端
子及び第２電源端子とを独立させる構成にする。第２発
明に斯かる半導体回路は、第１電源端子又は第２電源端
子から、過電圧保護回路に接続される配線と、半導体回
路部に接続される配線とを分岐する構成にする。
【０００９】
【作用】第１発明では、信号入力端子に高電圧が生じる
と、それによる過電流は過電圧保護回路を流れ、また過
電圧保護回路が接続されている第１電源端子又は第２電
源端子に流れ、半導体回路部を経由して流れない。これ
により、半導体回路部は過電圧から保護され、また半導
体回路部に過電流によるラッチアップが生じない。
と、それによる過電流は過電圧保護回路を流れ、また過
電圧保護回路が接続されている第１電源端子又は第２電
源端子に流れ、半導体回路部を経由して流れない。これ
により、半導体回路部は過電圧から保護され、また半導
体回路部に過電流によるラッチアップが生じない。
【００１０】第２発明では、信号入力端子に高電圧が生
じると、その高電圧による過電流は過電圧保護回路を流
れて、その過電流は第１電源端子又は第２電源端子に直
接流れて、半導体回路部よりインピーダンスが低い、第
１電源端子又は第２電源端子に接続された電源に流れ込
み、過電流は半導体回路部を経由して流れない。これに
より、半導体回路部は高電圧から保護され、また半導体
回路部に、過電流によるラッチアップが生じない。
じると、その高電圧による過電流は過電圧保護回路を流
れて、その過電流は第１電源端子又は第２電源端子に直
接流れて、半導体回路部よりインピーダンスが低い、第
１電源端子又は第２電源端子に接続された電源に流れ込
み、過電流は半導体回路部を経由して流れない。これに
より、半導体回路部は高電圧から保護され、また半導体
回路部に、過電流によるラッチアップが生じない。
【００１１】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体回路の構成を示す回
路図である。信号入力端子３は抵抗15を介してクランプ
ダイオード13のアノードと、クランプダイオード14のカ
ソードと、Ｐチャネルトランジスタ11及びＮチャネルト
ランジスタ12の各ゲートとに接続されている。クランプ
ダイオード13のカソードは第１電源端子たる電源端子５
と接続され、クランプダイオード14のアノードは第２電
源端子たる接地電源端子６と接続されている。Ｐチャネ
ルトランジスタ11及びＮチャネルトランジスタ12の直列
回路の一側端子は第１電源端子たる電源端子１と接続さ
れ、他側端子は第２電源端子たる接地電源端子２と接続
されている。Ｐチャネルトランジスタ11とＮチャネルト
ランジスタ12との接続部は信号出力端子４と接続されて
いる。
述する。図１は本発明に係る半導体回路の構成を示す回
路図である。信号入力端子３は抵抗15を介してクランプ
ダイオード13のアノードと、クランプダイオード14のカ
ソードと、Ｐチャネルトランジスタ11及びＮチャネルト
ランジスタ12の各ゲートとに接続されている。クランプ
ダイオード13のカソードは第１電源端子たる電源端子５
と接続され、クランプダイオード14のアノードは第２電
源端子たる接地電源端子６と接続されている。Ｐチャネ
ルトランジスタ11及びＮチャネルトランジスタ12の直列
回路の一側端子は第１電源端子たる電源端子１と接続さ
れ、他側端子は第２電源端子たる接地電源端子２と接続
されている。Ｐチャネルトランジスタ11とＮチャネルト
ランジスタ12との接続部は信号出力端子４と接続されて
いる。
【００１２】そして、抵抗15とクランプダイオード13,1
4 とにより過電圧保護回路20を構成しており、Ｐチャネ
ルトランジスタ11とＮチャネルトランジスタ12とによ
り、インタフェイスたる半導体回路部21を構成してい
る。またクランプダイオード13,14 と、半導体回路部21
とは半導体基板を異にして、夫々電気的に分離されてい
る。
4 とにより過電圧保護回路20を構成しており、Ｐチャネ
ルトランジスタ11とＮチャネルトランジスタ12とによ
り、インタフェイスたる半導体回路部21を構成してい
る。またクランプダイオード13,14 と、半導体回路部21
とは半導体基板を異にして、夫々電気的に分離されてい
る。
【００１３】次にこの半導体回路の動作を説明する。い
ま、信号入力端子３に例えばＨレベルの信号が入力され
ると、Ｎチャネルトランジスタ12がオンし、Ｐチャネル
トランジスタ11がオフして、信号出力端子４は、接地電
源端子２の電圧レベルになる。また信号入力端子３にＬ
レベルの信号が入力されると、Ｐチャネルトランジスタ
11がオンし、Ｎチャネルトランジスタ12がオフして、信
号出力端子４は電源端子１の電圧レベルになる。そして
信号出力端子４の電圧は図示していない他の半導体回路
部へ入力される。
ま、信号入力端子３に例えばＨレベルの信号が入力され
ると、Ｎチャネルトランジスタ12がオンし、Ｐチャネル
トランジスタ11がオフして、信号出力端子４は、接地電
源端子２の電圧レベルになる。また信号入力端子３にＬ
レベルの信号が入力されると、Ｐチャネルトランジスタ
11がオンし、Ｎチャネルトランジスタ12がオフして、信
号出力端子４は電源端子１の電圧レベルになる。そして
信号出力端子４の電圧は図示していない他の半導体回路
部へ入力される。
【００１４】ところで信号入力端子３に例えば正の高電
圧が生じると、その高電圧による過電流がクランプダイ
オード13を通って電源端子５へ流れる。また信号入力端
子３に負の高電圧が生じると、その高電圧による過電流
が、接地電源端子６からクランプダイオード14を通っ
て、クランプダイオード13と14との接続部へ流れる。そ
れにより半導体回路部21の入力電圧がクランプされて、
半導体回路部21が高電圧から保護される。また、クラン
プダイオード13又は14を通る過電流が半導体回路部21を
経由して流れることがないから、半導体回路部21におけ
るラッチアップの誘発を防止できる。
圧が生じると、その高電圧による過電流がクランプダイ
オード13を通って電源端子５へ流れる。また信号入力端
子３に負の高電圧が生じると、その高電圧による過電流
が、接地電源端子６からクランプダイオード14を通っ
て、クランプダイオード13と14との接続部へ流れる。そ
れにより半導体回路部21の入力電圧がクランプされて、
半導体回路部21が高電圧から保護される。また、クラン
プダイオード13又は14を通る過電流が半導体回路部21を
経由して流れることがないから、半導体回路部21におけ
るラッチアップの誘発を防止できる。
【００１５】図２は複数の過電圧保護回路を備えてい
る。過電圧保護回路部分のレイアウトパターンである。
電源パッド30は、適宜幅寸法を有し短寸配線部37a と長
寸配線部37b とを有し逆Ｌ字状に形成されているアルミ
ニウム配線37と接続されている。電源パッド30からアル
ミニウム配線37の短寸部37a と直交する方向に適長離隔
した位置に信号入力パッド34が形成されている。信号入
力パッド34は、短寸配線部37a に平行に形成されたアル
ミニウム配線部37c の基端側と接続されており、その先
端側はポリシリコンの拡散抵抗部38を介して、十字状に
形成されたアルミニウム配線部37d の信号入力パッド34
側の端部と接続されている。アルミニウム配線部37d の
信号入力パッド34と反対側の端部は、長寸配線部37b と
直交し、その下方を通るポリシリコンの拡散抵抗部39を
介して、図示していない半導体回路部と一端側が接続さ
れるアルミニウム配線部37e の他端側と接続されてい
る。
る。過電圧保護回路部分のレイアウトパターンである。
電源パッド30は、適宜幅寸法を有し短寸配線部37a と長
寸配線部37b とを有し逆Ｌ字状に形成されているアルミ
ニウム配線37と接続されている。電源パッド30からアル
ミニウム配線37の短寸部37a と直交する方向に適長離隔
した位置に信号入力パッド34が形成されている。信号入
力パッド34は、短寸配線部37a に平行に形成されたアル
ミニウム配線部37c の基端側と接続されており、その先
端側はポリシリコンの拡散抵抗部38を介して、十字状に
形成されたアルミニウム配線部37d の信号入力パッド34
側の端部と接続されている。アルミニウム配線部37d の
信号入力パッド34と反対側の端部は、長寸配線部37b と
直交し、その下方を通るポリシリコンの拡散抵抗部39を
介して、図示していない半導体回路部と一端側が接続さ
れるアルミニウム配線部37e の他端側と接続されてい
る。
【００１６】アルミニウム配線37の長寸配線部37b がポ
リシリコンの拡散抵抗部39との交差位置とアルミニウム
配線37の折曲位置との中間位置から、短寸配線部37a と
平行するアルミニウム配線部37f が延出して形成されて
おり、このアルミニウム配線部37f は矩形状のＮ型拡散
領域Ｎ1 と接続されている。Ｎ型拡散領域Ｎ1 の領域内
には、Ｎ型拡散領域Ｎ1 と重なるＰ型拡散領域Ｐ1 が形
成されており、このＰ型拡散領域Ｐ1 はアルミニウム配
線部37d から長寸配線部37b に平行して短寸配線部37a
側に延出しているアルミニウム配線部37g と接続されて
いる。
リシリコンの拡散抵抗部39との交差位置とアルミニウム
配線37の折曲位置との中間位置から、短寸配線部37a と
平行するアルミニウム配線部37f が延出して形成されて
おり、このアルミニウム配線部37f は矩形状のＮ型拡散
領域Ｎ1 と接続されている。Ｎ型拡散領域Ｎ1 の領域内
には、Ｎ型拡散領域Ｎ1 と重なるＰ型拡散領域Ｐ1 が形
成されており、このＰ型拡散領域Ｐ1 はアルミニウム配
線部37d から長寸配線部37b に平行して短寸配線部37a
側に延出しているアルミニウム配線部37g と接続されて
いる。
【００１７】そしてＮ型拡散領域Ｎ1 とＰ型拡散領域Ｐ
1 とにより電源パッド30とカソードが接続されるクラン
プダイオード35が形成されている。アルミニウム配線部
37dに対してクランプダイオード35と対称な位置には、
矩形状のＰ型拡散領域Ｐ2 が形成されており、このＰ型
拡散領域Ｐ2 内には、Ｐ型拡散領域Ｐ2 と重なるＮ型拡
散領域Ｎ2 が形成されており、このＮ型拡散領域Ｎ
2 は、アルミニウム配線部37d から長寸配線部37b に平
行してＮ型拡散領域Ｎ2 側に延出するアルミニウム配線
部37h と接続されている。
1 とにより電源パッド30とカソードが接続されるクラン
プダイオード35が形成されている。アルミニウム配線部
37dに対してクランプダイオード35と対称な位置には、
矩形状のＰ型拡散領域Ｐ2 が形成されており、このＰ型
拡散領域Ｐ2 内には、Ｐ型拡散領域Ｐ2 と重なるＮ型拡
散領域Ｎ2 が形成されており、このＮ型拡散領域Ｎ
2 は、アルミニウム配線部37d から長寸配線部37b に平
行してＮ型拡散領域Ｎ2 側に延出するアルミニウム配線
部37h と接続されている。
【００１８】Ｐ型拡散領域Ｐ2 は、短寸配線部371aと長
寸配線部371bと、短寸配線部371cとでクランプ状に形成
されたアルミニウム配線371 を介して接地電源パッド31
と接続されている。そしてＰ型拡散領域Ｐ2 とＮ型拡散
領域Ｎ2 とにより、接地電源パッド31とアノードが接続
されるクランプダイオード36が形成されている。このク
ランプダイオード36はクランプダイオード35とクランプ
ダイオード36との接続部と、接地電源パッド31との間に
介装されている。
寸配線部371bと、短寸配線部371cとでクランプ状に形成
されたアルミニウム配線371 を介して接地電源パッド31
と接続されている。そしてＰ型拡散領域Ｐ2 とＮ型拡散
領域Ｎ2 とにより、接地電源パッド31とアノードが接続
されるクランプダイオード36が形成されている。このク
ランプダイオード36はクランプダイオード35とクランプ
ダイオード36との接続部と、接地電源パッド31との間に
介装されている。
【００１９】このようにして信号入力パッド34とクラン
プダイオード35,36 とを備えてクランプダイオード35を
電源パッド30に、クランプダイオード36を接地電源パッ
ド31に接続して過電圧保護回路40を構成しており、この
過電圧保護回路40は図１に示す過電圧保護回路20と同様
に構成され同様に機能するようになっている。
プダイオード35,36 とを備えてクランプダイオード35を
電源パッド30に、クランプダイオード36を接地電源パッ
ド31に接続して過電圧保護回路40を構成しており、この
過電圧保護回路40は図１に示す過電圧保護回路20と同様
に構成され同様に機能するようになっている。
【００２０】また、電源パッド30と接地電源パッド31と
の間には過電圧保護回路40と同様に構成された複数の過
電圧保護回路40a …40n が並べて形成されており、アル
ミニウム配線37,371は各過電圧保護回路40,40a…40n 夫
々に過電圧保護回路40と同様に共通に接続され、過電圧
保護回路40,40a…40n は、複数の図示しない半導体回路
部と各別に接続される。なお、図示していない半導体回
路部と接続される電源パッド及び接地電源パッドは、電
源パッド30及び接地電源パッド31と独立して設けてい
る。
の間には過電圧保護回路40と同様に構成された複数の過
電圧保護回路40a …40n が並べて形成されており、アル
ミニウム配線37,371は各過電圧保護回路40,40a…40n 夫
々に過電圧保護回路40と同様に共通に接続され、過電圧
保護回路40,40a…40n は、複数の図示しない半導体回路
部と各別に接続される。なお、図示していない半導体回
路部と接続される電源パッド及び接地電源パッドは、電
源パッド30及び接地電源パッド31と独立して設けてい
る。
【００２１】また、電源パッド30, 接地電源パッド31,
信号入力パッド34及び複数の過電圧保護回路40,40a…40
n からなる回路ブロックと、同様に構成された回路ブロ
ックが、アルミニウム配線37,371の長さ方向に並べて形
成されている。このように、複数の過電圧保護回路40,4
0a…40n に、電源パッド30と接続されたアルミニウム配
線37及び接地電源パッド31と接続されたアルミニウム配
線371 を共通になし得るようレイアウトしたことによ
り、電源パッド30及び接地電源パッド31の数を少なくし
得て、レイアウトパターンを簡素化でき、それによって
半導体回路の小型化が図れる。
信号入力パッド34及び複数の過電圧保護回路40,40a…40
n からなる回路ブロックと、同様に構成された回路ブロ
ックが、アルミニウム配線37,371の長さ方向に並べて形
成されている。このように、複数の過電圧保護回路40,4
0a…40n に、電源パッド30と接続されたアルミニウム配
線37及び接地電源パッド31と接続されたアルミニウム配
線371 を共通になし得るようレイアウトしたことによ
り、電源パッド30及び接地電源パッド31の数を少なくし
得て、レイアウトパターンを簡素化でき、それによって
半導体回路の小型化が図れる。
【００２２】図３は過電圧保護回路の他のレイアウトパ
ターンである。信号入力パッド34は十字状に形成されて
いる第１アルミニウム配線たるアルミニウム配線50と接
続されている。このアルミニウム配線50は第２アルミニ
ウム配線たる電源パッド30、接地電源パッド31と接続さ
れているアルミニウム配線37,371の層の下層に形成され
ている。アルミニウム配線50からクランプダイオード35
側へ延出している短寸のアルミニウム配線部は、クラン
プダイオード35を形成するＰ型拡散領域Ｐ1 と接続され
ている。
ターンである。信号入力パッド34は十字状に形成されて
いる第１アルミニウム配線たるアルミニウム配線50と接
続されている。このアルミニウム配線50は第２アルミニ
ウム配線たる電源パッド30、接地電源パッド31と接続さ
れているアルミニウム配線37,371の層の下層に形成され
ている。アルミニウム配線50からクランプダイオード35
側へ延出している短寸のアルミニウム配線部は、クラン
プダイオード35を形成するＰ型拡散領域Ｐ1 と接続され
ている。
【００２３】またアルミニウム配線50からクランプダイ
オード36側へ延出している短寸のアルミニウム配線部
は、クランプダイオード36を形成するＮ型拡散領域Ｎ2
と接続されている。そしてアルミニウム配線50は図示し
ない半導体回路部の入力側と接続される。それ以外の構
成は図２に示す過電圧保護回路40の構成と同様であり、
同一構成部分には同一符号を付している。
オード36側へ延出している短寸のアルミニウム配線部
は、クランプダイオード36を形成するＮ型拡散領域Ｎ2
と接続されている。そしてアルミニウム配線50は図示し
ない半導体回路部の入力側と接続される。それ以外の構
成は図２に示す過電圧保護回路40の構成と同様であり、
同一構成部分には同一符号を付している。
【００２４】このように電源パッド30と接続された電源
線であるアルミニウム配線37及び接地電源パッド31と接
続された接地電源線であるアルミニウム配線371 と、信
号入力パッド34と接続された信号線であるアルミニウム
配線50とを、異なる層に形成してレイアウトすることに
より、電源線及び信号線のインピーダンスを低減できる
とともに、パターンのレイアウトの自由度を向上させる
ことができる。
線であるアルミニウム配線37及び接地電源パッド31と接
続された接地電源線であるアルミニウム配線371 と、信
号入力パッド34と接続された信号線であるアルミニウム
配線50とを、異なる層に形成してレイアウトすることに
より、電源線及び信号線のインピーダンスを低減できる
とともに、パターンのレイアウトの自由度を向上させる
ことができる。
【００２５】図４は本発明に係る半導体回路の他の実施
例の構成を示す回路図である。過電圧保護回路20のクラ
ンプダイオード13及び半導体回路部21のＰチャネルトラ
ンジスタ11を共通の電源端子60と接続しており、過電圧
保護回路20のクランプダイオード14及び半導体回路部21
のＮチャネルトランジスタ12を共通の接地電源端子61と
接続している。即ち、共通の電源端子60からクランプダ
イオード13と接続される配線と、Ｐチャネルトランジス
タ11と接続される配線とを分岐させている。また共通の
接地電源端子61から、クランプダイオード14と接続され
る配線と、Ｎチャネルトランジスタ12と接続される配線
とを分岐させている。それ以外の構成は図１に示した半
導体回路の構成と同様となっており、同一構成部分には
同一符号を付している。
例の構成を示す回路図である。過電圧保護回路20のクラ
ンプダイオード13及び半導体回路部21のＰチャネルトラ
ンジスタ11を共通の電源端子60と接続しており、過電圧
保護回路20のクランプダイオード14及び半導体回路部21
のＮチャネルトランジスタ12を共通の接地電源端子61と
接続している。即ち、共通の電源端子60からクランプダ
イオード13と接続される配線と、Ｐチャネルトランジス
タ11と接続される配線とを分岐させている。また共通の
接地電源端子61から、クランプダイオード14と接続され
る配線と、Ｎチャネルトランジスタ12と接続される配線
とを分岐させている。それ以外の構成は図１に示した半
導体回路の構成と同様となっており、同一構成部分には
同一符号を付している。
【００２６】このように構成した半導体回路は、信号入
力端子３に入力された信号に応じてＰチャネルトランジ
スタ11及びＮチャネルトランジスタ12がオン，オフ動作
して前述したと同様に信号出力端子４の電圧レベルが変
化する。また信号入力端子３に高電圧が生じた場合に
は、その高電圧による過電流がクランプダイオード13又
はクランプダイオード14に流れて、半導体回路部21の入
力電圧がクランプされて、半導体回路部21を高電圧から
保護する。
力端子３に入力された信号に応じてＰチャネルトランジ
スタ11及びＮチャネルトランジスタ12がオン，オフ動作
して前述したと同様に信号出力端子４の電圧レベルが変
化する。また信号入力端子３に高電圧が生じた場合に
は、その高電圧による過電流がクランプダイオード13又
はクランプダイオード14に流れて、半導体回路部21の入
力電圧がクランプされて、半導体回路部21を高電圧から
保護する。
【００２７】また、クランプダイオード13,14 に高電圧
による過電流が流れても、電源端子60及び接地電源端子
61に接続される電源及び接地電源のインピーダンスが半
導体回路部21のインピーダンスより低い場合は、過電流
が半導体回路部21を経由して流れることがなく半導体回
路部21におけるラッチアップの誘発を防止できる。そし
て、電源端子60及び接地電源端子61を、過電圧保護回路
20と半導体回路部21とに共通にしたから、電源端子60及
び接地電源端子61の数を削減でき、半導体回路の小型化
を図ることができる。
による過電流が流れても、電源端子60及び接地電源端子
61に接続される電源及び接地電源のインピーダンスが半
導体回路部21のインピーダンスより低い場合は、過電流
が半導体回路部21を経由して流れることがなく半導体回
路部21におけるラッチアップの誘発を防止できる。そし
て、電源端子60及び接地電源端子61を、過電圧保護回路
20と半導体回路部21とに共通にしたから、電源端子60及
び接地電源端子61の数を削減でき、半導体回路の小型化
を図ることができる。
【００２８】
【発明の効果】以上詳述したように、第１発明は過電圧
保護回路の第１電源端子及び第２電源端子と、半導体回
路部の第１電源端子及び第２電源端子とを独立させたか
ら、過電圧保護回路を流れる過電流が半導体回路部を経
由して流れることがなく、半導体回路部においてラッチ
アップが生じることがない。また複数の過電圧保護回路
に、第１電源端子と接続された配線及び第２電源端子と
接続された配線を共通化することにより、第１電源端子
及び第２電源端子の数を減少させ得る。更には、層が異
なるアルミニウム配線を用いることにより、配線のイン
ピーダンスの低減及びパターンのレイアウトの自由度を
高め得る効果を奏する。
保護回路の第１電源端子及び第２電源端子と、半導体回
路部の第１電源端子及び第２電源端子とを独立させたか
ら、過電圧保護回路を流れる過電流が半導体回路部を経
由して流れることがなく、半導体回路部においてラッチ
アップが生じることがない。また複数の過電圧保護回路
に、第１電源端子と接続された配線及び第２電源端子と
接続された配線を共通化することにより、第１電源端子
及び第２電源端子の数を減少させ得る。更には、層が異
なるアルミニウム配線を用いることにより、配線のイン
ピーダンスの低減及びパターンのレイアウトの自由度を
高め得る効果を奏する。
【００２９】第２発明は、過電圧保護回路及び半導体回
路部の第１電源端子又は第２電源端子を共通にし、その
第１電源端子又は第２電源端子から、過電圧保護回路と
接続される配線及び半導体回路部と接続される配線を分
岐するようにしたから、信号入力端子に高電圧が生じて
も、その高電圧による過電流は電源端子と接続されるイ
ンピーダンスが低い電源に流れ込んで、半導体回路部を
経由して流れることがなく、半導体回路部においてラッ
チアップが生じることがない。また電源端子を共通にし
たことにより、電源端子の数を削減して半導体回路の小
型化が図れる等の優れた効果を奏する。
路部の第１電源端子又は第２電源端子を共通にし、その
第１電源端子又は第２電源端子から、過電圧保護回路と
接続される配線及び半導体回路部と接続される配線を分
岐するようにしたから、信号入力端子に高電圧が生じて
も、その高電圧による過電流は電源端子と接続されるイ
ンピーダンスが低い電源に流れ込んで、半導体回路部を
経由して流れることがなく、半導体回路部においてラッ
チアップが生じることがない。また電源端子を共通にし
たことにより、電源端子の数を削減して半導体回路の小
型化が図れる等の優れた効果を奏する。
【図１】 本発明に係る半導体回路の構成を示す回路図
である。
である。
【図２】 過電圧保護回路のレイアウトパターンであ
る。
る。
【図３】 過電圧保護回路の他のレイアウトパターンで
ある。
ある。
【図４】 本発明に係る半導体回路の他の実施例の構成
を示す回路図である。
を示す回路図である。
【図５】 従来の半導体回路の回路図である。
１ 電源端子、２ 接地電源端子、３ 信号入力端子、
４ 信号出力端子、５ 電源端子、６ 接地電源端子、
11 Ｐチャネルトランジスタ、12 Ｎチャネルトランジ
スタ、13, 14 クランプダイオード、20 過電圧保護回
路、21 半導体回路部、30 電源パッド、31 接地電源
パッド、34 信号入力パッド、35, 36 クランプダイオ
ード、37 アルミニウム配線、40,40a〜40n 過電圧保
護回路、50 アルミニウム配線、371 アルミニウム配
線。
４ 信号出力端子、５ 電源端子、６ 接地電源端子、
11 Ｐチャネルトランジスタ、12 Ｎチャネルトランジ
スタ、13, 14 クランプダイオード、20 過電圧保護回
路、21 半導体回路部、30 電源パッド、31 接地電源
パッド、34 信号入力パッド、35, 36 クランプダイオ
ード、37 アルミニウム配線、40,40a〜40n 過電圧保
護回路、50 アルミニウム配線、371 アルミニウム配
線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (4)
- 【請求項１】 第１電源端子と第２電源端子との間に接
続され、信号入力端子の信号が入力される半導体回路部
に、第１電源端子と第２電源端子との間に接続され、ク
ランプダイオードを直列接続してなる過電圧保護回路を
備えており、前記信号入力端子を、前記クランプダイオ
ードの直列接続部と、前記半導体回路部の入力側とに接
続している半導体回路において、 前記半導体回路部と接続される第１電源端子及び第２電
源端子と、前記過電圧保護回路と接続される第１電源端
子及び第２電源端子とを独立して設けてあることを特徴
とする半導体回路。 - 【請求項２】 過電圧保護回路を複数備えており、各過
電圧保護回路に共通した第１電源端子及び第２電源端子
を備えている請求項１記載の半導体回路。 - 【請求項３】 第１電源端子又は第２電源端子と接続さ
れる第１配線層と、信号入力端子と接続される第２配線
層とを備えている請求項１記載の半導体回路。 - 【請求項４】 第１電源端子と第２電源端子との間に接
続され、信号入力端子の信号が入力される半導体回路部
に、第１電源端子と第２電源端子との間に接続され、ク
ランプダイオードを直列接続してなる過電圧保護回路を
備えており、前記入力信号端子を前記クランプダイオー
ドの直列接続部と前記半導体回路部の入力側とに接続し
てある半導体回路において、 前記クランプダイオードと接続される配線及び前記半導
体回路部と接続される配線と、過電圧保護回路と接続さ
れる配線とを、第１電源端子又は第２電源端子から分岐
してあることを特徴とする半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135700A JPH088391A (ja) | 1994-06-17 | 1994-06-17 | 半導体回路 |
| US08/449,150 US5574395A (en) | 1994-06-17 | 1995-05-24 | Semiconductor circuit |
| DE19519796A DE19519796C2 (de) | 1994-06-17 | 1995-05-30 | Halbleiterschaltung mit einem Überspannungsschutzkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135700A JPH088391A (ja) | 1994-06-17 | 1994-06-17 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088391A true JPH088391A (ja) | 1996-01-12 |
Family
ID=15157856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6135700A Pending JPH088391A (ja) | 1994-06-17 | 1994-06-17 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5574395A (ja) |
| JP (1) | JPH088391A (ja) |
| DE (1) | DE19519796C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10114064A (ja) * | 1996-08-20 | 1998-05-06 | Brother Ind Ltd | インクジェットヘッドの駆動回路 |
| KR100587027B1 (ko) * | 1999-02-03 | 2006-06-07 | 주식회사 하이닉스반도체 | 디램 내장 로직회로의 오동작 방지회로 |
| WO2021192770A1 (ja) * | 2020-03-24 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置及び測距装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3229809B2 (ja) * | 1995-08-31 | 2001-11-19 | 三洋電機株式会社 | 半導体装置 |
| KR970072681A (ko) * | 1996-04-03 | 1997-11-07 | 김광호 | 기판 바이어스가 분리된 회로에서의 정전기 보호회로 |
| JPH10136696A (ja) * | 1996-10-29 | 1998-05-22 | Mitsubishi Electric Corp | 車両用交流発電機の制御装置 |
| US5926353A (en) * | 1998-03-02 | 1999-07-20 | Hewlett-Packard Co. | Method for protecting mixed signal chips from electrostatic discharge |
| JP4057716B2 (ja) * | 1998-09-25 | 2008-03-05 | 東芝松下ディスプレイテクノロジー株式会社 | 保護回路を具えた絶縁ゲート型トランジスタ回路装置 |
| US6351171B1 (en) * | 1998-10-26 | 2002-02-26 | Agilent Technologies, Inc. | Accelerated interconnect transmission via voltage clamping towards toggle point |
| US6208191B1 (en) * | 1998-10-29 | 2001-03-27 | Microchip Technology Incorporated | Positive and negative voltage clamp for a wireless communication input circuit |
| US6181193B1 (en) * | 1999-10-08 | 2001-01-30 | International Business Machines Corporation | Using thick-oxide CMOS devices to interface high voltage integrated circuits |
| US7135908B2 (en) * | 2002-02-06 | 2006-11-14 | Koninklijke Philips Electronics N.V. | Input stage resistant against high voltage swings |
| US7057450B2 (en) * | 2003-07-30 | 2006-06-06 | Winbond Electronics Corp. | Noise filter for an integrated circuit |
| US7088150B2 (en) * | 2003-12-05 | 2006-08-08 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Driver-side current clamping with non-persistent charge boost |
| US7057425B2 (en) * | 2004-05-25 | 2006-06-06 | Avago Technologies General Ip Pte. Ltd. | Propagation of a dynamic signal to a quasi-differential receiver biased by an ungrounded driver-side bias signal |
| DE102005041385B4 (de) * | 2005-09-01 | 2018-10-04 | Drägerwerk AG & Co. KGaA | Vorrichtung zum Schutz eines elektrischen Impedanztomographen vor Überspannungspulsen |
| US8730626B2 (en) * | 2011-10-04 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection |
| US8873213B2 (en) * | 2012-03-14 | 2014-10-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage swing decomposition method and apparatus |
| JP6268156B2 (ja) | 2015-12-24 | 2018-01-24 | 株式会社藤商事 | 遊技機 |
| CN110890739B (zh) * | 2019-11-27 | 2022-01-25 | 浪潮商用机器有限公司 | 一种电压保护电路及供电*** |
| US20220254771A1 (en) * | 2021-02-05 | 2022-08-11 | Macronix International Co., Ltd. | Semiconductor circuit and manufacturing method for the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066049U (ja) * | 1983-10-12 | 1985-05-10 | 日本電気株式会社 | Ｃ−ｍｏｓ型電界効果トランジスタ |
| US4760433A (en) * | 1986-01-31 | 1988-07-26 | Harris Corporation | ESD protection transistors |
| GB8621839D0 (en) * | 1986-09-10 | 1986-10-15 | British Aerospace | Electrostatic discharge protection circuit |
| JPH0758734B2 (ja) * | 1987-02-23 | 1995-06-21 | 株式会社東芝 | 絶縁ゲ−ト型セミカスタム集積回路 |
| US5138413A (en) * | 1990-10-22 | 1992-08-11 | Harris Corporation | Piso electrostatic discharge protection device |
| DE4108154A1 (de) * | 1991-03-14 | 1992-09-17 | Telefunken Electronic Gmbh | Elektronische baugruppe und verfahren zur herstellung von elektronischen baugruppen |
-
1994
- 1994-06-17 JP JP6135700A patent/JPH088391A/ja active Pending
-
1995
- 1995-05-24 US US08/449,150 patent/US5574395A/en not_active Expired - Lifetime
- 1995-05-30 DE DE19519796A patent/DE19519796C2/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10114064A (ja) * | 1996-08-20 | 1998-05-06 | Brother Ind Ltd | インクジェットヘッドの駆動回路 |
| KR100587027B1 (ko) * | 1999-02-03 | 2006-06-07 | 주식회사 하이닉스반도체 | 디램 내장 로직회로의 오동작 방지회로 |
| WO2021192770A1 (ja) * | 2020-03-24 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置及び測距装置 |
| US11725983B2 (en) | 2020-03-24 | 2023-08-15 | Sony Semiconductor Solutions Corporation | Light receiving device and distance measuring device comprising a circuit to protect a circuit element of a readout circuit from overvoltage |
Also Published As
| Publication number | Publication date |
|---|---|
| US5574395A (en) | 1996-11-12 |
| DE19519796C2 (de) | 1997-04-24 |
| DE19519796A1 (de) | 1995-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH088391A (ja) | 半導体回路 | |
| EP0412561B1 (en) | Semiconductor integrated circuit device | |
| US5905287A (en) | Semiconductor device with high voltage protection | |
| US5717559A (en) | Input/output protection device for use in semiconductor device | |
| US5875086A (en) | Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharge line | |
| US5639680A (en) | Method of making analog multiplexer cell for mixed digital and analog signal inputs | |
| JP2003517215A (ja) | 改良型ｅｓｄダイオード構造 | |
| JPH0369141A (ja) | セミカスタム半導体集積回路 | |
| US5965920A (en) | Input protection circuit | |
| JPH07245348A (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| US6680512B2 (en) | Semiconductor device having an integral protection circuit | |
| JP2003060059A (ja) | 保護回路および保護素子 | |
| KR19990004618A (ko) | 반도체 정전기 보호회로 | |
| JP3703595B2 (ja) | 電子回路装置 | |
| JP3141865B2 (ja) | 半導体集積装置 | |
| JP2848674B2 (ja) | 半導体集積回路装置 | |
| JP7052972B2 (ja) | 半導体集積回路 | |
| EP0620598B1 (en) | Input/output protective circuit | |
| JP2926801B2 (ja) | 半導体集積装置 | |
| JP3112593B2 (ja) | 保護回路内蔵ｉｃ | |
| JPS60120569A (ja) | 入力回路 | |
| US7049698B1 (en) | Semiconductor integrated circuit having transistor with reduced resistance | |
| JP2766490B2 (ja) | 半導体装置 | |
| JP3369353B2 (ja) | 半導体装置の保護回路 | |
| JPH07288925A (ja) | 入力保護回路 |