JP3112593B2 - 保護回路内蔵ｉｃ - Google Patents
保護回路内蔵ｉｃInfo
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- JP3112593B2 JP3112593B2 JP05037455A JP3745593A JP3112593B2 JP 3112593 B2 JP3112593 B2 JP 3112593B2 JP 05037455 A JP05037455 A JP 05037455A JP 3745593 A JP3745593 A JP 3745593A JP 3112593 B2 JP3112593 B2 JP 3112593B2
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Description
【０００１】
【産業上の利用分野】この発明は、保護回路内蔵ＩＣに
関し、詳しくは、静電破壊等から内部回路を保護すべく
３つの外部端子間に保護回路を有する保護回路内蔵ＩＣ
に関する。
関し、詳しくは、静電破壊等から内部回路を保護すべく
３つの外部端子間に保護回路を有する保護回路内蔵ＩＣ
に関する。
【０００２】
【従来の技術】ＩＣは、放電等に起因する不所望な電圧
を、外部からその外部端子に受けることがある。このよ
うな例としては、人がＩＣに触れたときに人体に帯電し
ていた静電気がそのＩＣに放電される場合等が、典型的
である。かかる場合、ＩＣの内部回路が破壊されること
にもなる。特に高絶縁性のＭＯＳトランジスタを有する
ＩＣでは内部回路の破壊が多々発生する。これは、内部
回路の素子に印加される本来の電圧に対して逆方向の電
圧や過大な電圧が不所望に印加されることによるもので
あり、特に電源・接地用外部端子や、オープンドレイン
出力用外部端子等に放電されたときなどに、ＩＣの内部
回路の破壊が発生しやすい。そこで、かかる不所望な電
圧から内部回路を保護すべく、ＩＣ内においてこれらの
外部端子間に保護回路が設けられる。
を、外部からその外部端子に受けることがある。このよ
うな例としては、人がＩＣに触れたときに人体に帯電し
ていた静電気がそのＩＣに放電される場合等が、典型的
である。かかる場合、ＩＣの内部回路が破壊されること
にもなる。特に高絶縁性のＭＯＳトランジスタを有する
ＩＣでは内部回路の破壊が多々発生する。これは、内部
回路の素子に印加される本来の電圧に対して逆方向の電
圧や過大な電圧が不所望に印加されることによるもので
あり、特に電源・接地用外部端子や、オープンドレイン
出力用外部端子等に放電されたときなどに、ＩＣの内部
回路の破壊が発生しやすい。そこで、かかる不所望な電
圧から内部回路を保護すべく、ＩＣ内においてこれらの
外部端子間に保護回路が設けられる。
【０００３】図３に、その保護回路を含む回路の回路図
を示す。ＩＣ１０は、請求の範囲の「おいて書き」の部
分に相当するが、ＩＣ１０内において、保護回路１４は
外部端子１１，１２，１３と内部回路１５との間に接続
されている。ここで、外部端子１１は、請求の範囲にお
ける第１の外部端子に相当し、５Ｖの電源電圧を受ける
ためのものである。外部端子１２は、請求の範囲におけ
る第２の外部端子に相当し、内部回路１５のトランジス
タＴｒ３によるオープンドレイン出力の出力信号を外部
の回路２０へ出力するためのものである。外部端子１３
は、請求の範囲における第３の外部端子に相当し、ＩＣ
の外で接地されるためのものである。
を示す。ＩＣ１０は、請求の範囲の「おいて書き」の部
分に相当するが、ＩＣ１０内において、保護回路１４は
外部端子１１，１２，１３と内部回路１５との間に接続
されている。ここで、外部端子１１は、請求の範囲にお
ける第１の外部端子に相当し、５Ｖの電源電圧を受ける
ためのものである。外部端子１２は、請求の範囲におけ
る第２の外部端子に相当し、内部回路１５のトランジス
タＴｒ３によるオープンドレイン出力の出力信号を外部
の回路２０へ出力するためのものである。外部端子１３
は、請求の範囲における第３の外部端子に相当し、ＩＣ
の外で接地されるためのものである。
【０００４】保護回路１４は、抵抗ＲとトランジスタＴ
ｒ１，Ｔｒ２とダイオードＤとからなっている。抵抗Ｒ
は、外部端子１２とトランジスタＴｒ３のドレインとの
間に直列接続され、外部端子１２を介する電流を制限し
てトランジスタＴｒ３を保護する。Ｎ型のトランジスタ
Ｔｒ１は、ドレインとゲートが抵抗Ｒを挟んで外部端子
１２に接続され、ソースが外部端子１１に接続される。
そして、外部端子１１，１２間に本来の電源電圧である
５Ｖを超える１８Ｖ以上の過大な電圧が印加されると、
これに対して外部端子１２から外部端子１１に向かう電
流をバイパスする。これにより内部回路１５を不所望な
静電破壊等から保護する。
ｒ１，Ｔｒ２とダイオードＤとからなっている。抵抗Ｒ
は、外部端子１２とトランジスタＴｒ３のドレインとの
間に直列接続され、外部端子１２を介する電流を制限し
てトランジスタＴｒ３を保護する。Ｎ型のトランジスタ
Ｔｒ１は、ドレインとゲートが抵抗Ｒを挟んで外部端子
１２に接続され、ソースが外部端子１１に接続される。
そして、外部端子１１，１２間に本来の電源電圧である
５Ｖを超える１８Ｖ以上の過大な電圧が印加されると、
これに対して外部端子１２から外部端子１１に向かう電
流をバイパスする。これにより内部回路１５を不所望な
静電破壊等から保護する。
【０００５】Ｎ型のトランジスタＴｒ２は、ドレインと
ゲートが抵抗Ｒを挟んで外部端子１２に接続され、ソー
スが外部端子１３に接続される。そして、外部端子１
２，１３間に１８Ｖ以上の過大な電圧が印加されると、
これに対して外部端子１２から外部端子１３に向かう電
流をバイパスする。これにより内部回路１５を不所望な
静電破壊等から保護する。ダイオードＤ１は、外部端子
１２と外部端子１３との間でオープンドレイン出力に対
する逆バイアス電圧が印加された場合に、外部端子１３
から外部端子１２へ向かって流れる電流を順方向電流と
して流す。これにより、逆バイアス状態の発生を防止す
る。
ゲートが抵抗Ｒを挟んで外部端子１２に接続され、ソー
スが外部端子１３に接続される。そして、外部端子１
２，１３間に１８Ｖ以上の過大な電圧が印加されると、
これに対して外部端子１２から外部端子１３に向かう電
流をバイパスする。これにより内部回路１５を不所望な
静電破壊等から保護する。ダイオードＤ１は、外部端子
１２と外部端子１３との間でオープンドレイン出力に対
する逆バイアス電圧が印加された場合に、外部端子１３
から外部端子１２へ向かって流れる電流を順方向電流と
して流す。これにより、逆バイアス状態の発生を防止す
る。
【０００６】かかる保護回路１４が外部端子１１，１
２，１３と内部回路１５との間に設けられていることか
ら、外部端子１１，１２，１３が放電等の不所望に高い
電圧を受ても、保護回路１４の働きによって、内部回路
１５が破壊されることなく保護される。すなわち、ＩＣ
ソケット等へのＩＣ１０の着脱時等に発生しやすい静電
破壊等からＩＣ１０が保護される。なお、この保護回路
１４の具体的な構造の例を図２の模式図に示す。（ａ）
は平面的に見たパターンであり、（ｂ）はその縦断面に
ついてである。
２，１３と内部回路１５との間に設けられていることか
ら、外部端子１１，１２，１３が放電等の不所望に高い
電圧を受ても、保護回路１４の働きによって、内部回路
１５が破壊されることなく保護される。すなわち、ＩＣ
ソケット等へのＩＣ１０の着脱時等に発生しやすい静電
破壊等からＩＣ１０が保護される。なお、この保護回路
１４の具体的な構造の例を図２の模式図に示す。（ａ）
は平面的に見たパターンであり、（ｂ）はその縦断面に
ついてである。
【０００７】ここで、点々を付した部分はフィールド酸
化膜であり、その上部に亙る空白部は絶縁膜である。細
かな右下がりハッチングの部分はＮ型領域であり、細か
な左下がりハッチングの部分はＰ型領域であり、粗い左
下がりハッチングの部分はＰ型サブストレートである。
重要な配線部分は黒塗りで示す。なお、配線下の領域を
明瞭にすべくその他の配線は太線を以て表示する。ま
た、断面図においてサブストレート内に破線で対応する
領域についての等価回路も付記する。
化膜であり、その上部に亙る空白部は絶縁膜である。細
かな右下がりハッチングの部分はＮ型領域であり、細か
な左下がりハッチングの部分はＰ型領域であり、粗い左
下がりハッチングの部分はＰ型サブストレートである。
重要な配線部分は黒塗りで示す。なお、配線下の領域を
明瞭にすべくその他の配線は太線を以て表示する。ま
た、断面図においてサブストレート内に破線で対応する
領域についての等価回路も付記する。
【０００８】従来のこの構造では、保護回路１４のトラ
ンジスタＴｒ１，Ｔｒ２，ダイオードＤ１は、一応隣接
して設けられているが、それぞれ独立した領域が割り当
てられ、さらに配線によって並列に接続されている。詳
述すると、トランジスタＴｒ１はフィールド酸化膜によ
って仕切られたＮ型のソース領域とドレイン領域とを独
自に占有し、トランジスタＴｒ２もフィールド酸化膜に
よって仕切られたＮ型のソース領域とドレイン領域とを
独自に占有し、ダイオードＤ１もフィールド酸化膜によ
って仕切られたＮ型のカソード領域を独自に占有する。
そして、それぞれが上述の保護機能を分担している。
ンジスタＴｒ１，Ｔｒ２，ダイオードＤ１は、一応隣接
して設けられているが、それぞれ独立した領域が割り当
てられ、さらに配線によって並列に接続されている。詳
述すると、トランジスタＴｒ１はフィールド酸化膜によ
って仕切られたＮ型のソース領域とドレイン領域とを独
自に占有し、トランジスタＴｒ２もフィールド酸化膜に
よって仕切られたＮ型のソース領域とドレイン領域とを
独自に占有し、ダイオードＤ１もフィールド酸化膜によ
って仕切られたＮ型のカソード領域を独自に占有する。
そして、それぞれが上述の保護機能を分担している。
【０００９】
【発明が解決しようとする課題】このように従来の保護
回路内蔵ＩＣでは、保護対象の内部回路に接続された３
つの外部端子間にダイオードとトランジスタとを含む保
護回路を有する。しかし、かかる保護回路は、想定され
る最悪の状態での大電流をも流し得ることが必要とされ
る。そうでなければ、内部回路を保護しきれない。この
ため、この保護回路の占める面積は大きくなりがちであ
る。回路記号上は単に１個のダイオードと２個のトラン
ジスタであるが、最大電流に対応して各々がかなり広い
面積を占める。よって、これらが個別の領域に設けられ
た保護回路全体としての面積は、内部回路の面積に比べ
て無視できる程小さなものではない。
回路内蔵ＩＣでは、保護対象の内部回路に接続された３
つの外部端子間にダイオードとトランジスタとを含む保
護回路を有する。しかし、かかる保護回路は、想定され
る最悪の状態での大電流をも流し得ることが必要とされ
る。そうでなければ、内部回路を保護しきれない。この
ため、この保護回路の占める面積は大きくなりがちであ
る。回路記号上は単に１個のダイオードと２個のトラン
ジスタであるが、最大電流に対応して各々がかなり広い
面積を占める。よって、これらが個別の領域に設けられ
た保護回路全体としての面積は、内部回路の面積に比べ
て無視できる程小さなものではない。
【００１０】このように保護回路の占めるＩＣチップ内
での割合が大きいと、保護回路内蔵ＩＣは、ＩＣチップ
が大きくなってＩＣの収率が低くなる。これでは、生産
性が良くないので、不都合である。この発明の目的は、
このような従来技術の問題点を解決するものであって、
コンパクトな構造からなる保護回路を内蔵する保護回路
内蔵ＩＣを実現することにある。
での割合が大きいと、保護回路内蔵ＩＣは、ＩＣチップ
が大きくなってＩＣの収率が低くなる。これでは、生産
性が良くないので、不都合である。この発明の目的は、
このような従来技術の問題点を解決するものであって、
コンパクトな構造からなる保護回路を内蔵する保護回路
内蔵ＩＣを実現することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るこの発明の保護回路内蔵ＩＣの構成は、電源電圧を受
けるための第１の外部端子と内部回路からの出力信号を
出力するための第２の外部端子との間に接続され前記第
１，第２の外部端子間の過大な印加電圧に対して前記第
２の外部端子から前記第１の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第１のト
ランジスタと、接地等の基準電圧を受けるための第３の
外部端子と前記第２の外部端子との間に接続され前記第
２，第３の外部端子間の過大な印加電圧に対して前記第
２の外部端子から前記第３の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第２のト
ランジスタと、前記第２の外部端子と前記第１の外部端
子又は前記第３の外部端子との間に接続され前記第１の
外部端子又は前記第３の外部端子から前記第２の外部端
子に向かう電流をバイパスすることにより内部回路が逆
バイアスされるのを防止するダイオードと、を有する保
護回路を内蔵する保護回路内蔵ＩＣにおいて、フィール
ド酸化膜で仕切られたＮ型（又はＰ型）の第１，第２，
第３の領域とこれら第１、第２、および第３の領域の外
側にこれらを囲んで設けられたサブストレートと同型の
サブストレート接続領域とをＰ型（又はＮ型）のサブス
トレート上に備えている。そして、前記第１のトランジ
スタは前記第２の領域をドレイン（又はソース）とし前
記第１，第２の領域間の前記フィールド酸化膜を第１の
ゲート絶縁膜とし前記第１の領域をソース（又はドレイ
ン）とするいわゆるフィールドトランジスタであり、前
記第２のトランジスタは前記第２の領域をドレイン（又
はソース）とし前記第２，第３の領域間の前記フィール
ド酸化膜を第２のゲート絶縁膜とし前記第３の領域をソ
ース（又はドレイン）とするいわゆるフィールドトラン
ジスタであり、前記ダイオードは前記サブストレート接
続領域を介して前記第１の外部端子又は前記第３の外部
端子と接続されて前記サブストレートをアノード（又は
カソード）とし前記第２の領域をカソード（又はアノー
ド）とし、前記第１のゲート絶縁膜から前記第２の領
域、そして前記第２のゲート絶縁膜に対応して１つの電
極が形成されこの電極が前記第２の外部端子に接続され
ているものである。なお、この明細書において、外部端
子との接続は、直接的な接続の他に、抵抗等を介する間
接的な接続をも意味する。
るこの発明の保護回路内蔵ＩＣの構成は、電源電圧を受
けるための第１の外部端子と内部回路からの出力信号を
出力するための第２の外部端子との間に接続され前記第
１，第２の外部端子間の過大な印加電圧に対して前記第
２の外部端子から前記第１の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第１のト
ランジスタと、接地等の基準電圧を受けるための第３の
外部端子と前記第２の外部端子との間に接続され前記第
２，第３の外部端子間の過大な印加電圧に対して前記第
２の外部端子から前記第３の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第２のト
ランジスタと、前記第２の外部端子と前記第１の外部端
子又は前記第３の外部端子との間に接続され前記第１の
外部端子又は前記第３の外部端子から前記第２の外部端
子に向かう電流をバイパスすることにより内部回路が逆
バイアスされるのを防止するダイオードと、を有する保
護回路を内蔵する保護回路内蔵ＩＣにおいて、フィール
ド酸化膜で仕切られたＮ型（又はＰ型）の第１，第２，
第３の領域とこれら第１、第２、および第３の領域の外
側にこれらを囲んで設けられたサブストレートと同型の
サブストレート接続領域とをＰ型（又はＮ型）のサブス
トレート上に備えている。そして、前記第１のトランジ
スタは前記第２の領域をドレイン（又はソース）とし前
記第１，第２の領域間の前記フィールド酸化膜を第１の
ゲート絶縁膜とし前記第１の領域をソース（又はドレイ
ン）とするいわゆるフィールドトランジスタであり、前
記第２のトランジスタは前記第２の領域をドレイン（又
はソース）とし前記第２，第３の領域間の前記フィール
ド酸化膜を第２のゲート絶縁膜とし前記第３の領域をソ
ース（又はドレイン）とするいわゆるフィールドトラン
ジスタであり、前記ダイオードは前記サブストレート接
続領域を介して前記第１の外部端子又は前記第３の外部
端子と接続されて前記サブストレートをアノード（又は
カソード）とし前記第２の領域をカソード（又はアノー
ド）とし、前記第１のゲート絶縁膜から前記第２の領
域、そして前記第２のゲート絶縁膜に対応して１つの電
極が形成されこの電極が前記第２の外部端子に接続され
ているものである。なお、この明細書において、外部端
子との接続は、直接的な接続の他に、抵抗等を介する間
接的な接続をも意味する。
【００１２】
【作用】このような構成のこの発明の保護回路内蔵ＩＣ
にあっては、保護回路は第１，第２のトランジスタとダ
イオードとが一体化して形成され、そのかなりの部分の
領域が互いに共用される。具体的には、第１のトランジ
スタのドレイン（又はソース）と第２のトランジスタの
ソース（又はドレイン）とダイオードのカソード（又は
アノード）との３つが、１つの第２の領域を共用する。
また、サブストレートをアノード（又はカソード）とし
第２の領域をカソード（又はアノード）とするダイオー
ドが第１、第２、および第３の領域の外側にこれらを囲
んで設けられたサブストレート接続領域を介して第１の
外部端子又は第３の外部端子と接続されることで、ＭＯ
Ｓトランジスタのようなチャネル電流を利用するダイオ
ード接続のトランジスタとは異なり、例えば、１０ｎse
cから１００ｎsecの期間発生するサージ電流について
は、数アンペアから十数アンペアという大きな値のサー
ジ電流をサブストレートを介して直接第２の領域に流す
ことが可能になり、大電流に対する保護領域が実現でき
る。したがって、ダイオードとトランジスタが個別の領
域に形成された保護回路の占める面積よりも、この発明
の保護回路の占める面積は、上記の共用される領域の面
積分だけ少なくて済む。しかも、第１のゲート絶縁膜か
ら第２の領域、そして第２のゲート絶縁膜に亘って大き
な１つの電極が形成されているので、前記のような大電
流を流すことにも耐えられる上に、各電極を分散させな
いで済み、これらに対する内部配線も不要となり、その
分、保護回路の占有エリアも低減できる。その結果、コ
ンパクトな構造の保護回路を内蔵する保護回路内蔵ＩＣ
を実現することができる。
にあっては、保護回路は第１，第２のトランジスタとダ
イオードとが一体化して形成され、そのかなりの部分の
領域が互いに共用される。具体的には、第１のトランジ
スタのドレイン（又はソース）と第２のトランジスタの
ソース（又はドレイン）とダイオードのカソード（又は
アノード）との３つが、１つの第２の領域を共用する。
また、サブストレートをアノード（又はカソード）とし
第２の領域をカソード（又はアノード）とするダイオー
ドが第１、第２、および第３の領域の外側にこれらを囲
んで設けられたサブストレート接続領域を介して第１の
外部端子又は第３の外部端子と接続されることで、ＭＯ
Ｓトランジスタのようなチャネル電流を利用するダイオ
ード接続のトランジスタとは異なり、例えば、１０ｎse
cから１００ｎsecの期間発生するサージ電流について
は、数アンペアから十数アンペアという大きな値のサー
ジ電流をサブストレートを介して直接第２の領域に流す
ことが可能になり、大電流に対する保護領域が実現でき
る。したがって、ダイオードとトランジスタが個別の領
域に形成された保護回路の占める面積よりも、この発明
の保護回路の占める面積は、上記の共用される領域の面
積分だけ少なくて済む。しかも、第１のゲート絶縁膜か
ら第２の領域、そして第２のゲート絶縁膜に亘って大き
な１つの電極が形成されているので、前記のような大電
流を流すことにも耐えられる上に、各電極を分散させな
いで済み、これらに対する内部配線も不要となり、その
分、保護回路の占有エリアも低減できる。その結果、コ
ンパクトな構造の保護回路を内蔵する保護回路内蔵ＩＣ
を実現することができる。
【００１３】
【実施例】図１に、この発明の保護回路内蔵ＩＣの一実
施例としてその特徴部分である保護回路の具体的な構造
を示す。（ａ）はその平面パターン図であり、（ｂ）は
その断面図であり、これらは、実測図では却って判り難
いので模式的な図を以て示す。図中、点々を付した部分
はフィールド酸化膜であり、その上部に亙る空白部は絶
縁膜である。細かな右下がりハッチングの部分はＮ型領
域であり、細かな左下がりハッチングの部分はＰ型領域
であり、粗い左下がりハッチングの部分はＰ型サブスト
レートである。重要な配線部分は黒塗りで示す。なお、
配線下の領域を明瞭に示すべくその他の配線は太線を以
て簡略表示する。また、断面図においてはサブストレー
ト内に破線で対応する領域についての等価回路も付記す
る。
施例としてその特徴部分である保護回路の具体的な構造
を示す。（ａ）はその平面パターン図であり、（ｂ）は
その断面図であり、これらは、実測図では却って判り難
いので模式的な図を以て示す。図中、点々を付した部分
はフィールド酸化膜であり、その上部に亙る空白部は絶
縁膜である。細かな右下がりハッチングの部分はＮ型領
域であり、細かな左下がりハッチングの部分はＰ型領域
であり、粗い左下がりハッチングの部分はＰ型サブスト
レートである。重要な配線部分は黒塗りで示す。なお、
配線下の領域を明瞭に示すべくその他の配線は太線を以
て簡略表示する。また、断面図においてはサブストレー
ト内に破線で対応する領域についての等価回路も付記す
る。
【００１４】なお、保護回路内蔵ＩＣの回路記号レベル
の構成は、従来例で詳述した図３の回路と全く同様であ
り、保護回路内蔵ＩＣとしてのＩＣ１０、第１，第２，
第３の外部端子としての外部端子１１，１２，１３、保
護回路１４，内部回路１５についてのそのレベルの再度
の説明は割愛する。保護回路内蔵ＩＣとしてのＩＣ１０
のＰ型のサブストレート１１５上にトランジスタ等の半
導体素子パターンが形成される。トランジスタＴｒ１，
Ｔｒ２とダイオードＤ１を含む保護回路１４には、その
一部の範囲が割り当てられ、この範囲内で平面的に見
て、フィールド酸化膜１１０で仕切られて互いに絶縁さ
れ、Ｎ型の第１，第２，第３の領域として矩形状の領域
１１１，１１２，１１３が形成される。
の構成は、従来例で詳述した図３の回路と全く同様であ
り、保護回路内蔵ＩＣとしてのＩＣ１０、第１，第２，
第３の外部端子としての外部端子１１，１２，１３、保
護回路１４，内部回路１５についてのそのレベルの再度
の説明は割愛する。保護回路内蔵ＩＣとしてのＩＣ１０
のＰ型のサブストレート１１５上にトランジスタ等の半
導体素子パターンが形成される。トランジスタＴｒ１，
Ｔｒ２とダイオードＤ１を含む保護回路１４には、その
一部の範囲が割り当てられ、この範囲内で平面的に見
て、フィールド酸化膜１１０で仕切られて互いに絶縁さ
れ、Ｎ型の第１，第２，第３の領域として矩形状の領域
１１１，１１２，１１３が形成される。
【００１５】なお、サブストレート１１５がＰ型である
ことに対応してＰ型の領域１１４が、フィールド酸化膜
１１０の外周部に設けられる。これにより、この保護回
路の領域が、通常のバイアス状態では、その他の領域か
ら分離される。そして、このＰ型領域１１４は外部端子
１３に接続される。これにより、領域１１４に連なるサ
ブストレート１１５をアノードとし領域１１２をカソー
ドとするダイオードＤ１が形成される。これは、外部端
子１１３から外部端子１１２に向かう電流をバイパスす
ることにより、外部端子１１２，１１３間に設けられた
内部回路が逆バイアスされるのを防止する。
ことに対応してＰ型の領域１１４が、フィールド酸化膜
１１０の外周部に設けられる。これにより、この保護回
路の領域が、通常のバイアス状態では、その他の領域か
ら分離される。そして、このＰ型領域１１４は外部端子
１３に接続される。これにより、領域１１４に連なるサ
ブストレート１１５をアノードとし領域１１２をカソー
ドとするダイオードＤ１が形成される。これは、外部端
子１１３から外部端子１１２に向かう電流をバイパスす
ることにより、外部端子１１２，１１３間に設けられた
内部回路が逆バイアスされるのを防止する。
【００１６】領域１１２に接続されたＡｌ等の導体パタ
ーン１１２ａは、領域１１１と領域１１２との間に在る
フィールド酸化膜１１０の上方にまで及ぶ。これによ
り、フィールド酸化膜１１０のこの部分１１０ａをゲー
ト絶縁膜とし、その上方の導体１１２ａをゲートとし、
その下方のサブストレート１１５をチャネルとし、領域
１１１をソースとし、領域１１２をドレインとするいわ
ゆるフィールドトランジスタＴｒ１（第１のトランジス
タ）が形成される。このフィールドトランジスタＴｒ１
のスレッシュホールドレベルは、ゲート絶縁膜が厚いの
で内部回路用の通常のトランジスタのそれよりも高く、
内部回路の耐圧よりは低い、約１８Ｖである。さらに、
領域１１１が外部端子１１に接続され領域１１２が抵抗
Ｒを介して端子１２に接続される。そこで、このフィー
ルドトランジスタＴｒ１は、外部端子１１，１２間の過
大な印加電圧に対して外部端子１２から外部端子１１に
向かう電流をバイパスすることにより内部回路を保護す
る。
ーン１１２ａは、領域１１１と領域１１２との間に在る
フィールド酸化膜１１０の上方にまで及ぶ。これによ
り、フィールド酸化膜１１０のこの部分１１０ａをゲー
ト絶縁膜とし、その上方の導体１１２ａをゲートとし、
その下方のサブストレート１１５をチャネルとし、領域
１１１をソースとし、領域１１２をドレインとするいわ
ゆるフィールドトランジスタＴｒ１（第１のトランジス
タ）が形成される。このフィールドトランジスタＴｒ１
のスレッシュホールドレベルは、ゲート絶縁膜が厚いの
で内部回路用の通常のトランジスタのそれよりも高く、
内部回路の耐圧よりは低い、約１８Ｖである。さらに、
領域１１１が外部端子１１に接続され領域１１２が抵抗
Ｒを介して端子１２に接続される。そこで、このフィー
ルドトランジスタＴｒ１は、外部端子１１，１２間の過
大な印加電圧に対して外部端子１２から外部端子１１に
向かう電流をバイパスすることにより内部回路を保護す
る。
【００１７】領域１１２に接続されたＡｌ等の導体パタ
ーン１１２ａは、領域１１３と領域１１２との間に在る
フィールド酸化膜１１０の上方にまでも及ぶ。これによ
り、フィールド酸化膜１１０のこの部分１１０ｂをゲー
ト絶縁膜とし、その上方の導体１１２ｂをゲートとし、
その下方のサブストレート１１５をチャネルとし、領域
１１３をソースとし、領域１１２をドレインとするフィ
ールドトランジスタＴｒ２（第２のトランジスタ）が形
成される。このフィールドトランジスタＴｒ２のスレッ
シュホールドレベルも、フィールドトランジスタＴｒ１
と同様に、約１８Ｖである。さらに、領域１１３が外部
端子１３に接続される。そこで、このフィールドトラン
ジスタＴｒ２は、外部端子１２，１３間の過大な印加電
圧に対して外部端子１２から外部端子１３に向かう電流
をバイパスすることにより内部回路を保護する。なお、
図１、（ａ），（ｂ）に図示するように、部分１１０ａ
をゲート絶縁膜に対するゲート電極と領域１１２に対す
る電極、そして部分１１０ｂをゲート絶縁膜に対するそ
れぞれのゲート電極は、１つの電極１１２として形成さ
れ、これが抵抗Ｒを介して外部端子１２に接続されてい
る。
ーン１１２ａは、領域１１３と領域１１２との間に在る
フィールド酸化膜１１０の上方にまでも及ぶ。これによ
り、フィールド酸化膜１１０のこの部分１１０ｂをゲー
ト絶縁膜とし、その上方の導体１１２ｂをゲートとし、
その下方のサブストレート１１５をチャネルとし、領域
１１３をソースとし、領域１１２をドレインとするフィ
ールドトランジスタＴｒ２（第２のトランジスタ）が形
成される。このフィールドトランジスタＴｒ２のスレッ
シュホールドレベルも、フィールドトランジスタＴｒ１
と同様に、約１８Ｖである。さらに、領域１１３が外部
端子１３に接続される。そこで、このフィールドトラン
ジスタＴｒ２は、外部端子１２，１３間の過大な印加電
圧に対して外部端子１２から外部端子１３に向かう電流
をバイパスすることにより内部回路を保護する。なお、
図１、（ａ），（ｂ）に図示するように、部分１１０ａ
をゲート絶縁膜に対するゲート電極と領域１１２に対す
る電極、そして部分１１０ｂをゲート絶縁膜に対するそ
れぞれのゲート電極は、１つの電極１１２として形成さ
れ、これが抵抗Ｒを介して外部端子１２に接続されてい
る。
【００１８】このように、従来は５つ必要とされたＮ型
領域が、この実施例では僅か３つである。これにより、
保護回路１４の占める面積が、ほぼ半分で済む。したが
って、保護回路内蔵ＩＣに内蔵される保護回路の構造が
コンパクトになる。しかも、保護回路１４には上述の如
くトランジスタＴｒ１，Ｔｒ２，ダイオードＤ１が漏れ
なく作り込まれている。そこで、従来例において詳述し
た如く、外部端子１１，１２，１３が放電等の不所望に
高い電圧を受ても、内部回路１５が破壊されることなく
保護される。
領域が、この実施例では僅か３つである。これにより、
保護回路１４の占める面積が、ほぼ半分で済む。したが
って、保護回路内蔵ＩＣに内蔵される保護回路の構造が
コンパクトになる。しかも、保護回路１４には上述の如
くトランジスタＴｒ１，Ｔｒ２，ダイオードＤ１が漏れ
なく作り込まれている。そこで、従来例において詳述し
た如く、外部端子１１，１２，１３が放電等の不所望に
高い電圧を受ても、内部回路１５が破壊されることなく
保護される。
【００１９】なお、Ｐ型サブストレートを用いたＩＣを
例に採って説明してきたが、Ｎ型サブストレートを用い
たＩＣに対しても、この発明は適用可能である。この場
合、各領域におけるＰ型とＮ型の対応付けを入れ替えれ
ばよい。さらに、Ｐ型又はＮ型のウェル領域内に保護回
路を有するＩＣに対しても、そのウェル領域を上記実施
例のサブストレートに対応付けることで、この発明は適
用可能である。また、トランジスタＴｒ１，Ｔｒ２のス
レッシュホールドが１８Ｖの場合を例に説明したが、こ
の値は内部回路の耐圧特性に応じて定められるものであ
り、フィールド酸化膜下の濃度等によって調整可能であ
る。
例に採って説明してきたが、Ｎ型サブストレートを用い
たＩＣに対しても、この発明は適用可能である。この場
合、各領域におけるＰ型とＮ型の対応付けを入れ替えれ
ばよい。さらに、Ｐ型又はＮ型のウェル領域内に保護回
路を有するＩＣに対しても、そのウェル領域を上記実施
例のサブストレートに対応付けることで、この発明は適
用可能である。また、トランジスタＴｒ１，Ｔｒ２のス
レッシュホールドが１８Ｖの場合を例に説明したが、こ
の値は内部回路の耐圧特性に応じて定められるものであ
り、フィールド酸化膜下の濃度等によって調整可能であ
る。
【００２０】
【発明の効果】以上の説明から理解できるように、この
発明にあっては、フィールド酸化膜で仕切られたＮ型
（又はＰ型）の第１，第２，第３の領域をＰ型（又はＮ
型）のサブストレート上に備え、電源端子と出力端子間
の保護用の第１のトランジスタは第２の領域をドレイン
（又はソース）とし第１，第２の領域間のフィールド酸
化膜をゲート絶縁膜とし第１の領域をソース（又はドレ
イン）とするフィールドトランジスタであり、接地端子
と出力端子間の保護用の第２のトランジスタは第２の領
域をドレイン（又はソース）とし第２，第３の領域間の
フィールド酸化膜をゲート絶縁膜とし第３の領域をソー
ス（又はドレイン）とするフィールドトランジスタであ
り、接地端子又は電源端子と出力端子間の逆バイアスか
らの保護用のダイオードはサブストレートをアノード
（又はカソード）とし第２の領域をカソード（又はアノ
ード）とし、第１のゲート絶縁膜から第２の領域、そし
て第２のゲート絶縁膜に亘って電極が形成されこの電極
が第２の外部端子に接続されている。
発明にあっては、フィールド酸化膜で仕切られたＮ型
（又はＰ型）の第１，第２，第３の領域をＰ型（又はＮ
型）のサブストレート上に備え、電源端子と出力端子間
の保護用の第１のトランジスタは第２の領域をドレイン
（又はソース）とし第１，第２の領域間のフィールド酸
化膜をゲート絶縁膜とし第１の領域をソース（又はドレ
イン）とするフィールドトランジスタであり、接地端子
と出力端子間の保護用の第２のトランジスタは第２の領
域をドレイン（又はソース）とし第２，第３の領域間の
フィールド酸化膜をゲート絶縁膜とし第３の領域をソー
ス（又はドレイン）とするフィールドトランジスタであ
り、接地端子又は電源端子と出力端子間の逆バイアスか
らの保護用のダイオードはサブストレートをアノード
（又はカソード）とし第２の領域をカソード（又はアノ
ード）とし、第１のゲート絶縁膜から第２の領域、そし
て第２のゲート絶縁膜に亘って電極が形成されこの電極
が第２の外部端子に接続されている。
【００２１】これにより、第２の領域が、ダイオードと
２つのトランジスタとで共用される。また、サブストレ
ートをアノード（又はカソード）とし第２の領域をカソ
ード（又はアノード）とするダイオードが第１、第２、
および第３の領域の外側にこれらを囲んで設けられたサ
ブストレート接続領域を介して第１の外部端子又は第３
の外部端子と接続されることで、ＭＯＳトランジスタの
ようなチャネル電流を利用するダイオード接続のトラン
ジスタとは異なり、例えば、１０ｎsecから１００ｎsec
の期間発生するサージ電流については、数アンペアから
十数アンペアという大きな値のサージ電流をサブストレ
ートを介して直接第２の領域に流すことが可能になり、
大電流に対する保護領域が実現できる。したがって、保
護回路の占める面積はダイオードと２つのトランジスタ
を個別に形成したときのそれよりも共用される領域の面
積分だけ少なくて済み、保護回路をコンパクトにするこ
とができる。しかも、第１のゲート絶縁膜から第２の領
域、そして第２のゲート絶縁膜に亘って大きな１つの電
極が形成されているので、前記のような大電流を流すこ
とにも耐えられる上に、各電極を分散させないで済み、
これらに対する内部配線も不要となり、その分、保護回
路の占有エリアも低減できる。その結果、コンパクトな
構造の保護回路を内蔵する保護回路内蔵ＩＣを実現する
ことができ、ひいては、保護回路内蔵ＩＣのチップサイ
ズが縮小して収率が上がり、生産性が向上するという効
果がある。
２つのトランジスタとで共用される。また、サブストレ
ートをアノード（又はカソード）とし第２の領域をカソ
ード（又はアノード）とするダイオードが第１、第２、
および第３の領域の外側にこれらを囲んで設けられたサ
ブストレート接続領域を介して第１の外部端子又は第３
の外部端子と接続されることで、ＭＯＳトランジスタの
ようなチャネル電流を利用するダイオード接続のトラン
ジスタとは異なり、例えば、１０ｎsecから１００ｎsec
の期間発生するサージ電流については、数アンペアから
十数アンペアという大きな値のサージ電流をサブストレ
ートを介して直接第２の領域に流すことが可能になり、
大電流に対する保護領域が実現できる。したがって、保
護回路の占める面積はダイオードと２つのトランジスタ
を個別に形成したときのそれよりも共用される領域の面
積分だけ少なくて済み、保護回路をコンパクトにするこ
とができる。しかも、第１のゲート絶縁膜から第２の領
域、そして第２のゲート絶縁膜に亘って大きな１つの電
極が形成されているので、前記のような大電流を流すこ
とにも耐えられる上に、各電極を分散させないで済み、
これらに対する内部配線も不要となり、その分、保護回
路の占有エリアも低減できる。その結果、コンパクトな
構造の保護回路を内蔵する保護回路内蔵ＩＣを実現する
ことができ、ひいては、保護回路内蔵ＩＣのチップサイ
ズが縮小して収率が上がり、生産性が向上するという効
果がある。
【図１】図１は、この発明の保護回路内蔵ＩＣの一実施
例についてその保護回路の構造説明図である。（ａ）は
その平面パターン図であり、（ｂ）はその断面図であ
る。
例についてその保護回路の構造説明図である。（ａ）は
その平面パターン図であり、（ｂ）はその断面図であ
る。
【図２】図２は、従来の保護回路の構造説明図である。
（ａ）はその平面パターン図であり、（ｂ）はその断面
図である。
（ａ）はその平面パターン図であり、（ｂ）はその断面
図である。
【図３】図３は、保護回路内蔵ＩＣについての回路レベ
ルでの説明図である。
ルでの説明図である。
１０ ＩＣ １１，１２，１３ 外部端子 １４ 保護回路 １５ 内部回路 １１０，１１０ａ，１１０ｂ フィールド酸化膜 １１１，１１２，１１３ Ｎ型領域 １１２ａ，１１２ｂ 導体パターン １１４ Ｐ型領域 １１５ Ｐ型サブストレート
Claims (1)
- 【請求項１】電源電圧を受けるための第１の外部端子と
内部回路からの出力信号を出力するための第２の外部端
子との間に接続され前記第１，第２の外部端子間の過大
な印加電圧に対して前記第２の外部端子から前記第１の
外部端子に向かう電流をバイパスすることにより前記内
部回路を保護する第１のトランジスタと、接地等の基準
電圧を受けるための第３の外部端子と前記第２の外部端
子との間に接続され前記第２，第３の外部端子間の過大
な印加電圧に対して前記第２の外部端子から前記第３の
外部端子に向かう電流をバイパスすることにより前記内
部回路を保護する第２のトランジスタと、前記第２の外
部端子と前記第１の外部端子又は前記第３の外部端子と
の間に接続され前記第１の外部端子又は前記第３の外部
端子から前記第２の外部端子に向かう電流をバイパスす
ることにより内部回路が逆バイアスされるのを防止する
ダイオードと、を有する保護回路を内蔵する保護回路内
蔵ＩＣにおいて、 フィールド酸化膜で仕切られたＮ型（又はＰ型）の第
１，第２，第３の領域とこれら第１、第２、および第３
の領域の外側にこれらを囲んで設けられたサブストレー
トと同型のサブストレート接続領域とをＰ型（又はＮ
型）のサブストレート上に備え、前記第１のトランジス
タは前記第２の領域をドレイン（又はソース）とし前記
第１，第２の領域間の前記フィールド酸化膜を第１のゲ
ート絶縁膜とし前記第１の領域をソース（又はドレイ
ン）とするトランジスタであり、前記第２のトランジス
タは前記第２の領域をドレイン（又はソース）とし前記
第２，第３の領域間の前記フィールド酸化膜を第２のゲ
ート絶縁膜とし前記第３の領域をソース（又はドレイ
ン）とするトランジスタであり、前記ダイオードは前記
サブストレート接続領域を介して前記第１の外部端子又
は前記第３の外部端子と接続されて前記サブストレート
をアノード（又はカソード）とし前記第２の領域をカソ
ード（又はアノード）とし、前記第１のゲート絶縁膜か
ら前記第２の領域、そして前記第２のゲート絶縁膜に対
応して１つの電極が形成されこの電極が前記第２の外部
端子に接続されていることを特徴とする保護回路内蔵Ｉ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05037455A JP3112593B2 (ja) | 1993-02-02 | 1993-02-02 | 保護回路内蔵ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05037455A JP3112593B2 (ja) | 1993-02-02 | 1993-02-02 | 保護回路内蔵ｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232358A JPH06232358A (ja) | 1994-08-19 |
| JP3112593B2 true JP3112593B2 (ja) | 2000-11-27 |
Family
ID=12497997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05037455A Expired - Fee Related JP3112593B2 (ja) | 1993-02-02 | 1993-02-02 | 保護回路内蔵ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112593B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4950463B2 (ja) * | 2005-09-14 | 2012-06-13 | キヤノン株式会社 | 半導体装置 |
-
1993
- 1993-02-02 JP JP05037455A patent/JP3112593B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232358A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
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| LAPS | Cancellation because of no payment of annual fees |