JP3141865B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JP3141865B2 JP3141865B2 JP10373587A JP37358798A JP3141865B2 JP 3141865 B2 JP3141865 B2 JP 3141865B2 JP 10373587 A JP10373587 A JP 10373587A JP 37358798 A JP37358798 A JP 37358798A JP 3141865 B2 JP3141865 B2 JP 3141865B2
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- Japan
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- mos transistor
- transistor
- power supply
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、相補型電界効果ト
ランジスタ（以下ＣＭＯＳと略記する）の静電気保護装
置に関する。
ランジスタ（以下ＣＭＯＳと略記する）の静電気保護装
置に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ半導体集積回路の保護装
置は、例えば特公昭６２−３７８１９に示される様に入
力もしくは出力端子に直接接続された保護装置が一般的
であった。すなわち端子から入ってくるサージ電圧を抵
抗手段で減衰させながら、直接電源に放電させる経路を
作るものであった。
置は、例えば特公昭６２−３７８１９に示される様に入
力もしくは出力端子に直接接続された保護装置が一般的
であった。すなわち端子から入ってくるサージ電圧を抵
抗手段で減衰させながら、直接電源に放電させる経路を
作るものであった。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来技
術では、半導体集積回路の加工寸法が微細化するにつ
れ、従来の方法では充分な保護ができない場合が出てき
た。半導体集積回路が微細化された場合、トランジスタ
のチャネル長は、図４に示すＰ+とＮ+拡散間の距離より
短くなり、従来と逆転する。このため、図１のダイオー
ド４，５，１４が働かなくなり、従来充分な破壊耐圧を
有していた比較的ドレイン面積の大きな出力端子でも破
壊するようになった。この理由はドレインのＰＮ接合の
逆耐圧に比べて出カトランジスタのソース・ドレイン間
のパンチみルー電圧が低くなり、本来阻止されるべきト
ラシジスタ部を介してサージ電荷が放電されるようにな
ったためである。これにより出力トランジスタのドレイ
ン拡散のゲート直下の接合が低いサージ電圧で破壊され
てしまうという課題を有する。
術では、半導体集積回路の加工寸法が微細化するにつ
れ、従来の方法では充分な保護ができない場合が出てき
た。半導体集積回路が微細化された場合、トランジスタ
のチャネル長は、図４に示すＰ+とＮ+拡散間の距離より
短くなり、従来と逆転する。このため、図１のダイオー
ド４，５，１４が働かなくなり、従来充分な破壊耐圧を
有していた比較的ドレイン面積の大きな出力端子でも破
壊するようになった。この理由はドレインのＰＮ接合の
逆耐圧に比べて出カトランジスタのソース・ドレイン間
のパンチみルー電圧が低くなり、本来阻止されるべきト
ラシジスタ部を介してサージ電荷が放電されるようにな
ったためである。これにより出力トランジスタのドレイ
ン拡散のゲート直下の接合が低いサージ電圧で破壊され
てしまうという課題を有する。
【０００４】そこで本発明は、このような問題点を解決
するもので、その目的とするところは、ＣＭＯＳ集積回
路の電源間（Ｖｃｃ−ＧＮＤ）にある逆接合と並列に電
界効果型トランジスタを設け、前記逆接合部のサージ電
荷の放電能力を高めることにより、従来よりチャネル長
の短い出力トランジスタ用いたいた場合でも、従来と同
水準のサージ電圧に耐え得ることのできる保護装置を提
供することにある。
するもので、その目的とするところは、ＣＭＯＳ集積回
路の電源間（Ｖｃｃ−ＧＮＤ）にある逆接合と並列に電
界効果型トランジスタを設け、前記逆接合部のサージ電
荷の放電能力を高めることにより、従来よりチャネル長
の短い出力トランジスタ用いたいた場合でも、従来と同
水準のサージ電圧に耐え得ることのできる保護装置を提
供することにある。
【０００５】
【課題を解決するための手段】本発明の保護装置は、入
力もしくは出力端子と入力トランジスタのゲートもしく
は出力トランジスタのドレインをつなぐ配線に一端を接
続し、他端を電源もしくはグランドに接続された第１と
第２のダイオードと、ソースもしくはドレインの一方を
前記電源に接続し、ゲートはオフ側電位に抵抗を介して
接続してなる絶縁ゲート型電界効果トランジスタを備え
たことを特徴とする。
力もしくは出力端子と入力トランジスタのゲートもしく
は出力トランジスタのドレインをつなぐ配線に一端を接
続し、他端を電源もしくはグランドに接続された第１と
第２のダイオードと、ソースもしくはドレインの一方を
前記電源に接続し、ゲートはオフ側電位に抵抗を介して
接続してなる絶縁ゲート型電界効果トランジスタを備え
たことを特徴とする。
【０００６】
【発明の実施の形態】図１は、本発明の一実施例を示す
保護回路であって、ＣＭＯＳインバータを出力回路とし
た場合である。図３は、図１の破線枠１３で囲まれた部
分の集積回路のの平面パターン図の一例を示したもので
ある。図４は、拡散部分に着目して図３の断面構造を示
した図である。図２は、本発明の考え方を入力端子に適
用した場合の保護回路の一例を示す図である。
保護回路であって、ＣＭＯＳインバータを出力回路とし
た場合である。図３は、図１の破線枠１３で囲まれた部
分の集積回路のの平面パターン図の一例を示したもので
ある。図４は、拡散部分に着目して図３の断面構造を示
した図である。図２は、本発明の考え方を入力端子に適
用した場合の保護回路の一例を示す図である。
【０００７】さて図１において、端子１は電源であり、
一般的な回路では、動作時に数Ｖの電圧が端子３のグラ
ンドとの間に印加される。端子２は、ＰチャネルＭＯＳ
トランジスタ１１とＮチャネルトランジスタ１２からな
るインバータの出力端子である。
一般的な回路では、動作時に数Ｖの電圧が端子３のグラ
ンドとの間に印加される。端子２は、ＰチャネルＭＯＳ
トランジスタ１１とＮチャネルトランジスタ１２からな
るインバータの出力端子である。
【０００８】ＰチャネルＭＯＳトランジスタ９は、ソー
スとゲートを電源Ｖｃｃに接続し、ドレインをグランド
３に接続した通常非導通のトランジスタである。トラン
ジスタ９のチャネル長は、集積回路内のトランジスタの
最短のチャネル長と同一にする。またトランジスタ１
１，１２のチャネル長は、トランジスタ９よりもわずか
に長くする。トランジスタ１１，１２のチャネル長を長
くしない場合は、トランジスタ１１，１２のドレインに
抵抗４，５より大きな抵抗を抵抗１０とは別に設ける。
こうすることによってサージ電荷の放電しきい値電圧
は、図１のＡもしくはＢの経路が最小となる。ダイオー
ド４，５の逆方向やトランジスタ１１，１２のチャネル
を通る経路は、経路Ａ，Ｂよりも高い電圧でないと放電
経路が形成されないため、サージ電荷は経路Ａ，Ｂを優
先して流れる。
スとゲートを電源Ｖｃｃに接続し、ドレインをグランド
３に接続した通常非導通のトランジスタである。トラン
ジスタ９のチャネル長は、集積回路内のトランジスタの
最短のチャネル長と同一にする。またトランジスタ１
１，１２のチャネル長は、トランジスタ９よりもわずか
に長くする。トランジスタ１１，１２のチャネル長を長
くしない場合は、トランジスタ１１，１２のドレインに
抵抗４，５より大きな抵抗を抵抗１０とは別に設ける。
こうすることによってサージ電荷の放電しきい値電圧
は、図１のＡもしくはＢの経路が最小となる。ダイオー
ド４，５の逆方向やトランジスタ１１，１２のチャネル
を通る経路は、経路Ａ，Ｂよりも高い電圧でないと放電
経路が形成されないため、サージ電荷は経路Ａ，Ｂを優
先して流れる。
【０００９】抵抗８，１０は、保護抵抗で、拡散もしく
は多結晶シリコン等の半導体集積回路の導電性材料を用
いて形成される。ダイオード４，５は、従来の保護装置
で用いられているＰ+ｎ-，Ｎ+Ｐ-接合で、端子２と電源
１，３の間に接続される。抵抗６，７，１６は、通常ダ
イオード４，５，１４を形成するときに必然的にできる
Ｐウエル，Ｎウエル抵抗である。サージ電荷が流れた場
合、抵抗６，７とトランジスタ９とでサージ電圧が分圧
され、トランジスタ９の破壊耐圧を上げる働きをする。
抵抗１０は、出力トランジスタのドレイン面積が小さい
場合に、サージ耐圧を上げるために付加される０Ωから
数１００Ωの抵抗である。図３は、抵抗１０がない場合
を示してある。本発明では、ＯＵＴ端子２に印加された
サージ電荷は、図１のＡもしくはＢ経路をたどって電源
端子１，３に放電される。経路Ａは、Ｖｃｃ端子１に対
してＯＵＴ端子２がマイナスのサージ電圧を受けた場合
である。一方経路Ｂは、ＧＮＤ端子３に対してＯＵＴ端
子がプラスのサージを受けた場合である。この場合ダイ
オード４，５は、順方向にバイアスされるので、破壊さ
れにくい。非導通のＰチャネルトランジスタ９は、高電
圧サージがソース・ドレイン間に印加されるとパンチス
ルーやソース，ドレインそれにサブからなる寄生ＰＮＰ
バイポーラトランジスタがオンし、サージ電流が流れ
る。このとき抵抗６，７がサージ電流を制限し、またサ
ージ電圧を分圧するので、トランジスタ１１，１２をサ
ージ電流が流れる場合に比べてトランジスタ９は破壊さ
れにくい。したがってトランジスタ９のチャネル幅は、
電流集中を緩和する目的で、できるだけ長くすることが
望ましい。図３，図４に示すようにトランジスタ９は、
サブ〜サブ領域に形成できるため、大きな集積回路面積
を必要とせず、長いチャネル幅のトランジスタを作るこ
とができる。また図３では省略してあるが、タイオード
４，５を形成する拡散部は金属配線により均一に低抵抗
化して、経路Ａ，Ｂのインピーダンスを最小化する必要
がある。
は多結晶シリコン等の半導体集積回路の導電性材料を用
いて形成される。ダイオード４，５は、従来の保護装置
で用いられているＰ+ｎ-，Ｎ+Ｐ-接合で、端子２と電源
１，３の間に接続される。抵抗６，７，１６は、通常ダ
イオード４，５，１４を形成するときに必然的にできる
Ｐウエル，Ｎウエル抵抗である。サージ電荷が流れた場
合、抵抗６，７とトランジスタ９とでサージ電圧が分圧
され、トランジスタ９の破壊耐圧を上げる働きをする。
抵抗１０は、出力トランジスタのドレイン面積が小さい
場合に、サージ耐圧を上げるために付加される０Ωから
数１００Ωの抵抗である。図３は、抵抗１０がない場合
を示してある。本発明では、ＯＵＴ端子２に印加された
サージ電荷は、図１のＡもしくはＢ経路をたどって電源
端子１，３に放電される。経路Ａは、Ｖｃｃ端子１に対
してＯＵＴ端子２がマイナスのサージ電圧を受けた場合
である。一方経路Ｂは、ＧＮＤ端子３に対してＯＵＴ端
子がプラスのサージを受けた場合である。この場合ダイ
オード４，５は、順方向にバイアスされるので、破壊さ
れにくい。非導通のＰチャネルトランジスタ９は、高電
圧サージがソース・ドレイン間に印加されるとパンチス
ルーやソース，ドレインそれにサブからなる寄生ＰＮＰ
バイポーラトランジスタがオンし、サージ電流が流れ
る。このとき抵抗６，７がサージ電流を制限し、またサ
ージ電圧を分圧するので、トランジスタ１１，１２をサ
ージ電流が流れる場合に比べてトランジスタ９は破壊さ
れにくい。したがってトランジスタ９のチャネル幅は、
電流集中を緩和する目的で、できるだけ長くすることが
望ましい。図３，図４に示すようにトランジスタ９は、
サブ〜サブ領域に形成できるため、大きな集積回路面積
を必要とせず、長いチャネル幅のトランジスタを作るこ
とができる。また図３では省略してあるが、タイオード
４，５を形成する拡散部は金属配線により均一に低抵抗
化して、経路Ａ，Ｂのインピーダンスを最小化する必要
がある。
【００１０】以上本発明によれば、トランジスタ９に相
当するトランジスタは、ＮチャネルＭＯＳトランジスタ
でも良く、またＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタを並列に設けても良いことは明
らかである。また図２に示されるように入力端予に対し
ても、同一の考え方で本発明の保護回路を適用すること
ができる。
当するトランジスタは、ＮチャネルＭＯＳトランジスタ
でも良く、またＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタを並列に設けても良いことは明
らかである。また図２に示されるように入力端予に対し
ても、同一の考え方で本発明の保護回路を適用すること
ができる。
【００１１】
【発明の効果】以上述べたように本発明によれば、半導
体集積回路の加工寸法に応じてサージ電荷の放電経路を
最適化できるため、本保護装置を設けるために加工プロ
セス条件の変更、追加を必要とせず、また再現性の高い
保護装置が得られる。またトランジスタ９は、直接ＯＵ
Ｔ端子につながらないので、本来の回路動作に影響を与
えることはない。さらにサブ〜サブ領域を使って第２の
MOSトランジスタを形成できるので、集積回路化に有利
で、応用の自由度が高い。更に、第２のMOSトランジス
タをパットの近傍に配置することにより、保護素子に近
接してレイアウトでき、均一に放電させることができる
とともに、パッド周辺の領域を有効に使うことができ、
チップ面積の増大を防ぐことができる。
体集積回路の加工寸法に応じてサージ電荷の放電経路を
最適化できるため、本保護装置を設けるために加工プロ
セス条件の変更、追加を必要とせず、また再現性の高い
保護装置が得られる。またトランジスタ９は、直接ＯＵ
Ｔ端子につながらないので、本来の回路動作に影響を与
えることはない。さらにサブ〜サブ領域を使って第２の
MOSトランジスタを形成できるので、集積回路化に有利
で、応用の自由度が高い。更に、第２のMOSトランジス
タをパットの近傍に配置することにより、保護素子に近
接してレイアウトでき、均一に放電させることができる
とともに、パッド周辺の領域を有効に使うことができ、
チップ面積の増大を防ぐことができる。
【図１】本発明の保護装置の一構成例を示す図。
【図２】本発明を入力端子に適用した場合の構成を示す
図。
図。
【図３】本発明の保護装置の集積回路パターンを示す略
図。
図。
【図４】図３の断面図。
１…………電源Ｖｃｃ ２…………出力端子 ３…………グランドＧＮＤ ４，５……保護ダイオード ９…………ＰチャネルＭＯＳトランジスタ ８，１０…保護抵抗 １１，１２…出力トランジスタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/06 H01L 27/092 H01L 29/78
Claims (3)
- 【請求項１】入力端子又は出力端子と、該入力端子又は
該出力端子から配線を介して接続された第１のＭＯＳト
ランジスタと、前記配線に一端が接続されるとともに他
端が第１の電源に接続された第１のサージ導通手段と前
記配線に一端が接続されるとともに他端が第２の電源に
接続された第２のサージ導通手段とを備えた半導体集積
装置において、 前記第１の電源にソースが接続され、前記第２の電源に
ドレインが接続されるとともに通常非導通となる電位に
ゲートが接続された第２のＭＯＳトランジスタを有し、 前記第２のＭＯＳトランジスタのチャネル長は前記第１
のＭＯＳトランジスタのチャネル長より短く設定され前
記第２のＭＯＳトランジスタのドレイン領域は前記半導
体装置を構成する第１導電型の半導体基板と前記半導体
基板に形成された第２導電型のウェル領域とにまたがっ
て形成される拡散層であることを特徴とする半導体集積
装置。 - 【請求項２】前記第２のＭＯＳトランジスタはパッドの
近傍に配置されてなることを特徴とする請求項１記載の
半導体集積装置。 - 【請求項３】前記第１のＭＯＳトランジスタおよび前記
第２のＭＯＳトランジスタ以外のＭＯＳトランジスタの
チャネル長が前記第２のＭＯＳトランジスタのチャネル
長と同等もしくは長いことを特徴とする請求項２記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10373587A JP3141865B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10373587A JP3141865B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01144845A Division JP3100137B2 (ja) | 1989-06-07 | 1989-06-07 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11251453A JPH11251453A (ja) | 1999-09-17 |
| JP3141865B2 true JP3141865B2 (ja) | 2001-03-07 |
Family
ID=18502421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10373587A Expired - Lifetime JP3141865B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141865B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4803866B2 (ja) * | 2000-07-31 | 2011-10-26 | ローム株式会社 | 半導体装置 |
| JP2002313947A (ja) | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
| KR100532463B1 (ko) * | 2003-08-27 | 2005-12-01 | 삼성전자주식회사 | 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치 |
| JP2011066246A (ja) * | 2009-09-17 | 2011-03-31 | Seiko Instruments Inc | 静電気保護用半導体装置 |
| WO2024057763A1 (ja) * | 2022-09-14 | 2024-03-21 | ローム株式会社 | Ｉ／ｏ回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 |
-
1998
- 1998-12-28 JP JP10373587A patent/JP3141865B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11251453A (ja) | 1999-09-17 |
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| US5432369A (en) | Input/output protection circuit | |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001121 |
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