JPH0369141A - セミカスタム半導体集積回路 - Google Patents
セミカスタム半導体集積回路Info
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- JPH0369141A JPH0369141A JP1205925A JP20592589A JPH0369141A JP H0369141 A JPH0369141 A JP H0369141A JP 1205925 A JP1205925 A JP 1205925A JP 20592589 A JP20592589 A JP 20592589A JP H0369141 A JPH0369141 A JP H0369141A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
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- 238000003491 array Methods 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、セミカスタム半導体集積回路に関し、特に０
ＭＯＳトランジスタによるゲートアレー集積回路（以後
ＩＣと記す）の周辺部ブロックを含むセミカスタム半導
体集積回路に関する。
ＭＯＳトランジスタによるゲートアレー集積回路（以後
ＩＣと記す）の周辺部ブロックを含むセミカスタム半導
体集積回路に関する。
従来、０ＭＯＳトランジスタによるゲートア１／−ＩＣ
において、周辺部ブロックは、電源パッド、外部信号の
入力回路、内部信号の出力回路および外部信号の入出力
回路として構成できるようにするため、内部にはボンデ
ィングパッド、抵抗とダイオードからなる入力保護用回
路、出方回路構成のためのトランジスタ幅の大きいＰチ
ャンネル、Ｎチャンネルトランジスタ及び各種周辺回路
を構成する内部ＣＭＯＳアレーとほぼ同等のトランジス
タサイズを有するＰチャンネル、ＮチャンネルＭＯＳト
ランジスタを有している。
において、周辺部ブロックは、電源パッド、外部信号の
入力回路、内部信号の出力回路および外部信号の入出力
回路として構成できるようにするため、内部にはボンデ
ィングパッド、抵抗とダイオードからなる入力保護用回
路、出方回路構成のためのトランジスタ幅の大きいＰチ
ャンネル、Ｎチャンネルトランジスタ及び各種周辺回路
を構成する内部ＣＭＯＳアレーとほぼ同等のトランジス
タサイズを有するＰチャンネル、ＮチャンネルＭＯＳト
ランジスタを有している。
第４図は、従来の周辺部ブロックの一例の概略平面図を
示したものであり、１は入出力用パッド、２は入力保護
回路に使用するポリシリ抵抗、３は入力保護回路に使用
する接合ダイオード、４は出力バッファを構成するサイ
ズの大きいＮチャンネルＭＯＳトランジスタ、５は出力
バッファを構成するサイズの大きいＰチャンネルＭＯ８
）ラジジスタ、６および７は入力回路および出力回路の
種々の機能を実現する時に使用するＰチャンネルＭＯＳ
トランジスタ群およびＮチャンネルＭＯＳトランジスタ
群である。
示したものであり、１は入出力用パッド、２は入力保護
回路に使用するポリシリ抵抗、３は入力保護回路に使用
する接合ダイオード、４は出力バッファを構成するサイ
ズの大きいＮチャンネルＭＯＳトランジスタ、５は出力
バッファを構成するサイズの大きいＰチャンネルＭＯ８
）ラジジスタ、６および７は入力回路および出力回路の
種々の機能を実現する時に使用するＰチャンネルＭＯＳ
トランジスタ群およびＮチャンネルＭＯＳトランジスタ
群である。
第５図（ａ）、 （ｂ）は、第４図の周辺部ブμツクを
入力回路として配線形成を行なった場合を示したもので
あり、（ａ）は概略平面図、（ｂ）は等価回路を示した
ものである。第５図（ａ）において、入出力バッドｌは
通常第２配線８で形成されており、第１−第２配線間ス
ルーホール９にて第１配線１０に接続され、さらに第１
配線１０とポリシリコン抵抗２はフンタクト１１にて接
続される。ポリシリコン抵抗２の反対側端子は、コンタ
クト１１および第１配線１０により、接合ダイオード３
に接続される。さらに接合ダイオード３の前記接合部よ
り離れた同一半導体領域内の位置にもうひとつの接続点
を設け、第１配線１０により内部回路への接続配線が形
成される。前記接合ダイオードの同一半導体領域内に２
つの接続点を設けることにより、接続点間に抵抗成分を
形成するものである。
入力回路として配線形成を行なった場合を示したもので
あり、（ａ）は概略平面図、（ｂ）は等価回路を示した
ものである。第５図（ａ）において、入出力バッドｌは
通常第２配線８で形成されており、第１−第２配線間ス
ルーホール９にて第１配線１０に接続され、さらに第１
配線１０とポリシリコン抵抗２はフンタクト１１にて接
続される。ポリシリコン抵抗２の反対側端子は、コンタ
クト１１および第１配線１０により、接合ダイオード３
に接続される。さらに接合ダイオード３の前記接合部よ
り離れた同一半導体領域内の位置にもうひとつの接続点
を設け、第１配線１０により内部回路への接続配線が形
成される。前記接合ダイオードの同一半導体領域内に２
つの接続点を設けることにより、接続点間に抵抗成分を
形成するものである。
このような構成により、第５図（ｂ）に示すような入力
保護回路が形成できる。第５図（ｂ）において、１２は
接合ダイオード部の抵抗成分を示す。この回路によれば
、接地電位に対して低い電圧パルスが入力パッドに印加
された場合には、接合ダイオードが順方向になり、クラ
ンプされ内部回路を保護する。逆に電源電位に対して高
い電圧パルスが入力パッドに印加された場合には、接合
ダイオード３のブレークダウン電圧を越えた時点で外部
電流が接地電位に流れ、さらに電源電位と接地電位間に
接続されている。電源間ダイオードを通して電源電位へ
と流れていき、接合ダイオード３の電極部電位が電源電
圧と電源間ダイオードの順方向電圧と接合ダイオード３
のブレークダウン電圧の和となる電圧にクランプされ、
内部回路を保護することになる。
保護回路が形成できる。第５図（ｂ）において、１２は
接合ダイオード部の抵抗成分を示す。この回路によれば
、接地電位に対して低い電圧パルスが入力パッドに印加
された場合には、接合ダイオードが順方向になり、クラ
ンプされ内部回路を保護する。逆に電源電位に対して高
い電圧パルスが入力パッドに印加された場合には、接合
ダイオード３のブレークダウン電圧を越えた時点で外部
電流が接地電位に流れ、さらに電源電位と接地電位間に
接続されている。電源間ダイオードを通して電源電位へ
と流れていき、接合ダイオード３の電極部電位が電源電
圧と電源間ダイオードの順方向電圧と接合ダイオード３
のブレークダウン電圧の和となる電圧にクランプされ、
内部回路を保護することになる。
と
第６図（ａ）ｌｆｕ（ｂ）は、第４図に示した従来の周
辺ブロックによって、出力回路を構成した場合を示した
概略図および等価回路である。第６図において、Ｎチャ
ンネルＭＯ３）ランジメタ４およびＰチャンネルＭＯＳ
トランジスタ５のゲート電極には、内部回路からの信号
出力が接続されており、ＮチャンネルＭＯＳトランジス
タ４のソース電極は、直上にある最低電位にバイアスさ
れた第２配線１２へ、ＰチャンネルＭＯＳトランジスタ
５のソース電極は直上にある最高電位にバイアスされた
第２配線１３に接続される。これによりＮチャンネルＭ
ＯＳトランジスタ４とＰチャンネルＭＯＳトランジスタ
５によりＣＭＯＳインバータ回路による出力バッファを
構成している。
辺ブロックによって、出力回路を構成した場合を示した
概略図および等価回路である。第６図において、Ｎチャ
ンネルＭＯ３）ランジメタ４およびＰチャンネルＭＯＳ
トランジスタ５のゲート電極には、内部回路からの信号
出力が接続されており、ＮチャンネルＭＯＳトランジス
タ４のソース電極は、直上にある最低電位にバイアスさ
れた第２配線１２へ、ＰチャンネルＭＯＳトランジスタ
５のソース電極は直上にある最高電位にバイアスされた
第２配線１３に接続される。これによりＮチャンネルＭ
ＯＳトランジスタ４とＰチャンネルＭＯＳトランジスタ
５によりＣＭＯＳインバータ回路による出力バッファを
構成している。
しかしながら上述した従来の周辺部ブロックの・構成に
おいては、入力保護回路構成のためのポリシリコン抵抗
、接合ダイオードと出力回路構成のためのサイズの大き
いＰチャンネル、ＮチャンネルＭＯＳトランジスタを形
成するためのブ□ツク全体の面積が大きく、内部回路数
が少なく周辺部ブロックの個数が多いほど、ＩＣの全面
積に対する周辺部ブロヅクの面積比が大きく、集積度が
高くならないという欠点がある。
おいては、入力保護回路構成のためのポリシリコン抵抗
、接合ダイオードと出力回路構成のためのサイズの大き
いＰチャンネル、ＮチャンネルＭＯＳトランジスタを形
成するためのブ□ツク全体の面積が大きく、内部回路数
が少なく周辺部ブロックの個数が多いほど、ＩＣの全面
積に対する周辺部ブロヅクの面積比が大きく、集積度が
高くならないという欠点がある。
本発明の目的は、入力保護回路構成とする周辺部ブロッ
クの面積を小さくすることが可能なセミカスタム半導体
集積回路を提供することにある。
クの面積を小さくすることが可能なセミカスタム半導体
集積回路を提供することにある。
本発明のセミカスタム半導体集積回路は、複数個のＰチ
ャンネルおよびＮチャンネルＭＯＳトランジスタからな
る単位セルをチップ中央に７レイ状に配置し、チップ周
辺部の各辺にボンディングパッドを配置し、前記周辺部
ブロック内に存在する複数個のＰチャンネルおよびＮチ
ャンネルＭＯＳトランジスタのうち少なくとも１組の他
のトランジスタよりも大きいトランジスタサイズを有す
るＰチャンネルおよびＮチャンネルＭＯＳトランジスタ
な有し、ソース電極とゲート電極をＰチャンネルＭＯＳ
トランジスタにおいては最高電位に、ＮチャンネルＭＯ
Ｓトランジスタにおいては最低電位に接続し、ドレイン
端子をパッドに接続される外部信号入力配線に接続して
、入力保護用のダイオードとして使用することを特徴と
する。
ャンネルおよびＮチャンネルＭＯＳトランジスタからな
る単位セルをチップ中央に７レイ状に配置し、チップ周
辺部の各辺にボンディングパッドを配置し、前記周辺部
ブロック内に存在する複数個のＰチャンネルおよびＮチ
ャンネルＭＯＳトランジスタのうち少なくとも１組の他
のトランジスタよりも大きいトランジスタサイズを有す
るＰチャンネルおよびＮチャンネルＭＯＳトランジスタ
な有し、ソース電極とゲート電極をＰチャンネルＭＯＳ
トランジスタにおいては最高電位に、ＮチャンネルＭＯ
Ｓトランジスタにおいては最低電位に接続し、ドレイン
端子をパッドに接続される外部信号入力配線に接続して
、入力保護用のダイオードとして使用することを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例を説明するための
半導体チップの平面図である。１は入出力パッド、４は
ＮチャンネルＭＯＳトランジスタ、５はＰチャンネルＭ
ＯＳトランジスタ、６はＰチャンネルＭＯＳトランジス
タ群、７はＮチャンネルＭＯＳトランジスタ群である。
半導体チップの平面図である。１は入出力パッド、４は
ＮチャンネルＭＯＳトランジスタ、５はＰチャンネルＭ
ＯＳトランジスタ、６はＰチャンネルＭＯＳトランジス
タ群、７はＮチャンネルＭＯＳトランジスタ群である。
入出力バッド１を入力端子とし、外部からの入力部配線
は第２配線８、第１−第２配線間スルーホール９、第１
配線１０によりＮチャンネルＭＯＳトランジスタ４のド
レイン電極にコンタクト１１により接続され、内部回路
へと構成される。一方、ＮチャンネルＭＯ３Ｉ−ランジ
スタ４のソース電極は、その直上部に布線されている最
低電位にバイアスされた第２配線１２に、コンタクト１
１．第１配線１０．第１−第２配線間スルーホール９に
て接続され、ゲート電極はコンタクト１１および第１配
線１０により最低電位である半導体領域に接続されてい
る。ＰチャンネルＭＯＳトランジスタ５の直上部には最
高電位にバイアスされた第２配線１３が布線されている
が、本実施例においては本周辺部ブロックには接続され
ず、他の周辺ブロックへの布線の一部として使用される
。このような構成により、本周辺部ブロックは第１図（
ｂ）に示したような等価回路となる。
は第２配線８、第１−第２配線間スルーホール９、第１
配線１０によりＮチャンネルＭＯＳトランジスタ４のド
レイン電極にコンタクト１１により接続され、内部回路
へと構成される。一方、ＮチャンネルＭＯ３Ｉ−ランジ
スタ４のソース電極は、その直上部に布線されている最
低電位にバイアスされた第２配線１２に、コンタクト１
１．第１配線１０．第１−第２配線間スルーホール９に
て接続され、ゲート電極はコンタクト１１および第１配
線１０により最低電位である半導体領域に接続されてい
る。ＰチャンネルＭＯＳトランジスタ５の直上部には最
高電位にバイアスされた第２配線１３が布線されている
が、本実施例においては本周辺部ブロックには接続され
ず、他の周辺ブロックへの布線の一部として使用される
。このような構成により、本周辺部ブロックは第１図（
ｂ）に示したような等価回路となる。
第１図（ｂ）においてｌは入出力パッド、１４はＮチャ
ンネルＭＯＳトランジスタよりなる保護ダイオードであ
り、１５はＮチャンネルＭＯＳトランジスタのゲート電
極と電低電位にバイアスされた配線領域間に存在する半
導体領域の抵抗成分である。このような構成の周辺部ブ
ロックにおいては、入出力パッド１に最低電位よりも低
い電圧が印加され、ＮチャンネルＭＯ８Ｉ−ランジスタ
のサブ領域（Ｐ型）とドレイン領域（Ｎ型）間のＰＮ接
合の順方向ＯＮ電圧に達すると、この接合を通して最低
電位より外部信号に電流が流れ、入出力パッドの電位は
最低電位よりＰＮ接合の順方向ＯＮ電圧だけ低い電圧に
クランプされ、内部回路を保護する。また、入出力バッ
ド１に最高電位よりも高い電圧が印加されると、Ｎチャ
ンネルＭＯＳトランジスタのドレイン領域とサブ領域間
が逆方向バイアスされる。この逆方向バイアス状態にお
いて、ＮチャンネルＭＯＳトランジスタのドレインーン
ース間ブレークダウン電圧ＢＶＤ！ｌに達すると、この
保護ダイオードがブレークダウンし最低電位にバイアス
された半導体領域に電流が流れさらに最高電位配線と最
低電位配線間に挿入されている電源間ダイオードを順方
向に流れる。このため、入出力パッド部の電位は、電源
電圧と電源間ダイオードの順方向電圧と保護ダイオード
のブレークダウン電圧との和の電圧にクランプされ、内
部回路を保護することができる。この結果、Ｎチャンネ
ルＭＯＳトランジスタを保護ダイオードとして用いた場
合、従来のポリシリコン抵抗と接合ダイオードによる保
護回路に対して同等の素子面積であれば、保護能力すな
わち静電破壊耐量がより大きいとの結果を得た。例えば
、ＮチャンネルＭＯＳトランジスタのソース・ドレイン
領域の接合深さ０．５μ程度ゲート酸化膜３００人程度
の構造を実現するプロセスにおいては、保護ダイオード
のブレークダウン電圧ＢＶゎ、は、１５〜２０Ｖ程度で
あるが、そのＮｃｈＭＯＳトランジスタのチャンネル長
を２．５μ程度とした場合、チャンネル幅２００μ程度
であれば、一般にＭＩＬ方式と呼ばれる静電破壊耐量試
験回路において、耐量電圧２０００Ｖ以上を有すること
を確認した。従って、この程度のサイズのＮチャンネル
ＭＯＳトランジスタを周辺部ブロックに構成することは
可能であり、出力回路として使用した時も十分な電流駆
動能力を実現でき、入力回路と出力回路とに兼用できる
ＭＯＳ）ランジスタのトランジスタサイズの設定が容易
であることが明らかになった。
ンネルＭＯＳトランジスタよりなる保護ダイオードであ
り、１５はＮチャンネルＭＯＳトランジスタのゲート電
極と電低電位にバイアスされた配線領域間に存在する半
導体領域の抵抗成分である。このような構成の周辺部ブ
ロックにおいては、入出力パッド１に最低電位よりも低
い電圧が印加され、ＮチャンネルＭＯ８Ｉ−ランジスタ
のサブ領域（Ｐ型）とドレイン領域（Ｎ型）間のＰＮ接
合の順方向ＯＮ電圧に達すると、この接合を通して最低
電位より外部信号に電流が流れ、入出力パッドの電位は
最低電位よりＰＮ接合の順方向ＯＮ電圧だけ低い電圧に
クランプされ、内部回路を保護する。また、入出力バッ
ド１に最高電位よりも高い電圧が印加されると、Ｎチャ
ンネルＭＯＳトランジスタのドレイン領域とサブ領域間
が逆方向バイアスされる。この逆方向バイアス状態にお
いて、ＮチャンネルＭＯＳトランジスタのドレインーン
ース間ブレークダウン電圧ＢＶＤ！ｌに達すると、この
保護ダイオードがブレークダウンし最低電位にバイアス
された半導体領域に電流が流れさらに最高電位配線と最
低電位配線間に挿入されている電源間ダイオードを順方
向に流れる。このため、入出力パッド部の電位は、電源
電圧と電源間ダイオードの順方向電圧と保護ダイオード
のブレークダウン電圧との和の電圧にクランプされ、内
部回路を保護することができる。この結果、Ｎチャンネ
ルＭＯＳトランジスタを保護ダイオードとして用いた場
合、従来のポリシリコン抵抗と接合ダイオードによる保
護回路に対して同等の素子面積であれば、保護能力すな
わち静電破壊耐量がより大きいとの結果を得た。例えば
、ＮチャンネルＭＯＳトランジスタのソース・ドレイン
領域の接合深さ０．５μ程度ゲート酸化膜３００人程度
の構造を実現するプロセスにおいては、保護ダイオード
のブレークダウン電圧ＢＶゎ、は、１５〜２０Ｖ程度で
あるが、そのＮｃｈＭＯＳトランジスタのチャンネル長
を２．５μ程度とした場合、チャンネル幅２００μ程度
であれば、一般にＭＩＬ方式と呼ばれる静電破壊耐量試
験回路において、耐量電圧２０００Ｖ以上を有すること
を確認した。従って、この程度のサイズのＮチャンネル
ＭＯＳトランジスタを周辺部ブロックに構成することは
可能であり、出力回路として使用した時も十分な電流駆
動能力を実現でき、入力回路と出力回路とに兼用できる
ＭＯＳ）ランジスタのトランジスタサイズの設定が容易
であることが明らかになった。
以上述べた評価により、従来出力回路にのみ使用してい
たサイズの大きいＭＯＳ）ランジスタを入力保護用ダイ
オードに使用することにより、従来入力保護回路構成の
ために形成されていたポリシリコン抵抗および接合ダイ
オードが不要であることが確認された。
たサイズの大きいＭＯＳ）ランジスタを入力保護用ダイ
オードに使用することにより、従来入力保護回路構成の
ために形成されていたポリシリコン抵抗および接合ダイ
オードが不要であることが確認された。
第２図（ａ）および（ｂ）は本発明の第２の実施例を説
明するための概略図およびその等価回路である。本実施
例においては、入出力パッド１を入力端子として外部か
らの入力部配線はＮチャンネルＭＯＳ）ランラスタ４に
よる保護ダイオード１４に加えて、ＰチャンネルＭＯＳ
トランジスタ５のドレイン電極にも接続されており、ソ
ース電極は直上にある最高電位第２配線１３に接続され
、ゲート電極は第１配線１０およびコンタクト１１によ
り最高電位にバイアスされているＰチャンネルＭＯＳト
ランジスタ５のサブ領域であるＮウェル領域１６に接続
され、抵抗１８を介して最高電位に配線されることとな
る。この実施例では、入出力パッド１に最高電位よりも
高い電圧パルスが印加された場合、その電圧と最高電位
との電位差がＰチャンネルＭＯＳトランジスタ５により
構成された保護ダイオード１７の順方向ＯＮ電圧に達し
た時点で、保護ダイオード１７のドレイン領域であるＰ
型領域からサブ領域であるＮウェル領域１６に対し、順
方向電流が流れ入出力パッド１の電位はクランプされ、
内部回路を保護することができる。
明するための概略図およびその等価回路である。本実施
例においては、入出力パッド１を入力端子として外部か
らの入力部配線はＮチャンネルＭＯＳ）ランラスタ４に
よる保護ダイオード１４に加えて、ＰチャンネルＭＯＳ
トランジスタ５のドレイン電極にも接続されており、ソ
ース電極は直上にある最高電位第２配線１３に接続され
、ゲート電極は第１配線１０およびコンタクト１１によ
り最高電位にバイアスされているＰチャンネルＭＯＳト
ランジスタ５のサブ領域であるＮウェル領域１６に接続
され、抵抗１８を介して最高電位に配線されることとな
る。この実施例では、入出力パッド１に最高電位よりも
高い電圧パルスが印加された場合、その電圧と最高電位
との電位差がＰチャンネルＭＯＳトランジスタ５により
構成された保護ダイオード１７の順方向ＯＮ電圧に達し
た時点で、保護ダイオード１７のドレイン領域であるＰ
型領域からサブ領域であるＮウェル領域１６に対し、順
方向電流が流れ入出力パッド１の電位はクランプされ、
内部回路を保護することができる。
本実施例では、入出力パッド１の電位範囲が、保護ダイ
オードの順方向電圧が０．７Ｖ程度とすれば、下限は（
ＩＣの最低電位−〇、７Ｖ）上限は（ＩＣの最高電位＋
〇、７Ｖ）に制限され、保護動作が確実であるという利
点がある。しかしながら、入出力パッド１に印加される
電圧が上述した上限の電圧値を越える場合、または入力
部の寄生容量が影響するような高周波パルスの場合には
、第１の実施例をとることになる。
オードの順方向電圧が０．７Ｖ程度とすれば、下限は（
ＩＣの最低電位−〇、７Ｖ）上限は（ＩＣの最高電位＋
〇、７Ｖ）に制限され、保護動作が確実であるという利
点がある。しかしながら、入出力パッド１に印加される
電圧が上述した上限の電圧値を越える場合、または入力
部の寄生容量が影響するような高周波パルスの場合には
、第１の実施例をとることになる。
第３図（ａ）、 （ｂ）は、本発明の構成の周辺部ブロ
ックが出力回路を構成できることを示した概略図及び等
価回路である。第３図において、内部回路より接続され
た信号出力は、ＰチャンネルＭＯＳトランジスタ５とＮ
チャンネルＭＯＳ）ランラスタ４とにより構成されたＣ
ＭＯＳインバータの入力に接続され、出力は入出力パッ
ト１に接続され、出力バッファ用インバータ回路を構成
する。
ックが出力回路を構成できることを示した概略図及び等
価回路である。第３図において、内部回路より接続され
た信号出力は、ＰチャンネルＭＯＳトランジスタ５とＮ
チャンネルＭＯＳ）ランラスタ４とにより構成されたＣ
ＭＯＳインバータの入力に接続され、出力は入出力パッ
ト１に接続され、出力バッファ用インバータ回路を構成
する。
以上説明したように本発明は、セミカスタム半導体集積
回路における周辺部ブロックの構成を改良し、出力回路
構成時に使用するサイズの大きいＭＯＳ）ランジスタを
、入力回路構成時にも入力保護ダイオードとして機能さ
せることにより十分な静電破壊耐量を有し従来必要であ
った入力保護回路構成用のポリシリコン抵抗および接合
ダイオードを不要とした。このことにより周辺部ブロッ
クの面積を従来に比較し小さくすることができ、集積度
の高いセミカスタム半導体集積回路を実現できるという
効果がある。
回路における周辺部ブロックの構成を改良し、出力回路
構成時に使用するサイズの大きいＭＯＳ）ランジスタを
、入力回路構成時にも入力保護ダイオードとして機能さ
せることにより十分な静電破壊耐量を有し従来必要であ
った入力保護回路構成用のポリシリコン抵抗および接合
ダイオードを不要とした。このことにより周辺部ブロッ
クの面積を従来に比較し小さくすることができ、集積度
の高いセミカスタム半導体集積回路を実現できるという
効果がある。
第１図（ａ）および（ｂ）は、本発明の第１の実施例を
説明するための概略図およびその等価回路、第２図（ａ
）および（ｂ）は、本発明の第２の実施例を説明するた
めの概略図およびその等価回路、第３図（ａ）、 （ｂ
）は本発明第１及び第２の実施例の周辺部ブロックによ
り構成される出力回路を示した概略図および等価回路、
第４図は従来の周辺部ブロックの構成を示した概略図、
第５図（ａ）、 （ｂ）は従来の周辺部ブロックにより
入力保護回路を構成した場合の概略図と等価回路図、第
６図（ａ）。 （ｂ）は従来の周辺部ブロックにより出力回路であるＣ
ＭＯＳインバータを構成した場合の概略図と等価回路図
である。 ■・・・・・・入出力パッド、２・・・・・・ポリシリ
コン抵抗、３・・・・・・接合ダイオード、４・・・・
・・ＮチャンネルＭＯＳトランジスタ、５・・・・・・
ＰチャンネルＭＯＳトランジスタ、６・・・・・・Ｐチ
ャンネルＭＯＳトランジスタ群、７・・・・・・Ｎチャ
ンネルＭＯＳ）ランジスタ群、８・・・・・・第２配線
、９・・・・・・第１−第２配線間スルーホール、１０
・・・・・・第１配線、１１・・・・・・コンタクト、
１２・・・・・・最低電位第２配線、１３・・・・・・
最高電位第２配線、１４・・・・・・保護ダイオード、
１５・・・・・・抵抗、ｌ６・・・・・・Ｎウェル領域
、 １ ７・・・・・・保護ダイオード、 １８・・・・・・抵抗。
説明するための概略図およびその等価回路、第２図（ａ
）および（ｂ）は、本発明の第２の実施例を説明するた
めの概略図およびその等価回路、第３図（ａ）、 （ｂ
）は本発明第１及び第２の実施例の周辺部ブロックによ
り構成される出力回路を示した概略図および等価回路、
第４図は従来の周辺部ブロックの構成を示した概略図、
第５図（ａ）、 （ｂ）は従来の周辺部ブロックにより
入力保護回路を構成した場合の概略図と等価回路図、第
６図（ａ）。 （ｂ）は従来の周辺部ブロックにより出力回路であるＣ
ＭＯＳインバータを構成した場合の概略図と等価回路図
である。 ■・・・・・・入出力パッド、２・・・・・・ポリシリ
コン抵抗、３・・・・・・接合ダイオード、４・・・・
・・ＮチャンネルＭＯＳトランジスタ、５・・・・・・
ＰチャンネルＭＯＳトランジスタ、６・・・・・・Ｐチ
ャンネルＭＯＳトランジスタ群、７・・・・・・Ｎチャ
ンネルＭＯＳ）ランジスタ群、８・・・・・・第２配線
、９・・・・・・第１−第２配線間スルーホール、１０
・・・・・・第１配線、１１・・・・・・コンタクト、
１２・・・・・・最低電位第２配線、１３・・・・・・
最高電位第２配線、１４・・・・・・保護ダイオード、
１５・・・・・・抵抗、ｌ６・・・・・・Ｎウェル領域
、 １ ７・・・・・・保護ダイオード、 １８・・・・・・抵抗。
Claims (1)
- 複数個のＰチャンネルおよびＮチャンネルＭＯＳトラン
ジスタからなる単位セルを中央にアレイ状に配置し周辺
部にボンディングパッドを配置した周辺部ブロックであ
って少なくとも１組の前記ＰチャンネルおよびＮチャン
ネルＭＯＳトランジスタによりＣＭＯＳインバータ回路
を構成するセミカスタム半導体集積回路において、前記
ＰチャンネルＭＯＳトランジスタにおいては、ソース電
極とゲート電極を最高電位に接続し、前記Ｎチャンネル
ＭＯＳトランジスタにおいてはソース電極とゲート電極
を最低電位に接続しそれぞれのドレイン端子をパットに
接続される外部信号入力配線に接続して、入力保護用ダ
イオードとして用い、入力回路を構成することを特徴と
するセミカスタム半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205925A JPH0369141A (ja) | 1989-08-08 | 1989-08-08 | セミカスタム半導体集積回路 |
| US07/564,232 US5087955A (en) | 1989-08-08 | 1990-08-08 | Input-output circuit of reduced device area for semicustom semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205925A JPH0369141A (ja) | 1989-08-08 | 1989-08-08 | セミカスタム半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369141A true JPH0369141A (ja) | 1991-03-25 |
Family
ID=16515012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205925A Pending JPH0369141A (ja) | 1989-08-08 | 1989-08-08 | セミカスタム半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5087955A (ja) |
| JP (1) | JPH0369141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3199808B2 (ja) * | 1991-05-14 | 2001-08-20 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
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1989
- 1989-08-08 JP JP1205925A patent/JPH0369141A/ja active Pending
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1990
- 1990-08-08 US US07/564,232 patent/US5087955A/en not_active Expired - Lifetime
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|---|---|
| US5087955A (en) | 1992-02-11 |
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