JP2926801B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP2926801B2 JP2926801B2 JP1313166A JP31316689A JP2926801B2 JP 2926801 B2 JP2926801 B2 JP 2926801B2 JP 1313166 A JP1313166 A JP 1313166A JP 31316689 A JP31316689 A JP 31316689A JP 2926801 B2 JP2926801 B2 JP 2926801B2
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- Japan
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- output
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積装置、特に、その入出力保護に関
する。
する。
本発明は半導体集積装置において、入出力部に設置す
る静電気保護用の抵抗素子の全てと、能動素子と、外部
との信号配線素材を接続する外部接続部（以下PAD部と
呼ぶ）を中間に位置させることにより、面積を小さく、
しかもラッチアップや静電気破壊に対し強くする事が可
能となる。
る静電気保護用の抵抗素子の全てと、能動素子と、外部
との信号配線素材を接続する外部接続部（以下PAD部と
呼ぶ）を中間に位置させることにより、面積を小さく、
しかもラッチアップや静電気破壊に対し強くする事が可
能となる。
半導体集積装置においては、外部からのサージ電圧、
静電気から半導体集積装置自体を保護する目的で、多種
の方法が考案されていた。一例として特開昭60−257576
号公報に記載されたように、ダイオード素子及び抵抗素
子により構成された保護回路が知られていた。
静電気から半導体集積装置自体を保護する目的で、多種
の方法が考案されていた。一例として特開昭60−257576
号公報に記載されたように、ダイオード素子及び抵抗素
子により構成された保護回路が知られていた。
しかし、従来の保護回路の他に入力バッファ、出力バ
ッファなどの能動素子を含めて外部との入出力部を構成
する必要がある場合、保護回路に能動素子が接近してい
るために、サージ電圧が保護回路を介さず直接入出力バ
ッファに印加される事になり破壊を起こす原因となる。
又保護回路と入出力バッファを距離的に多く取る事は半
導体集積装置のサイズ増加をもたらし、コスト的にも問
題を生ずる事になる。
ッファなどの能動素子を含めて外部との入出力部を構成
する必要がある場合、保護回路に能動素子が接近してい
るために、サージ電圧が保護回路を介さず直接入出力バ
ッファに印加される事になり破壊を起こす原因となる。
又保護回路と入出力バッファを距離的に多く取る事は半
導体集積装置のサイズ増加をもたらし、コスト的にも問
題を生ずる事になる。
そこで、本発明はこのような問題を解決するためのも
ので、その目的とするところは、外部からのサージ電
圧、静電気に対し強く、しかも面積効率の良い保護回路
を提供する事を目的とする。
ので、その目的とするところは、外部からのサージ電
圧、静電気に対し強く、しかも面積効率の良い保護回路
を提供する事を目的とする。
本発明の半導体集積装置は、 四辺形をなす入出力パッドと、 一端を前記入出力パッドに電気的に接続された保護用
抵抗素子と、 前記保護用抵抗素子の他端に電気的に接続された能動
素子と、 を含む半導体集積装置において、 前記保護用抵抗素子は、前記入出力パッドの四辺を構
成する任意の一辺側に形成され、 前記能動素子は、前記保護用抵抗素子が形成される前
記入出力パッドの前記一辺とは対向する一辺側に形成さ
れ、 前記入出力パッドと前記保護用抵抗素子とを電気的に
接続する配線層が、前記保護用抵抗素子が形成される前
記入出力パッドの前記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子、前記入出力
パッドと前記保護用抵抗素子とを電気的に接続する配線
層によって入出力保護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されてい
ること、 を特徴とする。
抵抗素子と、 前記保護用抵抗素子の他端に電気的に接続された能動
素子と、 を含む半導体集積装置において、 前記保護用抵抗素子は、前記入出力パッドの四辺を構
成する任意の一辺側に形成され、 前記能動素子は、前記保護用抵抗素子が形成される前
記入出力パッドの前記一辺とは対向する一辺側に形成さ
れ、 前記入出力パッドと前記保護用抵抗素子とを電気的に
接続する配線層が、前記保護用抵抗素子が形成される前
記入出力パッドの前記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子、前記入出力
パッドと前記保護用抵抗素子とを電気的に接続する配線
層によって入出力保護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されてい
ること、 を特徴とする。
また本発明の半導体集積装置は、 第１導電型の半導体基板に素子を形成してなる半導体
集積装置において、 四辺形をなす入出力パッドと、 前記半導体基板に形成された第２導電型の拡散層から
なり、前記入出力パッドに一端を電気的に接続された保
護用抵抗素子と、 前記半導体基板に形成された第２導電型のウエルに形
成され、前記保護用抵抗素子の他端に電気的に接続され
た能動素子とを具備し、 前記保護用抵抗素子をなす前記拡散層は、前記入出力
パッドの四辺を構成する任意の一辺側に形成され、 前記能動素子が形成されている前記ウエルは、前記保
護用抵抗素子をなす前記拡散層が形成される前記入出力
パッドの前記一辺とは対向する一辺側に形成され、 前記入出力パッドと前記保護用抵抗素子をなす前記拡
散層とを電気的に接続する配線層が、前記保護用抵抗素
子をなす前記拡散層が形成される前記入出力パッドの前
記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子をなす前記拡
散層、前記入出力パッドと前記保護用抵抗素子をなす前
記拡散層とを電気的に接続する配線層によって入出力保
護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されてい
ること、 を特徴とする。
集積装置において、 四辺形をなす入出力パッドと、 前記半導体基板に形成された第２導電型の拡散層から
なり、前記入出力パッドに一端を電気的に接続された保
護用抵抗素子と、 前記半導体基板に形成された第２導電型のウエルに形
成され、前記保護用抵抗素子の他端に電気的に接続され
た能動素子とを具備し、 前記保護用抵抗素子をなす前記拡散層は、前記入出力
パッドの四辺を構成する任意の一辺側に形成され、 前記能動素子が形成されている前記ウエルは、前記保
護用抵抗素子をなす前記拡散層が形成される前記入出力
パッドの前記一辺とは対向する一辺側に形成され、 前記入出力パッドと前記保護用抵抗素子をなす前記拡
散層とを電気的に接続する配線層が、前記保護用抵抗素
子をなす前記拡散層が形成される前記入出力パッドの前
記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子をなす前記拡
散層、前記入出力パッドと前記保護用抵抗素子をなす前
記拡散層とを電気的に接続する配線層によって入出力保
護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されてい
ること、 を特徴とする。
前述のように構成された半導体集積装置の場合、保護
回路と入出力能動素子の間にPAD部が存在する。一般的
にPAD部は100μｍから200μｍのエリアを必要とし、結
果的に入出力バッファは保護回路の構成素子である抵抗
素子又はダイオード素子と大きな抵抗成分をもって分離
される事になる。このために保護回路は正常な動作が可
能であり、外部からのサージ電圧又は静電気に対しても
十分な強さを保持することが出来る。
回路と入出力能動素子の間にPAD部が存在する。一般的
にPAD部は100μｍから200μｍのエリアを必要とし、結
果的に入出力バッファは保護回路の構成素子である抵抗
素子又はダイオード素子と大きな抵抗成分をもって分離
される事になる。このために保護回路は正常な動作が可
能であり、外部からのサージ電圧又は静電気に対しても
十分な強さを保持することが出来る。
以下に本発明について実施例に基づいて詳細に説明す
る。
る。
第１図は、本発明の半導体集積装置の入力バッファ付
きの保護回路の一実施例である。
きの保護回路の一実施例である。
１は半導体集積装置外部との信号配線を行なうための
開口部であり、２は開口部の配線材からの信号を半導体
集積装置内部に取り込むための開口部配線層である。前
記開口部配線層２は配線層・拡散層コンタクト３により
Ｎ型拡散層から成る静電気保護抵抗素子４に結線され
る。静電気保護抵抗素子４はこの例では拡散層である。
前記静電気保護抵抗素子４はコンタクト３と別側のコン
タクト５により信号配線層６に結線される。前記信号配
線層６はＰ基板上に配置されたＮ型拡散層７及びＮ型拡
散層８上に配置されたＰ型拡散層９に結線された後、能
動素子であるMOS型トランジスタのゲート素子10に結線
される。前記Ｎ型拡散層７、Ｐ型拡散層９はそれぞれＰ
型拡散層11、Ｎ型拡散層12で囲まれる。前記Ｐ型拡散層
11、Ｎ型拡散層12はそれぞれVSS電源配線層13、VDD電源
配線層14に結線されることにより、静電気保護用ダイオ
ードに構成される。前記ゲート素子10、Ｐ型拡散層から
成るソース部15、ドレイン部16、Ｎ型拡散層から成るサ
ブ端子部17によりＰ型トランジスターを構成し、又、前
記ゲート素子10、Ｎ型拡散層から成るソース部18、ドレ
イン部19、Ｐ型拡散層から成るサブ端子部20によりＮ型
トランジスターを構成し、前記各ドレインを配線層22で
結線することによりインバーター回路を構成している。
開口部であり、２は開口部の配線材からの信号を半導体
集積装置内部に取り込むための開口部配線層である。前
記開口部配線層２は配線層・拡散層コンタクト３により
Ｎ型拡散層から成る静電気保護抵抗素子４に結線され
る。静電気保護抵抗素子４はこの例では拡散層である。
前記静電気保護抵抗素子４はコンタクト３と別側のコン
タクト５により信号配線層６に結線される。前記信号配
線層６はＰ基板上に配置されたＮ型拡散層７及びＮ型拡
散層８上に配置されたＰ型拡散層９に結線された後、能
動素子であるMOS型トランジスタのゲート素子10に結線
される。前記Ｎ型拡散層７、Ｐ型拡散層９はそれぞれＰ
型拡散層11、Ｎ型拡散層12で囲まれる。前記Ｐ型拡散層
11、Ｎ型拡散層12はそれぞれVSS電源配線層13、VDD電源
配線層14に結線されることにより、静電気保護用ダイオ
ードに構成される。前記ゲート素子10、Ｐ型拡散層から
成るソース部15、ドレイン部16、Ｎ型拡散層から成るサ
ブ端子部17によりＰ型トランジスターを構成し、又、前
記ゲート素子10、Ｎ型拡散層から成るソース部18、ドレ
イン部19、Ｐ型拡散層から成るサブ端子部20によりＮ型
トランジスターを構成し、前記各ドレインを配線層22で
結線することによりインバーター回路を構成している。
第２図は第１図のパターン回路例の回路図である。静
電気保護抵抗23は第１図の例ではＰ型基板上のＮ型拡散
層であるので、寄生ダイオード24が逆バイアスされVSS
電源に接続されている。
電気保護抵抗23は第１図の例ではＰ型基板上のＮ型拡散
層であるので、寄生ダイオード24が逆バイアスされVSS
電源に接続されている。
第５図は従来の入力バッファ付きの保護回路の実施例
であり、インバーター回路部39は開口部１に対し、静電
気保護抵抗４とならんで直近に配置されている。ただし
回路図上では第１図の例の回路図である第２図と同じ構
成である。
であり、インバーター回路部39は開口部１に対し、静電
気保護抵抗４とならんで直近に配置されている。ただし
回路図上では第１図の例の回路図である第２図と同じ構
成である。
第４図に第５図の半導体集積装置の保護回路の断面図
を示す。開口部配線層２に電源の電位よりも高い又は低
いサージ電圧又は静電気が印加された場合、正常な動作
の場合、第２図の静電気保護抵抗23を介して、ダイオー
ド25、26を経由してVDD、VSSの電源に吸収される。しか
し第５図に示す例の場合、ダイオードへの吸収が行なわ
れない場合がある。その原因を第４図の断面図を例に説
明する。
を示す。開口部配線層２に電源の電位よりも高い又は低
いサージ電圧又は静電気が印加された場合、正常な動作
の場合、第２図の静電気保護抵抗23を介して、ダイオー
ド25、26を経由してVDD、VSSの電源に吸収される。しか
し第５図に示す例の場合、ダイオードへの吸収が行なわ
れない場合がある。その原因を第４図の断面図を例に説
明する。
開口部配線層２にVSSより電位的に低い電圧が印加さ
れた場合、Ｎ型拡散層28、Ｐ型基板27、Ｎ型拡散層４で
構成される寄生バイポーラ・トランジスタは、Ｐ型基板
27がベース、Ｎ型拡散層28がコレクタ、Ｎ型拡散層４が
エミッタとなるため、Ｐ型基板27からＮ型基板４への電
流の流れ込みにより、コレクタからエミッタすなわちＮ
型拡散28からＮ型拡散４への過大電流が流れる事にな
る。そのため、Ｎ型拡散28とＰ型基板27又はＰ型基板27
とＮ型拡散４のジャンクションが破壊されることにな
る。
れた場合、Ｎ型拡散層28、Ｐ型基板27、Ｎ型拡散層４で
構成される寄生バイポーラ・トランジスタは、Ｐ型基板
27がベース、Ｎ型拡散層28がコレクタ、Ｎ型拡散層４が
エミッタとなるため、Ｐ型基板27からＮ型基板４への電
流の流れ込みにより、コレクタからエミッタすなわちＮ
型拡散28からＮ型拡散４への過大電流が流れる事にな
る。そのため、Ｎ型拡散28とＰ型基板27又はＰ型基板27
とＮ型拡散４のジャンクションが破壊されることにな
る。
開口部配線層２にVSSにより電位的に高い電圧が印加
された場合、Ｎ型拡散層28及び４の間に大きな電界が発
生し、Ｐ型基板27は寄生抵抗29としてふるまう。この場
合も過電流が流れる事により、Ｎ型拡散28とＰ型基板27
又はＰ型基板27とＮ型拡散４のジャンクションが破壊さ
れる。
された場合、Ｎ型拡散層28及び４の間に大きな電界が発
生し、Ｐ型基板27は寄生抵抗29としてふるまう。この場
合も過電流が流れる事により、Ｎ型拡散28とＰ型基板27
又はＰ型基板27とＮ型拡散４のジャンクションが破壊さ
れる。
第３図に本発明である半導体集積装置の保護回路の１
例である第１図の断面図を示す。本図ではＮ型拡散層４
及び28の中間に開口部１及び開口部配線層２が配置され
ているため、Ｎ型拡散４、28の距離がはなれているた
め、Ｎ型拡散４及びＮ型拡散28の間に寄生するＰ型基板
27の寄生抵抗31、32、30により、静電気又はサージ電流
が、流れ込みにくくなる。そのため、Ｎ型半導体28、Ｐ
型拡散のドレイン34、ゲート材35、Ｐ型拡散36、Ｎ型拡
散からなるサブ端子部37及び配線層38からなるMOS型ト
ランジスタは保護されることになる。
例である第１図の断面図を示す。本図ではＮ型拡散層４
及び28の中間に開口部１及び開口部配線層２が配置され
ているため、Ｎ型拡散４、28の距離がはなれているた
め、Ｎ型拡散４及びＮ型拡散28の間に寄生するＰ型基板
27の寄生抵抗31、32、30により、静電気又はサージ電流
が、流れ込みにくくなる。そのため、Ｎ型半導体28、Ｐ
型拡散のドレイン34、ゲート材35、Ｐ型拡散36、Ｎ型拡
散からなるサブ端子部37及び配線層38からなるMOS型ト
ランジスタは保護されることになる。
第１図の保護回路パターンを実際に使用する場合の配
置例を第６図に示した。第６図に於ける各構成は、第１
図と同様であり、第６図で用いた斜線等の模様及び形
は、第１図と同一の意味を示すものである。実際使用す
る場合においては、第１図のパターンを、横一列に配置
する必要があるわけであるが、となりに配置されるパタ
ーン内のトランジスターに入力されたサージ電流又は静
電気が影響を与えないようにするためには、各パターン
内の静電気保護抵抗は向かい合わせに配置すれば、本発
明はさらに、半導体集積装置の全入出力端子に対して高
信頼性が得られる。
置例を第６図に示した。第６図に於ける各構成は、第１
図と同様であり、第６図で用いた斜線等の模様及び形
は、第１図と同一の意味を示すものである。実際使用す
る場合においては、第１図のパターンを、横一列に配置
する必要があるわけであるが、となりに配置されるパタ
ーン内のトランジスターに入力されたサージ電流又は静
電気が影響を与えないようにするためには、各パターン
内の静電気保護抵抗は向かい合わせに配置すれば、本発
明はさらに、半導体集積装置の全入出力端子に対して高
信頼性が得られる。
本発明は入出力保護のための抵抗素子の全てと能動素
子との間にPAD部を配置する構成としたので、各素子の
電気的分離が行なわれ、静電気又はサージ電圧に対し破
壊されない効果がある。
子との間にPAD部を配置する構成としたので、各素子の
電気的分離が行なわれ、静電気又はサージ電圧に対し破
壊されない効果がある。
第１図は本発明の実施例である半導体装置の入力セルパ
ターン図。 第２図は入力保護回路の一例を示す回路図。 第３図は第１図の断面構造図。 第４図は従来の入力セルパターンの断面構造図。 第５図は従来の入力セルパターン図。 第６図は第１図を使用する場合の配置図。 １……開口部 ２……開口部配線層 ３、５……コンタクト層 ４、23……Ｎ型拡散層による静電気保護抵抗素子 ６……信号配線層 ７、12……Ｎ型拡散層によるダイオード ８、28……Ｎ型拡散層によるWellエリア ９、11……Ｐ型拡散層によるダイオード 10、35……MOS型トランジスタのゲート素子 13……VSS電源配線 14……VDD電源配線 15、36……PchトランジスターのＰ型拡散によるソース
部 16、34……PchトランジスターのＰ型拡散によるドレイ
ン部 17、37……PchトランジスターのＮ型拡散によるサブ端
子部 18……NchトランジスターのＮ型拡散によるソース部 19……NchトランジスターのＮ型拡散によるドレイン部 20……NchトランジスターのＰ型拡散によるサブ端子部 22……インバータ出力配線層 24……静電気保護抵抗素子を寄生するダイオード 25、26……静電気保護用ダイオード 27……Ｐ型基板 29、30、31、32……Ｐ型基板の寄生抵抗 33……寄生バイポーラ・トランジスター 38……配線層 39……インバーター部
ターン図。 第２図は入力保護回路の一例を示す回路図。 第３図は第１図の断面構造図。 第４図は従来の入力セルパターンの断面構造図。 第５図は従来の入力セルパターン図。 第６図は第１図を使用する場合の配置図。 １……開口部 ２……開口部配線層 ３、５……コンタクト層 ４、23……Ｎ型拡散層による静電気保護抵抗素子 ６……信号配線層 ７、12……Ｎ型拡散層によるダイオード ８、28……Ｎ型拡散層によるWellエリア ９、11……Ｐ型拡散層によるダイオード 10、35……MOS型トランジスタのゲート素子 13……VSS電源配線 14……VDD電源配線 15、36……PchトランジスターのＰ型拡散によるソース
部 16、34……PchトランジスターのＰ型拡散によるドレイ
ン部 17、37……PchトランジスターのＮ型拡散によるサブ端
子部 18……NchトランジスターのＮ型拡散によるソース部 19……NchトランジスターのＮ型拡散によるドレイン部 20……NchトランジスターのＰ型拡散によるサブ端子部 22……インバータ出力配線層 24……静電気保護抵抗素子を寄生するダイオード 25、26……静電気保護用ダイオード 27……Ｐ型基板 29、30、31、32……Ｐ型基板の寄生抵抗 33……寄生バイポーラ・トランジスター 38……配線層 39……インバーター部
Claims (2)
- 【請求項１】四辺形をなす入出力パッドと、 一端を前記入出力パッドに電気的に接続された保護用抵
抗素子と、 前記保護用抵抗素子の他端に電気的に接続された能動素
子と、 を含む半導体集積装置において、 前記保護用抵抗素子は、前記入出力パッドの四辺を構成
する任意の一辺側に形成され、 前記能動素子は、前記保護用抵抗素子が形成される前記
入出力パッドの前記一辺とは対向する一辺側に形成さ
れ、 前記入出力パッドと前記保護用抵抗素子とを電気的に接
続する配線層が、前記保護用抵抗素子が形成される前記
入出力パッドの前記一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子、前記入出力パ
ッドと前記保護用抵抗素子とを電気的に接続する配線層
によって入出力保護回路が形成され、 隣接する前記入出力保護回路は線対称に配置されている
こと、 を特徴とする半導体集積装置。 - 【請求項２】第１導電型の半導体基板に素子を形成して
なる半導体集積装置において、 四辺形をなす入出力パッドと、 前記半導体基板に形成された第２導電型の拡散層からな
り、前記入出力パッドに一端を電気的に接続された保護
用抵抗素子と、 前記半導体基板に形成された第２導電型のウエルに形成
され、前記保護用抵抗素子の他端に電気的に接続された
能動素子とを具備し、 前記保護用抵抗素子をなす前記拡散層は、前記入出力パ
ッドの四辺を構成する任意の一辺側に形成され、 前記能動素子が形成されている前記ウエルは、前記保護
用抵抗素子をなす前記拡散層が形成される前記入出力パ
ッドの前記一辺とは対向する一辺側に形成され、 前記入出力パッドと前記保護用抵抗素子をなす前記拡散
層とを電気的に接続する配線層が、前記保護用抵抗素子
をなす前記拡散層が形成される前記入出力パッドの前記
一辺側にのみ形成され、 前記入出力パッド、前記保護用抵抗素子をなす前記拡散
層、前記入出力パッドと前記保護用抵抗素子をなす前記
拡散層とを電気的に接続する配線層によって入出力保護
回路が形成され、 隣接する前記入出力保護回路は線対称に配置されている
こと、 を特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313166A JP2926801B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313166A JP2926801B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03173468A JPH03173468A (ja) | 1991-07-26 |
| JP2926801B2 true JP2926801B2 (ja) | 1999-07-28 |
Family
ID=18037899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313166A Expired - Lifetime JP2926801B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926801B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| JP4673569B2 (ja) * | 2004-03-31 | 2011-04-20 | 株式会社リコー | 半導体装置 |
-
1989
- 1989-12-01 JP JP1313166A patent/JP2926801B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03173468A (ja) | 1991-07-26 |
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