JPH0832460A - 誤り訂正符号化方式並びに誤り訂正符号化装置並びに誤り訂正復号方式並びに誤り訂正復号装置 - Google Patents
誤り訂正符号化方式並びに誤り訂正符号化装置並びに誤り訂正復号方式並びに誤り訂正復号装置Info
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- JPH0832460A JPH0832460A JP6162585A JP16258594A JPH0832460A JP H0832460 A JPH0832460 A JP H0832460A JP 6162585 A JP6162585 A JP 6162585A JP 16258594 A JP16258594 A JP 16258594A JP H0832460 A JPH0832460 A JP H0832460A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 誤り訂正符号化装置のインターリーブ回路の
メモリ容量を小さくする。 【構成】 ＦＥＣ符号化器１は、入力ディジタル情報信
号を符号化する。インターリーブ回路３は、符号化器１
の出力をインターリーブする。信号配置分配器５は、イ
ンターリーブ回路３の出力をＩ軸Ｑ軸にそれぞれ投影し
変調シンボルＩe，Ｑe を出力する。インターリーブ回
路３のメモリの容量は、符号化器１の出力つまり１変調
シンボルのディジタル情報を表現するビット数に変調シ
ンボル数を掛算したビット数であれば良い。
メモリ容量を小さくする。 【構成】 ＦＥＣ符号化器１は、入力ディジタル情報信
号を符号化する。インターリーブ回路３は、符号化器１
の出力をインターリーブする。信号配置分配器５は、イ
ンターリーブ回路３の出力をＩ軸Ｑ軸にそれぞれ投影し
変調シンボルＩe，Ｑe を出力する。インターリーブ回
路３のメモリの容量は、符号化器１の出力つまり１変調
シンボルのディジタル情報を表現するビット数に変調シ
ンボル数を掛算したビット数であれば良い。
Description
【０００１】
【産業上の利用分野】本発明は、誤り訂正符号化方式並
びにこれを実施する誤り訂正符号化装置並びに誤り訂正
復号方式並びにこれを実施する誤り訂正復号装置を提供
することを目的とする。
びにこれを実施する誤り訂正符号化装置並びに誤り訂正
復号方式並びにこれを実施する誤り訂正復号装置を提供
することを目的とする。
【０００２】
【従来の技術】一般に、誤り訂正符号化装置と誤り訂正
復号装置を設けるのは、両装置間で信号を伝送している
間に混入するノイズを訂正するためである。図８に、従
来の誤り訂正符号化装置の構成を示す。
復号装置を設けるのは、両装置間で信号を伝送している
間に混入するノイズを訂正するためである。図８に、従
来の誤り訂正符号化装置の構成を示す。
【０００３】入力のディジタル情報信号（例えばディジ
タル音声信号）は、フォワード・エラー・コレクション
（Foward Error Correction （以下ＦＥＣと呼ぶ））符
号器101 により符号化される。ＦＥＣ符号器101 の出力
は、次段の信号配置分配器103 に入力されＩ軸並びにＱ
軸に投影された変調シンボルとなる。信号配置分配器10
3 は、その出力を次段のインターリーブ回路104 に供給
するが、その出力は軸に投影された変調シンボル数を表
現するビット数となる。
タル音声信号）は、フォワード・エラー・コレクション
（Foward Error Correction （以下ＦＥＣと呼ぶ））符
号器101 により符号化される。ＦＥＣ符号器101 の出力
は、次段の信号配置分配器103 に入力されＩ軸並びにＱ
軸に投影された変調シンボルとなる。信号配置分配器10
3 は、その出力を次段のインターリーブ回路104 に供給
するが、その出力は軸に投影された変調シンボル数を表
現するビット数となる。
【０００４】従って、インターリーブ回路104 内で１変
調シンボル表現に必要なビット数は、Ｉ軸上の表現に必
要なビット数とＱ軸上の表現に必要なビット数を足し合
わせたものとなる。例えば16ＱＡＭ−ＴＣＭの場合は１
変調シンボルの表現に必要なビット数ｎは、Ｉ軸上に投
影される変調シンボル位置、４つを区別するために必要
なビット数ｎI ＝３ビットと、同じくＱ軸上に投影され
る変調シンボル位置、４つを区別するために必要なビッ
ト数ｎQ ＝３ビットを足し合わせた数となり、ｎ＝ｎI
＋ｎQ ＝６ビットである。これによりインターリーブ回
路におけるΧ変調シンボル分のメモリサイズｍは、ｍ＝
６Χビットとなる。そして、インターリーブ回路104
は、そのような入力をシャフルして出力する。
調シンボル表現に必要なビット数は、Ｉ軸上の表現に必
要なビット数とＱ軸上の表現に必要なビット数を足し合
わせたものとなる。例えば16ＱＡＭ−ＴＣＭの場合は１
変調シンボルの表現に必要なビット数ｎは、Ｉ軸上に投
影される変調シンボル位置、４つを区別するために必要
なビット数ｎI ＝３ビットと、同じくＱ軸上に投影され
る変調シンボル位置、４つを区別するために必要なビッ
ト数ｎQ ＝３ビットを足し合わせた数となり、ｎ＝ｎI
＋ｎQ ＝６ビットである。これによりインターリーブ回
路におけるΧ変調シンボル分のメモリサイズｍは、ｍ＝
６Χビットとなる。そして、インターリーブ回路104
は、そのような入力をシャフルして出力する。
【０００５】以上、従来の誤り訂正符号化装置では、信
号配置分配器103 を通ることで１変調シンボル表現に必
要なビット数が増加し、これに伴ないインターリーブ回
路104 内に大きな容量のメモリが必要となる問題が有っ
た。
号配置分配器103 を通ることで１変調シンボル表現に必
要なビット数が増加し、これに伴ないインターリーブ回
路104 内に大きな容量のメモリが必要となる問題が有っ
た。
【０００６】
【発明が解決しようとする課題】従来の誤り訂正符号化
装置では、インターリーブ回路内に大きな容量のメモリ
が必要となる問題が有った。
装置では、インターリーブ回路内に大きな容量のメモリ
が必要となる問題が有った。
【０００７】本発明は、前記問題点を改善する誤り訂正
符号化方式を提供することを第１の目的とする。本発明
の第２の目的は、その誤り訂正符号化方式を実施する誤
り訂正符号化装置を提供することである。本発明の第３
の目的は、前記第１の目的で述べた訂正符号化方式で生
成された信号を復号する誤り訂正復号方式を提供するこ
とである。本発明の第４の目的は、その誤り訂正復号方
式を実施する誤り訂正復号装置を提供することである。
符号化方式を提供することを第１の目的とする。本発明
の第２の目的は、その誤り訂正符号化方式を実施する誤
り訂正符号化装置を提供することである。本発明の第３
の目的は、前記第１の目的で述べた訂正符号化方式で生
成された信号を復号する誤り訂正復号方式を提供するこ
とである。本発明の第４の目的は、その誤り訂正復号方
式を実施する誤り訂正復号装置を提供することである。
【０００８】
（第１の誤り訂正符号化方式）入力ディジタル情報信号
をフォワード・エラー・コレクション（ＦＥＣ）符号化
処理で符号化し、この符号化された信号の出力をインタ
ーリーブし、このインターリーブされた信号を配置分配
する。
をフォワード・エラー・コレクション（ＦＥＣ）符号化
処理で符号化し、この符号化された信号の出力をインタ
ーリーブし、このインターリーブされた信号を配置分配
する。
【０００９】（第１の誤り訂正符号化装置）入力ディジ
タル信号を符号化するフォワード・エラー・コレクショ
ン（ＦＥＣ）符号化手段と、この符号化手段の出力をイ
ンターリーブするインターリーブ手段と、このインター
リーブ手段の出力を配置分配する信号配置分配手段とを
具備する。
タル信号を符号化するフォワード・エラー・コレクショ
ン（ＦＥＣ）符号化手段と、この符号化手段の出力をイ
ンターリーブするインターリーブ手段と、このインター
リーブ手段の出力を配置分配する信号配置分配手段とを
具備する。
【００１０】（第２の誤り訂正符号化方式）入力ディジ
タル情報信号をフォワード・エラー・コレクション（Ｆ
ＥＣ）符号化処理で符号化し、この符号化された信号の
出力をインターリーブし、このインターリーブされた信
号を配置分配し、この配置分配した信号を変調する。
タル情報信号をフォワード・エラー・コレクション（Ｆ
ＥＣ）符号化処理で符号化し、この符号化された信号の
出力をインターリーブし、このインターリーブされた信
号を配置分配し、この配置分配した信号を変調する。
【００１１】（第２の誤り訂正符号化装置）入力ディジ
タル情報信号を符号化するフォワード・エラー・コレク
ション（ＦＥＣ）符号化手段と、この符号化手段の出力
をインターリーブするインターリーブ手段と、このイン
ターリーブ手段の出力を配置分配する信号配置分配手段
と、この信号配置分配した出力を変調するディジタル変
調手段とを具備する。
タル情報信号を符号化するフォワード・エラー・コレク
ション（ＦＥＣ）符号化手段と、この符号化手段の出力
をインターリーブするインターリーブ手段と、このイン
ターリーブ手段の出力を配置分配する信号配置分配手段
と、この信号配置分配した出力を変調するディジタル変
調手段とを具備する。
【００１２】（誤り訂正復号方式）第２の誤り訂正符号
化方式で生成されたディジタル変調信号の入力を復調
し、この復調された信号の配置を復号し、この配置復号
された信号をデインターリーブし、このデインターリー
ブされた信号をフォワード・エラー・コレクション（Ｆ
ＥＣ）復号処理で復号する。
化方式で生成されたディジタル変調信号の入力を復調
し、この復調された信号の配置を復号し、この配置復号
された信号をデインターリーブし、このデインターリー
ブされた信号をフォワード・エラー・コレクション（Ｆ
ＥＣ）復号処理で復号する。
【００１３】（誤り訂正復号装置）第２の誤り訂正符号
化装置で生成されたディジタル変調信号が入力され、こ
れを復調するディジタル復調手段と、この復調手段の出
力の配置を復号する信号配置復号手段と、この信号配置
復号手段の出力をデインターリーブするデインターリー
ブ手段と、このデインターリーブ手段の出力を復号する
フォワード・エラー・コレクション（ＦＥＣ）復号手段
とを具備する。
化装置で生成されたディジタル変調信号が入力され、こ
れを復調するディジタル復調手段と、この復調手段の出
力の配置を復号する信号配置復号手段と、この信号配置
復号手段の出力をデインターリーブするデインターリー
ブ手段と、このデインターリーブ手段の出力を復号する
フォワード・エラー・コレクション（ＦＥＣ）復号手段
とを具備する。
【００１４】
（誤り訂正符号化方式並びに誤り訂正符号化装置）入力
ディジタル情報信号をＦＥＣ符号化処理で符号化し、こ
の符号化された信号の出力をインターリーブし、このイ
ンターリーブされた信号を配置分配する。更にこの配置
分配した信号を変調して出力する。
ディジタル情報信号をＦＥＣ符号化処理で符号化し、こ
の符号化された信号の出力をインターリーブし、このイ
ンターリーブされた信号を配置分配する。更にこの配置
分配した信号を変調して出力する。
【００１５】この誤り訂正符号化方式並びに誤り訂正符
号化装置では、ＦＥＣ符号化処理で符号化した信号の出
力をインターリーブするため、このインターリーブに要
するメモリ容量は符号化した信号のビット数で足りる。
号化装置では、ＦＥＣ符号化処理で符号化した信号の出
力をインターリーブするため、このインターリーブに要
するメモリ容量は符号化した信号のビット数で足りる。
【００１６】（誤り訂正復号方式並びに誤り訂正復号装
置）誤り訂正符号化方式で生成され伝送されてきたディ
ジタル変調信号を復調し、この復調された信号の配置を
復号し、この配置復号された信号をデインターリーブ
し、このデインターリーブされた信号をＦＥＣ復号処理
で復号してディジタル情報信号を得る。
置）誤り訂正符号化方式で生成され伝送されてきたディ
ジタル変調信号を復調し、この復調された信号の配置を
復号し、この配置復号された信号をデインターリーブ
し、このデインターリーブされた信号をＦＥＣ復号処理
で復号してディジタル情報信号を得る。
【００１７】これにより、前記ディジタル変調信号を伝
送している間に混入するノイズを訂正することができ
る。更に、信号配置復号の後にデインターリーブするた
め、このデインターリーブに要するメモリ容量は、信号
配置復号後の減少したビット数で足りる。
送している間に混入するノイズを訂正することができ
る。更に、信号配置復号の後にデインターリーブするた
め、このデインターリーブに要するメモリ容量は、信号
配置復号後の減少したビット数で足りる。
【００１８】
【実施例】図１に、本発明の誤り訂正符号化方式及び誤
り訂正符号化装置を説明するための誤り訂正符号化装置
の構成を示す。
り訂正符号化装置を説明するための誤り訂正符号化装置
の構成を示す。
【００１９】入力のディジタル情報信号（例えばディジ
タル音声信号）は、ＦＥＣ符号化器１で符号化される。
インターリーブ回路３は、ＦＥＣ符号化器１の出力を後
述する如くシャフルする。信号配置分配器５は、インタ
ーリーブ回路３の出力をＩ軸Ｑ軸それぞれに投影しその
変調シンボル配置データを個別に出力する（Ｉe ，
Ｑe ）。
タル音声信号）は、ＦＥＣ符号化器１で符号化される。
インターリーブ回路３は、ＦＥＣ符号化器１の出力を後
述する如くシャフルする。信号配置分配器５は、インタ
ーリーブ回路３の出力をＩ軸Ｑ軸それぞれに投影しその
変調シンボル配置データを個別に出力する（Ｉe ，
Ｑe ）。
【００２０】図２は、16ＱＡＭの変調シンボル配置図で
ある。この場合、ＦＥＣ符号化器１の出力において、１
変調シンボルは４ビットのディジタル情報である。この
ためインターリーブ回路３に必要なメモリ容量ｍは、Χ
変調シンボル分の４Χビットですむ。一方、信号配置分
配器５ではＩ軸，Ｑ軸の座標ごとに出力する。即ち、従
来例と同様、Ｉ軸上に投影されるシンボル位置、４つを
区分するために必要なビット数３ビットと、同じくＱ軸
上に投影されるシンボル位置、４つを区別するために必
要なビット数３ビットとをたし合わせた６ビットが、１
変調シンボル表現に必要なビット数である。従って、従
来例と同様、信号配置分配器５の出力は１変調シンボル
に６ビットのディジタル情報を必要とする。このように
して、インターリーブ回路３のメモリ容量は、従来の２
／３にすることが可能である。
ある。この場合、ＦＥＣ符号化器１の出力において、１
変調シンボルは４ビットのディジタル情報である。この
ためインターリーブ回路３に必要なメモリ容量ｍは、Χ
変調シンボル分の４Χビットですむ。一方、信号配置分
配器５ではＩ軸，Ｑ軸の座標ごとに出力する。即ち、従
来例と同様、Ｉ軸上に投影されるシンボル位置、４つを
区分するために必要なビット数３ビットと、同じくＱ軸
上に投影されるシンボル位置、４つを区別するために必
要なビット数３ビットとをたし合わせた６ビットが、１
変調シンボル表現に必要なビット数である。従って、従
来例と同様、信号配置分配器５の出力は１変調シンボル
に６ビットのディジタル情報を必要とする。このように
して、インターリーブ回路３のメモリ容量は、従来の２
／３にすることが可能である。
【００２１】図３は、インターリーブ回路３を説明する
ためのブロック図である。図に示す如く、１，２，３，
…，15，16の番号順に横並びに入力されたものを記憶
し、出力時には矢印の方向に縦並びに出力することによ
りバースト誤りをランダム誤りとし、誤り訂正をしやす
くするものである。即ち、１乃至８までの変調シンボル
が、第１のスイッチ15を介して第１のメモリ11にこの番
号順に横並びに入力・記憶される。このとき、第２のス
イッチ17は、第２のメモリ13の出力を選択する。次に、
第１のスイッチ15が切り換わって、９乃至16までの変調
シンボルが、第２のメモリ13にこの番号順に横並びに入
力・記憶される。この間、第２のスイッチ17は切り換わ
って、第１のメモリ11より矢印の方向に縦並びに出力す
る。本発明では、この回路内の１つ１つの変調シンボル
を表現するためのビット数を少なくし、従来のものより
メモリ容量を小さくすることを可能にするものである。
ためのブロック図である。図に示す如く、１，２，３，
…，15，16の番号順に横並びに入力されたものを記憶
し、出力時には矢印の方向に縦並びに出力することによ
りバースト誤りをランダム誤りとし、誤り訂正をしやす
くするものである。即ち、１乃至８までの変調シンボル
が、第１のスイッチ15を介して第１のメモリ11にこの番
号順に横並びに入力・記憶される。このとき、第２のス
イッチ17は、第２のメモリ13の出力を選択する。次に、
第１のスイッチ15が切り換わって、９乃至16までの変調
シンボルが、第２のメモリ13にこの番号順に横並びに入
力・記憶される。この間、第２のスイッチ17は切り換わ
って、第１のメモリ11より矢印の方向に縦並びに出力す
る。本発明では、この回路内の１つ１つの変調シンボル
を表現するためのビット数を少なくし、従来のものより
メモリ容量を小さくすることを可能にするものである。
【００２２】図４は、図１のＦＥＣ符号化器１として、
トレリス符号化器を用いた例である。このトレリス符号
化器１を構成するたたみ込み符号化器７の構成を図５に
示す。
トレリス符号化器を用いた例である。このトレリス符号
化器１を構成するたたみ込み符号化器７の構成を図５に
示す。
【００２３】入力ディジタル情報信号は、第１及び第２
のシフトレジスタ21，23にそれぞれ与えられる。第１の
シフトレジスタ21の出力は次段の第３のシフトレジスタ
25に、この第３のシフトレジスタ25の出力は次段の第５
のシフトレジスタ29に、この第５のシフトレジスタ29の
出力は次段の第７のシフトレジスタ33に順次与えられ
る。第２のシフトレジスタ23の出力は次段の第４のシフ
トレジスタ27に、この第４のシフトレジスタ27の出力は
次段の第６のシフトレジスタ31に、この第６のシフトレ
ジスタ31の出力は次段の第８のシフトレジスタ35に順次
与えられる。第１の加算器37には、第２，第３，第４，
第５及び第８のシフトレジスタ23，25，27，29，35の出
力が供給されこれらを加算して出力する。第２の加算器
39には、第１，第２，第３，第４，第６，第７及び第８
のシフトレジスタ21，23，25，27，31，33，35の出力が
供給されこれらを加算して出力する。第３の加算器41に
は、第１，第３，第４，第６及び第７のシフトレジスタ
21，25，27，31及び33の出力が供給されこれらを加算し
て出力する。このたたみ込み符号化器７のＲ（符号化
率）は２／３、Ｋ（拘束長）は８である。
のシフトレジスタ21，23にそれぞれ与えられる。第１の
シフトレジスタ21の出力は次段の第３のシフトレジスタ
25に、この第３のシフトレジスタ25の出力は次段の第５
のシフトレジスタ29に、この第５のシフトレジスタ29の
出力は次段の第７のシフトレジスタ33に順次与えられ
る。第２のシフトレジスタ23の出力は次段の第４のシフ
トレジスタ27に、この第４のシフトレジスタ27の出力は
次段の第６のシフトレジスタ31に、この第６のシフトレ
ジスタ31の出力は次段の第８のシフトレジスタ35に順次
与えられる。第１の加算器37には、第２，第３，第４，
第５及び第８のシフトレジスタ23，25，27，29，35の出
力が供給されこれらを加算して出力する。第２の加算器
39には、第１，第２，第３，第４，第６，第７及び第８
のシフトレジスタ21，23，25，27，31，33，35の出力が
供給されこれらを加算して出力する。第３の加算器41に
は、第１，第３，第４，第６及び第７のシフトレジスタ
21，25，27，31及び33の出力が供給されこれらを加算し
て出力する。このたたみ込み符号化器７のＲ（符号化
率）は２／３、Ｋ（拘束長）は８である。
【００２４】図６は、図１の誤り訂正符号装置を採用し
た送信装置の一実施例を示す。信号配置分配器５からＩ
軸Ｑ軸別に出力された信号は、次段の直列並列変換回路
51で全変調シンボル分ため込んでから並列に出力する
（Ｉ1 ，Ｑ1 ，…，ＩK ，ＱK）。この直列並列変換回
路51の出力は、次段のディジタル変調器53で変調して出
力し、送信する。この例では、ディジタル変調器53とし
てＯＦＤＭ（OrthogonalFrequency Division Multiplex
ing）変調器を使用してる。このＯＦＤＭ変調器は、伝
送するディジタルデータを互いに直交する多数のキャリ
アに分散してディジタル変調するマルチキャリア方式を
採用している。
た送信装置の一実施例を示す。信号配置分配器５からＩ
軸Ｑ軸別に出力された信号は、次段の直列並列変換回路
51で全変調シンボル分ため込んでから並列に出力する
（Ｉ1 ，Ｑ1 ，…，ＩK ，ＱK）。この直列並列変換回
路51の出力は、次段のディジタル変調器53で変調して出
力し、送信する。この例では、ディジタル変調器53とし
てＯＦＤＭ（OrthogonalFrequency Division Multiplex
ing）変調器を使用してる。このＯＦＤＭ変調器は、伝
送するディジタルデータを互いに直交する多数のキャリ
アに分散してディジタル変調するマルチキャリア方式を
採用している。
【００２５】図７に、図６の送信装置で生成したディジ
タル変調信号を受信する受信装置の一例を示す。伝送さ
れて来たディジタル変調信号をディジタル復調器である
ＯＦＤＭ復調器61で復調する。並列直列変調回路63は、
ＯＦＤＭ復調器61からの並列信号を直列信号に変換す
る。信号配置復号器65は、並列直列変換回路63からの信
号の配置を復号する。デインターリーブ回路67は、信号
配置復号器65からの配置復号された信号をデインターリ
ーブする。ＦＥＣ復号器69は、デインターリーブされた
信号を復号してディジタル復号信号を得る。
タル変調信号を受信する受信装置の一例を示す。伝送さ
れて来たディジタル変調信号をディジタル復調器である
ＯＦＤＭ復調器61で復調する。並列直列変調回路63は、
ＯＦＤＭ復調器61からの並列信号を直列信号に変換す
る。信号配置復号器65は、並列直列変換回路63からの信
号の配置を復号する。デインターリーブ回路67は、信号
配置復号器65からの配置復号された信号をデインターリ
ーブする。ＦＥＣ復号器69は、デインターリーブされた
信号を復号してディジタル復号信号を得る。
【００２６】こうすることで16ＱＡＭ硬判定の場合、並
列直列変換回路63の出力の各キャリアＩd ，Ｑd がそれ
ぞれ１変調シンボル当り３ビット表現であるから、トー
タルで１変調シンボル表現に６ビット使用されるのに対
し、信号配置復号器65の後では、４ビットとなるのでデ
インターリーブ回路67のメモリ容量は小さくても良い。
列直列変換回路63の出力の各キャリアＩd ，Ｑd がそれ
ぞれ１変調シンボル当り３ビット表現であるから、トー
タルで１変調シンボル表現に６ビット使用されるのに対
し、信号配置復号器65の後では、４ビットとなるのでデ
インターリーブ回路67のメモリ容量は小さくても良い。
【００２７】尚、ＦＥＣ復号器69としては、ビタビ復号
器、リードソロモン復号器及びＢＣＨ復号器がある。Ｂ
ＣＨ復号器の名称は、発明者Bose, Chaudhuri 及びHocq
uenghem の頭文字をとったものである。
器、リードソロモン復号器及びＢＣＨ復号器がある。Ｂ
ＣＨ復号器の名称は、発明者Bose, Chaudhuri 及びHocq
uenghem の頭文字をとったものである。
【００２８】受信装置は、伝送の間ディジタル変調信号
に混入するノイズを訂正することができる。
に混入するノイズを訂正することができる。
【００２９】
【発明の効果】本発明によれば、誤り訂正符号化装置及
びこれを採用した送信機のインターリーブ回路のメモリ
容量を小さくでき、回路の小型化が可能である。
びこれを採用した送信機のインターリーブ回路のメモリ
容量を小さくでき、回路の小型化が可能である。
【００３０】また、受信機のデインターリーブ回路のメ
モリ容量を小さくでき、回路の小型化が可能である。
モリ容量を小さくでき、回路の小型化が可能である。
【図１】本発明の誤り訂正符号化装置の構成を示すブロ
ック図である。
ック図である。
【図２】16ＱＡＭの変調シンボル配置図である。
【図３】インターリーブ回路を説明するためのブロック
図である。
図である。
【図４】図１の誤り訂正符号化装置のＦＥＣ符号器とし
て、トレリス符号化器を用いたことを示す図である。
て、トレリス符号化器を用いたことを示す図である。
【図５】たたみ込み符号化器の構成を示すブロック図で
ある。
ある。
【図６】本発明の誤り訂正符号化装置を採用した送信装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図７】本発明の受信装置の構成を示すブロック図であ
る。
る。
【図８】従来の誤り訂正符号化装置の構成を示すブロッ
ク図である。
ク図である。
【符号の説明】 １…ＦＥＣ符号化器（トレリス符号化器）、３…インタ
ーリーブ回路、５…信号配置分配器、７…たたみ込み符
号化器、11…第１のメモリ、13…第２のメモリ、15，17
…スイッチ、21，23，25，27，29，31，33，35…シフト
レジスタ、37，39，41…加算器、51…直列並列変換回
路、53…ＯＦＤＭ変調器、61…ＯＦＤＭ復調器、63…並
列直列変換回路、65…信号配置復号器、67…デインター
リーブ回路、69…ＦＥＣ復号器。
ーリーブ回路、５…信号配置分配器、７…たたみ込み符
号化器、11…第１のメモリ、13…第２のメモリ、15，17
…スイッチ、21，23，25，27，29，31，33，35…シフト
レジスタ、37，39，41…加算器、51…直列並列変換回
路、53…ＯＦＤＭ変調器、61…ＯＦＤＭ復調器、63…並
列直列変換回路、65…信号配置復号器、67…デインター
リーブ回路、69…ＦＥＣ復号器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 1/00 Ｂ 27/00 27/34
Claims (16)
- 【請求項１】 入力ディジタル情報信号をフォワード・
エラー・コレクション符号化処理で符号化し、 この符号化された信号の出力をインターリーブし、 このインターリーブされた信号を配置分配することを特
徴とする誤り訂正符号化方式。 - 【請求項２】 前記符号化を、トレリス符号化処理で行
うことを特徴とする請求項１記載の誤り訂正符号化方
式。 - 【請求項３】 入力ディジタル情報信号を符号化するフ
ォワード・エラー・コレクション符号化手段と、 この符号化手段の出力をインターリーブするインターリ
ーブ手段と、 このインターリーブ手段の出力を配置分配する信号配置
分配手段とを具備したことを特徴とする誤り訂正符号化
装置。 - 【請求項４】 前記符号化手段は、トレリス符号化手段
で構成することを特徴とする請求項３記載の誤り訂正符
号化装置。 - 【請求項５】 入力ディジタル情報信号をフォワード・
エラー・コレクション符号化処理で符号化し、 この符号化された信号の出力をインターリーブし、 このインターリーブされた信号を配置分配し、 この配置分配した信号を変調することを特徴とする誤り
訂正符号化方式。 - 【請求項６】 前記符号化を、トレリス符号化処理で行
うことを特徴とする請求項５記載の誤り訂正符号化方
式。 - 【請求項７】 前記変調を、ＯＦＤＭ（Orthogonal Fre
quency Division Multiplexing）変調処理で行うことを
特徴とする請求項５又は６記載の誤り訂正符号化方式。 - 【請求項８】 入力ディジタル情報信号を符号化するフ
ォワード・エラー・コレクション符号化手段と、 この符号化手段の出力をインターリーブするインターリ
ーブ手段と、 このインターリーブ手段の出力を配置分配する信号配置
分配手段と、 この信号配置分配した出力を変調するディジタル変調手
段とを具備したことを特徴とする誤り訂正符号化装置。 - 【請求項９】 前記符号化手段は、トレリス符号化手段
で構成することを特徴とする請求項８記載の誤り訂正符
号化装置。 - 【請求項１０】 前記ディジタル変調手段は、ＯＦＤＭ
変調手段で構成することを特徴とする請求項８又は９記
載の誤り訂正符号化装置。 - 【請求項１１】 請求項５記載の誤り訂正符号化方式で
生成されたディジタル変調信号の入力を復調し、 この復調された信号の配置を復号し、 この配置復号された信号をデインターリーブし、 このデインターリーブされた信号をフォワード・エラー
・コレクション復号処理で復号することを特徴とする誤
り訂正復号方式。 - 【請求項１２】 前記復調を、ＯＦＤＭ復調処理で行う
ことを特徴とする請求項１１記載の誤り訂正復号方式。 - 【請求項１３】 前記復号を、ビタビ復号処理又はＢＣ
Ｈ復号処理又はリードソロモン復号処理で行うことを特
徴とする請求項１１又は１２記載の誤り訂正復号方式。 - 【請求項１４】 請求項８記載の誤り訂正符号化装置で
生成されたディジタル変調信号が入力され、これを復調
するディジタル復調手段と、 この復調手段の出力の配置を復号する信号配置復号手段
と、 この信号配置復号手段の出力をデインターリーブするデ
インターリーブ手段と、 このデインターリーブ手段の出力を復号するフォワード
・エラー・コレクション復号手段とを具備したことを特
徴とする誤り訂正復号装置。 - 【請求項１５】 前記ディジタル復調手段は、ＯＦＤＭ
復調手段で構成されることを特徴とする請求項１４記載
の誤り訂正復号装置。 - 【請求項１６】 前記フォワード・エラー・コレクショ
ン復号手段は、ビタビ復号手段又はＢＣＨ復号手段又は
リードソロモン復号手段で構成されることを特徴とする
請求項１４又は１５記載の誤り訂正復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162585A JPH0832460A (ja) | 1994-07-15 | 1994-07-15 | 誤り訂正符号化方式並びに誤り訂正符号化装置並びに誤り訂正復号方式並びに誤り訂正復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162585A JPH0832460A (ja) | 1994-07-15 | 1994-07-15 | 誤り訂正符号化方式並びに誤り訂正符号化装置並びに誤り訂正復号方式並びに誤り訂正復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832460A true JPH0832460A (ja) | 1996-02-02 |
Family
ID=15757395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162585A Pending JPH0832460A (ja) | 1994-07-15 | 1994-07-15 | 誤り訂正符号化方式並びに誤り訂正符号化装置並びに誤り訂正復号方式並びに誤り訂正復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832460A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542713A (ja) * | 1999-04-15 | 2002-12-10 | クゥアルコム・インコーポレイテッド | ダイバーシティ送信通信システムで使用されるインターリーバおよびデインターリーバ |
| KR100396832B1 (ko) * | 2000-07-26 | 2003-09-02 | 학교법인 청석학원 | 세미랜덤 인터리버의 데이터 처리방법 |
| KR100540728B1 (ko) * | 1999-07-15 | 2006-01-12 | 후지쯔 가부시끼가이샤 | 비터비 복호기 및 송신 장치 |
| JP2009536007A (ja) * | 2006-05-02 | 2009-10-01 | クゥアルコム・インコーポレイテッド | 無線システムのための並列ビットインターリーバ |
| JP2011041184A (ja) * | 2009-08-18 | 2011-02-24 | Mitsubishi Electric Corp | 送信装置及び送信方法、受信装置及び受信方法 |
-
1994
- 1994-07-15 JP JP6162585A patent/JPH0832460A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542713A (ja) * | 1999-04-15 | 2002-12-10 | クゥアルコム・インコーポレイテッド | ダイバーシティ送信通信システムで使用されるインターリーバおよびデインターリーバ |
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| KR100396832B1 (ko) * | 2000-07-26 | 2003-09-02 | 학교법인 청석학원 | 세미랜덤 인터리버의 데이터 처리방법 |
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