JPH08316435A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH08316435A JPH08316435A JP7146825A JP14682595A JPH08316435A JP H08316435 A JPH08316435 A JP H08316435A JP 7146825 A JP7146825 A JP 7146825A JP 14682595 A JP14682595 A JP 14682595A JP H08316435 A JPH08316435 A JP H08316435A
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Abstract
(57)【要約】
【目的】 工程を長くせずに安定した動作が可能なシリ
ンダ型スックトキャパシタの蓄積電極の製造方法を提供
する。 【構成】 ワード線を兼ねるゲート電極（４）、ディジ
ット線（８）を形成し、ディジット線上に第２の層間絶
縁膜（９）を形成して第２のコンタクトホール（１０）
を開口する。この後多結晶シリコン膜、絶縁膜（１２）
を順次形成し、これらを所望の形状にパターニングす
る。次に全面に多結晶シリコン膜を形成し、ＲＩＥ法に
より異方的にエッチバックする。この直後に等方性ドラ
イエッチングを行って、側壁部分（１４ｂ）の先端の鋭
く尖った箇所を除去する。この後フッ酸で絶縁膜（１
２）をウエットエッチングして完全に除去してシリンダ
型スタックトキャパシタの蓄積電極を形成する。
ンダ型スックトキャパシタの蓄積電極の製造方法を提供
する。 【構成】 ワード線を兼ねるゲート電極（４）、ディジ
ット線（８）を形成し、ディジット線上に第２の層間絶
縁膜（９）を形成して第２のコンタクトホール（１０）
を開口する。この後多結晶シリコン膜、絶縁膜（１２）
を順次形成し、これらを所望の形状にパターニングす
る。次に全面に多結晶シリコン膜を形成し、ＲＩＥ法に
より異方的にエッチバックする。この直後に等方性ドラ
イエッチングを行って、側壁部分（１４ｂ）の先端の鋭
く尖った箇所を除去する。この後フッ酸で絶縁膜（１
２）をウエットエッチングして完全に除去してシリンダ
型スタックトキャパシタの蓄積電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特にメモリセルが一つのトランジスタと一
つのスタックト型キャパシタとから成るダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の製造方法に関す
る。
方法に関し、特にメモリセルが一つのトランジスタと一
つのスタックト型キャパシタとから成るダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の製造方法に関す
る。
【０００２】
【従来の技術】半導体記憶装置のうち、記憶情報の随意
読み出し、書き込みが可能なものとしてダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）が知られている。一
般に、ＤＲＡＭは多数の情報を記憶する領域であるメモ
リセルアレイと、外部との入出力などを行う周辺回路と
から構成されている。
読み出し、書き込みが可能なものとしてダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）が知られている。一
般に、ＤＲＡＭは多数の情報を記憶する領域であるメモ
リセルアレイと、外部との入出力などを行う周辺回路と
から構成されている。
【０００３】現在のＤＲＡＭは、一つのメモリセルが一
つのトランジスタと一つのキャパシタとから成るものが
主流となっている。電荷の蓄積量によって情報を記憶す
るキャパシタは、その構造によって、シリコン基板表面
に形成されるプレーナー型、シリコン基板に溝を掘り、
その溝の側壁を利用するトレンチ型、シリコン基板上に
電極を積み上げ、その上面と側面とを利用するスタック
ト型に分類される。中でもスタックト型キャパシタは、
蓄積電極をフィールド酸化膜やゲート電極、或いはディ
ジット線の上部にまで延在させることができ、表面積を
増大させてキャパシタ容量を増加させることができる。
つのトランジスタと一つのキャパシタとから成るものが
主流となっている。電荷の蓄積量によって情報を記憶す
るキャパシタは、その構造によって、シリコン基板表面
に形成されるプレーナー型、シリコン基板に溝を掘り、
その溝の側壁を利用するトレンチ型、シリコン基板上に
電極を積み上げ、その上面と側面とを利用するスタック
ト型に分類される。中でもスタックト型キャパシタは、
蓄積電極をフィールド酸化膜やゲート電極、或いはディ
ジット線の上部にまで延在させることができ、表面積を
増大させてキャパシタ容量を増加させることができる。
【０００４】ところで、近年ＤＲＡＭの高密度化、高集
積化に伴って蓄積電極の平面積も縮小され、蓄積電荷量
と蓄積電極面積が比例するため、ソフトエラーに十分耐
えうるだけの蓄積電荷容量が得られなくなってきてい
る。このような理由から、現在のＤＲＡＭでは前記スタ
ックト型キャパシタを搭載するものが多くなっている。
また、更なる微細化、高集積化が進んだ場合にも一定の
蓄積電荷量を確保するため、外観が円筒形状を呈するシ
リンダ型スタックトキャパシタが提案されている。通常
のスタックト型キャパシタが、積み上げられた電極の上
面と側面とを利用するのに対し、シリンダ型スタックト
キャパシタは底面、外側の側面、内側の側面が利用でき
るので、通常型と同一の容積を占める場合でも、内側の
側面積の分だけ蓄積電極の表面積を大きくとることがで
きる。
積化に伴って蓄積電極の平面積も縮小され、蓄積電荷量
と蓄積電極面積が比例するため、ソフトエラーに十分耐
えうるだけの蓄積電荷容量が得られなくなってきてい
る。このような理由から、現在のＤＲＡＭでは前記スタ
ックト型キャパシタを搭載するものが多くなっている。
また、更なる微細化、高集積化が進んだ場合にも一定の
蓄積電荷量を確保するため、外観が円筒形状を呈するシ
リンダ型スタックトキャパシタが提案されている。通常
のスタックト型キャパシタが、積み上げられた電極の上
面と側面とを利用するのに対し、シリンダ型スタックト
キャパシタは底面、外側の側面、内側の側面が利用でき
るので、通常型と同一の容積を占める場合でも、内側の
側面積の分だけ蓄積電極の表面積を大きくとることがで
きる。
【０００５】このシリンダ型スタックトキャパシタの蓄
積電極の製造方法の従来例として、特開平６−１５１７
４９に半導体装置の製造方法が提案されている。この従
来例のシリンダ型スタックトキャパシタの製造方法につ
いて、図１０から図１７に示す工程順断面図を参照して
以下に説明する。まず、図１０に示すように、Ｐ型シリ
コン基板（１）の主表面上の所定領域にＬＯＣＯＳ法を
用いてシリコン酸化膜から成る素子分離酸化膜（２）を
４０００Å程度の厚みで形成する。その後、熱酸化法な
どによりゲート酸化膜（３）を形成する。そして、砒素
（Ａｓ）または燐（Ｐ）が多量にドープされた多結晶シ
リコンから成るゲート電極（４）をゲート酸化膜（３）
上に選択的に形成し、次に砒素（Ａｓ）をイオン注入し
て拡散層（５ａ）、（５ｂ）及び（５ｃ）を形成し、セ
ルトランジスタを形成する。その後、第１の層間絶縁膜
（６）をシリコン酸化膜（ＳｉＯ２）またはシリコン窒
化膜（Ｓｉ３Ｎ４）によって形成する。
積電極の製造方法の従来例として、特開平６−１５１７
４９に半導体装置の製造方法が提案されている。この従
来例のシリンダ型スタックトキャパシタの製造方法につ
いて、図１０から図１７に示す工程順断面図を参照して
以下に説明する。まず、図１０に示すように、Ｐ型シリ
コン基板（１）の主表面上の所定領域にＬＯＣＯＳ法を
用いてシリコン酸化膜から成る素子分離酸化膜（２）を
４０００Å程度の厚みで形成する。その後、熱酸化法な
どによりゲート酸化膜（３）を形成する。そして、砒素
（Ａｓ）または燐（Ｐ）が多量にドープされた多結晶シ
リコンから成るゲート電極（４）をゲート酸化膜（３）
上に選択的に形成し、次に砒素（Ａｓ）をイオン注入し
て拡散層（５ａ）、（５ｂ）及び（５ｃ）を形成し、セ
ルトランジスタを形成する。その後、第１の層間絶縁膜
（６）をシリコン酸化膜（ＳｉＯ２）またはシリコン窒
化膜（Ｓｉ３Ｎ４）によって形成する。
【０００６】次に、図１１に示すように、拡散層（５
ｂ）に達する第１のコンタクトホール（７）を開口し、
砒素（Ａｓ）または燐（Ｐ）が多量にドープされた多結
晶シリコンを全面に堆積した後、所定の形状にパターニ
ングすることによってディジット線（８）を形成する。
その後さらに第２の層間絶縁膜（９）をシリコン酸化膜
（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）によ
って形成する。
ｂ）に達する第１のコンタクトホール（７）を開口し、
砒素（Ａｓ）または燐（Ｐ）が多量にドープされた多結
晶シリコンを全面に堆積した後、所定の形状にパターニ
ングすることによってディジット線（８）を形成する。
その後さらに第２の層間絶縁膜（９）をシリコン酸化膜
（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）によ
って形成する。
【０００７】次に、図１２に示すように、拡散層（５
ａ）、（５ｃ）に達する第２のコンタクトホール（１
０）を開口し、ＣＶＤ法を用いて全面に砒素（Ａｓ）ま
たは燐（Ｐ）が多量にドープされた多結晶シリコン膜
（１１ａ）を１５００Å〜４０００Å程度の厚みで形成
する。さらに、全面にＣＶＤ法を用いてシリコン酸化膜
から成る絶縁膜（１２）を５０００〜１００００Å程度
の厚みで形成する。この絶縁膜（１２）の膜厚によって
キャパシタの蓄積電極の側面部分の高さが規定される。
この後、絶縁膜（１２）の表面にフォトレジストを塗布
し、リソグラフィ法などを用いて所定の形状にパターニ
ングする。これによってレジストパターン（１３）が形
成される。
ａ）、（５ｃ）に達する第２のコンタクトホール（１
０）を開口し、ＣＶＤ法を用いて全面に砒素（Ａｓ）ま
たは燐（Ｐ）が多量にドープされた多結晶シリコン膜
（１１ａ）を１５００Å〜４０００Å程度の厚みで形成
する。さらに、全面にＣＶＤ法を用いてシリコン酸化膜
から成る絶縁膜（１２）を５０００〜１００００Å程度
の厚みで形成する。この絶縁膜（１２）の膜厚によって
キャパシタの蓄積電極の側面部分の高さが規定される。
この後、絶縁膜（１２）の表面にフォトレジストを塗布
し、リソグラフィ法などを用いて所定の形状にパターニ
ングする。これによってレジストパターン（１３）が形
成される。
【０００８】この後、図１３に示すように、レジストパ
ターン（１３）をマスクとして絶縁膜（１２）を選択的
に除去する。このエッチングは、例えば異方性エッチン
グを用いて行われる。この後、レジストパターン（１
３）をアッシング法を用いて除去する。次に、パターニ
ングした絶縁膜（１２）をマスクとしてシリンダ型スタ
ックトキャパシタ蓄積電極のベース部分（１１ｂ）を例
えば異方性エッチングによって形成する。なお、絶縁膜
（１２）をマスクとしてエッチングする代わりにレジス
トパターン（１３）を用いて絶縁膜（１２）をパターニ
ングした直後にそのレジストパターン（１３）をそのま
まマスクとして異方性エッチングを行ってもよい。
ターン（１３）をマスクとして絶縁膜（１２）を選択的
に除去する。このエッチングは、例えば異方性エッチン
グを用いて行われる。この後、レジストパターン（１
３）をアッシング法を用いて除去する。次に、パターニ
ングした絶縁膜（１２）をマスクとしてシリンダ型スタ
ックトキャパシタ蓄積電極のベース部分（１１ｂ）を例
えば異方性エッチングによって形成する。なお、絶縁膜
（１２）をマスクとしてエッチングする代わりにレジス
トパターン（１３）を用いて絶縁膜（１２）をパターニ
ングした直後にそのレジストパターン（１３）をそのま
まマスクとして異方性エッチングを行ってもよい。
【０００９】次に図１４に示すように、ＣＶＤ法を用い
て砒素（Ａｓ）または燐（Ｐ）が多量にドープされた多
結晶シリコン膜（１４ａ）を５００Å〜１０００Å程度
の膜厚で全面に形成する。そして多結晶シリコン膜（１
４ａ）をＲＩＥ（反応性イオンエッチング）法を用いて
異方性エッチングする。このＲＩＥは以下のような条件
で行われる。すなわち、平行平板型のＲＩＥ装置を用い
て、高周波電力が０．３ｋＷ／ｃｍ２、ガス圧力が１５
０ｍＴ、塩素ガス（Ｃｌ２）流量が５０ｓｃｃｍ、周波
数が１３．５６ＭＨｚ、およびエッチング時間が３０秒
〜６０秒の条件下で行われる。
て砒素（Ａｓ）または燐（Ｐ）が多量にドープされた多
結晶シリコン膜（１４ａ）を５００Å〜１０００Å程度
の膜厚で全面に形成する。そして多結晶シリコン膜（１
４ａ）をＲＩＥ（反応性イオンエッチング）法を用いて
異方性エッチングする。このＲＩＥは以下のような条件
で行われる。すなわち、平行平板型のＲＩＥ装置を用い
て、高周波電力が０．３ｋＷ／ｃｍ２、ガス圧力が１５
０ｍＴ、塩素ガス（Ｃｌ２）流量が５０ｓｃｃｍ、周波
数が１３．５６ＭＨｚ、およびエッチング時間が３０秒
〜６０秒の条件下で行われる。
【００１０】その後、例えばフッ酸によるウェットエッ
チング法を用いて絶縁膜（１２）を所定の厚み分だけエ
ッチングすることによって、側壁部分（１４ｂ）の先端
部分を露出させる。このＲＩＥによる多結晶シリコン膜
（１４ａ）の異方性エッチングよって、図１５（Ａ）お
よび（Ｂ）に示すような形状を有する側壁部分（１４
ｂ）が形成される。図１５（Ｂ）は（Ａ）のＸ部分の拡
大図である。この状態では、側壁部分（１４ｂ）はその
先端部分が鋭く尖った形状を有する。側壁部分（１４
ｂ）がこのままの形状でキャパシタを形成すると、その
鋭く尖った先端部分において電界集中が起こるため容量
絶縁膜の寿命が低下してしまう。
チング法を用いて絶縁膜（１２）を所定の厚み分だけエ
ッチングすることによって、側壁部分（１４ｂ）の先端
部分を露出させる。このＲＩＥによる多結晶シリコン膜
（１４ａ）の異方性エッチングよって、図１５（Ａ）お
よび（Ｂ）に示すような形状を有する側壁部分（１４
ｂ）が形成される。図１５（Ｂ）は（Ａ）のＸ部分の拡
大図である。この状態では、側壁部分（１４ｂ）はその
先端部分が鋭く尖った形状を有する。側壁部分（１４
ｂ）がこのままの形状でキャパシタを形成すると、その
鋭く尖った先端部分において電界集中が起こるため容量
絶縁膜の寿命が低下してしまう。
【００１１】これを避けるために、次のような工程を用
いる。図１６に示すように、例えばアルゴンガス（Ａ
ｒ）などの不活性ガスを用いて側壁部分（１４ｂ）の先
端部分をスパッタエッチングする。このスパッタエッチ
ングは以下のような条件で行われる。すなわち、平行平
板型のＲＩＥ装置を用いて、高周波電力が０．２〜１．
０ｋＷ／ｃｍ２、ガス圧力が３０ｍＴ以下、アルゴンガ
ス（Ａｒ）流量が２０〜５０ｓｃｃｍ、周波数が１３．
５６ＭＨｚ以下、およびスパッタエッチング時間が１分
〜３分の条件下で行われる。不活性ガスを用いたスパッ
タエッチングではシリコン結晶を物理的にエッチングす
るため、突出した部分が優先的にエッチングされる。
いる。図１６に示すように、例えばアルゴンガス（Ａ
ｒ）などの不活性ガスを用いて側壁部分（１４ｂ）の先
端部分をスパッタエッチングする。このスパッタエッチ
ングは以下のような条件で行われる。すなわち、平行平
板型のＲＩＥ装置を用いて、高周波電力が０．２〜１．
０ｋＷ／ｃｍ２、ガス圧力が３０ｍＴ以下、アルゴンガ
ス（Ａｒ）流量が２０〜５０ｓｃｃｍ、周波数が１３．
５６ＭＨｚ以下、およびスパッタエッチング時間が１分
〜３分の条件下で行われる。不活性ガスを用いたスパッ
タエッチングではシリコン結晶を物理的にエッチングす
るため、突出した部分が優先的にエッチングされる。
【００１２】図１５の状態から、スパッタエッチング法
を用いて側壁部分（１４ｂ）のエッチングを行い、エッ
チングの後に絶縁膜（１２）をフッ酸によるウエットエ
ッチング法を用いて完全に除去し、最終的に図１７
（Ａ）および（Ｂ）に示したような形状の側壁部分（１
４ｃ）が得られる。図１７（Ｂ）は（Ａ）のＹ部分の拡
大図である。以上のような工程を経ることにより、側壁
部分（１４ｃ）の先端に鋭く尖った箇所を持たないよう
なシリンダ型スタックトキャパシタの蓄積電極が得られ
る。
を用いて側壁部分（１４ｂ）のエッチングを行い、エッ
チングの後に絶縁膜（１２）をフッ酸によるウエットエ
ッチング法を用いて完全に除去し、最終的に図１７
（Ａ）および（Ｂ）に示したような形状の側壁部分（１
４ｃ）が得られる。図１７（Ｂ）は（Ａ）のＹ部分の拡
大図である。以上のような工程を経ることにより、側壁
部分（１４ｃ）の先端に鋭く尖った箇所を持たないよう
なシリンダ型スタックトキャパシタの蓄積電極が得られ
る。
【００１３】
【発明が解決しようとする課題】上記従来技術で説明し
たように、図１５に示すシリンダ型スタックトキャパシ
タの蓄積電極の側壁部分（１４ｂ）の先端は鋭く尖った
形状になっている。蓄積電極がこのような形状のままキ
ャパシタを形成すると、側壁部分（１４ｂ）の先端部分
において電界集中が起こるため、容量絶縁膜の寿命が低
下してしまう。また、側壁部分（１４ｂ）先端の鋭く尖
った箇所が容量絶縁膜形成過程、あるいは対向電極形成
過程に折れてゴミとなり、製品の歩留まりを低下させる
可能性がある。以上のような理由から、シリンダ型スタ
ックトキャパシタの側壁部分（１４ｂ）の先端部分が鋭
く尖った箇所を含まないように加工する工程を追加しな
ければならない。
たように、図１５に示すシリンダ型スタックトキャパシ
タの蓄積電極の側壁部分（１４ｂ）の先端は鋭く尖った
形状になっている。蓄積電極がこのような形状のままキ
ャパシタを形成すると、側壁部分（１４ｂ）の先端部分
において電界集中が起こるため、容量絶縁膜の寿命が低
下してしまう。また、側壁部分（１４ｂ）先端の鋭く尖
った箇所が容量絶縁膜形成過程、あるいは対向電極形成
過程に折れてゴミとなり、製品の歩留まりを低下させる
可能性がある。以上のような理由から、シリンダ型スタ
ックトキャパシタの側壁部分（１４ｂ）の先端部分が鋭
く尖った箇所を含まないように加工する工程を追加しな
ければならない。
【００１４】上記従来技術によれば、側壁部分（１４
ｂ）の先端部分が鋭く尖った箇所を含まないように加工
するために、図１４に示すＲＩＥによる多結晶シリコン
膜（１４ａ）の異方性エッチングの後に絶縁膜（１２）
を所定の厚み分だけウエットエッチングする工程と、側
壁部分（１４ｂ）の先端をスパッタエッチングする工程
とが必要であり、工程数が増加してしまうという不具合
が生じる。本発明は上記の事情を鑑みてなされたもので
あり、蓄積電極の製造工程数の増加を最小限にとどめた
半導体記憶装置の製造方法を提供することを目的とす
る。
ｂ）の先端部分が鋭く尖った箇所を含まないように加工
するために、図１４に示すＲＩＥによる多結晶シリコン
膜（１４ａ）の異方性エッチングの後に絶縁膜（１２）
を所定の厚み分だけウエットエッチングする工程と、側
壁部分（１４ｂ）の先端をスパッタエッチングする工程
とが必要であり、工程数が増加してしまうという不具合
が生じる。本発明は上記の事情を鑑みてなされたもので
あり、蓄積電極の製造工程数の増加を最小限にとどめた
半導体記憶装置の製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上述した問題を解決する
ために、本発明は、メモリセルが一つのトランジスタと
一つのスタックト型キャパシタとから成るＤＲＡＭの蓄
積電極を有する半導体記憶装置の製造方法において、Ｐ
型シリコン基板表面にＮチャネル型ＭＯＳトランジスタ
を形成する工程と、前記シリコン基板表面の所定の位置
に達する開口部を有する第１の絶縁膜を形成する工程
と、前記開口部の内部及び前記第１の絶縁膜表面に接す
るように第１の導電膜を形成する工程と、前記第１の導
電膜上の所定の位置に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆うように第２の導電膜を形成する
工程と、反応性イオンエッチング（ＲＩＥ）法により、
少なくとも前記第２の絶縁膜の上部表面上に位置する前
記第２の導電膜を異方的にドライエッチングして除去
し、前記第２の絶縁膜の上部表面を露出させる工程と、
前記第２の絶縁膜の側面上に位置する前記第２の導電膜
を等方性のドライエッチングでエッチングし、前記第２
の導電膜の先端部分が鋭く尖った箇所を含まないように
加工する工程と、前記第２の絶縁膜をエッチングして除
去する工程と、を有することを特徴とする半導体記憶装
置の製造方法である。
ために、本発明は、メモリセルが一つのトランジスタと
一つのスタックト型キャパシタとから成るＤＲＡＭの蓄
積電極を有する半導体記憶装置の製造方法において、Ｐ
型シリコン基板表面にＮチャネル型ＭＯＳトランジスタ
を形成する工程と、前記シリコン基板表面の所定の位置
に達する開口部を有する第１の絶縁膜を形成する工程
と、前記開口部の内部及び前記第１の絶縁膜表面に接す
るように第１の導電膜を形成する工程と、前記第１の導
電膜上の所定の位置に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆うように第２の導電膜を形成する
工程と、反応性イオンエッチング（ＲＩＥ）法により、
少なくとも前記第２の絶縁膜の上部表面上に位置する前
記第２の導電膜を異方的にドライエッチングして除去
し、前記第２の絶縁膜の上部表面を露出させる工程と、
前記第２の絶縁膜の側面上に位置する前記第２の導電膜
を等方性のドライエッチングでエッチングし、前記第２
の導電膜の先端部分が鋭く尖った箇所を含まないように
加工する工程と、前記第２の絶縁膜をエッチングして除
去する工程と、を有することを特徴とする半導体記憶装
置の製造方法である。
【００１６】また本発明は、上記第２の絶縁膜の側面上
に位置する上記第２の導電膜を等方性のドライエッチン
グでエッチングし、前記第２の導電膜の先端部分が鋭く
尖った箇所を含まないように加工する工程において、前
記等方性のドライエッチングが、六フッ化硫黄ガス（Ｓ
Ｆ６）とヘリウムガス（Ｈｅ）の混合ガスを用いること
を特徴とする半導体記憶装置の製造方法である。
に位置する上記第２の導電膜を等方性のドライエッチン
グでエッチングし、前記第２の導電膜の先端部分が鋭く
尖った箇所を含まないように加工する工程において、前
記等方性のドライエッチングが、六フッ化硫黄ガス（Ｓ
Ｆ６）とヘリウムガス（Ｈｅ）の混合ガスを用いること
を特徴とする半導体記憶装置の製造方法である。
【００１７】
【作用】本発明の半導体記憶装置の製造方法において
は、反応性イオンエッチング（ＲＩＥ）法により、少な
くとも第２の絶縁膜の上部表面上に位置する第２の導電
膜を異方的にドライエッチングして除去し、第２の絶縁
膜の上部表面を露出させ、第２の絶縁膜の側面上に位置
する第２の導電膜を等方性のドライエッチングでエッチ
ングし、第２の導電膜の先端部分が鋭く尖った箇所を含
まないように加工することにより、従来技術の多結晶シ
リコン膜の異方性エッチングの後に絶縁膜を所定の厚み
分だけウエットエッチングする工程を必要としないもの
で、本発明では製造工程を長くせずに、側壁部分の先端
部分が鋭く尖った箇所を含まないように加工すことがで
き、安定した動作が可能なシリンダ型スックトキャパシ
タの蓄積電極を製造することができるものである。
は、反応性イオンエッチング（ＲＩＥ）法により、少な
くとも第２の絶縁膜の上部表面上に位置する第２の導電
膜を異方的にドライエッチングして除去し、第２の絶縁
膜の上部表面を露出させ、第２の絶縁膜の側面上に位置
する第２の導電膜を等方性のドライエッチングでエッチ
ングし、第２の導電膜の先端部分が鋭く尖った箇所を含
まないように加工することにより、従来技術の多結晶シ
リコン膜の異方性エッチングの後に絶縁膜を所定の厚み
分だけウエットエッチングする工程を必要としないもの
で、本発明では製造工程を長くせずに、側壁部分の先端
部分が鋭く尖った箇所を含まないように加工すことがで
き、安定した動作が可能なシリンダ型スックトキャパシ
タの蓄積電極を製造することができるものである。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例の平面図で、シリコ
ン基板上に、素子分離酸化膜（２）、ゲート電極
（４）、第１のコンタクトホール（７）、ディジット線
（８）、第２のコンタクトホール（１０）、側壁部分
（１４）が示されている。図２〜図９は、本発明の実施
例の説明のための工程順断面図であり、図１のＡ−Ａ′
の断面図である。
て説明する。図１は本発明の実施例の平面図で、シリコ
ン基板上に、素子分離酸化膜（２）、ゲート電極
（４）、第１のコンタクトホール（７）、ディジット線
（８）、第２のコンタクトホール（１０）、側壁部分
（１４）が示されている。図２〜図９は、本発明の実施
例の説明のための工程順断面図であり、図１のＡ−Ａ′
の断面図である。
【００１９】まず、図２に示すように、Ｐ型シリコン基
板（１）の主表面上の所定領域にＬＯＣＯＳ法を用いて
シリコン酸化膜から成る素子分離酸化膜（２）を４００
０Å程度の厚みで形成する。その後、熱酸化法などによ
りゲート酸化膜（３）を形成する。そして、砒素（Ａ
ｓ）または隣（Ｐ）が多量にドープされた多結晶シリコ
ンから成るゲート電極（４）をゲート酸化膜（３）上に
選択的に形成し、次に砒素（Ａｓ）をイオン注入して拡
散層（５ａ）、（５ｂ）及び（５ｃ）を形成し、セルト
ランジスタを形成する。その後、第１の層間縁膜（６）
をシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜
（Ｓｉ３Ｎ４）によって形成する。
板（１）の主表面上の所定領域にＬＯＣＯＳ法を用いて
シリコン酸化膜から成る素子分離酸化膜（２）を４００
０Å程度の厚みで形成する。その後、熱酸化法などによ
りゲート酸化膜（３）を形成する。そして、砒素（Ａ
ｓ）または隣（Ｐ）が多量にドープされた多結晶シリコ
ンから成るゲート電極（４）をゲート酸化膜（３）上に
選択的に形成し、次に砒素（Ａｓ）をイオン注入して拡
散層（５ａ）、（５ｂ）及び（５ｃ）を形成し、セルト
ランジスタを形成する。その後、第１の層間縁膜（６）
をシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜
（Ｓｉ３Ｎ４）によって形成する。
【００２０】次に、図３に示すように、拡散層（５ｂ）
に達する第１のコンタクトホール（７）を開口し、砒素
（Ａｓ）または隣（Ｐ）が多量にドープされた多結晶シ
リコンを全面に堆積した後、所定の形状にパターニング
することによってデイジット線（８）を形成する。その
後さらに第２の層間絶縁膜（９）をシリコン酸化膜（Ｓ
ｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）によって
形成する。
に達する第１のコンタクトホール（７）を開口し、砒素
（Ａｓ）または隣（Ｐ）が多量にドープされた多結晶シ
リコンを全面に堆積した後、所定の形状にパターニング
することによってデイジット線（８）を形成する。その
後さらに第２の層間絶縁膜（９）をシリコン酸化膜（Ｓ
ｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）によって
形成する。
【００２１】次に、図４に示すように、拡散層（５
ａ）、（５ｃ）に達する第２のコンタクトホール（１
０）を開口し、ＣＶＤ法を用いて全面に砒素（Ａｓ）ま
たは隣（Ｐ）が多量にドープされた多結晶シリコン膜
（１１ａ）を１５００Å〜４０００Å程度の厚みで形成
する。さらに、全面にＣＶＤ法を用いてシリコン酸化膜
から成る絶縁膜（１２）を５０００〜１００００Å程度
の厚みで形成する。この絶縁膜（１２）の膜厚によって
キャパシタの蓄積電極の側面部分の高さが規定される。
この後、絶縁膜（１２）の表面にフォトレジストを塗布
し、リソグラフィ法などを用いて所定の形状にパターニ
ングする。これによってレジストパターン（１３）が形
成される。
ａ）、（５ｃ）に達する第２のコンタクトホール（１
０）を開口し、ＣＶＤ法を用いて全面に砒素（Ａｓ）ま
たは隣（Ｐ）が多量にドープされた多結晶シリコン膜
（１１ａ）を１５００Å〜４０００Å程度の厚みで形成
する。さらに、全面にＣＶＤ法を用いてシリコン酸化膜
から成る絶縁膜（１２）を５０００〜１００００Å程度
の厚みで形成する。この絶縁膜（１２）の膜厚によって
キャパシタの蓄積電極の側面部分の高さが規定される。
この後、絶縁膜（１２）の表面にフォトレジストを塗布
し、リソグラフィ法などを用いて所定の形状にパターニ
ングする。これによってレジストパターン（１３）が形
成される。
【００２２】この後、図５に示すように、レジストパタ
ーン（１３）をマスクとして絶縁膜（１２）を選択的に
除去する。このエッチングは、例えば異方性エッチング
を用いて行われる。この後、レジストパターン（１３）
をアッシング法を用いて除去する。次に、パターニング
した絶縁膜（１２）をマスクとしてシリンダ型スタック
トキャパシタ蓄積電極のベース部分（１１ｂ）を例えば
異方性エッチングによって形成する。なお、絶縁膜（１
２）をマスクとしてエッチングする代わりにレジストパ
ターン（１３）を用いて絶縁膜（１２）をパターニング
した直後にそのレジストパターン（１３）をそのままマ
スクとして異方性エッチングを行ってもよい。
ーン（１３）をマスクとして絶縁膜（１２）を選択的に
除去する。このエッチングは、例えば異方性エッチング
を用いて行われる。この後、レジストパターン（１３）
をアッシング法を用いて除去する。次に、パターニング
した絶縁膜（１２）をマスクとしてシリンダ型スタック
トキャパシタ蓄積電極のベース部分（１１ｂ）を例えば
異方性エッチングによって形成する。なお、絶縁膜（１
２）をマスクとしてエッチングする代わりにレジストパ
ターン（１３）を用いて絶縁膜（１２）をパターニング
した直後にそのレジストパターン（１３）をそのままマ
スクとして異方性エッチングを行ってもよい。
【００２３】次に、図６に示すように、ＣＶＤ法を用い
て砒素（Ａｓ）または隣（Ｐ）が多量にドープされた多
結晶シリコン膜（１４ａ）を５００Å〜１０００Å程度
の膜厚で全面に形成する。そして多結晶シリコン膜（１
４ａ）をＲＩＥ（反応性イオンエッチング）法を用いて
異方性エッチングする。このＲＩＥは以下のような条件
で行われる。すなわち、平行平板のＲＩＥ装置を用い
て、高周波電力が０．３ｋＷ／ｃｍ２、ガス圧力が１５
０ｍＴ、塩素ガス（Ｃｌ２）流量が５０ｓｃｃｍ、周波
数が１３．５６ＭＨｚ、およびエッチング時間が３０秒
〜６０秒の条件下で行われる。
て砒素（Ａｓ）または隣（Ｐ）が多量にドープされた多
結晶シリコン膜（１４ａ）を５００Å〜１０００Å程度
の膜厚で全面に形成する。そして多結晶シリコン膜（１
４ａ）をＲＩＥ（反応性イオンエッチング）法を用いて
異方性エッチングする。このＲＩＥは以下のような条件
で行われる。すなわち、平行平板のＲＩＥ装置を用い
て、高周波電力が０．３ｋＷ／ｃｍ２、ガス圧力が１５
０ｍＴ、塩素ガス（Ｃｌ２）流量が５０ｓｃｃｍ、周波
数が１３．５６ＭＨｚ、およびエッチング時間が３０秒
〜６０秒の条件下で行われる。
【００２４】このＲＩＥによる多結晶シリコン膜（１４
ａ）の異方性エッチングによって、図７（Ａ）および
（Ｂ）に示すような形状を有する側壁部分（１４ｂ）が
形成される。図７（Ｂ）は（Ａ）のＸ部分の拡大図であ
る。この状態では、側壁部分（１４ｂ）はその先端部分
が鋭く尖った形状を有する。側壁部分（１４ｂ）がこの
ままの形状でキャパシタを形成すると、その鋭く尖った
先端部分において電界集中が起こるため容量絶縁膜の寿
命が低下してしまう。これを避けるために、ＲＩＥによ
る多結晶シリコン膜（１４ａ）の異方性エッチングの直
後に次のような等方性のドライエッチングを追加する。
ａ）の異方性エッチングによって、図７（Ａ）および
（Ｂ）に示すような形状を有する側壁部分（１４ｂ）が
形成される。図７（Ｂ）は（Ａ）のＸ部分の拡大図であ
る。この状態では、側壁部分（１４ｂ）はその先端部分
が鋭く尖った形状を有する。側壁部分（１４ｂ）がこの
ままの形状でキャパシタを形成すると、その鋭く尖った
先端部分において電界集中が起こるため容量絶縁膜の寿
命が低下してしまう。これを避けるために、ＲＩＥによ
る多結晶シリコン膜（１４ａ）の異方性エッチングの直
後に次のような等方性のドライエッチングを追加する。
【００２５】図８に示すように、六フッ化硫黄ガス（Ｓ
Ｆ６）とヘリウムガス（Ｈｅ）の混合ガスを用いて側壁
部分（１４ｂ）の先端部分を等方的にドライエッチング
する。この等方性ドライエッチングは以下のような条件
で行われる。すなわち、平行平板型のＲＩＥ装置を用い
て、高周波電力が０．５ｋＷ／ｃｍ２、ガス圧力が５０
０ｍＴ、六フッ化硫黄ガス（ＳＦ６）流量が１００ｓｃ
ｃｍ、ヘリウムガス（Ｈｅ）流量が２００ｓｃｃｍ，周
波数が１３．５６ＭＨｚ、およびエッチング時間が３０
秒〜６０秒の条件下で行われる。この等方性ドライエッ
チングによって、図７に示す側壁部分（１４ｂ）の先端
部分が除去される。
Ｆ６）とヘリウムガス（Ｈｅ）の混合ガスを用いて側壁
部分（１４ｂ）の先端部分を等方的にドライエッチング
する。この等方性ドライエッチングは以下のような条件
で行われる。すなわち、平行平板型のＲＩＥ装置を用い
て、高周波電力が０．５ｋＷ／ｃｍ２、ガス圧力が５０
０ｍＴ、六フッ化硫黄ガス（ＳＦ６）流量が１００ｓｃ
ｃｍ、ヘリウムガス（Ｈｅ）流量が２００ｓｃｃｍ，周
波数が１３．５６ＭＨｚ、およびエッチング時間が３０
秒〜６０秒の条件下で行われる。この等方性ドライエッ
チングによって、図７に示す側壁部分（１４ｂ）の先端
部分が除去される。
【００２６】図７に示す状態から、等方性ドライエッチ
ング法を用いて側壁部分（１４ｂ）の先端部を除去し、
エッチングの後に絶縁膜（１２）をフッ酸によるウエッ
トエッチング法を用いて完全に除去し、最終的に図９
（Ａ）および（Ｂ）に示したような形状の即ち、先端に
鋭く尖った箇所を持たないように加工された側壁部分
（１４ｃ）が得られる。図９（Ｂ）は（Ａ）のＹ部分の
拡大図である。以上のような工程を経ることにより、側
壁部分（１４ｃ）の先端に鋭く尖った箇所を持たないよ
うなシリンダ型スタックトキャパシタの蓄積電極が得ら
れる。
ング法を用いて側壁部分（１４ｂ）の先端部を除去し、
エッチングの後に絶縁膜（１２）をフッ酸によるウエッ
トエッチング法を用いて完全に除去し、最終的に図９
（Ａ）および（Ｂ）に示したような形状の即ち、先端に
鋭く尖った箇所を持たないように加工された側壁部分
（１４ｃ）が得られる。図９（Ｂ）は（Ａ）のＹ部分の
拡大図である。以上のような工程を経ることにより、側
壁部分（１４ｃ）の先端に鋭く尖った箇所を持たないよ
うなシリンダ型スタックトキャパシタの蓄積電極が得ら
れる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置の製造方法は、メモミリセルが一つのトランジス
タと一つのスタックト型キャパシタとから成るＤＲＡＭ
の蓄積電極の製造方法において、図６に示す多結晶シリ
コン膜（１４ａ）をＲＩＥ法によって異方的にエッチン
グした後、シリコン基板を一旦装置の外に出すことな
く、同一のエッチング装置内で等方性ドライエッチング
を行って、側壁部分先端の鋭く尖った部分を除去するの
で、従来の技術に比べて蓄積電極の製造工程が少なく、
製造コストを引き下げることができるという効果を奏す
る。
憶装置の製造方法は、メモミリセルが一つのトランジス
タと一つのスタックト型キャパシタとから成るＤＲＡＭ
の蓄積電極の製造方法において、図６に示す多結晶シリ
コン膜（１４ａ）をＲＩＥ法によって異方的にエッチン
グした後、シリコン基板を一旦装置の外に出すことな
く、同一のエッチング装置内で等方性ドライエッチング
を行って、側壁部分先端の鋭く尖った部分を除去するの
で、従来の技術に比べて蓄積電極の製造工程が少なく、
製造コストを引き下げることができるという効果を奏す
る。
【図１】本発明の実施例の説明のための平面図である
【図２】本発明の実施例の説明のための工程順断面図で
ある
ある
【図３】本発明の実施例の説明のための図２に続く工程
順断面図である。
順断面図である。
【図４】本発明の実施例の説明のための図３に続く工程
順断面図である。
順断面図である。
【図５】本発明の実施例の説明のための図４に続く工程
順断面図である。
順断面図である。
【図６】本発明の実施例の説明のための図５に続く工程
順断面図である。
順断面図である。
【図７】本発明の実施例の説明のための図６に続く工程
順断面図である。
順断面図である。
【図８】本発明の実施例の説明のための図７に続く工程
順断面図である。
順断面図である。
【図９】本発明の実施例の説明のための図８に続く工程
順断面図である。
順断面図である。
【図１０】従来技術を示す工程順断面図である。
【図１１】従来技術を示す工程順断面図である。
【図１２】従来技術を示す工程順断面図である。
【図１３】従来技術を示す工程順断面図である。
【図１４】従来技術のための工程順断面図である。
【図１５】従来技術を示す工程順断面図である。
【図１６】従来技術を示す工程順断面図である。
【図１７】従来技術を示す工程順断面図である。
１ Ｐ型シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ａ 拡散層 ５ｂ 拡散層 ５ｃ 拡散層 ６ 第１の層間絶縁膜 ７ 第１のコンタクトホール ８ ディジット線 ９ 第２の層間絶縁膜 １０ 第２のコンタクトホール １１ａ 多結晶シリコン膜 １１ｂ ベース部分 １２ 絶縁膜 １３ レジストパターン １４ａ 多結晶シリコン膜 １４ｂ 側壁部分 １４ｃ 先端に尖った箇所を持たない側壁部分
Claims (2)
- 【請求項１】 メモリセルが一つのトランジスタと一つ
のスタックト型キャパシタとから成るＤＲＡＭの蓄積電
極を有する半導体記憶装置の製造方法において、Ｐ型シ
リコン基板表面にＮチャネル型ＭＯＳトランジスタを形
成する工程と、前記シリコン基板表面の所定の位置に達
する開口部を有する第１の絶縁膜を形成する工程と、前
記開口部の内部及び前記第１の絶縁膜表面に接するよう
に第１の導電膜を形成する工程と、前記第１の導電膜上
の所定の位置に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜を覆うように第２の導電膜を形成する工程
と、反応性イオンエッチング（ＲＩＥ）法により、少な
くとも前記第２の絶縁膜の上部表面上に位置する前記第
２の導電膜を異方的にドライエッチングして除去し、前
記第２の絶縁膜の上部表面を露出させる工程と、前記第
２の絶縁膜の側面上に位置する前記第２の導電膜を等方
性のドライエッチングでエッチングし、前記第２の導電
膜の先端部分が鋭く尖った箇所を含まないように加工す
る工程と、前記第２の絶縁膜をエッチングして除去する
工程とを有することを特徴とする半導体記憶装置の製造
方法。 - 【請求項２】 第２の絶縁膜の側面上に位置する第２の
導電膜を等方性のドライエッチングでエッチングし、前
記第２の導電膜の先端部分が鋭く尖った箇所を含まない
ように加工する工程において、前記等方性のドライエッ
チングが、六フッ化硫黄ガス（ＳＦ６）とヘリウムガス
（Ｈｅ）の混合ガスを用いることを特徴とする請求項１
に記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146825A JP2770789B2 (ja) | 1995-05-22 | 1995-05-22 | 半導体記憶装置の製造方法 |
| US08/649,297 US5661065A (en) | 1995-05-22 | 1996-05-17 | Method for fabricating semiconductor memory device having a capacitor |
| KR1019960017376A KR100227176B1 (ko) | 1995-05-22 | 1996-05-22 | 반도체 메모리장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146825A JP2770789B2 (ja) | 1995-05-22 | 1995-05-22 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316435A true JPH08316435A (ja) | 1996-11-29 |
| JP2770789B2 JP2770789B2 (ja) | 1998-07-02 |
Family
ID=15416386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7146825A Expired - Fee Related JP2770789B2 (ja) | 1995-05-22 | 1995-05-22 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5661065A (ja) |
| JP (1) | JP2770789B2 (ja) |
| KR (1) | KR100227176B1 (ja) |
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|---|---|---|---|---|
| KR100328824B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 커패시터 제조방법 |
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
| KR20030059495A (ko) * | 2001-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 제조방법 |
| KR100466750B1 (ko) * | 1997-06-26 | 2005-07-21 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체소자및그제조방법 |
| US7696553B2 (en) | 2005-09-15 | 2010-04-13 | Elpida Memory, Inc. | Semiconductor storage device and method for manufacturing the same |
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|---|---|---|---|---|
| JP2679671B2 (ja) * | 1995-03-30 | 1997-11-19 | 日本電気株式会社 | 半導体記憶装置の容量素子の製造方法 |
| JPH0917968A (ja) * | 1995-06-27 | 1997-01-17 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR100252211B1 (ko) * | 1997-02-17 | 2000-04-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US5969381A (en) * | 1997-02-26 | 1999-10-19 | Nec Corporation | Semiconductor device with unbreakable testing elements for evaluating components and process of fabrication thereof |
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|---|---|---|---|---|
| JPH06151749A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| KR960003864B1 (ko) * | 1992-01-06 | 1996-03-23 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
| KR970000222B1 (ko) * | 1993-08-18 | 1997-01-06 | 엘지반도체 주식회사 | 디램(dram)셀 커패시터 제조방법 |
| JP2620529B2 (ja) * | 1993-12-28 | 1997-06-18 | 現代電子産業株式会社 | ディーラム キャパシター製造方法 |
-
1995
- 1995-05-22 JP JP7146825A patent/JP2770789B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-17 US US08/649,297 patent/US5661065A/en not_active Expired - Fee Related
- 1996-05-22 KR KR1019960017376A patent/KR100227176B1/ko not_active IP Right Cessation
Patent Citations (1)
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| JPH06151749A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| KR100328824B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 커패시터 제조방법 |
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| KR20030059495A (ko) * | 2001-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 제조방법 |
| US7696553B2 (en) | 2005-09-15 | 2010-04-13 | Elpida Memory, Inc. | Semiconductor storage device and method for manufacturing the same |
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|---|---|
| JP2770789B2 (ja) | 1998-07-02 |
| KR100227176B1 (ko) | 1999-10-15 |
| US5661065A (en) | 1997-08-26 |
| KR960043229A (ko) | 1996-12-23 |
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