JP2679671B2 - 半導体記憶装置の容量素子の製造方法 - Google Patents
半導体記憶装置の容量素子の製造方法Info
- Publication number
- JP2679671B2 JP2679671B2 JP7072802A JP7280295A JP2679671B2 JP 2679671 B2 JP2679671 B2 JP 2679671B2 JP 7072802 A JP7072802 A JP 7072802A JP 7280295 A JP7280295 A JP 7280295A JP 2679671 B2 JP2679671 B2 JP 2679671B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon film
- forming
- silicon
- doped silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の容量素
子の製造方法に関し、特にＤＲＡＭのスタックト型のス
トレージ・ノード電極の製造方法に関する。
子の製造方法に関し、特にＤＲＡＭのスタックト型のス
トレージ・ノード電極の製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴ない、チ
ップ・サイズの約半分を占めるメモリ・セルの高密度化
が必須のものとなっている。したがってこれらのメモリ
・セルには微細化が要求されるとともに、充分なメモリ
容量の確保も要求されている。特にスタックト型の容量
素子のストレージ・ノード電極形成のための微細加工技
術では、ストレージ・ノード電極とＮ型拡散層とを接続
するためのノード・コンタクト孔の口径の微細化と、メ
モリ・セルの占有面積を拡大せずにストレージ・ノード
電極自体の露出面積を拡大する技術が要求されている。
さらにまた、これらに要する一連の微細加工工程を可能
なかぎり簡略化する必要もある。
ップ・サイズの約半分を占めるメモリ・セルの高密度化
が必須のものとなっている。したがってこれらのメモリ
・セルには微細化が要求されるとともに、充分なメモリ
容量の確保も要求されている。特にスタックト型の容量
素子のストレージ・ノード電極形成のための微細加工技
術では、ストレージ・ノード電極とＮ型拡散層とを接続
するためのノード・コンタクト孔の口径の微細化と、メ
モリ・セルの占有面積を拡大せずにストレージ・ノード
電極自体の露出面積を拡大する技術が要求されている。
さらにまた、これらに要する一連の微細加工工程を可能
なかぎり簡略化する必要もある。
【０００３】ノード・コンタクト孔の口径を最小加工寸
法以下に微細化する技術としては、特開平４−１５８５
１５号公報に開示された方法がある。また、ストレージ
・ノード電極自体の露出面積を拡大する技術の１つとし
ては、本出願人の先の出願による特開平３−６９１６２
号公報に記載された方法がある。
法以下に微細化する技術としては、特開平４−１５８５
１５号公報に開示された方法がある。また、ストレージ
・ノード電極自体の露出面積を拡大する技術の１つとし
ては、本出願人の先の出願による特開平３−６９１６２
号公報に記載された方法がある。
【０００４】ＤＲＡＭの容量素子の製造工程の断面模式
図である図６および図７を参照して、上記２つの公開公
報に記載された技術を組み合せて目的の容量素子の製造
する方法について説明する。なお、ここでの設計ルール
は０．４μｍ設計ルールとする。
図である図６および図７を参照して、上記２つの公開公
報に記載された技術を組み合せて目的の容量素子の製造
する方法について説明する。なお、ここでの設計ルール
は０．４μｍ設計ルールとする。
【０００５】まず、Ｐ型シリコン基板２０１表面の素子
分離領域にフィールド酸化膜２０２を形成し、素子形成
領域にゲート酸化膜２０３を形成する。ワード線を兼る
ゲート電極２０４を形成した後、イオン注入等によりソ
ース・ドレイン領域となるＮ型拡散層２０５，２０６を
形成する。酸化シリコン系の絶縁膜からなる約１μｍの
膜厚の層間絶縁膜２０７を全面に形成した後、減圧化学
気相成長（ＬＰＣＶＤ）法により約０．５μｍの膜厚の
ノンドープのシリコン膜（図示せず）を全面に形成す
る。イオン注入もしくは熱拡散により、このノンドープ
のシリコン膜をＮ型のシリコン膜２１１ａに変換する。
続いて、常圧化学気相成長（ＡＰＣＶＤ）法により、全
面に約０．１５μｍの膜厚の酸化シリコン膜２１２ａを
形成する。Ｎ型拡散層２０５直上の部分の酸化シリコン
膜２１２ａに、フォトレジスト膜（図示せず）をマスク
にして最小加工寸法の口径である０．４μｍ□の開口部
２１６ａを形成する〔図６（ａ）〕。
分離領域にフィールド酸化膜２０２を形成し、素子形成
領域にゲート酸化膜２０３を形成する。ワード線を兼る
ゲート電極２０４を形成した後、イオン注入等によりソ
ース・ドレイン領域となるＮ型拡散層２０５，２０６を
形成する。酸化シリコン系の絶縁膜からなる約１μｍの
膜厚の層間絶縁膜２０７を全面に形成した後、減圧化学
気相成長（ＬＰＣＶＤ）法により約０．５μｍの膜厚の
ノンドープのシリコン膜（図示せず）を全面に形成す
る。イオン注入もしくは熱拡散により、このノンドープ
のシリコン膜をＮ型のシリコン膜２１１ａに変換する。
続いて、常圧化学気相成長（ＡＰＣＶＤ）法により、全
面に約０．１５μｍの膜厚の酸化シリコン膜２１２ａを
形成する。Ｎ型拡散層２０５直上の部分の酸化シリコン
膜２１２ａに、フォトレジスト膜（図示せず）をマスク
にして最小加工寸法の口径である０．４μｍ□の開口部
２１６ａを形成する〔図６（ａ）〕。
【０００６】次に、上記フォトレジスト膜を除去した
後、酸化シリコン膜２１２ａをマスクにして開口部２１
６ａの部分のシリコン膜２１１ａをエッチングして、開
口部２１６ａを開口部２１６ａａにする。シラン（Ｓｉ
Ｈ4 ）とホスヒン（ＰＨ3 ）との混合ガスを原料ガスと
するＬＰＣＶＤ法により、全面に約０．１５μｍの膜厚
のＮ型の（第１の）ドープト・シリコン膜（図示せず）
を形成する。このドープト・シリコン膜に対するエッチ
バックを行ない、開口部２１６ａａの側壁にのみスペー
サ状のドープト・シリコン膜２２１ａを残置する〔図６
（ｂ）〕。ここでノンドープのシリコン膜ではなくＮ型
のドープト・シリコン膜を採用するのは、ドープト・シ
リコン膜の方が成長速度が低いために微細加工に適して
いるからである。
後、酸化シリコン膜２１２ａをマスクにして開口部２１
６ａの部分のシリコン膜２１１ａをエッチングして、開
口部２１６ａを開口部２１６ａａにする。シラン（Ｓｉ
Ｈ4 ）とホスヒン（ＰＨ3 ）との混合ガスを原料ガスと
するＬＰＣＶＤ法により、全面に約０．１５μｍの膜厚
のＮ型の（第１の）ドープト・シリコン膜（図示せず）
を形成する。このドープト・シリコン膜に対するエッチ
バックを行ない、開口部２１６ａａの側壁にのみスペー
サ状のドープト・シリコン膜２２１ａを残置する〔図６
（ｂ）〕。ここでノンドープのシリコン膜ではなくＮ型
のドープト・シリコン膜を採用するのは、ドープト・シ
リコン膜の方が成長速度が低いために微細加工に適して
いるからである。
【０００７】次に、酸化シリコン系の膜に対する異方性
エッチングを行ない、Ｎ型拡散層２０５に達する０．２
５μｍ程度の口径を有する微細化されたノード・コンタ
クト孔２２６ａを層間絶縁膜２０７に形成する。この異
方性エッチングにより、酸化シリコン膜２１２ａも除去
される。このエッチングでは、シリコン膜２１１ａおよ
び（結果として）ドープト・シリコン膜２２１ａがエッ
チング・マスクとして機能することになる〔図６
（ｃ）〕。
エッチングを行ない、Ｎ型拡散層２０５に達する０．２
５μｍ程度の口径を有する微細化されたノード・コンタ
クト孔２２６ａを層間絶縁膜２０７に形成する。この異
方性エッチングにより、酸化シリコン膜２１２ａも除去
される。このエッチングでは、シリコン膜２１１ａおよ
び（結果として）ドープト・シリコン膜２２１ａがエッ
チング・マスクとして機能することになる〔図６
（ｃ）〕。
【０００８】次に、再びＬＰＣＶＤ法により、全面に約
０．４μｍの膜厚のＮ型の（第２の）ドープト・シリコ
ン膜２３１ａを形成する。このドープト・シリコン膜２
３１ａでは、段差被覆性が優れていることから、このド
ープト・シリコン膜２３１ａによる開口部２１６ａａお
よびノード・コンタクト孔２２６ａの充填性は充分に満
足できる結果になる。ここでドープト・シリコン膜２３
１ａを採用する理由は、上記の理由とともに、ドープト
・シリコン膜２３１ａの代りにノンドープのシリコン膜
を用いたとすると、ノード・コンタクト孔２２６ａ（お
よび開口部２１６ａａ）に充填されたノンドープのシリ
コン膜をＮ型化するのが容易ではないためである〔図６
（ｄ）〕。
０．４μｍの膜厚のＮ型の（第２の）ドープト・シリコ
ン膜２３１ａを形成する。このドープト・シリコン膜２
３１ａでは、段差被覆性が優れていることから、このド
ープト・シリコン膜２３１ａによる開口部２１６ａａお
よびノード・コンタクト孔２２６ａの充填性は充分に満
足できる結果になる。ここでドープト・シリコン膜２３
１ａを採用する理由は、上記の理由とともに、ドープト
・シリコン膜２３１ａの代りにノンドープのシリコン膜
を用いたとすると、ノード・コンタクト孔２２６ａ（お
よび開口部２１６ａａ）に充填されたノンドープのシリ
コン膜をＮ型化するのが容易ではないためである〔図６
（ｄ）〕。
【０００９】次に、それぞれのノード・コンタクト孔２
２６ａの直上を含んだそれぞれ所定の領域を覆う姿態の
パターンを有するフォトレジスト膜２３７ａを形成す
る。隣接する２つのフォトレジスト膜２３７ａの間の最
小間隔は０．４μｍである。このフォトレジスト膜２３
７ａをマスクにして、ドープト・シリコン膜２３１ａお
よびシリコン膜２１１ａの異方性エッチングを順次行な
い、ドープト・シリコン膜２３１ａａおよびシリコン膜
２１１ａａを残置形成する〔図６（ｅ）〕。
２６ａの直上を含んだそれぞれ所定の領域を覆う姿態の
パターンを有するフォトレジスト膜２３７ａを形成す
る。隣接する２つのフォトレジスト膜２３７ａの間の最
小間隔は０．４μｍである。このフォトレジスト膜２３
７ａをマスクにして、ドープト・シリコン膜２３１ａお
よびシリコン膜２１１ａの異方性エッチングを順次行な
い、ドープト・シリコン膜２３１ａａおよびシリコン膜
２１１ａａを残置形成する〔図６（ｅ）〕。
【００１０】続いて、上記フォトレジスト膜２６７ａを
除去する。その後、再度ＬＰＣＶＤ法により、全面に約
０．１５μｍの膜厚のＮ型の（第３の）ドープト・シリ
コン膜（図示せず）を形成する。再度シリコン膜のエッ
チバックを行ない、ドープト・シリコン膜２３１ａａ並
びにシリコン膜２１１ａａの側面にのみにこのドープト
・シリコン膜２４１ａをスペーサ状に残置する。これに
より、シリコン膜２１１ａａ，ドープト・シリコン膜２
２１ａ，ドープト・シリコン膜２３１ａａおよびドープ
ト・シリコン膜２４１ａからなるストレージ・ノード電
極２５４ａが形成される。隣接する２つのストレージ・
ノード電極２５４ａの間の最小間隔は、最小加工寸法で
ある０．４μｍより狭く、０．２５μｍ程度になる。す
なわち、ドープト・シリコン膜２４１ａが設けられたこ
とにより、ストレージ・ノード電極２５４ａの側面の露
出面積が広くなる〔図６（ｆ）〕。
除去する。その後、再度ＬＰＣＶＤ法により、全面に約
０．１５μｍの膜厚のＮ型の（第３の）ドープト・シリ
コン膜（図示せず）を形成する。再度シリコン膜のエッ
チバックを行ない、ドープト・シリコン膜２３１ａａ並
びにシリコン膜２１１ａａの側面にのみにこのドープト
・シリコン膜２４１ａをスペーサ状に残置する。これに
より、シリコン膜２１１ａａ，ドープト・シリコン膜２
２１ａ，ドープト・シリコン膜２３１ａａおよびドープ
ト・シリコン膜２４１ａからなるストレージ・ノード電
極２５４ａが形成される。隣接する２つのストレージ・
ノード電極２５４ａの間の最小間隔は、最小加工寸法で
ある０．４μｍより狭く、０．２５μｍ程度になる。す
なわち、ドープト・シリコン膜２４１ａが設けられたこ
とにより、ストレージ・ノード電極２５４ａの側面の露
出面積が広くなる〔図６（ｆ）〕。
【００１１】次に、膜厚６ｎｍ程度の窒化シリコン膜か
らなる容量絶縁膜２５５ａをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極２５６ａを形成し、ス
タックト型の容量素子の形成が終了する〔図７〕。
らなる容量絶縁膜２５５ａをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極２５６ａを形成し、ス
タックト型の容量素子の形成が終了する〔図７〕。
【００１２】上記特開平４−１５８５１５号公報および
上記特開平３−６９１６２号公報に記載された方法の組
み合せは、シリンダ形状のストレージ・ノード電極の形
成にも適用できる。
上記特開平３−６９１６２号公報に記載された方法の組
み合せは、シリンダ形状のストレージ・ノード電極の形
成にも適用できる。
【００１３】ＤＲＡＭの容量素子の製造工程の断面模式
図である図８，図９および図１０を参照して、上記２つ
の公開公報に記載された技術を組み合せてシリンダ状の
ストレージ・ノード電極を有する容量素子を製造する方
法について説明する。なお、ここでの設計ルールも０．
４μｍ設計ルールとする。
図である図８，図９および図１０を参照して、上記２つ
の公開公報に記載された技術を組み合せてシリンダ状の
ストレージ・ノード電極を有する容量素子を製造する方
法について説明する。なお、ここでの設計ルールも０．
４μｍ設計ルールとする。
【００１４】まず、Ｐ型シリコン基板２０１表面の素子
分離領域，素子形成領域に、フィールド酸化膜２０２，
ゲート酸化膜２０３を形成する。ワード線を兼るゲート
電極２０４を形成した後、ソース・ドレイン領域となる
Ｎ型拡散層２０５，２０６を形成する。酸化シリコン系
の絶縁膜からなる約１μｍの膜厚の層間絶縁膜２０７を
全面に形成した後、ＬＰＣＶＤ法により約０．２μｍの
膜厚の窒化シリコン膜２０８を全面に形成する。ＬＰＣ
ＶＤ法により約０．２μｍの膜厚のノンドープのシリコ
ン膜を全面に形成し、このノンドープのシリコン膜をＮ
型のシリコン膜２１１ｂに変換する。続いて、常圧化学
気相成長（ＡＰＣＶＤ）法により、全面に約０．１５μ
ｍの膜厚の酸化シリコン膜２１２ｂを形成する。Ｎ型拡
散層２０５直上の部分の酸化シリコン膜２１２ａ，シリ
コン膜２１１ａをエッチングして、０．４μｍ□の口径
を有する開口部２１６ｂを形成する。全面に約０．１５
μｍの膜厚のＮ型の（第１の）ドープト・シリコン膜を
形成し、このドープト・シリコン膜のエッチバックを行
ない、開口部２１６ｂの側壁にのみスペーサ状のドープ
ト・シリコン膜２２１ｂを残置する〔図８（ａ）〕。
分離領域，素子形成領域に、フィールド酸化膜２０２，
ゲート酸化膜２０３を形成する。ワード線を兼るゲート
電極２０４を形成した後、ソース・ドレイン領域となる
Ｎ型拡散層２０５，２０６を形成する。酸化シリコン系
の絶縁膜からなる約１μｍの膜厚の層間絶縁膜２０７を
全面に形成した後、ＬＰＣＶＤ法により約０．２μｍの
膜厚の窒化シリコン膜２０８を全面に形成する。ＬＰＣ
ＶＤ法により約０．２μｍの膜厚のノンドープのシリコ
ン膜を全面に形成し、このノンドープのシリコン膜をＮ
型のシリコン膜２１１ｂに変換する。続いて、常圧化学
気相成長（ＡＰＣＶＤ）法により、全面に約０．１５μ
ｍの膜厚の酸化シリコン膜２１２ｂを形成する。Ｎ型拡
散層２０５直上の部分の酸化シリコン膜２１２ａ，シリ
コン膜２１１ａをエッチングして、０．４μｍ□の口径
を有する開口部２１６ｂを形成する。全面に約０．１５
μｍの膜厚のＮ型の（第１の）ドープト・シリコン膜を
形成し、このドープト・シリコン膜のエッチバックを行
ない、開口部２１６ｂの側壁にのみスペーサ状のドープ
ト・シリコン膜２２１ｂを残置する〔図８（ａ）〕。
【００１５】次に、例えばテトラフルオロメタン（ＣＦ
4 ）とトリフルオロメタン（ＣＨＦ3 ）との混合ガスを
用いた異方性エッチングにより窒化シリコン膜２０８お
よび層間絶縁膜２０７を除去し、Ｎ型拡散層２０５に達
する０．２５μｍ□程度の口径の（微細化された）ノー
ド・コンタクト孔２２６ｂを層間絶縁膜２０７に形成す
る。このエッチングに際して、酸化シリコン膜２１２ｂ
も除去される〔図８（ｂ）〕。再びＬＰＣＶＤ法によ
り、全面に約０．４μｍの膜厚のＮ型の（第２の）ドー
プト・シリコン膜２３１ｂを形成する〔図８（ｃ）〕。
ＡＰＣＶＤ法により、約０．６μｍの膜厚のＰＳＧ膜２
３２を全面に形成する〔図８（ｄ）〕。
4 ）とトリフルオロメタン（ＣＨＦ3 ）との混合ガスを
用いた異方性エッチングにより窒化シリコン膜２０８お
よび層間絶縁膜２０７を除去し、Ｎ型拡散層２０５に達
する０．２５μｍ□程度の口径の（微細化された）ノー
ド・コンタクト孔２２６ｂを層間絶縁膜２０７に形成す
る。このエッチングに際して、酸化シリコン膜２１２ｂ
も除去される〔図８（ｂ）〕。再びＬＰＣＶＤ法によ
り、全面に約０．４μｍの膜厚のＮ型の（第２の）ドー
プト・シリコン膜２３１ｂを形成する〔図８（ｃ）〕。
ＡＰＣＶＤ法により、約０．６μｍの膜厚のＰＳＧ膜２
３２を全面に形成する〔図８（ｄ）〕。
【００１６】次に、それぞれのノード・コンタクト孔２
２６ｂの直上を含んでそれぞれ所定の領域を覆う姿態の
パターンを有するフォトレジスト膜２３７ｂを形成す
る。隣接する２つのフォトレジスト膜２３７ｂの間の最
小間隔は０．４μｍである。このフォトレジスト膜２３
７ｂをマスクにして、ＰＳＧ膜２３２，ドープト・シリ
コン膜２３１ｂおよびシリコン膜２１１ｂの異方性エッ
チングを順次行ない、ドープト・シリコン膜２３１ｂ
ａ，シリコン膜２１１ｂａ等を残置形成する〔図８
（ｅ）〕。
２６ｂの直上を含んでそれぞれ所定の領域を覆う姿態の
パターンを有するフォトレジスト膜２３７ｂを形成す
る。隣接する２つのフォトレジスト膜２３７ｂの間の最
小間隔は０．４μｍである。このフォトレジスト膜２３
７ｂをマスクにして、ＰＳＧ膜２３２，ドープト・シリ
コン膜２３１ｂおよびシリコン膜２１１ｂの異方性エッ
チングを順次行ない、ドープト・シリコン膜２３１ｂ
ａ，シリコン膜２１１ｂａ等を残置形成する〔図８
（ｅ）〕。
【００１７】続いて、上記フォトレジスト膜２６７ｂを
除去する。その後、再度ＬＰＣＶＤ法により、全面に約
０．１５μｍの膜厚のＮ型の（第３の）ドープト・シリ
コン膜（図示せず）を形成する。このドープト・シリコ
ン膜に対するエッチバックを行ない、残置されたＰＳＧ
膜２３２，ドープト・シリコン膜２３１ｂａ並びにシリ
コン膜２１１ｂａの側面にのみにこのドープト・シリコ
ン膜２４１ｂをスペーサ状に残置する。隣接する２つの
ドープト・シリコン膜２４１ｂの間の最小間隔は、最小
加工寸法である０．４μｍより狭く、０．２５μｍ程度
になる〔図９（ａ）〕。
除去する。その後、再度ＬＰＣＶＤ法により、全面に約
０．１５μｍの膜厚のＮ型の（第３の）ドープト・シリ
コン膜（図示せず）を形成する。このドープト・シリコ
ン膜に対するエッチバックを行ない、残置されたＰＳＧ
膜２３２，ドープト・シリコン膜２３１ｂａ並びにシリ
コン膜２１１ｂａの側面にのみにこのドープト・シリコ
ン膜２４１ｂをスペーサ状に残置する。隣接する２つの
ドープト・シリコン膜２４１ｂの間の最小間隔は、最小
加工寸法である０．４μｍより狭く、０．２５μｍ程度
になる〔図９（ａ）〕。
【００１８】次に、弗化水素（ＨＦ）と水蒸気との混合
気体によるガス・エッチングにより、ＰＳＧ膜２３２を
選択的に除去する。これにより、シリコン膜２１１ｂ
ａ，ドープト・シリコン膜２２１ｂ，ドープト・シリコ
ン膜２３１ｂａおよびドープト・シリコン膜２４１ｂか
らなるシリンダ形状のストレージ・ノード電極２５４ｂ
が形成される。隣接する２つのストレージ・ノード電極
２５４ｂの間の最小間隔も０．２５μｍ程度になる〔図
９（ｂ）〕。
気体によるガス・エッチングにより、ＰＳＧ膜２３２を
選択的に除去する。これにより、シリコン膜２１１ｂ
ａ，ドープト・シリコン膜２２１ｂ，ドープト・シリコ
ン膜２３１ｂａおよびドープト・シリコン膜２４１ｂか
らなるシリンダ形状のストレージ・ノード電極２５４ｂ
が形成される。隣接する２つのストレージ・ノード電極
２５４ｂの間の最小間隔も０．２５μｍ程度になる〔図
９（ｂ）〕。
【００１９】次に、膜厚６ｎｍ程度の窒化シリコン膜か
らなる容量絶縁膜２５５ｂをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極２５６ｂを形成し、ス
タックト型の容量素子の形成が終了する〔図１０〕。
らなる容量絶縁膜２５５ｂをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極２５６ｂを形成し、ス
タックト型の容量素子の形成が終了する〔図１０〕。
【００２０】
【発明が解決しようとする課題】上記特開平４−１５８
５１５号公報および上記特開平３−６９１６２号公報に
記載された方法の組み合せより、確かにストレージ・ノ
ード電極とＮ型拡散層とを接続するためのノード・コン
タクト孔の口径の微細化と、メモリ・セルの占有面積を
拡大せずにストレージ・ノード電極自体の露出面積の拡
大とは達せられる。しかしながら、上記の方法では成長
速度の低いドープト・シリコン膜の形成が３回必要とな
り、微細加工工程の簡略化を満たすことができない。
５１５号公報および上記特開平３−６９１６２号公報に
記載された方法の組み合せより、確かにストレージ・ノ
ード電極とＮ型拡散層とを接続するためのノード・コン
タクト孔の口径の微細化と、メモリ・セルの占有面積を
拡大せずにストレージ・ノード電極自体の露出面積の拡
大とは達せられる。しかしながら、上記の方法では成長
速度の低いドープト・シリコン膜の形成が３回必要とな
り、微細加工工程の簡略化を満たすことができない。
【００２１】したがって本発明の目的は、ノード・コン
タクト孔の微細化およびストレージ・ノード電極自体の
露出面積の拡大を達成するとともに、ドープト・シリコ
ン膜の形成回数を低減して微細加工工程の簡略化が図れ
る半導体記憶装置の容量素子の製造方法を提供すること
にある。
タクト孔の微細化およびストレージ・ノード電極自体の
露出面積の拡大を達成するとともに、ドープト・シリコ
ン膜の形成回数を低減して微細加工工程の簡略化が図れ
る半導体記憶装置の容量素子の製造方法を提供すること
にある。
【００２２】
【課題を解決するための手段】本発明の半導体記憶装置
の容量素子の製造方法の第１の態様は、Ｐ型シリコン基
板表面の素子分離領域にフィールド酸化膜を形成し、こ
のＰ型シリコン基板表面の素子形成領域にゲート酸化膜
を形成し、ワード線を兼るゲート電極を形成し、これら
のゲート電極およびこのフィールド酸化膜に自己整合的
にソース・ドレイン領域となる一対のＮ型拡散層をそれ
ぞれに形成し、全面に酸化シリコン系の絶縁膜からなる
層間絶縁膜を形成する工程と、上記層間絶縁膜を覆うノ
ンドープの第１のシリコン膜を形成し、この第１のシリ
コン膜にＮ型不純物を拡散し、この第１のシリコン膜を
覆う酸化シリコン膜を形成する工程と、上記Ｎ型拡散層
の一方に達して形成されるノード・コンタクト孔の形成
予定領域を所定の幅で内包する領域上の上記酸化シリコ
ン膜および上記第１のシリコン膜を選択的にエッチング
して開口部を形成する工程と、全面に第１の膜厚を有す
るＮ型の第１のドープト・シリコン膜を形成し、この第
１のドープト・シリコン膜をエッチバックして上記開口
部の側壁にのみにこれらの第１のドープト・シリコン膜
を選択的に残置する工程と、少なくとも残置された上記
第１のドープト・シリコン膜をマスクにたエッチングに
より、上記Ｎ型拡散層の一方に達するノード・コンタク
ト孔を形成する工程と、それぞれの上記ノード・コンタ
クト孔を個々に内包する領域を覆う姿態のパターンを有
するフォトレジスト膜を形成し、これらのフォトレジス
ト膜をマスクにして上記第１のシリコン膜をエッチング
する工程と、上記フォトレジスト膜を除去し、全面に第
２の膜厚を有するＮ型の第２のドープト・シリコン膜を
形成し、少なくともこの第２のドープト・シリコン膜の
エッチバックを行なってこれらの第２のドープト・シリ
コン膜を残置された上記第１のシリコン膜の側面，上記
開口部内および上記ノード・コンタクト孔内にのみ選択
的に残置する工程と、全面に容量絶縁膜を形成し、セル
・プレート電極を形成する工程とを有する。
の容量素子の製造方法の第１の態様は、Ｐ型シリコン基
板表面の素子分離領域にフィールド酸化膜を形成し、こ
のＰ型シリコン基板表面の素子形成領域にゲート酸化膜
を形成し、ワード線を兼るゲート電極を形成し、これら
のゲート電極およびこのフィールド酸化膜に自己整合的
にソース・ドレイン領域となる一対のＮ型拡散層をそれ
ぞれに形成し、全面に酸化シリコン系の絶縁膜からなる
層間絶縁膜を形成する工程と、上記層間絶縁膜を覆うノ
ンドープの第１のシリコン膜を形成し、この第１のシリ
コン膜にＮ型不純物を拡散し、この第１のシリコン膜を
覆う酸化シリコン膜を形成する工程と、上記Ｎ型拡散層
の一方に達して形成されるノード・コンタクト孔の形成
予定領域を所定の幅で内包する領域上の上記酸化シリコ
ン膜および上記第１のシリコン膜を選択的にエッチング
して開口部を形成する工程と、全面に第１の膜厚を有す
るＮ型の第１のドープト・シリコン膜を形成し、この第
１のドープト・シリコン膜をエッチバックして上記開口
部の側壁にのみにこれらの第１のドープト・シリコン膜
を選択的に残置する工程と、少なくとも残置された上記
第１のドープト・シリコン膜をマスクにたエッチングに
より、上記Ｎ型拡散層の一方に達するノード・コンタク
ト孔を形成する工程と、それぞれの上記ノード・コンタ
クト孔を個々に内包する領域を覆う姿態のパターンを有
するフォトレジスト膜を形成し、これらのフォトレジス
ト膜をマスクにして上記第１のシリコン膜をエッチング
する工程と、上記フォトレジスト膜を除去し、全面に第
２の膜厚を有するＮ型の第２のドープト・シリコン膜を
形成し、少なくともこの第２のドープト・シリコン膜の
エッチバックを行なってこれらの第２のドープト・シリ
コン膜を残置された上記第１のシリコン膜の側面，上記
開口部内および上記ノード・コンタクト孔内にのみ選択
的に残置する工程と、全面に容量絶縁膜を形成し、セル
・プレート電極を形成する工程とを有する。
【００２３】好ましくは、上記フォトレジスト膜の形成
の前に、少なくとも上記第１のシリコン膜および上記第
１のドープト・シリコン膜の表面をＨＭＤＳにより処理
する工程を有する。
の前に、少なくとも上記第１のシリコン膜および上記第
１のドープト・シリコン膜の表面をＨＭＤＳにより処理
する工程を有する。
【００２４】本発明の半導体記憶装置の容量素子の製造
方法の第２の態様は、Ｐ型シリコン基板表面の素子分離
領域にフィールド酸化膜を形成し、このＰ型シリコン基
板表面の素子形成領域にゲート酸化膜を形成し、ワード
線を兼るゲート電極を形成し、これらのゲート電極およ
びこのフィールド酸化膜に自己整合的にソース・ドレイ
ン領域となる一対のＮ型拡散層をそれぞれに形成し、全
面に酸化シリコン系の絶縁膜からなる層間絶縁膜を形成
し、この層間絶縁膜を覆う窒化シリコン膜を形成する工
程と、上記窒化シリコン膜を覆うノンドープの第１のシ
リコン膜を形成し、この第１のシリコン膜にＮ型不純物
を拡散し、この第１のシリコン膜を覆うＰＳＧ膜を形成
し、このＰＳＧ膜を覆う第２のシリコン膜を形成し、こ
の第２のシリコン膜を覆う酸化シリコン膜を形成する工
程と、上記Ｎ型拡散層の一方に達して形成されるノード
・コンタクト孔の形成予定領域を所定の幅で内包する領
域上の上記酸化シリコン膜，上記第２のシリコン膜およ
び上記ＰＳＧ膜を順次エッチングして開口部を形成する
工程と、全面に第１の膜厚を有するＮ型の第１のドープ
ト・シリコン膜を形成し、この第１のドープト・シリコ
ン膜のエッチバックを行なって上記開口部の側壁にのみ
にこれらの第１のドープト・シリコン膜を選択的に残置
し、かつ残置されたこれらの第１のドープト・シリコン
膜に覆われた部分以外の上記第１のシリコン膜を除去す
る工程と、ＣＦ4 とＣＨＦ3 との混合ガスをエッチング
・ガスとする異方性エッチングにより上記酸化シリコン
膜，上記窒化シリコン膜および上記層間絶縁膜を順次エ
ッチングして、残置された上記第１のドープト・シリコ
ン膜に自己整合的に、上記Ｎ型拡散層の一方に達するノ
ード・コンタクト孔を形成する工程と、それぞれの上記
ノード・コンタクト孔を個々に内包するする領域を覆う
姿態のパターンを有するフォトレジスト膜を形成し、こ
れらのフォトレジスト膜をマスクにして上記第２のシリ
コン膜，上記ＰＳＧ膜および上記第１のシリコン膜を順
次エッチングする工程と、上記フォトレジスト膜を除去
し、全面に第２の膜厚を有するＮ型の第２のドープト・
シリコン膜を形成する工程と、上記ＰＳＧ膜の上面が露
出するまで少なくとも上記第２のドープト・シリコン膜
のエッチバックを行ない、上記第２のドープト・シリコ
ン膜を残置された上記第１のシリコン膜並びに上記ＰＳ
Ｇ膜の側面，上記開口部内および上記ノード・コンタク
ト孔内にのみ選択的に残置する工程と、上記ＰＳＧ膜を
選択的に除去する工程と、全面に容量絶縁膜を形成し、
セル・プレート電極を形成する工程とを有する。
方法の第２の態様は、Ｐ型シリコン基板表面の素子分離
領域にフィールド酸化膜を形成し、このＰ型シリコン基
板表面の素子形成領域にゲート酸化膜を形成し、ワード
線を兼るゲート電極を形成し、これらのゲート電極およ
びこのフィールド酸化膜に自己整合的にソース・ドレイ
ン領域となる一対のＮ型拡散層をそれぞれに形成し、全
面に酸化シリコン系の絶縁膜からなる層間絶縁膜を形成
し、この層間絶縁膜を覆う窒化シリコン膜を形成する工
程と、上記窒化シリコン膜を覆うノンドープの第１のシ
リコン膜を形成し、この第１のシリコン膜にＮ型不純物
を拡散し、この第１のシリコン膜を覆うＰＳＧ膜を形成
し、このＰＳＧ膜を覆う第２のシリコン膜を形成し、こ
の第２のシリコン膜を覆う酸化シリコン膜を形成する工
程と、上記Ｎ型拡散層の一方に達して形成されるノード
・コンタクト孔の形成予定領域を所定の幅で内包する領
域上の上記酸化シリコン膜，上記第２のシリコン膜およ
び上記ＰＳＧ膜を順次エッチングして開口部を形成する
工程と、全面に第１の膜厚を有するＮ型の第１のドープ
ト・シリコン膜を形成し、この第１のドープト・シリコ
ン膜のエッチバックを行なって上記開口部の側壁にのみ
にこれらの第１のドープト・シリコン膜を選択的に残置
し、かつ残置されたこれらの第１のドープト・シリコン
膜に覆われた部分以外の上記第１のシリコン膜を除去す
る工程と、ＣＦ4 とＣＨＦ3 との混合ガスをエッチング
・ガスとする異方性エッチングにより上記酸化シリコン
膜，上記窒化シリコン膜および上記層間絶縁膜を順次エ
ッチングして、残置された上記第１のドープト・シリコ
ン膜に自己整合的に、上記Ｎ型拡散層の一方に達するノ
ード・コンタクト孔を形成する工程と、それぞれの上記
ノード・コンタクト孔を個々に内包するする領域を覆う
姿態のパターンを有するフォトレジスト膜を形成し、こ
れらのフォトレジスト膜をマスクにして上記第２のシリ
コン膜，上記ＰＳＧ膜および上記第１のシリコン膜を順
次エッチングする工程と、上記フォトレジスト膜を除去
し、全面に第２の膜厚を有するＮ型の第２のドープト・
シリコン膜を形成する工程と、上記ＰＳＧ膜の上面が露
出するまで少なくとも上記第２のドープト・シリコン膜
のエッチバックを行ない、上記第２のドープト・シリコ
ン膜を残置された上記第１のシリコン膜並びに上記ＰＳ
Ｇ膜の側面，上記開口部内および上記ノード・コンタク
ト孔内にのみ選択的に残置する工程と、上記ＰＳＧ膜を
選択的に除去する工程と、全面に容量絶縁膜を形成し、
セル・プレート電極を形成する工程とを有する。
【００２５】好ましくは、上記フォトレジスト膜の形成
の前に少なくとも上記第１のシリコン膜および上記第１
のドープト・シリコン膜の表面をＨＭＤＳにより処理す
る工程を有し、上記ＰＳＧ膜の選択的な除去が弗化水素
を含んだ水蒸気中で行なわれる。
の前に少なくとも上記第１のシリコン膜および上記第１
のドープト・シリコン膜の表面をＨＭＤＳにより処理す
る工程を有し、上記ＰＳＧ膜の選択的な除去が弗化水素
を含んだ水蒸気中で行なわれる。
【００２６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２７】ＤＲＡＭの容量素子の製造工程の断面模式
図である図１および図２を参照すると、本発明の第１の
実施例の容量素子は、０．４μｍ設計ルールにより、次
のように形成される。
図である図１および図２を参照すると、本発明の第１の
実施例の容量素子は、０．４μｍ設計ルールにより、次
のように形成される。
【００２８】まず、Ｐ型シリコン基板１０１表面の素子
分離領域にフィールド酸化膜１０２を形成し、素子形成
領域に熱酸化により膜厚約１０ｎｍのゲート酸化膜１０
３を形成する。ワード線を兼るゲート長０．４μｍのゲ
ート電極１０４を形成した後、イオン注入等によりソー
ス・ドレイン領域となるＮ型拡散層１０５，１０６を形
成する。ゲート電極１０４は、例えばポリサイド膜から
構成されている。Ｎ型拡散層１０５の幅（ゲート電極１
０４とフィールド酸化膜１０２との間隔）は０．４μｍ
程度である。２つのゲート電極１０４に挟まれたＮ型拡
散層１０６の幅は０．６μｍ程度である。（例えば、Ｌ
ＰＣＶＤ法による膜厚０．２μｍ程度の酸化シリコン膜
（ＨＴＯ膜）に膜厚０．８μｍ程度のＢＰＳＧ膜が積層
された）酸化シリコン系の絶縁膜からなる約１μｍの膜
厚の層間絶縁膜１０７を全面に形成した後、減圧化学気
相成長（ＬＰＣＶＤ）法により約０．５μｍの膜厚のノ
ンドープのシリコン膜（図示せず）を全面に形成する。
例えばオキシ３塩化燐（ＰＯＣｌ3 ）をソースにした熱
拡散により、このノンドープのシリコン膜をＮ型の（多
結晶の）シリコン膜１１１ａに変換する。続いて、例え
ばＡＰＣＶＤ法により、全面に約０．１５μｍの膜厚の
酸化シリコン膜１１２ａを形成する。フォトレジスト膜
（図示せず）をマスクにした異方性エッチングにより、
Ｎ型拡散層１０５直上の部分の酸化シリコン膜１１２ａ
に、最小加工寸法の口径である０．４μｍ□の開口部１
１６ａを形成する。この異方性エッチングのエッチング
・ガスは、例えばテトラフルオロメタン（ＣＦ4 ）とト
リフルオロメタン（ＣＨＦ3 ）との混合ガスからなる
〔図１（ａ）〕。
分離領域にフィールド酸化膜１０２を形成し、素子形成
領域に熱酸化により膜厚約１０ｎｍのゲート酸化膜１０
３を形成する。ワード線を兼るゲート長０．４μｍのゲ
ート電極１０４を形成した後、イオン注入等によりソー
ス・ドレイン領域となるＮ型拡散層１０５，１０６を形
成する。ゲート電極１０４は、例えばポリサイド膜から
構成されている。Ｎ型拡散層１０５の幅（ゲート電極１
０４とフィールド酸化膜１０２との間隔）は０．４μｍ
程度である。２つのゲート電極１０４に挟まれたＮ型拡
散層１０６の幅は０．６μｍ程度である。（例えば、Ｌ
ＰＣＶＤ法による膜厚０．２μｍ程度の酸化シリコン膜
（ＨＴＯ膜）に膜厚０．８μｍ程度のＢＰＳＧ膜が積層
された）酸化シリコン系の絶縁膜からなる約１μｍの膜
厚の層間絶縁膜１０７を全面に形成した後、減圧化学気
相成長（ＬＰＣＶＤ）法により約０．５μｍの膜厚のノ
ンドープのシリコン膜（図示せず）を全面に形成する。
例えばオキシ３塩化燐（ＰＯＣｌ3 ）をソースにした熱
拡散により、このノンドープのシリコン膜をＮ型の（多
結晶の）シリコン膜１１１ａに変換する。続いて、例え
ばＡＰＣＶＤ法により、全面に約０．１５μｍの膜厚の
酸化シリコン膜１１２ａを形成する。フォトレジスト膜
（図示せず）をマスクにした異方性エッチングにより、
Ｎ型拡散層１０５直上の部分の酸化シリコン膜１１２ａ
に、最小加工寸法の口径である０．４μｍ□の開口部１
１６ａを形成する。この異方性エッチングのエッチング
・ガスは、例えばテトラフルオロメタン（ＣＦ4 ）とト
リフルオロメタン（ＣＨＦ3 ）との混合ガスからなる
〔図１（ａ）〕。
【００２９】次に、上記フォトレジスト膜を除去した
後、酸化シリコン膜１１２ａをマスクにして開口部１１
６ａの部分のシリコン膜１１１ａを異方性エッチングし
て、開口部１１６ａを開口部１１６ａａにする。この異
方性エッチングのエッチング・ガスは、例えば塩素（Ｃ
ｌ2 ）と臭化水素（ＨＢｒ）との混合ガスからなる。次
に、ＳｉＨ4 とＰＨ3 とを原料ガスとするＬＰＣＶＤ法
により、全面に約０．１５μｍの膜厚のＮ型の（第１
の）ドープト・シリコン膜（図示せず）を形成する。こ
のときの成膜条件は５２０℃，２７０Ｐａであり、この
条件下でのドープト・シリコン膜の成長速度は２．５ｎ
ｍ／ｍｉｎである。このドープト・シリコン膜のエッチ
バックを行ない、開口部１１６ａａの側壁にのみスペー
サ状のドープト・シリコン膜１２１ａを残置する〔図１
（ｂ）〕。ここでノンドープのシリコン膜ではなくＮ型
のドープト・シリコン膜を採用するのは、ドープト・シ
リコン膜の方が成長速度が低いために膜厚の制御が容易
になり、さらに段差被覆性が優れているため、微細加工
に適しているからである。
後、酸化シリコン膜１１２ａをマスクにして開口部１１
６ａの部分のシリコン膜１１１ａを異方性エッチングし
て、開口部１１６ａを開口部１１６ａａにする。この異
方性エッチングのエッチング・ガスは、例えば塩素（Ｃ
ｌ2 ）と臭化水素（ＨＢｒ）との混合ガスからなる。次
に、ＳｉＨ4 とＰＨ3 とを原料ガスとするＬＰＣＶＤ法
により、全面に約０．１５μｍの膜厚のＮ型の（第１
の）ドープト・シリコン膜（図示せず）を形成する。こ
のときの成膜条件は５２０℃，２７０Ｐａであり、この
条件下でのドープト・シリコン膜の成長速度は２．５ｎ
ｍ／ｍｉｎである。このドープト・シリコン膜のエッチ
バックを行ない、開口部１１６ａａの側壁にのみスペー
サ状のドープト・シリコン膜１２１ａを残置する〔図１
（ｂ）〕。ここでノンドープのシリコン膜ではなくＮ型
のドープト・シリコン膜を採用するのは、ドープト・シ
リコン膜の方が成長速度が低いために膜厚の制御が容易
になり、さらに段差被覆性が優れているため、微細加工
に適しているからである。
【００３０】次に、酸化シリコン系の膜に対して異方性
エッチングを行ない、Ｎ型拡散層１０５に達する０．２
５μｍ程度の口径を有する微細化されたノード・コンタ
クト孔１２６ａを層間絶縁膜１０７に形成する。この異
方性エッチングにより、酸化シリコン膜１１２ａも除去
される。このエッチングでは、ドープト・シリコン膜１
２１ａおよび（結果として）シリコン膜１１１ａがエッ
チング・マスクとして機能することになる〔図１
（ｃ）〕。
エッチングを行ない、Ｎ型拡散層１０５に達する０．２
５μｍ程度の口径を有する微細化されたノード・コンタ
クト孔１２６ａを層間絶縁膜１０７に形成する。この異
方性エッチングにより、酸化シリコン膜１１２ａも除去
される。このエッチングでは、ドープト・シリコン膜１
２１ａおよび（結果として）シリコン膜１１１ａがエッ
チング・マスクとして機能することになる〔図１
（ｃ）〕。
【００３１】次に、ヘキサ・メチル・ジ・シラザン（ｈ
ｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ（ＨＭＤ
Ｓ）；（ＣＨ3 ）3 ＳｉＮＨＳｉ（ＣＨ3 ）3 ）雰囲気
で表面処理を行なった後、それぞれのノード・コンタク
ト孔１２６ａの直上を含んでそれぞれ所定の領域を覆う
姿態のパターンを有するフォトレジスト膜１２７ａを形
成する。この表面処理により、シリコン膜１１１ａおよ
びドープト・シリコン膜１２１ａの表面が親水化され、
フォトレジスト膜１２７ａの下地に対する濡性が向上す
る。このため、フォトレジスト膜１２７ａのノード・コ
ンタクト孔１２６ａ内への充填性も向上し、フォトレジ
スト膜１２７ａのベーキング処理等における不具合も回
避できる。隣接する２つのフォトレジスト膜１２７ａの
間の最小間隔は０．４μｍである。このフォトレジスト
膜１２７ａをマスクにして、シリコン膜１１１ａの異方
性エッチングを行ない、シリコン膜１１１ａａを残置形
成する〔図１（ｄ）〕。
ｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ（ＨＭＤ
Ｓ）；（ＣＨ3 ）3 ＳｉＮＨＳｉ（ＣＨ3 ）3 ）雰囲気
で表面処理を行なった後、それぞれのノード・コンタク
ト孔１２６ａの直上を含んでそれぞれ所定の領域を覆う
姿態のパターンを有するフォトレジスト膜１２７ａを形
成する。この表面処理により、シリコン膜１１１ａおよ
びドープト・シリコン膜１２１ａの表面が親水化され、
フォトレジスト膜１２７ａの下地に対する濡性が向上す
る。このため、フォトレジスト膜１２７ａのノード・コ
ンタクト孔１２６ａ内への充填性も向上し、フォトレジ
スト膜１２７ａのベーキング処理等における不具合も回
避できる。隣接する２つのフォトレジスト膜１２７ａの
間の最小間隔は０．４μｍである。このフォトレジスト
膜１２７ａをマスクにして、シリコン膜１１１ａの異方
性エッチングを行ない、シリコン膜１１１ａａを残置形
成する〔図１（ｄ）〕。
【００３２】次に、フォトレジスト膜１２７ａを酸素
（Ｏ2 ）プラズマによりアッシング除去する。この除去
方法により、アスペクト比が高く，口径の狭いノード・
コンタクト孔１２６ａ内のフォトレジスト膜１２７ａも
完全に除去される。上記第１のドープト・シリコン膜と
同様の方法により、全面に約０．１５μｍの膜厚のＮ型
の（第２の）ドープト・シリコン膜１３１ａを形成す
る。このドープト・シリコン膜１３１ａの段差被覆性が
優れていることから、このドープト・シリコン膜１３１
ａによる開口部１１６ａａおよびノード・コンタクト孔
１２６ａの充填性は充分に満足できる結果になる。ここ
でドープト・シリコン膜１３１ａを採用する理由は、上
記の理由とともに、ノード・コンタクト孔１２６ａ（お
よび開口部１１６ａａ）に充填されたノンドープのシリ
コン膜をＮ型化するのが容易ではないためである〔図１
（ｅ）〕。ここでドープト・シリコン膜１３１ａの膜厚
を約０．１５μｍ設定したのは、開口部１１６ａ（ノー
ド・コンタクト孔１２６ａ）上端まで完全にこのドープ
ト・シリコン膜１３１ａで充填されるのを避けるためで
ある。この膜厚が０．２μｍ以上であると、開口部１１
６ａ（ノード・コンタクト孔１２６ａ）上端まで完全に
このドープト・シリコン膜１３１ａで充填されてしま
う。
（Ｏ2 ）プラズマによりアッシング除去する。この除去
方法により、アスペクト比が高く，口径の狭いノード・
コンタクト孔１２６ａ内のフォトレジスト膜１２７ａも
完全に除去される。上記第１のドープト・シリコン膜と
同様の方法により、全面に約０．１５μｍの膜厚のＮ型
の（第２の）ドープト・シリコン膜１３１ａを形成す
る。このドープト・シリコン膜１３１ａの段差被覆性が
優れていることから、このドープト・シリコン膜１３１
ａによる開口部１１６ａａおよびノード・コンタクト孔
１２６ａの充填性は充分に満足できる結果になる。ここ
でドープト・シリコン膜１３１ａを採用する理由は、上
記の理由とともに、ノード・コンタクト孔１２６ａ（お
よび開口部１１６ａａ）に充填されたノンドープのシリ
コン膜をＮ型化するのが容易ではないためである〔図１
（ｅ）〕。ここでドープト・シリコン膜１３１ａの膜厚
を約０．１５μｍ設定したのは、開口部１１６ａ（ノー
ド・コンタクト孔１２６ａ）上端まで完全にこのドープ
ト・シリコン膜１３１ａで充填されるのを避けるためで
ある。この膜厚が０．２μｍ以上であると、開口部１１
６ａ（ノード・コンタクト孔１２６ａ）上端まで完全に
このドープト・シリコン膜１３１ａで充填されてしま
う。
【００３３】次に、上記ドープト・シリコン膜１２１ａ
の形成と同様の方法によりドープト・シリコン膜１３１
ａ等に対するエッチバックを行ない、シリコン膜１１１
ａａの側面にスペーサ状のドープト・シリコン膜１３１
ａａを残置し、ノード・コンタクト孔１２６ａ（および
開口部１１６ａａ）内にドープト・シリコン膜１３１ａ
ｂを残置する。これにより、シリコン膜１１１ａａ，ド
ープト・シリコン膜１２１ａおよびドープト・シリコン
膜１３１ａａ，１３１ａｂからなるストレージ・ノード
電極１３４ａが形成される。隣接する２つのストレージ
・ノード電極１３４ａの間の最小間隔は、最小加工寸法
である０．４μｍより狭く、０．２５μｍ程度になる。
すなわち、ストレージ・ノード電極１３４ａの側面の露
出面積は、ドープト・シリコン膜１３１ａａが設けられ
たことのみによりストレージ・ノード電極２５４ａ（図
６（ｆ）参照）と同程度に広くなり、さらにドープト・
シリコン膜１３１ａｂの存在によりストレージ・ノード
電極２５４ａよりもさらに広くなる〔図１（ｆ）〕。
の形成と同様の方法によりドープト・シリコン膜１３１
ａ等に対するエッチバックを行ない、シリコン膜１１１
ａａの側面にスペーサ状のドープト・シリコン膜１３１
ａａを残置し、ノード・コンタクト孔１２６ａ（および
開口部１１６ａａ）内にドープト・シリコン膜１３１ａ
ｂを残置する。これにより、シリコン膜１１１ａａ，ド
ープト・シリコン膜１２１ａおよびドープト・シリコン
膜１３１ａａ，１３１ａｂからなるストレージ・ノード
電極１３４ａが形成される。隣接する２つのストレージ
・ノード電極１３４ａの間の最小間隔は、最小加工寸法
である０．４μｍより狭く、０．２５μｍ程度になる。
すなわち、ストレージ・ノード電極１３４ａの側面の露
出面積は、ドープト・シリコン膜１３１ａａが設けられ
たことのみによりストレージ・ノード電極２５４ａ（図
６（ｆ）参照）と同程度に広くなり、さらにドープト・
シリコン膜１３１ａｂの存在によりストレージ・ノード
電極２５４ａよりもさらに広くなる〔図１（ｆ）〕。
【００３４】次に、膜厚６ｎｍ程度の窒化シリコン膜か
らなる容量絶縁膜１３５ａをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極１３６ａを形成し、ス
タックト型の容量素子の形成が終了する〔図２〕。
らなる容量絶縁膜１３５ａをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極１３６ａを形成し、ス
タックト型の容量素子の形成が終了する〔図２〕。
【００３５】上記第１の実施例では、（従来の製造方法
より１回少ない）２回のドープト・シリコン膜の形成の
みでストレージ・ノード電極を形成することができるこ
とから、ノード・コンタクト孔の微細化およびストレー
ジ・ノード電極自体の露出面積の拡大を達成するととも
に、従来の製造方法よりも微細加工工程の簡略化が図れ
ることになる。
より１回少ない）２回のドープト・シリコン膜の形成の
みでストレージ・ノード電極を形成することができるこ
とから、ノード・コンタクト孔の微細化およびストレー
ジ・ノード電極自体の露出面積の拡大を達成するととも
に、従来の製造方法よりも微細加工工程の簡略化が図れ
ることになる。
【００３６】なお、上記第１の実施例ではセル・プレー
ト電極１３６ａと（ビット・コンタクト孔を介してＮ型
拡散層１０６に接続される）ビット線との間の上下関係
の明示は行なってないが、ビット線がセル・プレート電
極１３６ａより上に在る場合あるいは下に在る場合ので
もどちらに対しても、本実施例を適用することができ
る。
ト電極１３６ａと（ビット・コンタクト孔を介してＮ型
拡散層１０６に接続される）ビット線との間の上下関係
の明示は行なってないが、ビット線がセル・プレート電
極１３６ａより上に在る場合あるいは下に在る場合ので
もどちらに対しても、本実施例を適用することができ
る。
【００３７】ＤＲＡＭの容量素子の製造工程の断面模式
図である図３，図４および図５を参照すると、本発明の
第２の実施例の容量素子はシリンダ形状のストレージ・
ノード電極を有し、０．４μｍ設計ルールにより、次の
ように形成される。
図である図３，図４および図５を参照すると、本発明の
第２の実施例の容量素子はシリンダ形状のストレージ・
ノード電極を有し、０．４μｍ設計ルールにより、次の
ように形成される。
【００３８】まず、上記第１の実施例と同様の方法によ
り、Ｐ型シリコン基板１０１表面の素子分離領域にフィ
ールド酸化膜１０２を形成し、素子形成領域にゲート酸
化膜１０３を形成する。ワード線を兼るゲート電極１０
４を形成した後、イオン注入等によりソース・ドレイン
領域となるＮ型拡散層１０５，１０６を形成する。酸化
シリコン系の絶縁膜からなる約１μｍの膜厚の層間絶縁
膜１０７を全面に形成する。
り、Ｐ型シリコン基板１０１表面の素子分離領域にフィ
ールド酸化膜１０２を形成し、素子形成領域にゲート酸
化膜１０３を形成する。ワード線を兼るゲート電極１０
４を形成した後、イオン注入等によりソース・ドレイン
領域となるＮ型拡散層１０５，１０６を形成する。酸化
シリコン系の絶縁膜からなる約１μｍの膜厚の層間絶縁
膜１０７を全面に形成する。
【００３９】次に、ＬＰＣＶＤ法により約０．２μｍの
膜厚の窒化シリコン膜１０８を全面に形成する。ＬＰＣ
ＶＤ法により約０．２μｍの膜厚のノンドープの（第１
の）シリコン膜（図示せず）を全面に形成し、このノン
ドープのシリコン膜をＮ型のシリコン膜１１１ｂにす
る。ＡＰＣＶＤ法により、０．８μｍ程度の膜厚のＰＳ
Ｇ膜１１３を全面に形成する。続いて、ＬＰＣＶＤ法に
より、０．２μｍ程度の膜厚のノンドープの（第２の）
シリコン膜１１４を形成する。さらに、例えばプラズマ
励起化学気相成長（ＰＥＣＶＤ）法により、０．２μｍ
程度の膜厚の酸化シリコン膜１１７を形成する。次に、
フォトレジスト膜１１５をマスクにして、酸化シリコン
膜１１７，シリコン膜１１４およびＰＳＧ膜１１３の異
方性エッチングを順次行ない、Ｎ型拡散層１０５直上の
部分に、最小加工寸法の口径である０．４μｍ□の開口
部１１６ｂを形成する〔図３（ａ）〕。
膜厚の窒化シリコン膜１０８を全面に形成する。ＬＰＣ
ＶＤ法により約０．２μｍの膜厚のノンドープの（第１
の）シリコン膜（図示せず）を全面に形成し、このノン
ドープのシリコン膜をＮ型のシリコン膜１１１ｂにす
る。ＡＰＣＶＤ法により、０．８μｍ程度の膜厚のＰＳ
Ｇ膜１１３を全面に形成する。続いて、ＬＰＣＶＤ法に
より、０．２μｍ程度の膜厚のノンドープの（第２の）
シリコン膜１１４を形成する。さらに、例えばプラズマ
励起化学気相成長（ＰＥＣＶＤ）法により、０．２μｍ
程度の膜厚の酸化シリコン膜１１７を形成する。次に、
フォトレジスト膜１１５をマスクにして、酸化シリコン
膜１１７，シリコン膜１１４およびＰＳＧ膜１１３の異
方性エッチングを順次行ない、Ｎ型拡散層１０５直上の
部分に、最小加工寸法の口径である０．４μｍ□の開口
部１１６ｂを形成する〔図３（ａ）〕。
【００４０】なお、本実施例によるストレージ・ノード
電極が形成される時点において、このシリコン膜１１４
が完全に除去されていることを考慮すると、このシリコ
ン膜１１４は非晶質であり，さらには非晶質のままであ
ることが好ましい。またこれに付随して、酸化シリコン
膜１１７の形成温度もシリコン膜１１４が多結晶化しな
い程度の温度であることが好ましい。このため、この酸
化シリコン膜１１７の形成にはＰＥＣＶＤ法を採用して
いる。
電極が形成される時点において、このシリコン膜１１４
が完全に除去されていることを考慮すると、このシリコ
ン膜１１４は非晶質であり，さらには非晶質のままであ
ることが好ましい。またこれに付随して、酸化シリコン
膜１１７の形成温度もシリコン膜１１４が多結晶化しな
い程度の温度であることが好ましい。このため、この酸
化シリコン膜１１７の形成にはＰＥＣＶＤ法を採用して
いる。
【００４１】上記フォトレジスト膜１１５を除去した
後、全面に約０．１５μｍの膜厚のＮ型の（第１の）ド
ープト・シリコン膜（図示せず）を形成する。このドー
プト・シリコン膜のエッチバックを行ない、開口部１１
６ｂの側壁にのみスペーサ状のドープト・シリコン膜１
２１ｂを残置し、かつ残置されたドープト・シリコン膜
１２１ｂに覆われた部分以外のシリコン膜１１１ｂをも
除去し、開口部１１６ｂを開口部１１６ｂａにする〔図
３（ｂ）〕。
後、全面に約０．１５μｍの膜厚のＮ型の（第１の）ド
ープト・シリコン膜（図示せず）を形成する。このドー
プト・シリコン膜のエッチバックを行ない、開口部１１
６ｂの側壁にのみスペーサ状のドープト・シリコン膜１
２１ｂを残置し、かつ残置されたドープト・シリコン膜
１２１ｂに覆われた部分以外のシリコン膜１１１ｂをも
除去し、開口部１１６ｂを開口部１１６ｂａにする〔図
３（ｂ）〕。
【００４２】次に、例えばＣＦ4 とＣＨＦ3 との混合ガ
スを用いた異方性エッチングにより窒化シリコン膜１０
８および層間絶縁膜１０７を除去し、Ｎ型拡散層１０５
に達する０．２５μｍ程度の口径を有する微細化された
ノード・コンタクト孔１２６ｂを形成する。このエッチ
ングに際して、酸化シリコン膜１１７も除去される〔図
３（ｃ）〕。
スを用いた異方性エッチングにより窒化シリコン膜１０
８および層間絶縁膜１０７を除去し、Ｎ型拡散層１０５
に達する０．２５μｍ程度の口径を有する微細化された
ノード・コンタクト孔１２６ｂを形成する。このエッチ
ングに際して、酸化シリコン膜１１７も除去される〔図
３（ｃ）〕。
【００４３】次に、ＨＭＤＳ雰囲気で表面処理を行なっ
た後、それぞれのノード・コンタクト孔１２６ｂの直上
を含んでそれぞれ所定の領域を覆う姿態のパターンを有
するフォトレジスト膜１２７ｂを形成する。隣接する２
つのフォトレジスト膜１２７ｂの間の最小間隔は０．４
μｍである。このフォトレジスト膜１２７ｂをマスクに
して、シリコン膜１１４，ＰＳＧ膜１１３およびシリコ
ン膜１１１ａの異方性エッチングを順次行ない、シリコ
ン膜１１１ｂａ等を残置形成する〔図３（ｄ）〕。
た後、それぞれのノード・コンタクト孔１２６ｂの直上
を含んでそれぞれ所定の領域を覆う姿態のパターンを有
するフォトレジスト膜１２７ｂを形成する。隣接する２
つのフォトレジスト膜１２７ｂの間の最小間隔は０．４
μｍである。このフォトレジスト膜１２７ｂをマスクに
して、シリコン膜１１４，ＰＳＧ膜１１３およびシリコ
ン膜１１１ａの異方性エッチングを順次行ない、シリコ
ン膜１１１ｂａ等を残置形成する〔図３（ｄ）〕。
【００４４】次に、フォトレジスト膜１２７ｂをＯ2 プ
ラズマによりアッシング除去する。上記第１のドープト
・シリコン膜と同様の方法により、全面に約０．１５μ
ｍの膜厚のＮ型の（第２の）ドープト・シリコン膜１３
１ｂを形成する。このドープト・シリコン膜１３１ｂの
段差被覆性も優れていることから、このドープト・シリ
コン膜１３１ｂによる開口部１１６ｂａおよびノード・
コンタクト孔１２６ｂの充填性は充分に満足できる結果
になる〔図４（ａ）〕。
ラズマによりアッシング除去する。上記第１のドープト
・シリコン膜と同様の方法により、全面に約０．１５μ
ｍの膜厚のＮ型の（第２の）ドープト・シリコン膜１３
１ｂを形成する。このドープト・シリコン膜１３１ｂの
段差被覆性も優れていることから、このドープト・シリ
コン膜１３１ｂによる開口部１１６ｂａおよびノード・
コンタクト孔１２６ｂの充填性は充分に満足できる結果
になる〔図４（ａ）〕。
【００４５】次に、上記ドープト・シリコン膜１２１ｂ
の形成と同様の方法によりドープト・シリコン膜１３１
ｂおよびシリコン膜１１４のエッチバックを行ない、シ
リコン膜１１１ｂａ並びに残置されたＰＳＧ膜１１３の
側面にスペーサ状のドープト・シリコン膜１３１ｂａを
残置し、ノード・コンタクト孔１２６ｂ（および開口部
１１６ｂａ）内にドープト・シリコン膜１３１ｂｂを残
置する。このエッチバックの際にシリコン膜１１４がノ
ンドープの非晶質のままであるならば、ＰＳＧ膜１１３
上面にシリコン膜１１４の残渣が残されることは回避で
きる〔図４（ｂ）〕。
の形成と同様の方法によりドープト・シリコン膜１３１
ｂおよびシリコン膜１１４のエッチバックを行ない、シ
リコン膜１１１ｂａ並びに残置されたＰＳＧ膜１１３の
側面にスペーサ状のドープト・シリコン膜１３１ｂａを
残置し、ノード・コンタクト孔１２６ｂ（および開口部
１１６ｂａ）内にドープト・シリコン膜１３１ｂｂを残
置する。このエッチバックの際にシリコン膜１１４がノ
ンドープの非晶質のままであるならば、ＰＳＧ膜１１３
上面にシリコン膜１１４の残渣が残されることは回避で
きる〔図４（ｂ）〕。
【００４６】次に、弗化水素（ＨＦ）と水蒸気との混合
気体によるガス・エッチングにより、ＰＳＧ膜１１３を
選択的に除去する。これにより、シリコン膜１１１ｂ
ａ，ドープト・シリコン膜１２１ｂ，ドープト・シリコ
ン膜１３１ｂａおよびドープト・シリコン膜１３１ｂｂ
からなるシリンダ形状のストレージ・ノード電極１３４
ｂが形成される。隣接する２つのストレージ・ノード電
極１３４ｂの間の最小間隔も０．２５μｍ程度になる。
このストレージ・ノード電極１３４ｂは、ドープト・シ
リコン膜１２１ｂ，１３１ｂｂがノード・コンタクト孔
１２６ｂ上に突出していることから、従来のシリンダ形
状のストレージ・ノード電極２５４ｂ（図９（ｂ）参
照）より露出面積が大幅に広くなる〔図９（ｂ）〕。な
お、ＰＳＧ膜１１３の選択的な除去は、稀弗酸あるいは
バッファード弗酸等によりウェット・エッチングによっ
ても行なえる。しかしながら、ストレージ・ノード電極
１３４ｂの形状を考慮すると、除去後にリンス工程が必
須である方法は避ける方が好ましい。
気体によるガス・エッチングにより、ＰＳＧ膜１１３を
選択的に除去する。これにより、シリコン膜１１１ｂ
ａ，ドープト・シリコン膜１２１ｂ，ドープト・シリコ
ン膜１３１ｂａおよびドープト・シリコン膜１３１ｂｂ
からなるシリンダ形状のストレージ・ノード電極１３４
ｂが形成される。隣接する２つのストレージ・ノード電
極１３４ｂの間の最小間隔も０．２５μｍ程度になる。
このストレージ・ノード電極１３４ｂは、ドープト・シ
リコン膜１２１ｂ，１３１ｂｂがノード・コンタクト孔
１２６ｂ上に突出していることから、従来のシリンダ形
状のストレージ・ノード電極２５４ｂ（図９（ｂ）参
照）より露出面積が大幅に広くなる〔図９（ｂ）〕。な
お、ＰＳＧ膜１１３の選択的な除去は、稀弗酸あるいは
バッファード弗酸等によりウェット・エッチングによっ
ても行なえる。しかしながら、ストレージ・ノード電極
１３４ｂの形状を考慮すると、除去後にリンス工程が必
須である方法は避ける方が好ましい。
【００４７】次に、膜厚６ｎｍ程度の窒化シリコン膜か
らなる容量絶縁膜１３５ｂをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極１３６ｂを形成し、ス
タックト型の容量素子の形成が終了する〔図５〕。
らなる容量絶縁膜１３５ｂをＬＰＣＶＤ法により形成す
る。さらに、セル・プレート電極１３６ｂを形成し、ス
タックト型の容量素子の形成が終了する〔図５〕。
【００４８】上記第２の実施例においても、（従来の製
造方法より１回少ない）２回のドープト・シリコン膜の
形成のみでストレージ・ノード電極を形成することがで
きることから、上記第１の実施例と同様に、ノード・コ
ンタクト孔の微細化およびストレージ・ノード電極自体
の露出面積の拡大を達成するとともに、従来の製造方法
よりも微細加工工程の簡略化が図れることになる。
造方法より１回少ない）２回のドープト・シリコン膜の
形成のみでストレージ・ノード電極を形成することがで
きることから、上記第１の実施例と同様に、ノード・コ
ンタクト孔の微細化およびストレージ・ノード電極自体
の露出面積の拡大を達成するとともに、従来の製造方法
よりも微細加工工程の簡略化が図れることになる。
【００４９】
【発明の効果】以上説明したように本発明の半導体記憶
装置の容量素子の製造方法では、層間絶縁膜上にＮ型の
シリコン膜，絶縁膜を形成し、これらの絶縁膜並びにシ
リコン膜に開口部を形成した後、第１のドープト・シリ
コン膜からなるスペーサをこの開口部の側壁に形成し、
最小加工寸法より狭いノード・コンタクト孔を形成して
いる。さらに、所望のパターン形状を有するフォトレジ
スト膜をマスクにして、上記シリコン膜等をパターニン
グした後、第２のドープト・シリコン膜を形成し、少な
くともこの第２のドープト・シリコン膜をエッチバック
して、ストレージ・ノード電極を形成する。このため、
ドープト・シリコン膜の形成回数が従来より少ない回数
であるにもかかわらず、従来より露出面積の広いストレ
ージ・ノード電極を形成することが可能になる。
装置の容量素子の製造方法では、層間絶縁膜上にＮ型の
シリコン膜，絶縁膜を形成し、これらの絶縁膜並びにシ
リコン膜に開口部を形成した後、第１のドープト・シリ
コン膜からなるスペーサをこの開口部の側壁に形成し、
最小加工寸法より狭いノード・コンタクト孔を形成して
いる。さらに、所望のパターン形状を有するフォトレジ
スト膜をマスクにして、上記シリコン膜等をパターニン
グした後、第２のドープト・シリコン膜を形成し、少な
くともこの第２のドープト・シリコン膜をエッチバック
して、ストレージ・ノード電極を形成する。このため、
ドープト・シリコン膜の形成回数が従来より少ない回数
であるにもかかわらず、従来より露出面積の広いストレ
ージ・ノード電極を形成することが可能になる。
【図１】本発明の第１の実施例の製造工程の断面模式図
である。
である。
【図２】上記第１の実施例の製造工程の断面模式図であ
る。
る。
【図３】本発明の第２の実施例の製造工程の断面模式図
である。
である。
【図４】上記第２の実施例の製造工程の断面模式図であ
る。
る。
【図５】上記第２の実施例の製造工程の断面模式図であ
る。
る。
【図６】従来の容量素子の製造工程の断面模式図であ
る。
る。
【図７】上記従来の容量素子の製造工程の断面模式図で
ある。
ある。
【図８】別の従来の容量素子の製造工程の断面模式図で
ある。
ある。
【図９】上記別の従来の容量素子の製造工程の断面模式
図である。
図である。
【図１０】上記別の従来の容量素子の製造工程の断面模
式図である。
式図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化膜 １０４，２０４ ゲート電極 １０５，１０６，２０５，２０６ Ｎ型拡散層 １０７，２０７ 層間絶縁膜 １０８，２０８ 窒化シリコン膜 １１１ａ，１１１ａａ，１１１ｂ，１１１ｂａ，１１
４，２１１ａ，２１１ａａ，２１１ｂ，２１１ｂａ
シリコン膜 １１２，１１７，２１２ａ，２１２ｂ 酸化シリコン
膜 １１３，２３２ ＰＳＧ膜 １１５，１２７ａ，１２７ｂ，２３７ａ，２３７ｂ
フォトレジスト膜 １１６ａ，１１６ａａ，１１６ｂ，１１６ｂａ，２１６
ａ，２１６ａａ，２１６ｂ，２１６ｂａ 開口部 １２１ａ，１２１ｂ，１３１ａ，１３１ａａ，１３１ａ
ｂ，１３１ｂ，１３１ｂａ，１３１ｂｂ，２２１ａ，２
２１ｂ，２３２ａ，２３１ａａ，２３１ｂ，２３１ｂ
ｉ，２４１ａ，２４１ｂ ドープト・シリコン膜 １２６ａ，１２６ｂ，２２６ａ，２２６ｂ ノード・
コンタクト孔 １３４ａ，１３４ｂ，２５４ａ，２５４ｂ ストレー
ジ・ノード電極 １３５ａ，１３５ｂ，２５５ａ，２５５ｂ 容量絶縁
膜 １３６ａ，１３６ｂ，２５６ａ，２５６ｂ セル・プ
レート電極
４，２１１ａ，２１１ａａ，２１１ｂ，２１１ｂａ
シリコン膜 １１２，１１７，２１２ａ，２１２ｂ 酸化シリコン
膜 １１３，２３２ ＰＳＧ膜 １１５，１２７ａ，１２７ｂ，２３７ａ，２３７ｂ
フォトレジスト膜 １１６ａ，１１６ａａ，１１６ｂ，１１６ｂａ，２１６
ａ，２１６ａａ，２１６ｂ，２１６ｂａ 開口部 １２１ａ，１２１ｂ，１３１ａ，１３１ａａ，１３１ａ
ｂ，１３１ｂ，１３１ｂａ，１３１ｂｂ，２２１ａ，２
２１ｂ，２３２ａ，２３１ａａ，２３１ｂ，２３１ｂ
ｉ，２４１ａ，２４１ｂ ドープト・シリコン膜 １２６ａ，１２６ｂ，２２６ａ，２２６ｂ ノード・
コンタクト孔 １３４ａ，１３４ｂ，２５４ａ，２５４ｂ ストレー
ジ・ノード電極 １３５ａ，１３５ｂ，２５５ａ，２５５ｂ 容量絶縁
膜 １３６ａ，１３６ｂ，２５６ａ，２５６ｂ セル・プ
レート電極
Claims (5)
- 【請求項１】 Ｐ型シリコン基板表面の素子分離領域に
フィールド酸化膜を形成し、該Ｐ型シリコン基板表面の
素子形成領域にゲート酸化膜を形成し、ワード線を兼る
ゲート電極を形成し、該ゲート電極および該フィールド
酸化膜に自己整合的にソース・ドレイン領域となる一対
のＮ型拡散層をそれぞれに形成し、全面に酸化シリコン
系の絶縁膜からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜を覆うノンドープの第１のシリコン膜を
形成し、該第１のシリコン膜にＮ型不純物を拡散し、該
第１のシリコン膜を覆う酸化シリコン膜を形成する工程
と、 前記Ｎ型拡散層の一方に達して形成されるノード・コン
タクト孔の形成予定領域を所定の幅で内包する領域上の
前記酸化シリコン膜および前記第１のシリコン膜を選択
的にエッチングして開口部を形成する工程と、 全面に第１の膜厚を有するＮ型の第１のドープト・シリ
コン膜を形成し、該第１のドープト・シリコン膜をエッ
チバックして前記開口部の側壁にのみに該第１のドープ
ト・シリコン膜を選択的に残置する工程と、 少なくとも残置された前記第１のドープト・シリコン膜
をマスクにしたエッチングにより、前記Ｎ型拡散層の一
方に達するノード・コンタクト孔を形成する工程と、 それぞれの前記ノード・コンタクト孔を個々に内包する
領域を覆う姿態のパターンを有するフォトレジスト膜を
形成し、該フォトレジスト膜をマスクにして前記第１の
シリコン膜をエッチングする工程と、 前記フォトレジスト膜を除去し、全面に第２の膜厚を有
するＮ型の第２のドープト・シリコン膜を形成し、少な
くとも該第２のドープト・シリコン膜のエッチバックを
行なって該第２のドープト・シリコン膜を残置された前
記第１のシリコン膜の側面，前記開口部内および前記ノ
ード・コンタクト孔内にのみ選択的に残置する工程と、 全面に容量絶縁膜を形成し、セル・プレート電極を形成
する工程とを有することを特徴とする半導体記憶装置の
容量素子の製造方法。 - 【請求項２】 前記フォトレジスト膜の形成の前に、少
なくとも前記第１のシリコン膜および前記第１のドープ
ト・シリコン膜の表面をヘキサ・メチル・ジ・シラザン
（ＨＭＤＳ）により処理する工程を有することを特徴と
する請求項１記載の半導体記憶装置の容量素子の製造方
法。 - 【請求項３】 Ｐ型シリコン基板表面の素子分離領域に
フィールド酸化膜を形成し、該Ｐ型シリコン基板表面の
素子形成領域にゲート酸化膜を形成し、ワード線を兼る
ゲート電極を形成し、該ゲート電極および該フィールド
酸化膜に自己整合的にソース・ドレイン領域となる一対
のＮ型拡散層をそれぞれに形成し、全面に酸化シリコン
系の絶縁膜からなる層間絶縁膜を形成し、該層間絶縁膜
を覆う窒化シリコン膜を形成する工程と、 前記窒化シリコン膜を覆うノンドープの第１のシリコン
膜を形成し、該第１のシリコン膜にＮ型不純物を拡散
し、該第１のシリコン膜を覆うＰＳＧ膜を形成し、該Ｐ
ＳＧ膜を覆う第２のシリコン膜を形成し、該第２のシリ
コン膜を覆う酸化シリコン膜を形成する工程と、 前記Ｎ型拡散層の一方に達して形成されるノード・コン
タクト孔の形成予定領域を所定の幅で内包する領域上の
前記酸化シリコン膜，前記第２のシリコン膜および前記
ＰＳＧ膜を順次エッチングして開口部を形成する工程
と、 全面に第１の膜厚を有するＮ型の第１のドープト・シリ
コン膜を形成し、該第１のドープト・シリコン膜のエッ
チバックを行なって前記開口部の側壁にのみに該第１の
ドープト・シリコン膜を選択的に残置し、かつ残置され
た該第１のドープト・シリコン膜に覆われた部分以外の
前記第１のシリコン膜を除去する工程と、 テトラフルオロメタン（ＣＦ4 ）とトリフルオロメタン
（ＣＨＦ3 ）との混合ガスをエッチング・ガスとする異
方性エッチングにより前記酸化シリコン膜，前記窒化シ
リコン膜および前記層間絶縁膜を順次エッチングして、
残置された前記第１のドープト・シリコン膜に自己整合
的に、前記Ｎ型拡散層の一方に達するノード・コンタク
ト孔を形成する工程と、 それぞれの前記ノード・コンタクト孔を個々に内包する
領域を覆う姿態のパターンを有するフォトレジスト膜を
形成し、該フォトレジスト膜をマスクにして前記第２の
シリコン膜，前記ＰＳＧ膜および前記第１のシリコン膜
を順次エッチングする工程と、 前記フォトレジスト膜を除去し、全面に第２の膜厚を有
するＮ型の第２のドープト・シリコン膜を形成する工程
と、 前記ＰＳＧ膜の上面が露出するまで少なくとも前記第２
のドープト・シリコン膜のエッチバックを行ない、前記
第２のドープト・シリコン膜を残置された前記第１のシ
リコン膜並びに前記ＰＳＧ膜の側面，前記開口部内およ
び前記ノード・コンタクト孔内にのみ選択的に残置する
工程と、 前記ＰＳＧ膜を選択的に除去する工程と、 全面に容量絶縁膜を形成し、セル・プレート電極を形成
する工程とを有することを特徴とする半導体記憶装置の
容量素子の製造方法。 - 【請求項４】 前記フォトレジスト膜の形成の前に、少
なくとも前記第１のシリコン膜および前記第１のドープ
ト・シリコン膜の表面をヘキサ・メチル・ジシラザン
（ＨＭＤＳ）により処理する工程を有することを特徴と
する請求項３記載の半導体記憶装置の容量素子の製造方
法。 - 【請求項５】 前記ＰＳＧ膜の選択的な除去が、弗化水
素を含んだ水蒸気中で行なわれることを特徴とする請求
項３もしくは請求項４記載の半導体記憶装置の容量素子
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072802A JP2679671B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置の容量素子の製造方法 |
| US08/621,954 US5926709A (en) | 1995-03-30 | 1996-03-26 | Process of fabricating miniature memory cell having storage capacitor with wide surface area |
| KR1019960009903A KR100204197B1 (ko) | 1995-03-30 | 1996-03-30 | 넓은 표면적의 저장 캐패시터를 갖는 소형 메모리 기억소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072802A JP2679671B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置の容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274273A JPH08274273A (ja) | 1996-10-18 |
| JP2679671B2 true JP2679671B2 (ja) | 1997-11-19 |
Family
ID=13499897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072802A Expired - Lifetime JP2679671B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置の容量素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5926709A (ja) |
| JP (1) | JP2679671B2 (ja) |
| KR (1) | KR100204197B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189898A (ja) * | 1996-12-24 | 1998-07-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6063656A (en) | 1997-04-18 | 2000-05-16 | Micron Technology, Inc. | Cell capacitors, memory cells, memory arrays, and method of fabrication |
| KR100256059B1 (ko) * | 1997-10-14 | 2000-05-01 | 윤종용 | 디램 셀 커패시터의 형성 방법 |
| JP3856544B2 (ja) * | 1997-10-29 | 2006-12-13 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| KR100327123B1 (ko) * | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
| US6010933A (en) * | 1998-07-17 | 2000-01-04 | Vanguard International Semiconductor | Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices |
| US6207524B1 (en) * | 1998-09-29 | 2001-03-27 | Siemens Aktiengesellschaft | Memory cell with a stacked capacitor |
| JP3475100B2 (ja) * | 1998-11-26 | 2003-12-08 | シャープ株式会社 | 半導体装置の製造方法 |
| US6255157B1 (en) * | 1999-01-27 | 2001-07-03 | International Business Machines Corporation | Method for forming a ferroelectric capacitor under the bit line |
| JP3169929B2 (ja) * | 1999-02-23 | 2001-05-28 | 日本電気株式会社 | シリンダー型キャパシタ形成方法 |
| US6342415B1 (en) * | 1999-09-23 | 2002-01-29 | Advanced Micro Devices, Inc. | Method and system for providing reduced-sized contacts in a semiconductor device |
| US6498088B1 (en) * | 2000-11-09 | 2002-12-24 | Micron Technology, Inc. | Stacked local interconnect structure and method of fabricating same |
| TW200623312A (en) * | 2004-12-21 | 2006-07-01 | Powerchip Semiconductor Corp | Method for forming contact opening and method for fabricating semiconductor device |
| US7432164B2 (en) * | 2006-01-27 | 2008-10-07 | Freescale Semiconductor, Inc. | Semiconductor device comprising a transistor having a counter-doped channel region and method for forming the same |
| KR100843716B1 (ko) * | 2007-05-18 | 2008-07-04 | 삼성전자주식회사 | 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자 |
| CN113226887B (zh) * | 2019-04-29 | 2024-05-28 | 惠普发展公司，有限责任合伙企业 | 耐腐蚀微机电流体喷射器件 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369162A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体装置の製造方法 |
| JPH04158515A (ja) * | 1990-10-23 | 1992-06-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
| JP2827728B2 (ja) * | 1992-08-03 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| KR950014980A (ko) * | 1993-11-19 | 1995-06-16 | 김주용 | 반도체 소자의 캐패시터 형성방법 |
| KR950021644A (ko) * | 1993-12-31 | 1995-07-26 | 김주용 | 반도체 기억장치 및 그 제조방법 |
| KR0168346B1 (ko) * | 1994-12-29 | 1998-12-15 | 김광호 | 고유전율 재료를 이용한 커패시터 및 그 제조방법 |
| KR0140657B1 (ko) * | 1994-12-31 | 1998-06-01 | 김주용 | 반도체 소자의 제조방법 |
| JP2770789B2 (ja) * | 1995-05-22 | 1998-07-02 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR100215867B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 반도체 소자의 커패시터 구조 및 제조 방법 |
| US5792687A (en) * | 1996-08-01 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for fabricating high density integrated circuits using oxide and polysilicon spacers |
-
1995
- 1995-03-30 JP JP7072802A patent/JP2679671B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-26 US US08/621,954 patent/US5926709A/en not_active Expired - Fee Related
- 1996-03-30 KR KR1019960009903A patent/KR100204197B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5926709A (en) | 1999-07-20 |
| JPH08274273A (ja) | 1996-10-18 |
| KR100204197B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2679671B2 (ja) | 半導体記憶装置の容量素子の製造方法 | |
| US5164337A (en) | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell | |
| US5913119A (en) | Method of selective growth of a hemispherical grain silicon layer on the outer sides of a crown shaped DRAM capacitor structure | |
| US6759704B2 (en) | Method for fabricating semiconductor device, and semiconductor device, having storage node contact plugs | |
| TWI493657B (zh) | 具有與單側接點相互連接之埋入式位元線的半導體裝置以及其製造方法 | |
| KR100194568B1 (ko) | 반도체 기억 장치의 용량 소자 제조 방법 | |
| JP2930016B2 (ja) | 半導体装置の製造方法 | |
| US6100137A (en) | Etch stop layer used for the fabrication of an overlying crown shaped storage node structure | |
| TW201118985A (en) | Method for fabricating side contact in semiconductor device using double trench process | |
| JP2005159363A (ja) | 階段形状のシリンダー型構造のキャパシタを有する半導体装置、及びその製造方法 | |
| US7629218B2 (en) | Method of manufacturing a capacitor and method of manufacturing a semiconductor device using the same | |
| TW200402110A (en) | Method for fabricating semiconductor device | |
| US20160233218A1 (en) | Semiconductor device | |
| JP2007110088A (ja) | 半導体集積回路装置およびその製造方法 | |
| US5726086A (en) | Method of making self-aligned cylindrical capacitor structure of stack DRAMS | |
| US5631185A (en) | Method for manufacturing capacitor of semiconductor memory device | |
| JPH1187653A (ja) | 半導体装置およびその製造方法 | |
| US6489646B1 (en) | DRAM cells with buried trench capacitors | |
| JPH11168199A (ja) | 半導体記憶装置及びその製造方法 | |
| US6194265B1 (en) | Process for integrating hemispherical grain silicon and a nitride-oxide capacitor dielectric layer for a dynamic random access memory capacitor structure | |
| US5491104A (en) | Method for fabricating DRAM cells having fin-type stacked storage capacitors | |
| US6403418B2 (en) | Method of fabricating cup-shape cylindrical capacitor of high density DRAMs | |
| US6054347A (en) | Method for forming a modified crown shaped, dynamic random access memory, (DRAM), capacitor structure | |
| US6680254B2 (en) | Method of fabricating bit line and bit line contact plug of a memory cell | |
| JP2002222870A (ja) | 深溝型コンデンサの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 16 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |