JP4707259B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
本発明は、半導体装置の製造方法に係り、特に、0.2μm以下の微細ゲート形成プロセスに関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化に伴って、微細パターンを高精度かつ高選択比でエッチング加工することが求められている。高精度を実現するためには、エッチングの前工程である写真製版技術を用いたフォトリソグラフィ工程でのフォトレジストマスク形成の精度を上げる必要がある。
ところで、最近のゲート加工寸法0.1μm世代以降の微細なゲート加工においては、フォトリソグラフィ技術はすでに限界に達していると言える。このフォトリソグラフィ技術の限界を補うため、一般的には、レジストマスクを酸素含有プラズマで細らせた後に、ゲート材料をエッチングする技術が考えられている。
【0003】
また、最近、インテルコーポレーションからノッチドゲート技術が提案され半導体装置のさらなる微細化・高速化が実現されようとしている。この技術は、第22回ドライプロセスシンポジウム(2000年11月)においても報告されている(IV−6、Gate engineering for Sub 50nm CMOS Device,L.Vallier,J.Foucher,D.Cunge,D.Fuard and O.Joubert(CNRS) ) 。これは、0.1μm以降のゲート加工はステッパの解像度と異方性加工の再現性によって律速されるが、エッチングの側壁保護膜を利用し、等方性加工を行うことで微細加工を実現しようというものである。
【0004】
【発明が解決しようとする課題】
しかしながら、前記従来のレジストマスクを細らせる技術では、寸法自体は縮小できるものの、デザインルール0.1μm以下のゲート絶縁膜の薄膜化に対応することはできないという問題がある。
その理由は、レジストが存在したままエッチングを行うと、ゲート絶縁膜のエッチングが、レジストのエッチングによって生成されるCOまたはCO2 で促進されてしまうためである。これを避けるために、ハードマスクを用いてゲートエッチングを行う手段もある。しかし、この手段では、酸化膜や窒化膜に代表されるハードマスクをエッチングするには、比較的大きな入射イオンエネルギを要するため、そのエッチング中にレジストマスクのエロージョンが生じ、寸法変動が無視できない程の大きさになってしまうという問題がある。
【0005】
また、前記ノッチドゲート技術では、サイドエッチングで寸法の縮小を図っているため、最終的なゲート長を測定することができず、量産レベルの再現性、パターン依存性(マイクロローディング効果)、品質保証等の面で問題がある。
また、ゲート材料のpolySi を等方性エッチングする場合、粒界と結晶粒内部を同一のエッチングレートで加工することが困難であるため、凹凸が生じ、結果として微細なゲート長を精度良く均一に形成することができないという問題がある。
【0006】
本発明は、前記従来の問題に鑑みてなされたものであり、超微細なゲート加工を容易に実現し、素子の高集積化を図ることのできる半導体装置の製造方法を提供することを課題とする。
【0007】
【課題を解決するための手段】
前記課題を解決するために、本発明の第1の態様は、半導体基板上に、該半導体基板上のゲート電極形成予定領域を含む領域に開口を有する第1の膜を、該開口の側壁が略垂直であるように形成する工程と、前記開口の側壁にサイドウォールスペーサを形成して、該開口の幅を縮小する工程と、前記幅が縮小され、その底部に露出した前記半導体基板の表面にゲート絶縁膜が形成された開口内に、ゲート電極材料を堆積する工程と、前記第1の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングし、該サイドウォールスペーサの、前記略垂直な側壁に接していた部分を順方向に傾斜させる工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【0008】
本発明においては、前記第1の膜がシリコン酸化膜であり、前記サイドウォールスペーサがシリコン窒化物によって形成されるのが好ましい。
【0009】
また、本発明においては、前記第1の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングする工程が、フッ素系のガス雰囲気を用いたプラズマエッチング工程であるのが好ましい。
【0014】
【発明の実施の形態】
以下、本発明に係る半導体装置及びその製造方法について、添付の図面に示される好適実施形態を基に、詳細に説明する。
【0015】
まず、本発明の第1実施形態について説明する。本第1実施形態は、サリサイドゲートを有する半導体装置の製造方法に関するものである。
本実施形態に係る半導体装置の製造方法を図1から図11に示す。
まず、図1に示すように、シリコン基板(Si )10表面上に、シリコン酸化膜(Si O2 )12及びシリコン窒化膜(Si N)14を堆積し、基板上のトランジスタ形成予定領域間を分離すべく、エッチングによりSTI(Shallow Trench Isolation) 用の溝を堀り、その溝を埋め込むようにO3 (オゾン)とTEOS(Tetra Ethel Orth Silicate)を原料とするCVD(Chemical Vapor Deposition)によりシリコン酸化膜16を形成し、CMP(Chemical Mechanical Polishing)により表面を研磨して平らにする。
【0016】
次に、図2に示すように、シリコン窒化膜14及びシリコン酸化膜12をウェットエッチングで除去し、その表面全体に750〜850℃程度のCVDでシリコン酸化膜(HTO;High Temperature Oxide膜)18を形成する。そして、このHTO膜18を、フォトレジストをマスクにしてエッチングして、所望のゲート寸法と両側のサイドウォールスペーサ分を加えたゲート形成領域の開口部20を形成する。さらに、この開口部20の底部の露出したSi 基板10表面に、後からサイドウォールスペーサを形成するためのエッチング時のストッパ層として、15nm程度の薄いシリコン酸化膜(熱酸化膜)(th- Si O2)22を形成する。
【0017】
次に図3に示すように、この上にサイドウォール用のシリコン窒化膜(Si N)24をCVDで、平坦基板上での膜厚が100nm程度に堆積させて形成する。
次に図4に示すように、この窒化膜24を、O2 - HBr 系やSF6-HBr 系のプラズマによりエッチバックすることにより、開口部20の側壁に片側0.1μm程度の幅のサイドウォールスペーサ26を形成する。
次に図5に示すように、サイドウォールスペーサ26間には、犠牲酸化膜(シリコン酸化膜22)が存在するため、これを一旦剥離し、ゲート絶縁膜28を例えば熱酸化膜や熱窒化膜等の方法で形成する。
【0018】
その後、図6に示すように、ウエハ全面に、ゲート材料であるpolySi 30をCVDで堆積し、Cl2- HBr-O2 系のプラズマにより、全面をエッチバックすることで、図7に示すように、サイドウォールスペーサ26間にpolySi 30を埋め込む。
ここで、CMP技術を用いても良いが、平坦化しすぎると、その後のHTO膜18を除去する際に、STIの埋め込み酸化膜の膜減りが大きくなってしまう問題がある。サイドウォールスペーサ26間の間隔(ゲート長)が0.1μm以下の場合には、polySi 30のくぼみのボトム位置も上昇し、また、くぼみ部分のマイクロローディング効果も手伝って、プラズマエッチングを用いてもエッチバック後のくぼみはそれ程大きくはならない。必要により、バイアス印加CVDで埋め込み性を向上させるようにしてもよい。
【0019】
続いて、図8に示すように、CF4-CHF3-Ar 系等のフッ素系のガス雰囲気を用いたプラズマを用いてエッチバックすることにより、HTO膜18を除去する。このとき、polySi および窒化膜もエッチングされる条件を選択することが好ましい。これにより、上部polySi 30の横方向の縮小、サイドウォールスペーサ26外側のラウンド化を行い、サイドウォールスペーサ26の側壁が、両サイドウォールスペーサ26、26間側及び、その外側の両方(すなわち、後で形成されるゲート電極側および深いソース、ドレイン領域側の両方)において、順方向に傾斜するようにする。すなわち、上端部から両方向に向かって、下に行くほど幅が広がるようにする。プラズマエッチングによってHTO膜18を薄膜化し、残された部分をウエットエッチングで除去してもよい。
【0020】
次に図9に示すように、サイドウォールスペーサ26で挟まれたゲート(ゲート酸化膜28)の両側にそれぞれ深いソース、ドレイン領域32を形成する。このソース、ドレイン領域32の形成は、例えばイオン注入により行う。プラズマドーピングで行なってもよい。
次に、例えば、斜め方向からイオン注入を行い、熱酸化膜(th- Si O2)22の下側に浅いソース、ドレイン領域34を形成する。この浅いソース、ドレイン領域34は、サイドウォールスペーサ26を除去して形成するようにしてもよい。
【0021】
すなわち、例えば、燐酸によりサイドウォールスペーサ26を除去して、露出された(あるいは熱酸化膜22が残った状態の)シリコン基板10の表面領域に、斜めイオン注入によって、サイドウォールスペーサ26によって覆われていた部分の下側に、浅くかつ高濃度に不純物を添加して、ソース、ドレイン領域34を形成する。このようにすることにより、イオン注入後の熱処理が短くなるため、浅く、かつ高濃度の拡散層を形成することができる。プラズマドーピングを利用することも可能である。
【0022】
また、シリコン窒化膜であるサイドウォールスペーサ26は、シリコン酸化膜に比較して誘電率が高いため(例えば、シリコン酸化膜の誘電率が4程度であるのに対し、シリコン窒化膜の誘電率は7.5程度である。)、サイドウォールスペーサ26を除去して、シリコン酸化膜もしくは、さらに誘電率の低い物質で置き換えることにより、ゲート−基板間、ゲート−配線間等の静電容量を低減し、トランジスタ動作の高速化を図ることが可能である。
【0023】
次に図10に示すように、例えば、スパッタリング法等により、全面にCo膜等の高融点金属膜を堆積形成し、基板の急速アニール処理(RTA、Rapid Thermal Anneal) 等により、シリサイド化し、未反応のCoを除去することにより、サリサイド構造を形成する。
このように本実施形態では、サイドウォールスペーサ26の側壁をラウンド化して、サイドウォールスペーサ26の外側において、順方向に傾斜するようにしたため、図11に示すように、基板上部に層間絶縁膜36を堆積して、コンタクトホール38を形成したときに、コンタクトホール38に多少のアライメントずれが発生しても、サイドウォールスペーサ26の外側がラウンドしているため、サイドウォールスペーサ26の肩に乗ることが許容され、ボーダーレスコンタクトが可能となる。
【0024】
このように、本実施形態によれば、例えば0.1μm以下の微細なゲート加工が、高価な電子直描法を用いなくとも、容易に実現でき、また、ゲート長を決定する部分のパターニングにエッチングを用いないため、2.5nm以下のゲート絶縁膜に対する選択性を気にする必要がなく、デバイスサイドのみの要求に従って、絶縁膜の厚さを決定することができる。
ゲート長は主として初期の酸化膜開口部の寸法とサイドウォールスペーサ堆積膜厚で決定されるため、万一、測長SEMの性能限界以下に微細化が進んだ場合でも、前工程の寸法及び膜厚管理を行うことで精度良く、且つ再現性良くゲート加工を行うことができる。
また、サイドウォールスペーサ下の酸化膜厚は、サイドウォールエッチング時の選択性に合わせて加減できるため、プロセスの自由度が大きいという効果もある。
【0025】
次に、本発明の第2実施形態について説明する。
本第2実施形態は、ポリメタルゲートの場合の実施例である。
ポリメタルゲート形成の最初の工程は、前記第1実施形態の図1から図7までと同じである。従って、第1実施形態と同じ物については、符号の下二桁を同じとして、説明を省略する。
【0026】
本実施形態においては、前記図7に引き続き、図12に示すように、polySi 130及びHTO膜118の上部に窒化タングステンWN膜140およびタングステンW膜142を、CVDまたはPVDにより連続堆積し、さらに、その上にゲートパターンのレジストマスク144を形成する。
次に図13に示すように、レジストマスク144を用いて、窒化タングステンWN膜140およびタングステンW膜142を、例えばCF4-Cl2- O2-N2 系プラズマでエッチングし、その後、レジストマスク144を除去する。これによりポリメタルゲート構造が形成される。このエッチングでは下層のpolySi にアライメントを合わせることになるが、多少ずれてもSi Nのサイドウォールスペーサ126あるいはHTO膜118が下地となるため、下層に対する選択性はほとんど気にしなくてよい。
【0027】
その後、図14に示すように、HTO膜118をエッチバックすることにより、ゲートの両側にアクティブ領域を露出させ、そこに、イオン注入またはプラズマドーピングにより、深いソース、ドレイン領域132を形成する。
次に、第1の実施形態と同様にして、浅いソース、ドレイン領域134を形成する。
【0028】
このように、本発明のプロセスは、サリサイドゲートにもポリメタルゲートにも適用することができる。
また、初期のHTO膜への開口部を0.25μmとすることで、最終的なゲート長は、約0.07μmとすることができ、通常のフォトリソグラフィの限界以下の微細な寸法の素子を容易に製造することができる。
【0029】
以上、本発明の半導体装置及びその製造方法について詳細に説明したが、本発明は、以上の例には限定されず、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのはもちろんである。
【0030】
【発明の効果】
以上説明した通り、本発明によれば、0.1μm以下の微細なゲート加工を、高価な電子直描法を用いることなく、容易に実現することができるという優れた効果を有する。また、ゲート長を決定する部分のパターニングにエッチングを用いないため、2.5nm以下のゲート絶縁膜に対する選択性を問題とすることなく、デバイスサイドのみの要求によって絶縁膜の厚さを決定することができる。
このとき、ゲート長は主として初期の酸化膜開口部の寸法とサイドウォールスペーサ堆積膜厚で決定されるため、万一測長SEMの性能限界以下に微細化が進んだ場合でも、前工程の寸法及び膜厚管理を行うことにより、精度良くかつ再現性良くゲート加工を行うことができる。
なお、本発明のプロセスは、サリサイドゲートにもポリメタルゲートにも適用可能である。また、サイドウォールスペーサ下の酸化膜厚は、サイドウォールエッチング時の選択性に合わせて加減できるため、プロセスの自由度が大きいという効果もある。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係る半導体装置の製造方法を示す半導体基板の要部断面図である。
【図2】 同じく、本発明の第1実施形態に係る半導体装置の製造方法を示す半導体基板の要部断面図であり、図1の基板に対し、第1の膜を形成しゲート形成用の開口部を設けた状態を示す断面図である。
【図3】 同じく、図2の基板に対し、サイドウォールスペーサ用の窒化膜を形成した様子を示す断面図である。
【図4】 同じく、図3の基板に対し、サイドウォールスペーサを形成した様子を示す断面図である。
【図5】 同じく、図4の基板に対し、ゲート酸化膜を形成した様子を示す断面図である。
【図6】 同じく、図5の基板に対し、ゲート電極用のポリシリコンを堆積した様子を示す断面図である。
【図7】 同じく、図6の基板に対し、ゲート電極を形成した様子を示す断面図である。
【図8】 同じく、図7の基板に対し、エッチングを行い、サイドウォールスペーサに順方向の傾斜を設けた様子を示す断面図である。
【図9】 同じく、図8の基板に対し、浅いソース、ドレインおよび深いソース、ドレインを形成した様子を示す断面図である。
【図10】 同じく、図9の基板に対し、サリサイド構造を形成した様子を示す断面図である。
【図11】 同じく、図10の基板に対し、配線用のコンタクトを形成した様子を示す断面図である。
【図12】 本発明の第2実施形態に係る半導体装置の製造方法を示す半導体基板の断面図である。
【図13】 同じく、図12の基板に対し、ポリメタルゲート構造を形成した様子を示す断面図である。
【図14】 同じく、図13の基板に対し、浅いソース、ドレイン及び深いソース、ドレインを形成した様子を示す断面図である。
【符号の説明】
10、110 シリコン基板
12、112 酸化シリコン膜
14 シリコン窒化膜
16、116 O3-TEOS
18、118 HTO膜
20 開口部
22、122 熱酸化膜(th- Si O2)
24 (サイドウォール用)窒化膜
26、126 サイドウォールスペーサ
28、128 ゲート酸化膜
30、130 polySi
32 深いソース、ドレイン領域
34 浅いソース、ドレイン領域
36 層間絶縁膜
38 コンタクトホール
132 深いソース、ドレイン領域
134 浅いソース、ドレイン領域
140 窒化タングステン膜
142 タングステン膜
144 レジストマスク

Claims (3)

  1. 半導体基板上に、該半導体基板上のゲート電極形成予定領域を含む領域に開口を有する第1の膜を、該開口の側壁が略垂直であるように形成する工程と、前記開口の側壁にサイドウォールスペーサを形成して、該開口の幅を縮小する工程と、前記幅が縮小され、その底部に露出した前記半導体基板の表面にゲート絶縁膜が形成された開口内にゲート電極材料を堆積する工程と、
    前記第1の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングし、該サイドウォールスペーサの、前記略垂直な側壁に接していた部分を順方向に傾斜させる工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第1の膜がシリコン酸化膜であり、前記サイドウォールスペーサがシリコン窒化物によって形成される請求項に記載の半導体装置の製造方法。
  3. 前記第1の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングする工程が、フッ素系のガス雰囲気を用いたプラズマエッチング工程である請求項に記載の半導体装置の製造方法。
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