JPH1084088A - 半導体メモリ素子の緩衝パッド形成方法 - Google Patents

半導体メモリ素子の緩衝パッド形成方法

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JPH1084088A
JPH1084088A JP9132191A JP13219197A JPH1084088A JP H1084088 A JPH1084088 A JP H1084088A JP 9132191 A JP9132191 A JP 9132191A JP 13219197 A JP13219197 A JP 13219197A JP H1084088 A JPH1084088 A JP H1084088A
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Abstract

(57)【要約】 【課題】 周辺回路領域のトランジスタ特性を改善し得
る半導体メモリ素子の緩衝パッド形成方法を提供する。 【解決手段】 半導体基板１０１の所定領領に素子分離
膜１０３を形成する段階と、ゲートパターン１１１を形
成する段階と、第１絶縁膜及び第２絶縁膜を順次に形成
する段階と、第２絶縁膜をパタニングして第２絶縁膜パ
ターンを形成する段階と、第１絶縁膜を異方性食刻して
ゲートパターン１１１の側壁に第１スペーサ１１３ｂを
形成すると共に第２絶縁膜の下に第１絶縁膜パターンを
形成する段階と、前段階の結果物の全面に導電膜を形成
する段階と、導電膜をパタニングして緩衝パッド１１９
ａ、１１９ｂを形成する段階と、第２絶縁膜パターンを
取り除き、第１絶縁膜パターンを露出する段階と、第１
絶縁膜パターンを異方性食刻して第２スペーサ１１３ｃ
を形成する段階とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に高集積半導体メモリ素子の緩衝パッドの
形成方法に関する。
【０００２】
【従来の技術】半導体メモリ素子の高集積化に伴ってセ
ルの構造も複雑しつつある。特に、一つのパストランジ
スタと一つのキャパシタとよりなる高集積ＤＲＡＭ素子
のセルはソフトエラー発生率（ＳＥＲ：soft error rat
e)及び低電圧におけるセル動作の特性を改善するために
限られた面積内に高性能のキャパシタを形成すべきであ
る。最近、このような高性能のキャパシタを形成するた
めにビットライン上にキャパシタを形成するＣＯＢ(cap
acitor over bitline)構造が広く採用されている。該Ｃ
ＯＢ構造のセルにおいて、ビットラインはパストランジ
スタのドレイン領域（又はソース領域）に連結すべき
で、キャパシタのストレージ電極はパストランジスタの
ソース領域（又はドレイン領域）に連結すべきである。
このように相異なる導電層を連結するためにパストラン
ジスタのドレイン領域及びソース領域上にそれぞれビッ
トコンタクトホール及びストレージコンタクトホールを
形成しなければならないが、該コンタクトホールはＤＲ
ＡＭ素子の高集積化によって狭く且つ深く形成される。
従って、コンタクト抵抗が増加するだけではなくコンタ
クトホールを形成するための写真工程時誤整列に対する
工程マージンが減ってＤＲＡＭ素子の信頼性が劣化す
る。このような問題点を改善するために最近、ビットコ
ンタクトホールを覆うビットライン緩衝パッドとストレ
ージコンタクトホールを覆うストレージ電極緩衝パッド
とを形成する方法が広く採られている。
【０００３】図１乃至図５は従来の技術によるＤＲＡＭ
素子の緩衝パッドを形成する方法を説明するための断面
図である。ここで、参照符号ａ及びｂと表示した部分は
セルアレー領域及び周辺回路領域を示す。図１を参照す
れば、半導体基板１の所定の領域に通常の方法でトレン
チ領域を形成し、前記トレンチ領域内に絶縁膜よりなる
素子分離膜３を形成する。次に、前段階の結果物の所定
領域上にパストランジスタのゲート酸化膜５、パストラ
ンジスタのゲート電極７及びキャピング絶縁膜９が順に
積層されたゲートパターン１１を形成する。ここで、ゲ
ート電極７はＤＲＡＭ素子のワードラインとして用いら
れる。図１に示したように、セルアレー領域“ａ”に形
成されたゲートパターン１１間の間隔（ｓ）は周辺回路
領域“ｂ”に形成されたゲートパターン１１間の間隔よ
り狭い。
【０００４】次いで、前段階の結果物の全面に所定の厚
さＴ１を有する絶縁膜１３、例えば高温酸化膜（ＨＴ
Ｏ：high temperature oxide）を形成する。この際、前
記所定の厚さＴ１はＨＴＯ１３がセルアレー領域“ａ”
に形成されたゲートパターン１１との間に完全に埋め立
てられないように限定する。図２はセルアレー領域
“ａ”に形成されたゲートパターン１１の側壁に第１ス
ペーサ１３ｂを形成する段階を説明するための断面図で
ある。詳しくは、前記絶縁膜１３の形成された結果物の
周辺回路領域“ｂ”を覆う第１感光膜パターン１５を形
成する。次いで、前記第１感光膜パターン１５を食刻マ
スクとしてセルアレー領域“ａ”に露出された絶縁膜１
３を異方性食刻することによってセルアレー領域“ａ”
のゲートパターン１１の側壁に所定の幅Ｗ１を有する第
１スペーサ１３ｂを形成すると共に周辺回路領域“ｂ”
のみを覆う絶縁膜パターン１３ａを形成する。
【０００５】図３は導電膜１７及び緩衝パッドを限定す
る第２感光膜パターン１９ａ、１９ｂを形成する段階を
説明するための断面図である。さらに詳細には、前記第
１感光膜パターン１５を取り除き、その結果物の全面に
厚さＴ２を有する導電膜１７、例えばドーピングされた
シリコン膜を形成する。この際、前記導電膜１７はセル
アレー領域“ａ”のゲートパターン１１間の領域が完全
に埋め立てられるよう充分に厚く形成すべきである。こ
こで、前記厚さＴ２はゲートパターン間の間隔が広い領
域に形成される導電膜１７の厚さを示す。従って、セル
アレー領域“ａ”のゲートパターン１１間に埋め立てら
れた導電膜１７の実際の厚さＴ３は前記厚さＴ２より厚
い。次いで、セルアレー領域“ａ”のゲートパターン１
１間に埋め立てられた導電膜１７を覆う第２感光膜パタ
ーン１９ａ、１９ｂを通常の写真工程を用いて形成す
る。この際、図３に示したように厚さＴ３を有する導電
膜１７の露出される領域がセルアレー領域“ａ”に存在
する。
【０００６】図４は緩衝パッドのストレージ電極パッド
１７ａ及びビットラインパッド１７ｂを形成する段階を
説明するための断面図である。さらに詳細には、前記第
２感光膜パターン１９ａ、１９ｂを食刻マスクとして導
電膜１７を乾式食刻することによって、セルアレー領域
“ａ”のゲートパターン１１間のソース領域及びドレイ
ン領域を覆うストレージ電極パッド１７ａ及びビットラ
インパッド１７ｂを形成する。この際、厚さＴ３を有す
るセルアレー領域“ａ”の導電膜１７を完全に取り除か
なければならなく、よって充分なる過度食刻を行うべき
である。従って、前記絶縁膜パターン１３ａは、前記緩
衝パッド１７ａ、１７ｂを形成するための食刻工程時露
出され、続く過度食刻工程により薄くなる。これは、導
電膜１７を食刻するとき、少量であるものの絶縁膜パタ
ーン１３ｂも同時に食刻されるからである。その結果、
周辺回路領域“ｂ”に形成された導電膜１７の下の絶縁
膜パターン１３ａもさらに食刻されて初期の厚さＴ１よ
り薄まったＴ１’を有する絶縁膜パターン１３ｃが形成
されたり、絶縁膜１３の初期の厚さＴ１が薄い場合には
周辺回路領域“ｂ”のゲートパターン１１間の半導体基
板１、即ち周辺回路領域“ｂ”のトランジスタのソース
／ドレイン領域が露出されて食刻損傷を受ける恐れがあ
る。次に、前記第２感光膜パターン１９ａ、１９ｂを取
り除いた後、セルアレー領域“ａ”を覆う第３感光膜パ
ターン２１を形成する。
【０００７】図５は周辺回路領域“ｂ”のゲートパター
ン１１の側壁に第２スペーサ１３ｄを形成する段階を説
明するための断面図である。さらに詳しくは、前記第３
感光膜パターン２１を食刻マスクとして周辺回路領域
“ｂ”に露出された絶縁膜パターン１３ｃを異方性食刻
することによって、周辺回路領域“ｂ”のゲートパター
ン１１の側壁に第２スペーサ１３ｄを形成する。ここ
で、前記第２スペーサ１３ｄの幅Ｗ２は第１スペーサの
幅Ｗ１に比し狭い。これは、図４に示したように緩衝パ
ッド１７ａ、１７ｂを形成する時に行われる過度食刻に
よって絶縁膜パターン１３ｃの厚さＴ１’が初期の絶縁
膜１３の厚さＴ１より薄くなるからである。
【０００８】次いで、図示していないが、前段階の結果
物上に第１層間絶縁膜及びビットラインを形成し、第２
層間絶縁膜、ストレージ電極、誘電膜及びプレート電極
を形成することでＤＲＡＭセルを完成する。
【０００９】
【発明が解決しようとする課題】前述したように、従来
の緩衝パッドの形成方法によれば、周辺回路領域のゲー
トパターンの側壁に形成される第２スペーサの幅は緩衝
パッドを形成するための過度食刻工程に影響され、特に
絶縁膜の初期厚さが薄い場合、周辺回路領域のトランジ
スタのソース／ドレイン領域は食刻損傷される。該食刻
損傷によりトランジスタの漏れ電流が増えてＤＲＡＭ素
子の電力消耗特性が劣化する。さらに、第２スペーサの
幅が第１スペーサの幅より狭く形成されるため周辺回路
領域に形成されるトランジスタの有効チャンネル長さが
縮まり、よって最小チャンネル長さを有するトランジス
タに短いチャンネル効果が引き起こる。
【００１０】本発明の目的は周辺回路領域のトランジス
タ特性を改善し得る半導体メモリ素子の緩衝パッド形成
方法を提供することにある。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに本発明による半導体メモリ素子の緩衝パッド形成方
法は、セルアレー領域及び周辺回路領域を具備する半導
体メモリ素子の緩衝パッド形成方法において、半導体基
板の所定領域に活性領域と不活性領域とを限定する素子
分離膜を形成する段階と、前段階の結果物の所定領域上
にゲートパターンを形成する段階と、前記ゲートパター
ンの形成された結果物の全面に第１絶縁膜及び第２絶縁
膜を順次に形成する段階と、前記第２絶縁膜をパタニン
グして前記セルアレー領域の第１絶縁膜を露出する第２
絶縁膜パターンを形成する段階と、前記露出したセルア
レー領域の第１絶縁膜を異方性食刻して前記セルアレー
領域のゲートパターンの側壁に第１スペーサを形成する
と共に前記第２絶縁膜の下に第１絶縁膜を形成する段階
と、前段階の結果物の全面に導電膜を形成する段階と、
前記導電膜をパタニングして前記セルアレー領域のゲー
トパターン間の活性領域を覆う緩衝パッドを形成する段
階と、前記第２絶縁膜パターンを取り除き、その下の第
１絶縁膜パターンを露出する段階と、前記露出した第１
絶縁膜パターンを異方性食刻して前記周辺回路領域のゲ
ートパターンの側壁に第２スペーサを形成する段階とを
含む。
【００１２】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施例を詳細に説明する。
【００１３】
【実施例】図６乃至図１０は本発明による半導体メモリ
素子の緩衝パッドの形成方法を説明するための断面図で
ある。ここで、参照符号ａ及びｂはそれぞれセルアレー
領域及び周辺回路領域を示す。図６はゲートパターン１
１１、第１絶縁膜１１３及び第２絶縁膜１１５を形成す
る段階を説明するための断面図である。まず、半導体基
板１０１の所定領域に通常の方法で活性領域と不活性領
域とを限定する素子分離膜１０３を形成する。ここで、
前記素子分離膜１０３は広く知られたトレンチ素子分離
方法又はＬＯＣＯＳ素子分離方などによって形成し得
る。次に、前記素子分離膜１０３の形成された結果物の
全面にゲート絶縁膜、ゲート電極用の導電膜及びキャッ
シピング絶縁膜を順に形成する。ここで、前記ゲート絶
縁膜は熱酸化膜より形成することが好ましく、前記キャ
ッピング絶縁膜はＣＶＤ方法によるシリコン酸化膜から
なることが好ましい。さらに、前記ゲート電極用の導電
膜はドーピングされたポリシリコン膜又はドーピングさ
れたポリシリコン膜及び耐火金属を含むシリサイド膜の
積層されたポリサイド膜よりなることが好ましい。次い
で、前記キャッピング絶縁膜、ゲート電極用の導電膜及
びゲート絶縁膜を連続にパタニングしてセルアレー領域
“ａ”及び周辺回路領域“ｂ”にゲート絶縁膜１０５、
ゲート電極１０７及びキャッピング絶縁膜１０９が順に
積層されたゲートパターン１１１を形成する。ここで、
セルアレー領域“ａ”に形成されたゲート電極１０７は
望むセルを選択するためのワードラインの役割を果た
す。このようなセルアレー領域“ａ”のゲートパターン
１１１間の間隔は図６に示したように周辺回路領域
“ｂ”のゲートパターン１１１間の間隔に比べて狭い。
【００１４】続いて、前記ゲートパターン１１１の形成
された結果物の全面に所定の厚さＴ６を有する第１絶縁
膜１１３及び第１厚さＴ７を有する第２絶縁膜１１５を
順に形成する。ここで、前記第１絶縁膜１１３は前記キ
ャッピング絶縁膜１０９に対する乾式食刻選択比に優れ
た物質膜、例えばシリコン窒化膜よりなることが好まし
く、前記第２絶縁膜１１５は前記第１絶縁膜１１３に対
する食刻選択比に優れた物質膜、例えばシリコン酸化膜
よりなることが好ましい。言い換えて、前記キャッピン
グ絶縁膜１０９は前記第１絶縁膜１１３を乾式食刻する
レシプ（recipe) により乾式食刻される量が少なくべき
であり、前記第１絶縁膜１１３は前記第２絶縁膜１１５
を湿式食刻する化学溶液、例えばＨＦ溶液又はＢＯＥ
（buffered oxide etchant）により食刻される量が少な
くべきである。
【００１５】図７はセルアレー領域“ａ”のゲートパタ
ーン１１１の側壁に第１スペーサ１１３ｂを形成する段
階を説明するための断面図である。さらに詳しくは、前
記第２絶縁膜１１５の形成された結果物の周辺回路領域
“ｂ”を覆う第１感光膜パターン１１７を形成すること
によってセルアレー領域の第２絶縁膜１１５を露出させ
る。次いで、前記露出されたセルアレー領域“ａ”の第
２絶縁膜１１５を等方性食刻することによって、その下
の第１絶縁膜１１３を露出すると共に周辺回路領域
“ｂ”を覆う第２絶縁膜パターン１１５ａを形成する。
次いで、前記第１感光膜パターン１１７を食刻マスクと
して前記露出された第１絶縁膜１１３を異方性食刻する
ことによってセルアレー領域“ａ”のゲートパターン１
１１の側壁に所定の幅Ｗ３を有する第１スペーサ１１３
ｂを形成すると共に前記第２絶縁膜パターン１１５ａの
下に第１絶縁膜パターン１１３ａを形成する。
【００１６】図８は導電膜１１９を形成する段階を説明
するための断面図である。さらに詳しくは、前記第１感
光膜パターン１１７を取り除き、その結果物の全面に厚
さＴ８を有する導電膜１１９、例えばドーピングされた
ポリシリコン膜を形成する。この際、前記導電膜１１９
はセルアレー領域“ａ”のゲートパターン１１１間の領
域が充分に埋め立てられるように厚く形成する。従っ
て、セルアレー領域“ａ”のゲートパターン１１１間に
形成された導電膜１１９の実際の厚さＴ９は周辺回路領
域“ｂ”に形成された導電膜１１９に比し厚い。次に、
前記セルアレー領域“ａ”のゲートパターン１１１間の
活性領域の上部に緩衝パッドを形成するための第２感光
膜パターン１２１ａ、１２１ｂを形成する。
【００１７】図９は緩衝パッド、即ちビットラインパッ
ド１１９ｂ及びストレージ電極パッド１１９ａを形成す
る段階を説明するための断面図である。さらに詳しく
は、前記第２感光膜パターン１２１ａ、１２１ｂを食刻
マスクとして導電膜１１９を食刻することによって、セ
ルアレー領域“ａ”のゲートパターン１１１間の活性領
域を覆うストレージ電極パッド１１９ａ及びビットライ
ンパッド１１９ｂを形成する。この際、図９に示したよ
うにセルアレー領域“ａ”の素子分離膜１０３上に形成
された導電膜１１９は完全に食刻されるべきであって、
充分なる過度食刻が求められる。従って、周辺回路領域
“ｂ”の導電膜１１９が食刻された後第２絶縁膜パター
ン１１５ａが露出された状態でさらに過度食刻されて前
記第１厚さＴ７より薄い第２厚さＴ７’を有する第２絶
縁膜パターン１１５ｂが形成される。ここで、前記第２
絶縁膜パターン１１５ａの初期の厚さＴ７が緩衝パッド
１１９ａ、１１９ｂを形成するための過度食刻工程時完
全に取り除かれるほど薄くても第１絶縁膜パターン１１
３ａの食刻量は大きく減らし得る。これは、第２絶縁膜
パターン１１５ａが犠牲絶縁膜の役割を果たすからであ
る。次に、前記第２感光膜パターン１２１ａ、１２１ｂ
を取り除き、前記セルアレー領域“ａ”を覆う第３感光
膜パターン１２３を通常の写真工程から形成する。
【００１８】図１０は第２スペーサ１１３を形成する段
階を説明するための断面図である。さらに詳しくは、前
記第３感光膜パターン１２３を食刻マスクとして前記第
２厚さＴ７’に薄くなった第２絶縁膜パターン１１５ｂ
を化学溶液、例えばＨＦ溶液又はＢＯＥで取り除くこと
によって、その下の第１絶縁膜パターン１１３ａを露出
させる。次に、露出された第１絶縁膜パターン１１３ａ
を異方性食刻することで周辺回路領域“ｂ”のゲートパ
ターン１１１の側壁に第２スペーサ１１３ｃを形成す
る。該第２スペーサ１１３ｃの幅Ｗ４は第１スペーサ１
１３ｂの幅Ｗ３と同一である。これは、第２スペーサ１
１３ｃを形成するための異方性食刻工程の直前に前記第
１絶縁膜パターン１１３ａの初期の厚さＴ６をそのまま
保つからである。ここで、前記第２スペーサ１１３ｃの
幅Ｗ４を第１スペーサ１１３ｂの幅Ｗ３より広く形成し
ようとする場合は前記第２絶縁膜パターン１１５ｂを取
り除く段階を省き、前記第２絶縁膜パターン１１５ｂ及
びその下の第１絶縁膜パターン１１３ａを順に異方性食
刻して第２スペーサ１１３ｃを形成しても良い。その
後、前記第３感光膜パターン１２３を取り除く。
【００１９】次いで、図示していないが、前段階の結果
物の全面に通常の方法で第１層間絶縁膜１び前記ビット
ラインパッド１１９ｂに連結されたビットラインを形成
し、第２層間絶縁膜を形成する。次に、前記ストレージ
電極パッド１１９ａに連結されるストレージ電極を形成
し、誘電膜及びプレート電極を順に形成することによっ
て、高集積ＤＲＡＭ素子のセル及び周辺回路のトランジ
スタを完成する。
【００２０】
【発明の効果】前述したように本発明の実施例によれ
ば、第１及び第２スペーサを形成するための第１絶縁膜
上に犠牲絶縁膜の第２絶縁膜を形成することによって、
セルアレー領域に緩衝パッドを形成する食刻工程時、周
辺回路領域の第１絶縁膜パターンの露出されることが防
止できる。従って、周辺回路領域のゲートパターンの側
壁に、セルアレー領域のゲートパターンの側壁に形成さ
れた第１スペーサと同一またはさらに広い幅を有する第
２スペーサを形成し得る。この結果、周辺回路領域の活
性領域の食刻損傷が防止できると共に周辺回路領域に短
いチャンネル効果が改善された安定なるトランジスタを
具現できる。これによって半導体メモリ素子の信頼性を
向上し、且つ電力消耗を減らし得る。
【００２１】本発明は前記の実施例に限定されず、当業
者によってその変形や改良が可能である。
【図面の簡単な説明】
【図１】従来の緩衝パッドの形成方法を説明するための
断面図である。
【図２】従来の緩衝パッドの形成方法を説明するための
断面図である。
【図３】従来の緩衝パッドの形成方法を説明するための
断面図である。
【図４】従来の緩衝パッドの形成方法を説明するための
断面図である。
【図５】従来の緩衝パッドの形成方法を説明するための
断面図である。
【図６】本発明による緩衝パッドの形成方法を説明する
ための断面図である。
【図７】本発明による緩衝パッドの形成方法を説明する
ための断面図である。
【図８】本発明による緩衝パッドの形成方法を説明する
ための断面図である。
【図９】本発明による緩衝パッドの形成方法を説明する
ための断面図である。
【図１０】本発明による緩衝パッドの形成方法を説明す
るための断面図である。
【符号の説明】
１０１ 半導体基板 １０３ 素子分離膜 １０５ ゲート絶縁膜 １０７ ゲート電極 １０９ キャッピング絶縁膜 １１１ ゲートパターン １１３ 第１絶縁膜 １１３ａ 第１絶縁膜パターン １１３ｂ 第１スペーサ １１３ｃ 第２スペーサ １１５ 第２絶縁膜 １１５ａ 第２絶縁膜パターン １１５ｂ 第２絶縁膜パターン １１７ 第１感光膜パターン １１９ 導電膜 １１９ａ ストレージ電極パッド（緩衝パッド） １１９ｂ ビットラインパッド（緩衝パッド） １２１ａ 第２感光膜パターン １２１ｂ 第２感光膜パターン １２３ 第３感光膜パターン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 セルアレー領域及び周辺回路領域を具備
    する半導体メモリ素子の緩衝パッド形成方法において、 半導体基板の所定の領域に活性領域と不活性領域とを限
    定する素子分離膜を形成する段階と、 前段階の結果物の所定領域上にゲートパターンを形成す
    る段階と、 前記ゲートパターンの形成された結果物の全面に第１絶
    縁膜及び第２絶縁膜を順次に形成する段階と、 前記第２絶縁膜をパタニングして前記セルアレー領域の
    第１絶縁膜を露出する第２絶縁膜パターンを形成する段
    階と、 前記露出したセルアレー領域の第１絶縁膜を異方性食刻
    して前記セルアレー領域のゲートパターンの側壁に第１
    スペーサを形成すると共に前記第２絶縁膜の下に第１絶
    縁膜パターンを形成する段階と、 前段階の結果物の全面に導電膜を形成する段階と、 前記導電膜をパタニングして前記セルアレー領域のゲー
    トパターン間の活性領域を覆う緩衝パッドを形成する段
    階と、 前記第２絶縁膜パターンを取り除いてその下の第１絶縁
    膜パターンを露出する段階と、 露出された前記第１絶縁膜パターンを異方性食刻して前
    記周辺回路領域のゲートパターンの側壁に第２スペーサ
    を形成する段階とを含むことを特徴とする半導体メモリ
    素子の緩衝パッド形成方法。
  2. 【請求項２】 前記ゲートパターンはゲート絶縁膜、ゲ
    ート電極及びキャッピング絶縁膜が順に積層されてなる
    ことを特徴とする請求項１に記載の半導体メモリ素子の
    緩衝パッド形成方法。
  3. 【請求項３】 前記キャッピング絶縁膜はシリコン酸化
    膜よりなることを特徴とする請求項２に記載の半導体メ
    モリ素子の緩衝パッド形成方法。
  4. 【請求項４】 前記第１絶縁膜はシリコン窒化膜よりな
    ることを特徴とする請求項１に記載の半導体メモリ素子
    の緩衝パッド形成方法。
  5. 【請求項５】 前記第２絶縁膜はシリコン窒化膜よりな
    ることを特徴とする請求項１に記載の半導体メモリ素子
    の緩衝パッド形成方法。
  6. 【請求項６】 前記導電膜はドーピングされたポリシリ
    コン膜よりなることを特徴とする請求項１に記載の半導
    体メモリ素子の緩衝パッド形成方法。
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