JPH08241585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08241585A JPH08241585A JP7136857A JP13685795A JPH08241585A JP H08241585 A JPH08241585 A JP H08241585A JP 7136857 A JP7136857 A JP 7136857A JP 13685795 A JP13685795 A JP 13685795A JP H08241585 A JPH08241585 A JP H08241585A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 DRAMと同様の構成で、リフレッシュ動作
を不要とし、かつ一度電源をOFFした後に再投入して
もデータを保持することができる半導体記憶装置を提供
すること。 【構成】 1個のトランジスタと1個のキャパシタから
なるメモリセルが、複数のワード線WLと複数のビット
線BLとの交点に選択的に配置されたメモリセルアレイ
を有する半導体記憶装置において、電源がオンしている
アクティブ時、選択されたワード線WL0につながるメ
モリセルM1,M3 内の各トランジスタがオンし、電源が
オンしているアクティブ時、非選択のワード線WL1に
つながるメモリセルM0,M2 内の各トランジスタがオフ
状態にあり、電源がオンしているスタンドバイ時、電源
オフ時、電源投入時、及び電源遮断時は、全てのメモリ
セルM0 〜M4 の内の各トランジスタがオフ状態にある
ことを特徴とする。
を不要とし、かつ一度電源をOFFした後に再投入して
もデータを保持することができる半導体記憶装置を提供
すること。 【構成】 1個のトランジスタと1個のキャパシタから
なるメモリセルが、複数のワード線WLと複数のビット
線BLとの交点に選択的に配置されたメモリセルアレイ
を有する半導体記憶装置において、電源がオンしている
アクティブ時、選択されたワード線WL0につながるメ
モリセルM1,M3 内の各トランジスタがオンし、電源が
オンしているアクティブ時、非選択のワード線WL1に
つながるメモリセルM0,M2 内の各トランジスタがオフ
状態にあり、電源がオンしているスタンドバイ時、電源
オフ時、電源投入時、及び電源遮断時は、全てのメモリ
セルM0 〜M4 の内の各トランジスタがオフ状態にある
ことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、キャパシタに情報を記
憶する半導体記憶装置に係わり、特に電源をOFFして
も記憶データを保持できるようにした半導体記憶装置に
関する。
憶する半導体記憶装置に係わり、特に電源をOFFして
も記憶データを保持できるようにした半導体記憶装置に
関する。
【0002】
【従来の技術】現在、半導体メモリはコンピュータは勿
論のこと、自動車,オーディオ・ビデオ,テレビ等に広
く用いられている。特にDRAM(ダイナミックRA
M)は、メモリセルが1個のトランジスタと1個のキャ
パシタとで簡単に構成でき、メモリセルサイズが小さい
こと,プロセスの容易さ,高信頼,さらにスピード等の
面から他の種類のメモリに比べ広く用いられており、現
在4M,16MのDRAMが量産されている。このよう
なDRAMにおいては、次のような問題点があった。
論のこと、自動車,オーディオ・ビデオ,テレビ等に広
く用いられている。特にDRAM(ダイナミックRA
M)は、メモリセルが1個のトランジスタと1個のキャ
パシタとで簡単に構成でき、メモリセルサイズが小さい
こと,プロセスの容易さ,高信頼,さらにスピード等の
面から他の種類のメモリに比べ広く用いられており、現
在4M,16MのDRAMが量産されている。このよう
なDRAMにおいては、次のような問題点があった。
【0003】図42(a)に示すように、DRAMは1
トランジスタ,1キャパシタから構成され、キャパシタ
に蓄えられた例えば“1”書込みのセルデータは主にス
トレージノートVN につながるトランジスタのソース側
の拡散層から基板又はウエルにジャンクションリーク電
流により電荷が流れる。このため、図42(b)に示す
ように電位が下がり、“1”から“0”にデータが変わ
ってしまう。
トランジスタ,1キャパシタから構成され、キャパシタ
に蓄えられた例えば“1”書込みのセルデータは主にス
トレージノートVN につながるトランジスタのソース側
の拡散層から基板又はウエルにジャンクションリーク電
流により電荷が流れる。このため、図42(b)に示す
ように電位が下がり、“1”から“0”にデータが変わ
ってしまう。
【0004】このようにDRAMは、データが時間とと
もに消えてしまう揮発性のメモリである。このため、図
42(c)に示すように、電源投入後にDRAMに書込
んだデータは最大データ保持時間以内に再度データを読
み出して再書込みするリフレッシュ動作が必要である。
さらに、電源を落としてしまうと、前記リーク電流ばか
りでなく、電源OFF時に前記ジャンクションが順方向
バイアスになったり、セルトランジスタがONしてしま
ったりして、データ保持の保障はなくセルデータが破壊
される。
もに消えてしまう揮発性のメモリである。このため、図
42(c)に示すように、電源投入後にDRAMに書込
んだデータは最大データ保持時間以内に再度データを読
み出して再書込みするリフレッシュ動作が必要である。
さらに、電源を落としてしまうと、前記リーク電流ばか
りでなく、電源OFF時に前記ジャンクションが順方向
バイアスになったり、セルトランジスタがONしてしま
ったりして、データ保持の保障はなくセルデータが破壊
される。
【0005】従来のDRAM動作で、実際に電源をOF
F後、電源ONして、その後セルデータの読み出しを行
う実験を、試作した64kbDRAMテストデバイスで
行った結果を図44に示す。
F後、電源ONして、その後セルデータの読み出しを行
う実験を、試作した64kbDRAMテストデバイスで
行った結果を図44に示す。
【0006】図44(a)は、メモリセルにデータを書
き込み後、電源ONのままで、0.4秒のスタンドバイ
後(即ち、0.4秒のデータ保持後)、セルデータを読
み出した結果を示す。横軸はプレート電圧(VPL)
を、縦軸はビット線プリチャージ電圧(VBL)を示
す。明らかに従来DRAMのスタンドバイ方式ではセル
データが保持される。
き込み後、電源ONのままで、0.4秒のスタンドバイ
後(即ち、0.4秒のデータ保持後)、セルデータを読
み出した結果を示す。横軸はプレート電圧(VPL)
を、縦軸はビット線プリチャージ電圧(VBL)を示
す。明らかに従来DRAMのスタンドバイ方式ではセル
データが保持される。
【0007】図44(b)は、同じデバイスを用いて、
メモリセルにデータを書き込み後、電源OFFし、0.
4秒の電源OFF時間後、再度電源をONにし、セルデ
ータを読み出した結果を示す。横軸はプレート電圧(V
PL)を、縦軸はビット線プリチャージ電圧(VBL)
を示す。明らかに従来のDRAM方式では、いかなるV
PL,VBLでもセルデータが破壊されていることが分
かる。
メモリセルにデータを書き込み後、電源OFFし、0.
4秒の電源OFF時間後、再度電源をONにし、セルデ
ータを読み出した結果を示す。横軸はプレート電圧(V
PL)を、縦軸はビット線プリチャージ電圧(VBL)
を示す。明らかに従来のDRAM方式では、いかなるV
PL,VBLでもセルデータが破壊されていることが分
かる。
【0008】これは、前述の電源OFFにより、プレー
ト電圧が 1/2Vccから0Vに下がる理由ばかりでなく、
電源ON/OFF時、DRAMの内部回路が誤動作し、
これが誤ったワード線選択を招き、結果として電源ON
/OFF時ワード線が浮き、メモリセル電荷が流れ出し
データ破壊が起こるためである。
ト電圧が 1/2Vccから0Vに下がる理由ばかりでなく、
電源ON/OFF時、DRAMの内部回路が誤動作し、
これが誤ったワード線選択を招き、結果として電源ON
/OFF時ワード線が浮き、メモリセル電荷が流れ出し
データ破壊が起こるためである。
【0009】例えば、従来のプレート電位が 1/2Vccの
場合で“0”書込み、即ちVss書込みの時に電源を落と
すと、プレート電位はVssになりストレージノード電位
は-1/2Vccとなる。そして、nMOSトランスファゲー
トのトランジスタのON及びpn接合の順方向バイアス
により“0”データは破壊される。
場合で“0”書込み、即ちVss書込みの時に電源を落と
すと、プレート電位はVssになりストレージノード電位
は-1/2Vccとなる。そして、nMOSトランスファゲー
トのトランジスタのON及びpn接合の順方向バイアス
により“0”データは破壊される。
【0010】図42(d)に各種半導体メモリを示す。
SRAM(スタティックRAM)はDRAMと同様高速
動作し、さらにリフレシュが不要であるが、電源をOF
Fしてしまうとセルデータが完全に破壊される揮発性メ
モリである。
SRAM(スタティックRAM)はDRAMと同様高速
動作し、さらにリフレシュが不要であるが、電源をOF
Fしてしまうとセルデータが完全に破壊される揮発性メ
モリである。
【0011】これに対して電源をOFFしてもデータが
破壊されないメモリ、即ち不揮発性メモリとして、MR
OM(マスクROM),EPROM,E2 PROM,F
RAM(ferroelectric RAM)等があるが、これらは
読み書きが遅く、さらにデータの書換え回数に制限があ
る。例えば、MROMは書き換えはできなく、EPRO
M,E2 PROM等は105 回程度しか書き換えが保障
されない。これは、ゲート酸化膜の中にトンネリング等
により電子を通して書込み/消去を行うため、原理的に
デバイスを破壊して用いているためであり、さらに書込
みスピードも遅い。
破壊されないメモリ、即ち不揮発性メモリとして、MR
OM(マスクROM),EPROM,E2 PROM,F
RAM(ferroelectric RAM)等があるが、これらは
読み書きが遅く、さらにデータの書換え回数に制限があ
る。例えば、MROMは書き換えはできなく、EPRO
M,E2 PROM等は105 回程度しか書き換えが保障
されない。これは、ゲート酸化膜の中にトンネリング等
により電子を通して書込み/消去を行うため、原理的に
デバイスを破壊して用いているためであり、さらに書込
みスピードも遅い。
【0012】FRAMは強誘電体膜を用いて分極により
データを保持するが、膜の信頼性や書換え回路(105
〜1011回程度)に問題がある。また、DRAM等の超
高密度化によりデバイスの信頼性向上をはかり、消費電
力の増大を抑えるためには、電源電圧を下げざる得な
い。その反面、トランジスタのサブスレスホールド電流
の増加を抑えるために、しきい値電圧は下げられない。
すると、DRAM動作は微細化しても速くはならない問
題点がある。
データを保持するが、膜の信頼性や書換え回路(105
〜1011回程度)に問題がある。また、DRAM等の超
高密度化によりデバイスの信頼性向上をはかり、消費電
力の増大を抑えるためには、電源電圧を下げざる得な
い。その反面、トランジスタのサブスレスホールド電流
の増加を抑えるために、しきい値電圧は下げられない。
すると、DRAM動作は微細化しても速くはならない問
題点がある。
【0013】CPU等の動作に追従しようとして、電源
も下げ、しきい値電圧も下げると図43に示すように電
源をONしている時のリーク電流は世代とともに指数関
数的に増大してしまう。長時間電池を持たせるためにバ
ッテリバックアップ時(スリープモード時)やスタンド
バイ時このリーク電流を低減する手法を本発明者らは既
に提案している(特開平6−208790号公報)が、
これらを完全に0にする手法は存在していない。
も下げ、しきい値電圧も下げると図43に示すように電
源をONしている時のリーク電流は世代とともに指数関
数的に増大してしまう。長時間電池を持たせるためにバ
ッテリバックアップ時(スリープモード時)やスタンド
バイ時このリーク電流を低減する手法を本発明者らは既
に提案している(特開平6−208790号公報)が、
これらを完全に0にする手法は存在していない。
【0014】
【発明が解決しようとする課題】このように従来のDR
AMにおいては、高速動作可能でしかも書換え回数無限
大であるけれど、第1に電源を入れておいてもリフレッ
シュ動作が頻繁に必要とされるし、第2に電源を一度O
FFするとセルデータが破壊され電源再投入してもデー
タを保持していない。第3にスタンドバイ時やスリープ
モード時でもリーク電流があり、電力を消費する問題が
ある。一方、他の不揮発性メモリは、書換え回数に制限
がありDRAM,SRAMのように自由に利用できな
く、用途が限られる。
AMにおいては、高速動作可能でしかも書換え回数無限
大であるけれど、第1に電源を入れておいてもリフレッ
シュ動作が頻繁に必要とされるし、第2に電源を一度O
FFするとセルデータが破壊され電源再投入してもデー
タを保持していない。第3にスタンドバイ時やスリープ
モード時でもリーク電流があり、電力を消費する問題が
ある。一方、他の不揮発性メモリは、書換え回数に制限
がありDRAM,SRAMのように自由に利用できな
く、用途が限られる。
【0015】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、DRAMと同様の構成
で、リフレッシュ動作を不要とし、かつ一度電源をOF
Fした後に再投入してもデータを保持することができる
半導体記憶装置を提供することにある。
ので、その目的とするところは、DRAMと同様の構成
で、リフレッシュ動作を不要とし、かつ一度電源をOF
Fした後に再投入してもデータを保持することができる
半導体記憶装置を提供することにある。
【0016】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明(請求項1)は、1個のキャパシタと1個のトラン
ジスタからなり、トランジスタのゲートがワード線に接
続され、ドレインがビット線に接続され、ソースがキャ
パシタの一端に接続されて記憶ノードとなり、キャパシ
タの他端がプレート電極に接続されるメモリセルが複数
のワード線と複数のビット線の交点に選択的に配置され
る半導体記憶装置において、電源がONしているアクテ
ィブ時、選択されたワード線につながるメモリセル内の
各トランジスタがON状態にあり、電源がONしている
かつアクティブ時、非選択のワード線につながるメモリ
セル内の各トランジスタがOFF状態にあり、電源がO
Nしているスタンドバイ時、電源OFF時、電源投入
時、及び電源を落とす時は、前記メモリセルの全てのト
ランジスタがOFF状態にあることを特徴とする。
に本発明は、次のような構成を採用している。即ち、本
発明(請求項1)は、1個のキャパシタと1個のトラン
ジスタからなり、トランジスタのゲートがワード線に接
続され、ドレインがビット線に接続され、ソースがキャ
パシタの一端に接続されて記憶ノードとなり、キャパシ
タの他端がプレート電極に接続されるメモリセルが複数
のワード線と複数のビット線の交点に選択的に配置され
る半導体記憶装置において、電源がONしているアクテ
ィブ時、選択されたワード線につながるメモリセル内の
各トランジスタがON状態にあり、電源がONしている
かつアクティブ時、非選択のワード線につながるメモリ
セル内の各トランジスタがOFF状態にあり、電源がO
Nしているスタンドバイ時、電源OFF時、電源投入
時、及び電源を落とす時は、前記メモリセルの全てのト
ランジスタがOFF状態にあることを特徴とする。
【0017】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) トランジスタは、SiO2 等の絶縁物上に形成され
たpMOS或いはnMOSであること。 (2) トランジスタがOFF状態にある時は常にワード線
電位とプレート電極電位との差は一定を保ち、かつビッ
ト線電位はトランジスタがnMOSのときはワード線電
位より高く、pMOSの時はワード線電位より低いこ
と。 (3) トランジスタがnMOSの場合、プレート電極は電
源のOFF,ONに係わらずVssに接続し、pMOSの
場合プレート電極は電源のOFF,ONに係わらずVcc
に接続すること。 (4) トランジスタのしきい値電圧は1μA流れる時の電
圧をしきい値電圧とすると、Sファクタ×10以上とす
ること。 (5) トランジスタのしきい値電圧は1μA流れる時の電
圧をしきい値電圧とすると、しきい値電圧をSファクタ
×18以上とすること。 (6) 電源OFF時において、全ワード線と接地線を同一
電位にするように、或いは全ビット線と接地線を同一電
位にするように、これらのノードをデプレッション型の
pMOS或いはnMOSで接続すること。 (7) 電源がONしている時、プレート電位は、nMOS
トランジスタの時はVssより低く、pMOSトランジス
タの時はVccより低いこと。 (8) 電源OFF時、電源投入時、又は電源を落とす時以
外の電源ON時のスタンドバイ時若しくはアクティブ
時、プレート電位はVssより低いこと。 (9) セルトランジスタにおけるソース或いはドレインの
Siの厚みより、チャネル部の全部或いは一部のSiの
厚みは薄いこと。 (10)ソース或いはドレインとチャネル部の間に絶縁物を
挟むこと、或いはチャネル部内に部分的に絶縁物を入れ
ること。 (11)電源がON・OFFする時、或いは電源OFF中
は、ワード線駆動電源は接地しておくこと。 (12)電源Vccより遅れてワード線駆動電源が立ち上が
り、電源Vccより早めにワード線駆動電源が立ち下がる
こと。 (13)ロウ・デコーダ最終段のワード線駆動トランジスタ
と並列にデプレッション型nMOS或いはデプレッショ
ン型pMOSトランジスタのドレインを接続し、ソース
は接地すること。 (14)ロウ・デコーダに選択的にワード線駆動電源を供給
する回路の出力をドレインとし、ソースを接地とするデ
プレッション型nMOS或いはpMOSを接続するこ
と。 (15)プレート電位は電源ON時、セルトランジスタのV
T 以下、OV以上を発生すること。
は、次のものがあげられる。 (1) トランジスタは、SiO2 等の絶縁物上に形成され
たpMOS或いはnMOSであること。 (2) トランジスタがOFF状態にある時は常にワード線
電位とプレート電極電位との差は一定を保ち、かつビッ
ト線電位はトランジスタがnMOSのときはワード線電
位より高く、pMOSの時はワード線電位より低いこ
と。 (3) トランジスタがnMOSの場合、プレート電極は電
源のOFF,ONに係わらずVssに接続し、pMOSの
場合プレート電極は電源のOFF,ONに係わらずVcc
に接続すること。 (4) トランジスタのしきい値電圧は1μA流れる時の電
圧をしきい値電圧とすると、Sファクタ×10以上とす
ること。 (5) トランジスタのしきい値電圧は1μA流れる時の電
圧をしきい値電圧とすると、しきい値電圧をSファクタ
×18以上とすること。 (6) 電源OFF時において、全ワード線と接地線を同一
電位にするように、或いは全ビット線と接地線を同一電
位にするように、これらのノードをデプレッション型の
pMOS或いはnMOSで接続すること。 (7) 電源がONしている時、プレート電位は、nMOS
トランジスタの時はVssより低く、pMOSトランジス
タの時はVccより低いこと。 (8) 電源OFF時、電源投入時、又は電源を落とす時以
外の電源ON時のスタンドバイ時若しくはアクティブ
時、プレート電位はVssより低いこと。 (9) セルトランジスタにおけるソース或いはドレインの
Siの厚みより、チャネル部の全部或いは一部のSiの
厚みは薄いこと。 (10)ソース或いはドレインとチャネル部の間に絶縁物を
挟むこと、或いはチャネル部内に部分的に絶縁物を入れ
ること。 (11)電源がON・OFFする時、或いは電源OFF中
は、ワード線駆動電源は接地しておくこと。 (12)電源Vccより遅れてワード線駆動電源が立ち上が
り、電源Vccより早めにワード線駆動電源が立ち下がる
こと。 (13)ロウ・デコーダ最終段のワード線駆動トランジスタ
と並列にデプレッション型nMOS或いはデプレッショ
ン型pMOSトランジスタのドレインを接続し、ソース
は接地すること。 (14)ロウ・デコーダに選択的にワード線駆動電源を供給
する回路の出力をドレインとし、ソースを接地とするデ
プレッション型nMOS或いはpMOSを接続するこ
と。 (15)プレート電位は電源ON時、セルトランジスタのV
T 以下、OV以上を発生すること。
【0018】また、本発明(請求項10)は、1個のト
ランジスタと1個のキャパシタからなるメモリセルが、
複数のワード線と複数のビット線の交点に選択的に配置
された半導体記憶装置において、電源を遮断した後に再
度電源を投入してもメモリセルのキャパシタから記憶デ
ータが消えないように、電源投入或いは電源遮断前に特
定の信号或いは特別なコマンドを外部よりチップ内に入
れる手段、又は電源投入或いは電源遮断を感知する回路
をチップ内部に持つこと特徴とする。
ランジスタと1個のキャパシタからなるメモリセルが、
複数のワード線と複数のビット線の交点に選択的に配置
された半導体記憶装置において、電源を遮断した後に再
度電源を投入してもメモリセルのキャパシタから記憶デ
ータが消えないように、電源投入或いは電源遮断前に特
定の信号或いは特別なコマンドを外部よりチップ内に入
れる手段、又は電源投入或いは電源遮断を感知する回路
をチップ内部に持つこと特徴とする。
【0019】また、本発明(請求項11)は、1個のト
ランジスタと1個のキャパシタからなるメモリセルが、
複数のワード線と複数のビット線の交点に選択的に配置
されたメモリセルアレイを有し、外部電源を内部降圧し
て用いる又は外部電源と内部電源間にスイッチを入れた
半導体記憶装置において、外部信号或いはコマンド入力
により、外部電源からVccが印加されているにも係わら
ず動作を止め、内部電源又は降圧電位をVssにする内部
降圧回路を有することを特徴とする。
ランジスタと1個のキャパシタからなるメモリセルが、
複数のワード線と複数のビット線の交点に選択的に配置
されたメモリセルアレイを有し、外部電源を内部降圧し
て用いる又は外部電源と内部電源間にスイッチを入れた
半導体記憶装置において、外部信号或いはコマンド入力
により、外部電源からVccが印加されているにも係わら
ず動作を止め、内部電源又は降圧電位をVssにする内部
降圧回路を有することを特徴とする。
【0020】また、本発明(請求項12)は、1個のト
ランジスタと1個のキャパシタからなるメモリセルをア
レイ状に配置した半導体記憶装置本体と、この半導体記
憶装置本体を制御するコントローラとを備えた半導体記
憶装置において、前記半導体記憶装置本体の書込みデー
タを保持しつつ、前記コントローラの電源を落とすこと
を特徴とする。
ランジスタと1個のキャパシタからなるメモリセルをア
レイ状に配置した半導体記憶装置本体と、この半導体記
憶装置本体を制御するコントローラとを備えた半導体記
憶装置において、前記半導体記憶装置本体の書込みデー
タを保持しつつ、前記コントローラの電源を落とすこと
を特徴とする。
【0021】また、本発明(請求項13)は、1個のト
ランジスタと1個のキャパシタからなるメモリセルをア
レイ状に配置した半導体記憶装置本体と、この半導体記
憶装置本体を制御するコントローラとを備えた半導体記
憶装置において、前記半導体記憶装置本体の書込みデー
タを保持しつつ、前記コントローラと前記半導体記憶装
置本体の電源を落とすことを特徴とする。
ランジスタと1個のキャパシタからなるメモリセルをア
レイ状に配置した半導体記憶装置本体と、この半導体記
憶装置本体を制御するコントローラとを備えた半導体記
憶装置において、前記半導体記憶装置本体の書込みデー
タを保持しつつ、前記コントローラと前記半導体記憶装
置本体の電源を落とすことを特徴とする。
【0022】
【作用】本発明(請求項1)によれば、電源がONして
いるアクティブ時に選択したワード線につながるメモリ
セルのトランスファゲートのみONし、アクティブ時で
も選択していないその他のメモリセルや、スタンドバイ
時の全てのメモリセルは勿論のこと、電源OFF時や、
電源投入時、電源を落とす時においても全てのメモリセ
ルのトランスファゲートのトランジスタをOFF状態に
するように、そのトランスファゲートのゲート,ソー
ス,ドレイン間のバイアス条件、さらには基板とソース
間の逆方向バイアス条件をコントロールする。これによ
れ、電源を切って、電源を再投入して再度読み出す時ま
での間までにストレージノードのキャパシタから外のノ
ードに電荷の流出を防ぎ、電源再投入しても書込みデー
タが破壊されないようにできる。
いるアクティブ時に選択したワード線につながるメモリ
セルのトランスファゲートのみONし、アクティブ時で
も選択していないその他のメモリセルや、スタンドバイ
時の全てのメモリセルは勿論のこと、電源OFF時や、
電源投入時、電源を落とす時においても全てのメモリセ
ルのトランスファゲートのトランジスタをOFF状態に
するように、そのトランスファゲートのゲート,ソー
ス,ドレイン間のバイアス条件、さらには基板とソース
間の逆方向バイアス条件をコントロールする。これによ
れ、電源を切って、電源を再投入して再度読み出す時ま
での間までにストレージノードのキャパシタから外のノ
ードに電荷の流出を防ぎ、電源再投入しても書込みデー
タが破壊されないようにできる。
【0023】また、SOI構造とすることにより、スト
レージノードにつながるpn接合をトランジスタのチャ
ネル部のみにする。即ち、トランジスタのソースと基板
間のpn接合を無くすることによりpn接合リークを無
くし、電源を切った後に電源再投入するまでの時間をよ
り長時間にできる。これは、トランジスタのOFF時の
小さいチャネルリーク電流、或いはキャパシタ絶縁膜の
小さいリーク電流によってセル電荷の保持時間が決まる
からである。
レージノードにつながるpn接合をトランジスタのチャ
ネル部のみにする。即ち、トランジスタのソースと基板
間のpn接合を無くすることによりpn接合リークを無
くし、電源を切った後に電源再投入するまでの時間をよ
り長時間にできる。これは、トランジスタのOFF時の
小さいチャネルリーク電流、或いはキャパシタ絶縁膜の
小さいリーク電流によってセル電荷の保持時間が決まる
からである。
【0024】また、トランジスタがOFF状態にある時
は常にワード線電位とプレート電位の差は一定を保ち、
かつビット線電位はトランジスタがnMOSのときはワ
ード線電位より高く、pMOSの時はワード線電位より
低くすることにより、電源を切ってもトランジスタをO
FF状態にしつづけるそのトランジスタのバイアス条件
を設定することができる。そして、トランジスタOFF
時のワード線電位とプレート電位の電位差を一定につ
つ、ビット線電位をワード線電位より高く(nMOS
時)低く(pMOS時)設定できれば、電源を落として
もセルデータは保存される。
は常にワード線電位とプレート電位の差は一定を保ち、
かつビット線電位はトランジスタがnMOSのときはワ
ード線電位より高く、pMOSの時はワード線電位より
低くすることにより、電源を切ってもトランジスタをO
FF状態にしつづけるそのトランジスタのバイアス条件
を設定することができる。そして、トランジスタOFF
時のワード線電位とプレート電位の電位差を一定につ
つ、ビット線電位をワード線電位より高く(nMOS
時)低く(pMOS時)設定できれば、電源を落として
もセルデータは保存される。
【0025】さらに、nMOS時、プレート電位をVss
にしておければ、電源を落としてもストレージノードの
電位は変化せず、OFF時のゲート電位もVssの時はそ
のまま電源を落としてもそれらのトランジスタのゲート
−ソース間の電位はOVのままでデータが破壊されな
い。pMOS時は同様に電源ON時プレートはVcc、ト
ランジスタOFF時のゲートはVccとすると、そのまま
電源を落として両ノード共にVssになってもトランジス
タはOFFのままでデータが破壊されない。
にしておければ、電源を落としてもストレージノードの
電位は変化せず、OFF時のゲート電位もVssの時はそ
のまま電源を落としてもそれらのトランジスタのゲート
−ソース間の電位はOVのままでデータが破壊されな
い。pMOS時は同様に電源ON時プレートはVcc、ト
ランジスタOFF時のゲートはVccとすると、そのまま
電源を落として両ノード共にVssになってもトランジス
タはOFFのままでデータが破壊されない。
【0026】また、SOI等のトランジスタを用いた場
合、ジャンクションリークはなくなり、主なリーク元は
セルトランジスタであり、このカットオフ特性が向上す
れば長時間DRAMの電源をOFFしたままにしておけ
る。そのトランジスタのSファクタの10倍以上にしき
い値電圧を高くしておけば、1分間程度電源をOFFし
ておいてもデータは保持できる。1分程度あれば電源O
FFしておく時の効果は大きい。さらに、Sファクタの
18倍程度以上にしきい値を設定すれば、10年間セル
データを保持できるので、他の不揮発性メモリと同様の
保持スペックとなり、DRAMにも係わらず不揮発性メ
モリとして用いることができる。
合、ジャンクションリークはなくなり、主なリーク元は
セルトランジスタであり、このカットオフ特性が向上す
れば長時間DRAMの電源をOFFしたままにしておけ
る。そのトランジスタのSファクタの10倍以上にしき
い値電圧を高くしておけば、1分間程度電源をOFFし
ておいてもデータは保持できる。1分程度あれば電源O
FFしておく時の効果は大きい。さらに、Sファクタの
18倍程度以上にしきい値を設定すれば、10年間セル
データを保持できるので、他の不揮発性メモリと同様の
保持スペックとなり、DRAMにも係わらず不揮発性メ
モリとして用いることができる。
【0027】ちなみに、パワーON電流20mA,パワ
ーON時間200μs,スタンドバイ電流100μAと
すると、40ms以上のポーズ特性であれば電源を落と
すと効果がある。ポーズ1sでは1/30、ポーズ1分
では1/1800にスタンドバイ電流は低減される。
ーON時間200μs,スタンドバイ電流100μAと
すると、40ms以上のポーズ特性であれば電源を落と
すと効果がある。ポーズ1sでは1/30、ポーズ1分
では1/1800にスタンドバイ電流は低減される。
【0028】また、電源OFF時において、全ワード線
と全プレート電極と全ビット線が同一電位になるよう
に、それらのノードをデプレッション型のpMOS或い
はnMOSで接続することにより、実際に電源を落とし
たり、立ち上げたりする時の各種ノイズによりワード線
とプレート間に電位差が発生しOFFしているセルトラ
ンジスタがONしないようにできる。
と全プレート電極と全ビット線が同一電位になるよう
に、それらのノードをデプレッション型のpMOS或い
はnMOSで接続することにより、実際に電源を落とし
たり、立ち上げたりする時の各種ノイズによりワード線
とプレート間に電位差が発生しOFFしているセルトラ
ンジスタがONしないようにできる。
【0029】完全な電源OFF時は、DRAM内部の全
ての回路に電源が入らないので、その時でさえもワード
線とプレートをショートする。さらに、ビット線もショ
ートできるようにデプレッション型トランジスタを用い
る。デプレッション型トランジスタはゲートがOVでも
“ON”しているので電源OFF時でも各ノード間をシ
ョートできる。
ての回路に電源が入らないので、その時でさえもワード
線とプレートをショートする。さらに、ビット線もショ
ートできるようにデプレッション型トランジスタを用い
る。デプレッション型トランジスタはゲートがOVでも
“ON”しているので電源OFF時でも各ノード間をシ
ョートできる。
【0030】また、電源ON時、例えばnMOSセルト
ランジスタ時はプレート電位をVssり低いマイナスにし
ておくことにより、電源OFF時にはストレージノード
が“0”電圧時、Vssより高い電位になる。これにより
電源投入、立ち下げや、電源OFF時におけるノイズを
防ぐためにワード線、ストレージノード間の電位差を
(ゲート電圧−ソース電圧)=負として、トランジスタ
がONしにくくする。さらに、基板がある時はソース−
基板間のpn接合を電源OFFにノイズがあっても常に
逆方向バイアスにしておける。
ランジスタ時はプレート電位をVssり低いマイナスにし
ておくことにより、電源OFF時にはストレージノード
が“0”電圧時、Vssより高い電位になる。これにより
電源投入、立ち下げや、電源OFF時におけるノイズを
防ぐためにワード線、ストレージノード間の電位差を
(ゲート電圧−ソース電圧)=負として、トランジスタ
がONしにくくする。さらに、基板がある時はソース−
基板間のpn接合を電源OFFにノイズがあっても常に
逆方向バイアスにしておける。
【0031】また、SOI等のトランジスタの場合、リ
ーク電流はセルトランジスタが主になるため、ソース或
いはドレインのSiの厚みよりチャネル部の全部或いは
一部のSiの厚みを薄くすることにより、セルのトラン
ジスタOFF時のリーク電流を減らすことができる。さ
らに、ソース或いはドレインとチャネル部の間に絶縁物
を挟むことにより、トランジスタOFF時のリーク電流
をより減らすことができる。
ーク電流はセルトランジスタが主になるため、ソース或
いはドレインのSiの厚みよりチャネル部の全部或いは
一部のSiの厚みを薄くすることにより、セルのトラン
ジスタOFF時のリーク電流を減らすことができる。さ
らに、ソース或いはドレインとチャネル部の間に絶縁物
を挟むことにより、トランジスタOFF時のリーク電流
をより減らすことができる。
【0032】また、本発明(請求項10)によれば、電
源の立ち上げ,立ち下げ時に引き起こされるノイズによ
りメモリセルトランジスタがONしてしまうのを防ぐた
めにチップ外部より、電源投入時に各電源や内部回路が
安定するまでの期間を示す外部信号,外部コマンドを入
れる、又はチップ内部に電源投入後ある時間がたったこ
とを示す回路を持たすことにより、完全にスタンドバイ
になるまで、ワード線,プレート,ビット線等の電位を
固定し、メモリセルのデータが漏れるのを防ぐことがで
きる。
源の立ち上げ,立ち下げ時に引き起こされるノイズによ
りメモリセルトランジスタがONしてしまうのを防ぐた
めにチップ外部より、電源投入時に各電源や内部回路が
安定するまでの期間を示す外部信号,外部コマンドを入
れる、又はチップ内部に電源投入後ある時間がたったこ
とを示す回路を持たすことにより、完全にスタンドバイ
になるまで、ワード線,プレート,ビット線等の電位を
固定し、メモリセルのデータが漏れるのを防ぐことがで
きる。
【0033】さらに、電源OFF前に特定の信号,コマ
ンドを入れる、又はチップ内部に電源OFFを感知する
回路を持てば、この信号を用いて、電源OFF時に発生
するノイズによりワード線,ビット線,プレート等の電
位が変動しないように固定し、メモリセルテータの破壊
を保護できる。
ンドを入れる、又はチップ内部に電源OFFを感知する
回路を持てば、この信号を用いて、電源OFF時に発生
するノイズによりワード線,ビット線,プレート等の電
位が変動しないように固定し、メモリセルテータの破壊
を保護できる。
【0034】また、本発明(請求項11)によれば、外
部電源より低い内部電源を発生させるDRAMに適用す
る場合や、又は単に外部電源を内部電源を分け間にスイ
ッチを入れる方式を取る場合は外部電源をOFFしない
までも、降圧回路をストップする、或いは前記スイッチ
を切ることにより内部電源を止め、Vssにまで落とすこ
とにより、チップの内部回路の消費電力を無くすること
ができる。もちろん、この場合も前記(請求項1)より
セルデータは保持できる。
部電源より低い内部電源を発生させるDRAMに適用す
る場合や、又は単に外部電源を内部電源を分け間にスイ
ッチを入れる方式を取る場合は外部電源をOFFしない
までも、降圧回路をストップする、或いは前記スイッチ
を切ることにより内部電源を止め、Vssにまで落とすこ
とにより、チップの内部回路の消費電力を無くすること
ができる。もちろん、この場合も前記(請求項1)より
セルデータは保持できる。
【0035】また、本発明(請求項12,13)によれ
ば、DRAMコントローラもスリープモード時は不要な
のでその動作を止めることによりシステム全体のパワー
を減らすことができる。
ば、DRAMコントローラもスリープモード時は不要な
のでその動作を止めることによりシステム全体のパワー
を減らすことができる。
【0036】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 (実施例1)図1(a)は、本発明の第1の実施例に係
わる半導体記憶装置を示す回路構成図である。この図に
おいて、M0 〜M3 は1個のトランジスタと1個のキャ
パシタからなるメモリセルを示す。BL0 ,/BL0 ,
BL1 ,/BL1 はセルデータを読み出すビット線を示
す。WL0 ,WL1 はメモリセルを選択するワード線を
示し、ロウ・デコーダで制御する。SA0 ,SA1 はB
L0 と/BL0 、BL1 と/BL1 の微小電位差を増幅
するセンスアンプを示す。Q0 〜Q3 はビット線とVss
を接続するトランジスタであり、VHH信号で制御する。
Q4 〜Q7 はセルアレイとセンスアンプを分離するトラ
ンジスタであり、φT クロックで制御する。
する。 (実施例1)図1(a)は、本発明の第1の実施例に係
わる半導体記憶装置を示す回路構成図である。この図に
おいて、M0 〜M3 は1個のトランジスタと1個のキャ
パシタからなるメモリセルを示す。BL0 ,/BL0 ,
BL1 ,/BL1 はセルデータを読み出すビット線を示
す。WL0 ,WL1 はメモリセルを選択するワード線を
示し、ロウ・デコーダで制御する。SA0 ,SA1 はB
L0 と/BL0 、BL1 と/BL1 の微小電位差を増幅
するセンスアンプを示す。Q0 〜Q3 はビット線とVss
を接続するトランジスタであり、VHH信号で制御する。
Q4 〜Q7 はセルアレイとセンスアンプを分離するトラ
ンジスタであり、φT クロックで制御する。
【0037】第1の実施例においては、DRAMのメモ
リセルにデータを書き込んだ後、電源Vccを落とし、再
度電源を投入して、データを読み出してもデータが破壊
されずに読み出されるために各種の工夫が施されてい
る。
リセルにデータを書き込んだ後、電源Vccを落とし、再
度電源を投入して、データを読み出してもデータが破壊
されずに読み出されるために各種の工夫が施されてい
る。
【0038】第1に、プレート電極は従来 1/2Vccに固
定されていたが、本実施例ではVssに固定されている。
例えば、ワード線WL1 を選択して“0”データをメモ
リセルM0 のストレージノードVSN0 に書き込んだ場
合を考えると、書き込みを終えて、ワード線WL1 をV
ssに戻した後に電源を落とす。このとき、従来の 1/2V
ccプレートでは、プレートの 1/2Vccの電位が時間とと
もに下がり、電源がOFFのためついにはVssまで下が
る。すると、このVSN0 の電位は大きな容量のセルキ
ャパシタC0 のカップリングにより、-1/2Vccまで下が
る。このとき、ワード線WL1 はVssにビット線BL0
もVssになる。
定されていたが、本実施例ではVssに固定されている。
例えば、ワード線WL1 を選択して“0”データをメモ
リセルM0 のストレージノードVSN0 に書き込んだ場
合を考えると、書き込みを終えて、ワード線WL1 をV
ssに戻した後に電源を落とす。このとき、従来の 1/2V
ccプレートでは、プレートの 1/2Vccの電位が時間とと
もに下がり、電源がOFFのためついにはVssまで下が
る。すると、このVSN0 の電位は大きな容量のセルキ
ャパシタC0 のカップリングにより、-1/2Vccまで下が
る。このとき、ワード線WL1 はVssにビット線BL0
もVssになる。
【0039】この状態では、M0 のセルトランジスタの
ソース即ちストレージノードは-1/2Vccで、ゲート即ち
ワード線はVss、ドレイン即ちビット線はVssのため、
トランジスタはON状態になり、ストレージノードの電
位はVssよりしきい値電圧分だけ下がった電位Vss−V
T となり、メモリセルデータの大部分がビット線に抜け
て、データが破壊される。
ソース即ちストレージノードは-1/2Vccで、ゲート即ち
ワード線はVss、ドレイン即ちビット線はVssのため、
トランジスタはON状態になり、ストレージノードの電
位はVssよりしきい値電圧分だけ下がった電位Vss−V
T となり、メモリセルデータの大部分がビット線に抜け
て、データが破壊される。
【0040】その後、電源を入れて、プレートを 1/2V
ccに戻すとストレージノードは 1/2Vcc−VT >Vssと
なり、データが小さくなり誤動作しやすくなるわけであ
る。さらに、同様に電源を落とした時、バルクSiトラ
ンジスタでDRAMを作ってある場合、ストレージノー
ド即ちソースのpn接合のバイアス状態では、n型のス
トレージノードが-1/2Vccでp型基板がVssのため、p
n接合ダイオードは順方向バイアスとなりセル電荷が抜
けてしまう。よって、ストレージノードはVss−VB と
なる。VB はpn接合のビルトイン電圧を示す。電源を
再度投入すると、ストレージノードは−VB + 1/2Vcc
>Vssとなり、信号量が大幅に低下し“0”読み誤動作
を招く。
ccに戻すとストレージノードは 1/2Vcc−VT >Vssと
なり、データが小さくなり誤動作しやすくなるわけであ
る。さらに、同様に電源を落とした時、バルクSiトラ
ンジスタでDRAMを作ってある場合、ストレージノー
ド即ちソースのpn接合のバイアス状態では、n型のス
トレージノードが-1/2Vccでp型基板がVssのため、p
n接合ダイオードは順方向バイアスとなりセル電荷が抜
けてしまう。よって、ストレージノードはVss−VB と
なる。VB はpn接合のビルトイン電圧を示す。電源を
再度投入すると、ストレージノードは−VB + 1/2Vcc
>Vssとなり、信号量が大幅に低下し“0”読み誤動作
を招く。
【0041】これに対して本実施例は、プレート電位を
電源ON時でもVssにしており、“0”書き込みでスト
レージノードにVssを書き込み、電源を落として、ビッ
ト線/BL0 ,ワード線WL1 ,プレートが全てVssに
なっても、M0 のトランジスタのバイアス条件は変わら
ず、トランジスタのソース・ドレイン・ゲート全てVss
のため、メモリセルトランジスタはONしない。よっ
て、ストレージノードはVssを保ち、再度電源ONして
もVssのままで、信号量を低下させずにデータの読み出
しが可能となる。
電源ON時でもVssにしており、“0”書き込みでスト
レージノードにVssを書き込み、電源を落として、ビッ
ト線/BL0 ,ワード線WL1 ,プレートが全てVssに
なっても、M0 のトランジスタのバイアス条件は変わら
ず、トランジスタのソース・ドレイン・ゲート全てVss
のため、メモリセルトランジスタはONしない。よっ
て、ストレージノードはVssを保ち、再度電源ONして
もVssのままで、信号量を低下させずにデータの読み出
しが可能となる。
【0042】また、同様に基板がある場合でも、ストレ
ージノード・基板間のpn接合も2端子ともVss,Vss
のままで順方向にならず、大きな電流は流れない。よっ
て、電源を再投入してもストレージノードはVssのまま
で、信号量を低下させず読み出せる。理論的には“0”
データの信号線が低下しないプレート電位の条件は、メ
モリセルリークに関しては、プレート電位がセルトラン
ジスタのVT に対して、電源ON時にVT 以下であるこ
とが望ましいし、pn接合リークに関してはVB 以下で
あることが望ましい。
ージノード・基板間のpn接合も2端子ともVss,Vss
のままで順方向にならず、大きな電流は流れない。よっ
て、電源を再投入してもストレージノードはVssのまま
で、信号量を低下させず読み出せる。理論的には“0”
データの信号線が低下しないプレート電位の条件は、メ
モリセルリークに関しては、プレート電位がセルトラン
ジスタのVT に対して、電源ON時にVT 以下であるこ
とが望ましいし、pn接合リークに関してはVB 以下で
あることが望ましい。
【0043】第2に、電源の投入及び立ち下げ時を感知
する信号VHH信号を用いて、電源投入,立ち下げのノイ
ズにより、メモリセルデータの流出を防ぐ。これは、電
源投入時に、電源が0VからVccに上がる途中のVccが
2VT (トランジスタのVTはしきい値電圧)以下の場
合、DRAMの周辺回路,コア回路等の回路の各ノード
の電位がVss又はVccに安定化されず、内部がどのよう
に動くかは不明である。このとき、例えばワード線WL
1 がVss以上に上がることも考えられるし、ビット線/
BL0 がVss以下にノイズにより下がることもありう
る。
する信号VHH信号を用いて、電源投入,立ち下げのノイ
ズにより、メモリセルデータの流出を防ぐ。これは、電
源投入時に、電源が0VからVccに上がる途中のVccが
2VT (トランジスタのVTはしきい値電圧)以下の場
合、DRAMの周辺回路,コア回路等の回路の各ノード
の電位がVss又はVccに安定化されず、内部がどのよう
に動くかは不明である。このとき、例えばワード線WL
1 がVss以上に上がることも考えられるし、ビット線/
BL0 がVss以下にノイズにより下がることもありう
る。
【0044】また、電源投入後Vccが2VT 以上でも回
路はDRAMチップ内に複数個存在するため、論理が伝
搬して安定するまでは正しいスタンドバイ状態になら
ず、ワード線,ビット線等にノイズを与える可能性はあ
る。DRAMは、全セルの信号が1個でも抜けると誤動
作となるため、ノイズ対策は重要である。このノイズは
電源立ち下げ時にも同様である。また、電源が落ちてい
る状態においても、外部ピンからノイズを受け誤動作す
ることもありうる。
路はDRAMチップ内に複数個存在するため、論理が伝
搬して安定するまでは正しいスタンドバイ状態になら
ず、ワード線,ビット線等にノイズを与える可能性はあ
る。DRAMは、全セルの信号が1個でも抜けると誤動
作となるため、ノイズ対策は重要である。このノイズは
電源立ち下げ時にも同様である。また、電源が落ちてい
る状態においても、外部ピンからノイズを受け誤動作す
ることもありうる。
【0045】本発明は、このように例えばDRAMチッ
プをソケットから取り出しても誤動作せず、安全なまで
の対策を他の実施例も含め、示している。上記問題に対
して、ビット線ノイズに対しては、各ビット線とVss間
に図1(a)に示すようなしきい値が正である、即ちゲ
ート0V時にONするデプレッション型pMOSトラン
ジスタQ0 〜Q3 を接続し、VHH信号で制御している。
プをソケットから取り出しても誤動作せず、安全なまで
の対策を他の実施例も含め、示している。上記問題に対
して、ビット線ノイズに対しては、各ビット線とVss間
に図1(a)に示すようなしきい値が正である、即ちゲ
ート0V時にONするデプレッション型pMOSトラン
ジスタQ0 〜Q3 を接続し、VHH信号で制御している。
【0046】図2に、この動作を示している。電源Vcc
投入時しばらくはVHH信号をLowレベルにしておく。
このデプレッション型トランジスタQ0 〜Q3 はソース
がVssのためON状態にあり、ビット線をVssに固定で
きるので、電圧立ち上げ時のノイズでメモリセルトラン
ジスタのONするのを防ぐことができる。これは、ビッ
ト線がノイズによりVss以下になるとメモリセルトラン
ジスタの“1”書き情報がビット線に抜けるのを防いで
いる。その後、安定したらVHH信号をHighレベルに
してトランジスタQ0 〜Q3 をOFF状態にして、通常
のDRAM動作モードに入る。電源立ち下げ時も、スタ
ンドバイ時からVHHを下げQ0 〜Q3 をONにしてから
時間をおいて、電源を落としてノイズを防ぐ。
投入時しばらくはVHH信号をLowレベルにしておく。
このデプレッション型トランジスタQ0 〜Q3 はソース
がVssのためON状態にあり、ビット線をVssに固定で
きるので、電圧立ち上げ時のノイズでメモリセルトラン
ジスタのONするのを防ぐことができる。これは、ビッ
ト線がノイズによりVss以下になるとメモリセルトラン
ジスタの“1”書き情報がビット線に抜けるのを防いで
いる。その後、安定したらVHH信号をHighレベルに
してトランジスタQ0 〜Q3 をOFF状態にして、通常
のDRAM動作モードに入る。電源立ち下げ時も、スタ
ンドバイ時からVHHを下げQ0 〜Q3 をONにしてから
時間をおいて、電源を落としてノイズを防ぐ。
【0047】同様にワード線がVssより上がり、“1”
データ及び“0”データがメモリセルより流出するのを
防ぐために、ロウ・デコーダ回路にVHHを印加して、立
ち上げ、立ち下げ時にワード間がVssより浮いてセルデ
ータが破壊する回路を入れる。詳細回路例は、後述する
図12〜図14,図27〜図35等に示してある。
データ及び“0”データがメモリセルより流出するのを
防ぐために、ロウ・デコーダ回路にVHHを印加して、立
ち上げ、立ち下げ時にワード間がVssより浮いてセルデ
ータが破壊する回路を入れる。詳細回路例は、後述する
図12〜図14,図27〜図35等に示してある。
【0048】このデプレッション型pMONトランジス
タは、もちろん電源OFF状態ではONしたままなの
で、電源OFF時はビット線,ワード線をVssに固定し
ておきプレートもVssのため、常に全メモリセルトラン
ジスタはOFFを保ち、セルデータの破壊を防ぐ。
タは、もちろん電源OFF状態ではONしたままなの
で、電源OFF時はビット線,ワード線をVssに固定し
ておきプレートもVssのため、常に全メモリセルトラン
ジスタはOFFを保ち、セルデータの破壊を防ぐ。
【0049】DRAM動作時、ビット線プリチャージ電
位を従来の 1/2Vccにする場合でビット線とVssをデプ
レッション型トランジスタで接続する場合は、図2のケ
ース(B)のように電源投入時VHHをHighにしてか
らφT をONにしてビット線を 1/2Vccにし、電源立ち
下げ時はφT をOFFにしてからVHHをLowレベルに
して、ビット線電位をVssにすると、センスアンプ部の
1/2VccとVssがショートしない。
位を従来の 1/2Vccにする場合でビット線とVssをデプ
レッション型トランジスタで接続する場合は、図2のケ
ース(B)のように電源投入時VHHをHighにしてか
らφT をONにしてビット線を 1/2Vccにし、電源立ち
下げ時はφT をOFFにしてからVHHをLowレベルに
して、ビット線電位をVssにすると、センスアンプ部の
1/2VccとVssがショートしない。
【0050】ケース(A)はビット線Vssプリチャージ
方式を示しており、この場合は電源投入、立ち下げに合
わせて、φT をHigh、φT をLowにしても上記シ
ョートは起こらない。ビット線Vssプリチャージ方式で
はビット線電位差を正しく増幅するためには図1(b)
に示すような外部書き込み型のダミーセルが必要とな
る。なお、動作時トランジスタQ0 〜Q3 がOFFであ
るためには、ビット線がVccまで振幅するのでVHHはそ
れより高い電位を必要とする。
方式を示しており、この場合は電源投入、立ち下げに合
わせて、φT をHigh、φT をLowにしても上記シ
ョートは起こらない。ビット線Vssプリチャージ方式で
はビット線電位差を正しく増幅するためには図1(b)
に示すような外部書き込み型のダミーセルが必要とな
る。なお、動作時トランジスタQ0 〜Q3 がOFFであ
るためには、ビット線がVccまで振幅するのでVHHはそ
れより高い電位を必要とする。
【0051】図3は本発明に有効なSOI型のメモリセ
ルを示す。(a)はスタックセル、(b)はトレンチセ
ルを示す。図ではnMOSを例に示すが、pMOSの場
合は導電型を括弧( )に示すようにすればよい。
ルを示す。(a)はスタックセル、(b)はトレンチセ
ルを示す。図ではnMOSを例に示すが、pMOSの場
合は導電型を括弧( )に示すようにすればよい。
【0052】スタック/トレンチセルともに、Si基板
上に酸化膜があり、その上にSi層が形成されている。
よって、メモリセルトランジスタのソース・ドレイン・
チャネル部はその上部Si層で形成されている。さらに
ソース部と接続するストレージノードは、酸化膜等の絶
縁物で囲まれ、プレートとも高誘電体膜等の絶縁物のキ
ャパシタで囲まれている。よって、ソース部、即ちスト
レージノードは従来のバルクトランジスタのように、基
板との間でのpn接合が存在しなく、比較的大きなpn
接合の逆方向リーク電流が存在しなく、小さい絶縁物リ
ークだけとなる。よって、書き込まれたセル情報がリー
クするのはSOIのチャネル部分のみになる。
上に酸化膜があり、その上にSi層が形成されている。
よって、メモリセルトランジスタのソース・ドレイン・
チャネル部はその上部Si層で形成されている。さらに
ソース部と接続するストレージノードは、酸化膜等の絶
縁物で囲まれ、プレートとも高誘電体膜等の絶縁物のキ
ャパシタで囲まれている。よって、ソース部、即ちスト
レージノードは従来のバルクトランジスタのように、基
板との間でのpn接合が存在しなく、比較的大きなpn
接合の逆方向リーク電流が存在しなく、小さい絶縁物リ
ークだけとなる。よって、書き込まれたセル情報がリー
クするのはSOIのチャネル部分のみになる。
【0053】従って、このSOIトランジスタのOFF
時のリーク電流のみ低減すれば、DRAMのポーズ特性
は飛躍的に長くすることが可能である。その条件を、図
4に示す。
時のリーク電流のみ低減すれば、DRAMのポーズ特性
は飛躍的に長くすることが可能である。その条件を、図
4に示す。
【0054】図4のグラフはSOIセルトランジスタの
特性を示し、横軸はゲート−ソース間電圧Vgs、縦軸
はそのトランジスタに流れる電流Idsを示す。トラン
ジスタはIdsが約1μA以下ではカットオフ状態とな
り、Vgsの負に向かうに従ってLogスケールにId
sが減少する。SOIトランジスタの特徴として、この
カットオフの特性の傾きの逆数 Sファクタ=ΔVgs/log(Ids) はチャネル基板間容量が無くなるため、理想のカットオ
フ特性(室温で60mV/decade)に近づき、傾きは急
になり、小さなVgsの変化で大きなカットオフ特性の
向上が実現できる。
特性を示し、横軸はゲート−ソース間電圧Vgs、縦軸
はそのトランジスタに流れる電流Idsを示す。トラン
ジスタはIdsが約1μA以下ではカットオフ状態とな
り、Vgsの負に向かうに従ってLogスケールにId
sが減少する。SOIトランジスタの特徴として、この
カットオフの特性の傾きの逆数 Sファクタ=ΔVgs/log(Ids) はチャネル基板間容量が無くなるため、理想のカットオ
フ特性(室温で60mV/decade)に近づき、傾きは急
になり、小さなVgsの変化で大きなカットオフ特性の
向上が実現できる。
【0055】このSOIトランジスタにおいて、例えば
Sファクタ=70mV/decadeの特性のものができて、
しかもこのトランジスタのIdsが1μA以下になるし
きい値電圧を1.13V以上に設計すると、ワード線電
圧0V、ビット線電圧0V、ストレージノード0V又は
Vccでのリーク電流を Ileak=10(-1.13/70mV)×10-6=7×10-23 A 以下にでき、メモリセルに1.5V書き込んだ場合、セ
ル容量Cs =30fFとすると、セル蓄積電荷は (-1.5V− 1/2Vcc)×30fF=22.5fQ よって、セル電荷が抜ける時間 t=Q/i=22.5fQ/7×10-23 A= 3.2×108
秒=10年間 以上データが記録でき、E2 PROM等の不揮発性メモ
リと同様のスペック10年間リフレシュ不要を実現で
き、本発明の電源OFF可能な回路を組合せればDRA
Mを、完全な不揮発性メモリとすることができる。ま
た、Sファクタ=100mV/decadeでは、VT =1.
61V以上にすれば10年間リフレシュ不要となる。
Sファクタ=70mV/decadeの特性のものができて、
しかもこのトランジスタのIdsが1μA以下になるし
きい値電圧を1.13V以上に設計すると、ワード線電
圧0V、ビット線電圧0V、ストレージノード0V又は
Vccでのリーク電流を Ileak=10(-1.13/70mV)×10-6=7×10-23 A 以下にでき、メモリセルに1.5V書き込んだ場合、セ
ル容量Cs =30fFとすると、セル蓄積電荷は (-1.5V− 1/2Vcc)×30fF=22.5fQ よって、セル電荷が抜ける時間 t=Q/i=22.5fQ/7×10-23 A= 3.2×108
秒=10年間 以上データが記録でき、E2 PROM等の不揮発性メモ
リと同様のスペック10年間リフレシュ不要を実現で
き、本発明の電源OFF可能な回路を組合せればDRA
Mを、完全な不揮発性メモリとすることができる。ま
た、Sファクタ=100mV/decadeでは、VT =1.
61V以上にすれば10年間リフレシュ不要となる。
【0056】このようにしきい値電圧VT の条件は、V
T を1μAリークとすると、 VT >Sファクタ×log(10年持つリーク電圧Ileak/10-6) =Sファクタ×log(7×10-23 A/10-6A) =Sファクタ×16.15 となる。
T を1μAリークとすると、 VT >Sファクタ×log(10年持つリーク電圧Ileak/10-6) =Sファクタ×log(7×10-23 A/10-6A) =Sファクタ×16.15 となる。
【0057】10年持たせなくても1分間程度リフレシ
ュ不要ならば、電源を落としても効果が十分あり、その
条件は VT >Sファクタ×log(3.75×10-6A/10-6A) =Sファクタ×9.46 となる。
ュ不要ならば、電源を落としても効果が十分あり、その
条件は VT >Sファクタ×log(3.75×10-6A/10-6A) =Sファクタ×9.46 となる。
【0058】このように、SOI,バルクに限らず、ポ
ーズ特性が良くなるほど、本発明は効果がある。もう少
し具体的な結果を図36に示す。横軸はポーズ時間或い
は電源OFF時間を示し、縦軸はスタンドバイ電流を示
す。図中(a)は従来DRAMの16MbDRAMクラ
スのスタンドバイ電流を示す。約100μAであり、ポ
ーズ時間に依存しない。
ーズ特性が良くなるほど、本発明は効果がある。もう少
し具体的な結果を図36に示す。横軸はポーズ時間或い
は電源OFF時間を示し、縦軸はスタンドバイ電流を示
す。図中(a)は従来DRAMの16MbDRAMクラ
スのスタンドバイ電流を示す。約100μAであり、ポ
ーズ時間に依存しない。
【0059】これに対して(b)は本発明のスタンドバ
イ電流を示し、電源OFF時間が長くなるにつれて減少
する。これは、本発明には、DRAMの電源をONした
時にパワーオン電流が流れるためで、DRAMスペック
では、パワーオン電流(Ipower-on)=20mA、パワ
ーオン時間(Tpower-on)=200μsであり、電源O
N時に20mA×200μsの一定の電荷を必要とす
る。これ以外は、電源OFF中は、Vccから流入する電
荷はゼロとなるため、本発明のスタンドバイ電流を示
し、電源OFF時間が長くなるにつれて減少する。
(b)中の16M,64M,256M,1Gの表示は、
各DRAM世代のポーズ時間スペックを表し、通常スペ
ックレベルでも本発明は効果があることが分かる。
イ電流を示し、電源OFF時間が長くなるにつれて減少
する。これは、本発明には、DRAMの電源をONした
時にパワーオン電流が流れるためで、DRAMスペック
では、パワーオン電流(Ipower-on)=20mA、パワ
ーオン時間(Tpower-on)=200μsであり、電源O
N時に20mA×200μsの一定の電荷を必要とす
る。これ以外は、電源OFF中は、Vccから流入する電
荷はゼロとなるため、本発明のスタンドバイ電流を示
し、電源OFF時間が長くなるにつれて減少する。
(b)中の16M,64M,256M,1Gの表示は、
各DRAM世代のポーズ時間スペックを表し、通常スペ
ックレベルでも本発明は効果があることが分かる。
【0060】図37は1GbDRAMの場合を示す。従
来DRAMにおいて、スタンドバイ中のトランジスタの
リーク電流成分は、16Mクラスに比べて増大する(1
20μA〜8mA)。この値は、Vcc=1.5V、しき
い値電圧=0.2Vcc、しきい値ばらつきΔVt =±
0.1Vの値を示す。しきい値電圧のスケーリングによ
り、世代が増すにつれてしきい値電圧は低下し、この値
はしきい値電圧のばらつきによりばらつき、最悪のケー
スでは8mAにもなる。また、微細化に伴う欠陥起因の
ワード線とビット線のショートによっても多量のスタン
ドバイリークが発生する。1つの欠陥当たりのリーク電
流は120μAくらいで、この欠陥がチップ中60個あ
れば、トランジスタのリーク電流と同等の量となる。
来DRAMにおいて、スタンドバイ中のトランジスタの
リーク電流成分は、16Mクラスに比べて増大する(1
20μA〜8mA)。この値は、Vcc=1.5V、しき
い値電圧=0.2Vcc、しきい値ばらつきΔVt =±
0.1Vの値を示す。しきい値電圧のスケーリングによ
り、世代が増すにつれてしきい値電圧は低下し、この値
はしきい値電圧のばらつきによりばらつき、最悪のケー
スでは8mAにもなる。また、微細化に伴う欠陥起因の
ワード線とビット線のショートによっても多量のスタン
ドバイリークが発生する。1つの欠陥当たりのリーク電
流は120μAくらいで、この欠陥がチップ中60個あ
れば、トランジスタのリーク電流と同等の量となる。
【0061】従来、リフレッシュ電流はこれに比べて、
ポーズ時間に逆比例して低下する。1GbDRAMクラ
スではもはやリフレッシュ電流より、リーク電流成分が
大きいことが分かる。図36と同様に、本発明のリーク
電流を図中下に示してある。本発明では、ポーズ時間1
0秒で比較すると、リーク電流成分が従来比で4.5桁
低下していることが分かる。リフレッシュ成分を入れて
も、2.5桁大幅に低減できる。
ポーズ時間に逆比例して低下する。1GbDRAMクラ
スではもはやリフレッシュ電流より、リーク電流成分が
大きいことが分かる。図36と同様に、本発明のリーク
電流を図中下に示してある。本発明では、ポーズ時間1
0秒で比較すると、リーク電流成分が従来比で4.5桁
低下していることが分かる。リフレッシュ成分を入れて
も、2.5桁大幅に低減できる。
【0062】SOIトランジスタは、nMOSよりもp
MOSの方がチャネル部でのインパクトイオン化率が小
さく、カットオフ特性が良いとの結果もあり、現在nM
OSのメモリセルトランジスタをpMOSにする場合が
考えられる。この場合でも、図3(a)(b)及び図4
の括弧( )に示すようにソース・チャネル・ドレイン
をp−n−pにすれば容易に実現でき、DRAMコア回
路もpMOS,nMOSを逆にすれば容易に実現でき
る。
MOSの方がチャネル部でのインパクトイオン化率が小
さく、カットオフ特性が良いとの結果もあり、現在nM
OSのメモリセルトランジスタをpMOSにする場合が
考えられる。この場合でも、図3(a)(b)及び図4
の括弧( )に示すようにソース・チャネル・ドレイン
をp−n−pにすれば容易に実現でき、DRAMコア回
路もpMOS,nMOSを逆にすれば容易に実現でき
る。
【0063】この例を、後述する図16等にも示してい
る。また、メモリセルトランジスタは駆動能力がそれほ
ど問題にならないので、後述する図26等に示すように
カットオフ特性のみを良くする各種手法が考えられる。
る。また、メモリセルトランジスタは駆動能力がそれほ
ど問題にならないので、後述する図26等に示すように
カットオフ特性のみを良くする各種手法が考えられる。
【0064】また、図3(a)(b)に示すメモリセル
トランジスタにおいては、主にゲート−チャネル間仕事
関数差でしきい値を上げるために、nMOSセルトラン
ジスタではp型ゲート、pMOSセルトランジスタでは
n型ゲートを用いるのも望ましい。また、図1のデプレ
ッション型トランジスタは基板コンタクトがあっても良
いし、なくても良い。なお、SOIトランジスタを用い
ると図4の電流の線A,Cに対して、B,DのようにV
gsが負になった時バンド間トンネル電流により逆にリ
ーク電流が大きくなる時がある。この場合、図2のケー
ス(A)のようにVssプリチャージ方式だと、スタンド
バイ時でもリーク電流の低減ができる。 (実施例2)図5は、本発明の第2の実施例を示す。こ
れは、DRAMチップ外からピン入力によってDRAM
電源投入,立ち下げをDRAMチップに知らせ、投入
時,立ち下げ時のノイズからメモリセル情報を守るもの
である。
トランジスタにおいては、主にゲート−チャネル間仕事
関数差でしきい値を上げるために、nMOSセルトラン
ジスタではp型ゲート、pMOSセルトランジスタでは
n型ゲートを用いるのも望ましい。また、図1のデプレ
ッション型トランジスタは基板コンタクトがあっても良
いし、なくても良い。なお、SOIトランジスタを用い
ると図4の電流の線A,Cに対して、B,DのようにV
gsが負になった時バンド間トンネル電流により逆にリ
ーク電流が大きくなる時がある。この場合、図2のケー
ス(A)のようにVssプリチャージ方式だと、スタンド
バイ時でもリーク電流の低減ができる。 (実施例2)図5は、本発明の第2の実施例を示す。こ
れは、DRAMチップ外からピン入力によってDRAM
電源投入,立ち下げをDRAMチップに知らせ、投入
時,立ち下げ時のノイズからメモリセル情報を守るもの
である。
【0065】前記図2に示したように、制御信号VHHを
電源Vcc投入後、セットアップ時間すぎた後Highレ
ベルにして、スタンドバイ時VHHをLowレベルにした
後チップホールト時間すぎた後、電源をOFFしてい
る。 (実施例3)図6は、本発明の第3の実施例を示す。こ
のチップのセットアップ及びホールトを知らせるピンに
おいても、チップ外部からのノイズ等により変動し、メ
モリセルのプレート,ビット線,ワード線間の関係が損
なわれ、セルデータが抜けてはいけない。さらに、DR
AMチップをソケットから外したりする場合でも10年
データ保護を行うには、ピンに入る静電気等によるノイ
ズも避けなければならない。
電源Vcc投入後、セットアップ時間すぎた後Highレ
ベルにして、スタンドバイ時VHHをLowレベルにした
後チップホールト時間すぎた後、電源をOFFしてい
る。 (実施例3)図6は、本発明の第3の実施例を示す。こ
のチップのセットアップ及びホールトを知らせるピンに
おいても、チップ外部からのノイズ等により変動し、メ
モリセルのプレート,ビット線,ワード線間の関係が損
なわれ、セルデータが抜けてはいけない。さらに、DR
AMチップをソケットから外したりする場合でも10年
データ保護を行うには、ピンに入る静電気等によるノイ
ズも避けなければならない。
【0066】図6(a)はこのような入力ノイズを保護
する回路を示している。通常の入力保護回路にプラスし
て、容量C0 と抵抗R0 を端子間に接続して、多少の外
部VHHピンからのノイズパルスは、R0 を通してVssに
落とし、内部VHHをVssに固定する。一時的な大きなパ
ルスでも簡単にはVHHが変動しないようにC0 を付けて
いる。
する回路を示している。通常の入力保護回路にプラスし
て、容量C0 と抵抗R0 を端子間に接続して、多少の外
部VHHピンからのノイズパルスは、R0 を通してVssに
落とし、内部VHHをVssに固定する。一時的な大きなパ
ルスでも簡単にはVHHが変動しないようにC0 を付けて
いる。
【0067】図6(b)はさらにノイズに強い入力回路
を示している。長いパルスでVHHに信号が入り、R1 を
通してR1 ・C1 の時定数でノードAの電位がHigh
レベルにならない限りは、しきい値が0Vより少し正の
デプレッション型トランジスタQ29を通じて、VHHのノ
イズはVssに抜ける。正規にVHHをHighレベルにす
る場合は、基板バイアス効果でしきい値が少し負の方向
になりQ29はカットオフして、正規に動作する。 (実施例4)図7及び図8は、本発明の第4の実施例を
示す。
を示している。長いパルスでVHHに信号が入り、R1 を
通してR1 ・C1 の時定数でノードAの電位がHigh
レベルにならない限りは、しきい値が0Vより少し正の
デプレッション型トランジスタQ29を通じて、VHHのノ
イズはVssに抜ける。正規にVHHをHighレベルにす
る場合は、基板バイアス効果でしきい値が少し負の方向
になりQ29はカットオフして、正規に動作する。 (実施例4)図7及び図8は、本発明の第4の実施例を
示す。
【0068】前記のようなVHH信号は、図7(a)に示
すようにDRAMコントローラチップやCPUチップか
ら発生しても良いし、図7(b)に示すようにパワーマ
ネジメントチップから発生しても良い。また、図7
(c)に示すように、電源も含んだパワーマネジメント
回路から発生しても良い。
すようにDRAMコントローラチップやCPUチップか
ら発生しても良いし、図7(b)に示すようにパワーマ
ネジメントチップから発生しても良い。また、図7
(c)に示すように、電源も含んだパワーマネジメント
回路から発生しても良い。
【0069】電源投入時を感知する回路をパワーマネジ
メント回路又はチップ内で備え、VHH信号を発生したり
電源立ち下げを感知する回路も備え、VHHをLowレベ
ルにしたりしても良い。また、マネジメントチップ等
は、コンピュータ等の外部から人間が立ち上げ,立ち下
げをコマンド又はスイッチを入れることによりVHHを発
生しても良い。もちろん、バッテリの電圧降下、外部電
源の停電を感知してVHHを発生しても良い。その他、コ
マンド等でVHHの変わりをしても良い。
メント回路又はチップ内で備え、VHH信号を発生したり
電源立ち下げを感知する回路も備え、VHHをLowレベ
ルにしたりしても良い。また、マネジメントチップ等
は、コンピュータ等の外部から人間が立ち上げ,立ち下
げをコマンド又はスイッチを入れることによりVHHを発
生しても良い。もちろん、バッテリの電圧降下、外部電
源の停電を感知してVHHを発生しても良い。その他、コ
マンド等でVHHの変わりをしても良い。
【0070】図8は、完全にシステム電源やDRAM電
源を止める方式以外にもスリープモード時の電源を止め
る方式が考えられ、それを示している。スリープモード
ではパワーマネジメント回路でCPUの電源を止めDR
AMコントローラ及びDRAM電源のみONしたままの
が今までの従来例であったが、本実施例では第1方式と
して、スリープモードではCPUばかりでなく、DRA
Mで不要なDRAMコントローラの電源を止める。これ
は、この時間リフレシュ不要なので、リフレシュ信号R
EF等又は/CAS before /RAS等の/RAS,/
CASを用いた信号組合せによるリフレシュ信号自身を
止めるので、DRAMコントローラの電源は落としても
良い。
源を止める方式以外にもスリープモード時の電源を止め
る方式が考えられ、それを示している。スリープモード
ではパワーマネジメント回路でCPUの電源を止めDR
AMコントローラ及びDRAM電源のみONしたままの
が今までの従来例であったが、本実施例では第1方式と
して、スリープモードではCPUばかりでなく、DRA
Mで不要なDRAMコントローラの電源を止める。これ
は、この時間リフレシュ不要なので、リフレシュ信号R
EF等又は/CAS before /RAS等の/RAS,/
CASを用いた信号組合せによるリフレシュ信号自身を
止めるので、DRAMコントローラの電源は落としても
良い。
【0071】また、リフレッシュ回路内蔵DRAMの場
合、この回路の電源のみ止める。第2の方式としてCP
U,DRAMコントローラ,DRAM全部の電源を止め
る方式もありうる。 (実施例5)図9は、本発明の第5の実施例を示す。
(a)は回路構成図、(b)は信号波形図である。
合、この回路の電源のみ止める。第2の方式としてCP
U,DRAMコントローラ,DRAM全部の電源を止め
る方式もありうる。 (実施例5)図9は、本発明の第5の実施例を示す。
(a)は回路構成図、(b)は信号波形図である。
【0072】外部VHHの入力は電源Vccと同一の振幅で
あることが利用面で良い。しかしながら、前記図1に示
すようにデプレッション型トランジスタQ0 〜Q3 を用
いているため、このトランジスタをカットオフさせるに
は実際にはVcc以上のHighレベルが必要であり、外
部でVccり高いVHHを入れても良いし、図9に示すよう
に外部VHHをチップ内部で昇圧して高いVHHを発生して
も良い。
あることが利用面で良い。しかしながら、前記図1に示
すようにデプレッション型トランジスタQ0 〜Q3 を用
いているため、このトランジスタをカットオフさせるに
は実際にはVcc以上のHighレベルが必要であり、外
部でVccり高いVHHを入れても良いし、図9に示すよう
に外部VHHをチップ内部で昇圧して高いVHHを発生して
も良い。
【0073】図9の回路は、外部Vcc振幅のVHHをポン
プ回路で昇圧している。内部VHH信号は外部電源Vccが
立ち上がって少したってから上がり、VHHを下げてから
Vccが落ちるので、VccON時中にVHHがHighレベ
ルとなるため内部VHH発生回路はVcc,VSSを電源とし
て発生しても良い。
プ回路で昇圧している。内部VHH信号は外部電源Vccが
立ち上がって少したってから上がり、VHHを下げてから
Vccが落ちるので、VccON時中にVHHがHighレベ
ルとなるため内部VHH発生回路はVcc,VSSを電源とし
て発生しても良い。
【0074】本回路は外部VHHがLowの限りは、Q30
で内部VHHをVssに落とし、しかも発振器を動作させな
いので内部VHHはVssのままである。外部VHHをHig
hレベルにすると発振器が動作しポンプ(昇圧回路)で
昇圧VHHを発生し、一定の昇圧レベルに達すると発振器
ストップ信号がLowレベルになり、発振器はストップ
する仕組みである。 (実施例6)図10は、本発明の第6の実施例を示す。
(a)は回路構成図、(b)は信号波形図である。
で内部VHHをVssに落とし、しかも発振器を動作させな
いので内部VHHはVssのままである。外部VHHをHig
hレベルにすると発振器が動作しポンプ(昇圧回路)で
昇圧VHHを発生し、一定の昇圧レベルに達すると発振器
ストップ信号がLowレベルになり、発振器はストップ
する仕組みである。 (実施例6)図10は、本発明の第6の実施例を示す。
(a)は回路構成図、(b)は信号波形図である。
【0075】外部電源投入後、時間がたってからPWR
ON信号がLowレベルからHighレベルに変わる。
パワーON感知回路をDRAMチップ内部に持ち、これ
を用いて内部VHH信号をHighレベルにすれば、電源
立ち上げに関しては外部VHH信号等は不要になる。
ON信号がLowレベルからHighレベルに変わる。
パワーON感知回路をDRAMチップ内部に持ち、これ
を用いて内部VHH信号をHighレベルにすれば、電源
立ち上げに関しては外部VHH信号等は不要になる。
【0076】このパワーON回路信号はチップ内の各種
回路のリセットにも利用でき、本実施例はVHH信号ばか
りでなく、このリセット信号でできるだけパワーON時
に誤動作しないように各種回路をリセットする。また、
VHH信号はチップ内部の主要な回路/RAS,/CA
S,/WEの内部信号も誤動作しないように、パワーO
N/OFF時にスタンドバイと同一な論理回路を持つよ
うリセットする。
回路のリセットにも利用でき、本実施例はVHH信号ばか
りでなく、このリセット信号でできるだけパワーON時
に誤動作しないように各種回路をリセットする。また、
VHH信号はチップ内部の主要な回路/RAS,/CA
S,/WEの内部信号も誤動作しないように、パワーO
N/OFF時にスタンドバイと同一な論理回路を持つよ
うリセットする。
【0077】電源立ち下げに関しては、外部からホール
ト信号を図10のように入れても良いし、図11(a)
のように、/RASがLowの前に/RAS,/WEを
Lowにして、さらに/WEを4回Low/Highを
繰り返すように一定のコマンドで内部でホールト信号を
発生しても良いし、図11(b)のようにパワーOFF
時Vccが下がって一定のVcc-minより下がった時ホール
ト信号をHighレベルにする回路をチップ内部に内蔵
しても良い。
ト信号を図10のように入れても良いし、図11(a)
のように、/RASがLowの前に/RAS,/WEを
Lowにして、さらに/WEを4回Low/Highを
繰り返すように一定のコマンドで内部でホールト信号を
発生しても良いし、図11(b)のようにパワーOFF
時Vccが下がって一定のVcc-minより下がった時ホール
ト信号をHighレベルにする回路をチップ内部に内蔵
しても良い。
【0078】図10の論理回路では、電源立ち上げ時に
ホールト信号にノイズが乗ってもVHHは正しく動作す
る。よって、図11(b)のケース(A)(B)の両方
のHalt発生でも所望のVHH信号は発生される。
ホールト信号にノイズが乗ってもVHHは正しく動作す
る。よって、図11(b)のケース(A)(B)の両方
のHalt発生でも所望のVHH信号は発生される。
【0079】このように電源立ち上げ、立ち下げ時のど
ちらかを示す信号をチップ外部より入れても良いし、両
方ともにDRAMチップ内で感知する回路を入れても良
い。両方入れた場合、他の不揮発性メモリと同様に容易
に電源のON−OFFができる。 (実施例7)図12は、本発明の第7の実施例に係わる
ロウ・デコーダ回路を示す回路構成図である。
ちらかを示す信号をチップ外部より入れても良いし、両
方ともにDRAMチップ内で感知する回路を入れても良
い。両方入れた場合、他の不揮発性メモリと同様に容易
に電源のON−OFFができる。 (実施例7)図12は、本発明の第7の実施例に係わる
ロウ・デコーダ回路を示す回路構成図である。
【0080】本実施例は、従来のロウ・デコーダ回路に
デプレッション型トランジスタを含む回路を付加するこ
とにより、電源立ち上げ,立ち下げ及びOFF状態での
ワード線に乗るノイズを抑えている。
デプレッション型トランジスタを含む回路を付加するこ
とにより、電源立ち上げ,立ち下げ及びOFF状態での
ワード線に乗るノイズを抑えている。
【0081】通常、スタンドバイ時からアクティブ時に
は/PRCH信号がlowからHighレベルになり、
アドレス入力XA0 ,XB0 ,XC0 ,XD0 から選択
されたロウ・デコーダ部のみ、XA0 〜XD0 が全てH
ighレベルになりノードBがLowレベルになる。す
ると、ノードCもLowレベルになり、ワード線駆動信
号WDRV0 〜WDRVm-1 のうち1本Highレベル
になった所のワード線WL0 〜WLm-1 の1本がHig
hレベルになり、メモリセルが選択されるわけである。
は/PRCH信号がlowからHighレベルになり、
アドレス入力XA0 ,XB0 ,XC0 ,XD0 から選択
されたロウ・デコーダ部のみ、XA0 〜XD0 が全てH
ighレベルになりノードBがLowレベルになる。す
ると、ノードCもLowレベルになり、ワード線駆動信
号WDRV0 〜WDRVm-1 のうち1本Highレベル
になった所のワード線WL0 〜WLm-1 の1本がHig
hレベルになり、メモリセルが選択されるわけである。
【0082】この回路において、スタンドバイ時はノー
ドCはHighレベル及びWDRV0 〜WDRVm-1 、
WL0 〜WLm-1 はVssになっている必要がある。電源
投入時、立ち下げ時又はOFF時、スタンドバイと同様
に必ずWL0 〜WLm-1 はVssに固定していなければな
らない。
ドCはHighレベル及びWDRV0 〜WDRVm-1 、
WL0 〜WLm-1 はVssになっている必要がある。電源
投入時、立ち下げ時又はOFF時、スタンドバイと同様
に必ずWL0 〜WLm-1 はVssに固定していなければな
らない。
【0083】そこで本実施例は、デプレッション型pM
OSトランジスタQ14,Q15,Q16を付加し、上記電源
投入,立ち下げ,OFF時はVHHをVssにしておき、ロ
ウ・デコーダ内の回路がノイズで誤動作しないようにV
ss線とWL0 〜WLm-1 を導通させておく。
OSトランジスタQ14,Q15,Q16を付加し、上記電源
投入,立ち下げ,OFF時はVHHをVssにしておき、ロ
ウ・デコーダ内の回路がノイズで誤動作しないようにV
ss線とWL0 〜WLm-1 を導通させておく。
【0084】電源立ち上げ・立ち下げ時,OFF時以外
のスタンドバイ時,アクティブ時にはVHHはHighレ
ベルにしておき、Q14〜Q16をOFFにしてアクティブ
動作に影響がないようにしておく。また、電源立ち上げ
・立ち下げ時,OFF時にトランジスタQ8 〜Q10を通
して、WL0 〜WLm-1 に電流が漏れないようにするに
は、WDRV0 〜WDRVm-1 の電位よりノードC0 電
位が下がってはいけない。そこでトランジスタQ17,Q
18を用いて、アドレス信号ノードDとVHH信号のNAN
D回路(Q17〜Q20)をロウ・デコーダ内に入れて、V
HHがLowレベルの時はノードDの電位に係わらず昇圧
電位VsvとノードCを必ずショートして、トランジスタ
Q8 〜Q10がONしないようにしている。
のスタンドバイ時,アクティブ時にはVHHはHighレ
ベルにしておき、Q14〜Q16をOFFにしてアクティブ
動作に影響がないようにしておく。また、電源立ち上げ
・立ち下げ時,OFF時にトランジスタQ8 〜Q10を通
して、WL0 〜WLm-1 に電流が漏れないようにするに
は、WDRV0 〜WDRVm-1 の電位よりノードC0 電
位が下がってはいけない。そこでトランジスタQ17,Q
18を用いて、アドレス信号ノードDとVHH信号のNAN
D回路(Q17〜Q20)をロウ・デコーダ内に入れて、V
HHがLowレベルの時はノードDの電位に係わらず昇圧
電位VsvとノードCを必ずショートして、トランジスタ
Q8 〜Q10がONしないようにしている。
【0085】VHHがHighレベルの時は、ノードDが
Lowの時はノードCはHigh、ノードDがHigh
のときはノードCはLowと、通常のDRAM動作が可
能となる。このとき、VHHのHighレベルはVsvより
高い必要がある。 (実施例8)図13は、本発明の第8の実施例を示す。
Lowの時はノードCはHigh、ノードDがHigh
のときはノードCはLowと、通常のDRAM動作が可
能となる。このとき、VHHのHighレベルはVsvより
高い必要がある。 (実施例8)図13は、本発明の第8の実施例を示す。
【0086】これは、前記図12のトランジスタQ8 〜
Q10に入るWDRV0 〜WDRVm-2 用の駆動回路例を
示す。図12のトランジスタQ8 〜Q10がノイズ時によ
りリークしたとしても、電源立ち上げ・立ち下げ時,及
びOFF時にWDRV0 〜WDRVm-2 自身がVssレベ
ルであれば良い。よって、WDRV駆動回路自身におい
ても前段にVHH信号とセルアレイ活性化信号のNAND
を取ることにより、WDRV線を電源立ち上げ・下げ,
及びOFF時にVssに固定できる。 (実施例9)図14に、本発明の第9の実施例を示す。
Q10に入るWDRV0 〜WDRVm-2 用の駆動回路例を
示す。図12のトランジスタQ8 〜Q10がノイズ時によ
りリークしたとしても、電源立ち上げ・立ち下げ時,及
びOFF時にWDRV0 〜WDRVm-2 自身がVssレベ
ルであれば良い。よって、WDRV駆動回路自身におい
ても前段にVHH信号とセルアレイ活性化信号のNAND
を取ることにより、WDRV線を電源立ち上げ・下げ,
及びOFF時にVssに固定できる。 (実施例9)図14に、本発明の第9の実施例を示す。
【0087】これは、WDRV0 〜WDRVm-2 を用い
ず、昇圧Vsv電位がワード線駆動トランジスタQ103 に
入っている例である。トランジスタQ104 でVssに落と
したり、NAND(Q99〜Q101 )を用いて、ノードE
をVsvと接続して電源立ち上げ・立ち下げ,及びOFF
時にワード線WL0 がVssより上がらないようにしてい
る。
ず、昇圧Vsv電位がワード線駆動トランジスタQ103 に
入っている例である。トランジスタQ104 でVssに落と
したり、NAND(Q99〜Q101 )を用いて、ノードE
をVsvと接続して電源立ち上げ・立ち下げ,及びOFF
時にワード線WL0 がVssより上がらないようにしてい
る。
【0088】ワード線の駆動能力は下がるが、図12、
図14のトランジスタQ8 〜Q10とワード線WL0 〜W
Lm-1 の間、トランジスタQ103 とワード線WL0 の間
にnMOSトランジスタを挿入して、ゲートをVHHにし
て、アクティブ時,スタンドバイ時はこれらトランジス
タをONにして、電源立ち上げ・立ち下げ時,OFF時
はVHH=VssでこれらトランジスタをOFFにして、ト
ランジスタQ14〜Q16、Q104 だけでVssに落としても
良い。 (実施例10)図15は、本発明の第10の実施例を示
す。(a)は回路構成図、(b)はブロック図、(c)
は信号波形図である。これは、前記図2に示すケース
(B)のφT 動作に必要な回路である。
図14のトランジスタQ8 〜Q10とワード線WL0 〜W
Lm-1 の間、トランジスタQ103 とワード線WL0 の間
にnMOSトランジスタを挿入して、ゲートをVHHにし
て、アクティブ時,スタンドバイ時はこれらトランジス
タをONにして、電源立ち上げ・立ち下げ時,OFF時
はVHH=VssでこれらトランジスタをOFFにして、ト
ランジスタQ14〜Q16、Q104 だけでVssに落としても
良い。 (実施例10)図15は、本発明の第10の実施例を示
す。(a)は回路構成図、(b)はブロック図、(c)
は信号波形図である。これは、前記図2に示すケース
(B)のφT 動作に必要な回路である。
【0089】ビット線とVssのショートを解除してから
φT を上げ、ビット線を 1/2Vccにプリチャージするた
めに内部VHH信号で上記解除を行った後に遅延を付けて
φTを上げるために、図15に示す回路でVHHより遅く
HighレベルになるVHH′信号を作っている。
φT を上げ、ビット線を 1/2Vccにプリチャージするた
めに内部VHH信号で上記解除を行った後に遅延を付けて
φTを上げるために、図15に示す回路でVHHより遅く
HighレベルになるVHH′信号を作っている。
【0090】電源立ち下げ時はVHH′をLowレベルに
して、遅延をもってVHHをLowレベルにして、 1/2V
ccプリチャージ回路とVssのショートを防いでやる。 (実施例11)図16に本発明の第11の実施例を示
し、図17にその駆動信号を示す。これは、前記図1の
nMOSのメモリセルトランジスタをpMOSにした場
合のコア回路の例である。
して、遅延をもってVHHをLowレベルにして、 1/2V
ccプリチャージ回路とVssのショートを防いでやる。 (実施例11)図16に本発明の第11の実施例を示
し、図17にその駆動信号を示す。これは、前記図1の
nMOSのメモリセルトランジスタをpMOSにした場
合のコア回路の例である。
【0091】図1に比べて基本的にpnを逆にして電圧
を逆にしている。プレートはVccに接続しており、ワー
ド線はVccより下がってメモリセルトランジスタをON
している。ビット線プリチャージ電圧も図2のケース
(A)(B)と逆に、Vccプリチャージ(ケース
(A))と 1/2Vccプリシャージ(ケース(B))の例
を示している。電源立ち上げ・立ち下げ及びOFF時に
は、プレートをVssとしワード線をVssより下げないよ
うに、ビット線をVssより上げないように制御すればメ
モリセルから電荷が流出しない。
を逆にしている。プレートはVccに接続しており、ワー
ド線はVccより下がってメモリセルトランジスタをON
している。ビット線プリチャージ電圧も図2のケース
(A)(B)と逆に、Vccプリチャージ(ケース
(A))と 1/2Vccプリシャージ(ケース(B))の例
を示している。電源立ち上げ・立ち下げ及びOFF時に
は、プレートをVssとしワード線をVssより下げないよ
うに、ビット線をVssより上げないように制御すればメ
モリセルから電荷が流出しない。
【0092】SOIでメモリセルトランジスタにpMO
Sを用いるとカットオフ特性が良くなりやすい時、本実
施例は有効である。VHH信号も図2とは逆で/VHHと
し、電源立上げてしばらくするまではVccと同一で、ス
タンドバイに入る前にVssより低くする。また、電源を
落とす時はVccと同一にし、そのままVssを落とす。 (実施例12)図18に本発明の第12の実施例を示
し、図19にその駆動信号を示す。これは、前記図1か
らビット線とVssをショートするデプレッション型pM
OSトランジスタを取った場合である。
Sを用いるとカットオフ特性が良くなりやすい時、本実
施例は有効である。VHH信号も図2とは逆で/VHHと
し、電源立上げてしばらくするまではVccと同一で、ス
タンドバイに入る前にVssより低くする。また、電源を
落とす時はVccと同一にし、そのままVssを落とす。 (実施例12)図18に本発明の第12の実施例を示
し、図19にその駆動信号を示す。これは、前記図1か
らビット線とVssをショートするデプレッション型pM
OSトランジスタを取った場合である。
【0093】通常、ケース(B)のように 1/2Vssビッ
ト線プリチャージのため、電源立ち上げ・立ち下げ時に
ビット線がVssより下がって、負の値になりにくい。さ
らにビット線BL0 ,/BL0 ,BL1 ,/BL1 は大
きな容量を持っているため変動しにくい。
ト線プリチャージのため、電源立ち上げ・立ち下げ時に
ビット線がVssより下がって、負の値になりにくい。さ
らにビット線BL0 ,/BL0 ,BL1 ,/BL1 は大
きな容量を持っているため変動しにくい。
【0094】このため、どちらかと言うと、電源立ち上
げ・立ち下げでワード線が浮くことの方が起こりやす
い。よって、ロウ・デコーダにVHHを入れるだけでも良
い。さらに、チップ内部でノイズ対策をきちんとすれば
セルトランジスタのしきい値電圧を上げてVssプレート
だけでもセル電荷がぬけないようにもできる。この図1
8はワード線対策のみの場合である。
げ・立ち下げでワード線が浮くことの方が起こりやす
い。よって、ロウ・デコーダにVHHを入れるだけでも良
い。さらに、チップ内部でノイズ対策をきちんとすれば
セルトランジスタのしきい値電圧を上げてVssプレート
だけでもセル電荷がぬけないようにもできる。この図1
8はワード線対策のみの場合である。
【0095】今までのケース(A)(B)の他にVcc立
ち上げと同時にφT を上げるケース(C)の場合でも、
ビット線とVssを接続するデプレッション型トランジス
タが無いため可能である。この場合、Vcc立ち上げと同
時にビット線プリチャージが行なわれれば、セル電荷は
抜けない。立ち下げ時はビット線容量が大きく、ビット
線電位が 1/2VssからVssに下がるのに時間がかかれ
ば、セル電荷がトランジスタを通してビット線に漏れな
い。 (実施例13)図20に本発明の第13の実施例を示
し、図21にその駆動信号を示す。これは、前記図1に
対して、デプレッション型pMOSトランジスタを用い
ずに、デプレッション型nMOSトランジスタを用いた
例である。VHHの代わりに/VHHの信号を用いれば、図
1と同等の動作が可能である。 (実施例14)図22は、メモリセルトランジスタにp
MOSを用いた場合の図16に対応するロウ・デコーダ
を示している。基本的に図12に対してpMOSとnM
OSを逆にして、VssをVccにしてVHH,VSV,WDR
V0 〜WDRVm-2 等の昇圧電圧を、Vssより負の電圧
の/VHH,/VSV,/WDRV0 〜/WDRVm-2 にす
れば容易に実現する。 (実施例15)図23に本発明の第15の実施例を示
し、図24にその駆動信号を示す。
ち上げと同時にφT を上げるケース(C)の場合でも、
ビット線とVssを接続するデプレッション型トランジス
タが無いため可能である。この場合、Vcc立ち上げと同
時にビット線プリチャージが行なわれれば、セル電荷は
抜けない。立ち下げ時はビット線容量が大きく、ビット
線電位が 1/2VssからVssに下がるのに時間がかかれ
ば、セル電荷がトランジスタを通してビット線に漏れな
い。 (実施例13)図20に本発明の第13の実施例を示
し、図21にその駆動信号を示す。これは、前記図1に
対して、デプレッション型pMOSトランジスタを用い
ずに、デプレッション型nMOSトランジスタを用いた
例である。VHHの代わりに/VHHの信号を用いれば、図
1と同等の動作が可能である。 (実施例14)図22は、メモリセルトランジスタにp
MOSを用いた場合の図16に対応するロウ・デコーダ
を示している。基本的に図12に対してpMOSとnM
OSを逆にして、VssをVccにしてVHH,VSV,WDR
V0 〜WDRVm-2 等の昇圧電圧を、Vssより負の電圧
の/VHH,/VSV,/WDRV0 〜/WDRVm-2 にす
れば容易に実現する。 (実施例15)図23に本発明の第15の実施例を示
し、図24にその駆動信号を示す。
【0096】これは、図18の実施例でプレートを電源
ONしてしばらくしてVssより負の値にし、DRAM動
作させ、電源OFF前にプレートをVssに戻してから電
源を下げる。
ONしてしばらくしてVssより負の値にし、DRAM動
作させ、電源OFF前にプレートをVssに戻してから電
源を下げる。
【0097】これにより、電源立ち上げ・立ち下げ時及
びOFF時にはメモリセル書き込み時より、ストレージ
ノードの電位が正の方向にシフトするため、ワード線が
多少ノイズを受けても、メモリセルトランジスタのソー
スが浮き、ビット線側のドレインもVss上昇とともに 1
/2Vcc上がる場合、セルトランジスタからメモリセル情
報が抜けなく、このトランジスタはOFFしたままであ
る。
びOFF時にはメモリセル書き込み時より、ストレージ
ノードの電位が正の方向にシフトするため、ワード線が
多少ノイズを受けても、メモリセルトランジスタのソー
スが浮き、ビット線側のドレインもVss上昇とともに 1
/2Vcc上がる場合、セルトランジスタからメモリセル情
報が抜けなく、このトランジスタはOFFしたままであ
る。
【0098】ケース(B)はプレートがVHH信号によら
ず、容量が大きいためにゆっくり上がっても同様の効果
がある。但し、電源を落とす時はそれに追従して或い
は、早くプレートがVssになる必要がある。ケース
(B)の場合、多少のワード線ノイズがあってもVHH信
号等は不要で、簡単な回路で本発明の電源OFF可能な
DRAMを実現できる。
ず、容量が大きいためにゆっくり上がっても同様の効果
がある。但し、電源を落とす時はそれに追従して或い
は、早くプレートがVssになる必要がある。ケース
(B)の場合、多少のワード線ノイズがあってもVHH信
号等は不要で、簡単な回路で本発明の電源OFF可能な
DRAMを実現できる。
【0099】先にも述べたがセルトランジスタのしきい
値電圧を図4で述べた値より高めにしておけば、プレー
トをVssのままでVHH信号等無しでも電源OFF可能な
DRAMを実現できる。 (実施例16)図25は本発明の第16の実施例を示す
もので、(a)はブロック図、(b)は信号波形図であ
る。
値電圧を図4で述べた値より高めにしておけば、プレー
トをVssのままでVHH信号等無しでも電源OFF可能な
DRAMを実現できる。 (実施例16)図25は本発明の第16の実施例を示す
もので、(a)はブロック図、(b)は信号波形図であ
る。
【0100】これは、外部電源をOFFしなくても、長
いスリープモードで消費電力さえ無くなる(又は無視で
きるほど小さい)ことができれば良いわけで、外部Vcc
に対して内部電源Vint を作り、外部VHH信号パルスが
入ると内部電源Vint とVssを接続するスイッチをOF
Fしてしまい、Vint をスリープモードでは完全にVss
まで落としてしまい、内部回路の消費電力を完全になく
することができる。
いスリープモードで消費電力さえ無くなる(又は無視で
きるほど小さい)ことができれば良いわけで、外部Vcc
に対して内部電源Vint を作り、外部VHH信号パルスが
入ると内部電源Vint とVssを接続するスイッチをOF
Fしてしまい、Vint をスリープモードでは完全にVss
まで落としてしまい、内部回路の消費電力を完全になく
することができる。
【0101】この場合、内部Vint を外部Vccと見た場
合のそれよりパルス幅の小さい内部VHH信号を図25
(a)の選択遅延回路で発生し、内部電源の立ち上げ・
立ち下げ時,OFF時にメモリセルデータが抜けないよ
うに、メモリセルトランジスタのバアイス条件を制御す
る。
合のそれよりパルス幅の小さい内部VHH信号を図25
(a)の選択遅延回路で発生し、内部電源の立ち上げ・
立ち下げ時,OFF時にメモリセルデータが抜けないよ
うに、メモリセルトランジスタのバアイス条件を制御す
る。
【0102】この内部電源Vint の電位は外部Vccと同
一でも良いし、信頼性向上、アクティブ時の消費電力減
のために外部Vccより低い降圧したVint にしても良
い。 (実施例17)図26は、本発明の第17の実施例を示
す素子構造断面図である。
一でも良いし、信頼性向上、アクティブ時の消費電力減
のために外部Vccより低い降圧したVint にしても良
い。 (実施例17)図26は、本発明の第17の実施例を示
す素子構造断面図である。
【0103】本発明でSOIトランジスタのメモリセル
を用いる場合、このトランジスタのカットオフ特性が良
ければパワーOFFしている時間が長くなり、その期間
だけ消費電力を無くすることができる。
を用いる場合、このトランジスタのカットオフ特性が良
ければパワーOFFしている時間が長くなり、その期間
だけ消費電力を無くすることができる。
【0104】図26(a)はカットオフリーク電流を減
らす1つの手法で、リークの流れるチャネルのみその厚
みをうすくして少しでもリークを減らしている。図26
(b)はチャネルの一部に絶縁物又は半絶縁物を挿入し
て、少しでもカットオフリークを減らしている。このケ
ースでは、ON電流も減ることが予想されるが、DRA
MのメモリセルトランジスタはON時の駆動能力を大き
くする必要はないので、ON電流を減らしてでもカット
オフ電流を減らすことが重要である。 (実施例18)図27に本発明の第18の実施例を示
し、図28にその駆動信号を示す。
らす1つの手法で、リークの流れるチャネルのみその厚
みをうすくして少しでもリークを減らしている。図26
(b)はチャネルの一部に絶縁物又は半絶縁物を挿入し
て、少しでもカットオフリークを減らしている。このケ
ースでは、ON電流も減ることが予想されるが、DRA
MのメモリセルトランジスタはON時の駆動能力を大き
くする必要はないので、ON電流を減らしてでもカット
オフ電流を減らすことが重要である。 (実施例18)図27に本発明の第18の実施例を示
し、図28にその駆動信号を示す。
【0105】電源立ち上げ・立ち下げ時、時々電源OF
F中に非選択ワード線が0Vより浮いて、又は誤動作に
より0Vより上がってしまうのを防ぐための、もう1つ
の大きな条件として、ワード線電源自身をその時0Vに
固定してやれば、非選択ワード線に電圧が供給しないわ
けである。
F中に非選択ワード線が0Vより浮いて、又は誤動作に
より0Vより上がってしまうのを防ぐための、もう1つ
の大きな条件として、ワード線電源自身をその時0Vに
固定してやれば、非選択ワード線に電圧が供給しないわ
けである。
【0106】電源立ち上げより遅れて、外部VHH信号が
Highになり、電源立ち上げ前に外部VHH信号はLo
wレベルに落とされる。この信号から内部VHH0 ,VHH
1 信号が形成される。VHH0 信号はVHH1 信号より僅か
に遅れて立ち上がり僅かに速く立ち下がる。
Highになり、電源立ち上げ前に外部VHH信号はLo
wレベルに落とされる。この信号から内部VHH0 ,VHH
1 信号が形成される。VHH0 信号はVHH1 信号より僅か
に遅れて立ち上がり僅かに速く立ち下がる。
【0107】VHH0 ,VHH1 が立ち上がる時は既に電源
が入って、スタンドバイ時でブロック選択アドレス,ロ
ウ・アドレスが確定して誤動作を防ぐ。VHH0 がHig
hになると内部のVSV昇圧回路は動作してワード線駆動
電源VSVは昇圧電位となる。電源立ち下げ時も、電源立
ち下げによる誤動作により非選択ワード線が上がるのを
防ぐために、外部VHH信号より電源立ち下げ前にVSV電
位をVssに落とす。もちろん電源OFF中もVSVをVss
に落とす。これにより、非選択ワード線が上がって、セ
ル情報が破壊されるのを防ぐことができる。
が入って、スタンドバイ時でブロック選択アドレス,ロ
ウ・アドレスが確定して誤動作を防ぐ。VHH0 がHig
hになると内部のVSV昇圧回路は動作してワード線駆動
電源VSVは昇圧電位となる。電源立ち下げ時も、電源立
ち下げによる誤動作により非選択ワード線が上がるのを
防ぐために、外部VHH信号より電源立ち下げ前にVSV電
位をVssに落とす。もちろん電源OFF中もVSVをVss
に落とす。これにより、非選択ワード線が上がって、セ
ル情報が破壊されるのを防ぐことができる。
【0108】トランジスタQ111 は、VHH0 がLowの
時で電源が投入されている時VSVをVssに落とすための
ものである。これにより、電源OFF前にVHH0 をLo
wにした時、速やかにVSVに落とすことができる。
時で電源が投入されている時VSVをVssに落とすための
ものである。これにより、電源OFF前にVHH0 をLo
wにした時、速やかにVSVに落とすことができる。
【0109】VSVからWDRV0 、そしてWL0 のVSV
電源の流れの系の誤動作によるVSV電位がWLにもれる
系はこれで安心だが、例えば誤動作によりQ108 がON
して、Q109 がOFFした時や、Q108 ,Q109 両方O
FFした時に、WLがフローティングになってしまうこ
とがありうる。このとき、電源ON/OFFによるセル
アレイや各所からのノイズにより、WLが0Vより上が
ってしまう可能性がある。これは、図12等で用いたデ
プレッション型nMOS或いはpMOSトランジスタを
用いれば良い。 (実施例19)前記図27はデプレッション型nMOS
を用いた場合で、図29はデプレッション型pMOSを
用いた場合の第19の実施例であり、図30はその動作
図である。
電源の流れの系の誤動作によるVSV電位がWLにもれる
系はこれで安心だが、例えば誤動作によりQ108 がON
して、Q109 がOFFした時や、Q108 ,Q109 両方O
FFした時に、WLがフローティングになってしまうこ
とがありうる。このとき、電源ON/OFFによるセル
アレイや各所からのノイズにより、WLが0Vより上が
ってしまう可能性がある。これは、図12等で用いたデ
プレッション型nMOS或いはpMOSトランジスタを
用いれば良い。 (実施例19)前記図27はデプレッション型nMOS
を用いた場合で、図29はデプレッション型pMOSを
用いた場合の第19の実施例であり、図30はその動作
図である。
【0110】このトランジスタのゲート信号/VHH1 ,
VHH1'及びその制御回路のみ、図27と図29で異な
る。図27においては、電源ON/OFFする時及び電
源OFF中は/VHH1 はVssにしておき、内部VHH1 が
Highになる時のみ/VHH1をVssより負の電位にし
て、デプレッション型nMOSトランジスタをOFFし
て、DRAMの通常動作を行う。それ以外はVss或いは
Vccにして(ケースA,ケースB)、非選択RWLが浮
くのを防ぐ。
VHH1'及びその制御回路のみ、図27と図29で異な
る。図27においては、電源ON/OFFする時及び電
源OFF中は/VHH1 はVssにしておき、内部VHH1 が
Highになる時のみ/VHH1をVssより負の電位にし
て、デプレッション型nMOSトランジスタをOFFし
て、DRAMの通常動作を行う。それ以外はVss或いは
Vccにして(ケースA,ケースB)、非選択RWLが浮
くのを防ぐ。
【0111】電源OFF前、内部VHH1 がHighから
Lowに落とす時、/VHH1 が負の電位から速やかにV
ssに戻すために、トランジスタQ110 〜Q114 の回路及
びマイナス電圧発生器を用いている。電源ONしている
間は/VBは負の電圧を発生してこれを用いてVHH1 信
号をVss−/VB間の振幅の電位に変換してトランジス
タQ110 を制御する。これにより、VHH1 がLowに下
がるとQ110 のゲートは/VB電位に下がり/VHH1 を
Vssに上げる。もちろん電源投入時も/VHH1をVHH1
がHighに上がらない限りはVss或いはVccに保つ。
Lowに落とす時、/VHH1 が負の電位から速やかにV
ssに戻すために、トランジスタQ110 〜Q114 の回路及
びマイナス電圧発生器を用いている。電源ONしている
間は/VBは負の電圧を発生してこれを用いてVHH1 信
号をVss−/VB間の振幅の電位に変換してトランジス
タQ110 を制御する。これにより、VHH1 がLowに下
がるとQ110 のゲートは/VB電位に下がり/VHH1 を
Vssに上げる。もちろん電源投入時も/VHH1をVHH1
がHighに上がらない限りはVss或いはVccに保つ。
【0112】電源ON・OFF時、電源OFF中に、そ
の他/VHH1 を安定してVssに保つため、安定容量C2
を付けたり抵抗R2 を用いてノイズ等があってもVssに
戻せるようにできる。R2 が小さいとVssになりやすい
が、電源ON中リーク電流が多くなり、R2 が小さいと
Vssにする効果がうすいので適切な値を選べは良い。V
HH0 とVHH1 に遅延差があるのは、貫通電流をなくする
ためで、貫通がない範囲で遅延差は小さくて良い。
の他/VHH1 を安定してVssに保つため、安定容量C2
を付けたり抵抗R2 を用いてノイズ等があってもVssに
戻せるようにできる。R2 が小さいとVssになりやすい
が、電源ON中リーク電流が多くなり、R2 が小さいと
Vssにする効果がうすいので適切な値を選べは良い。V
HH0 とVHH1 に遅延差があるのは、貫通電流をなくする
ためで、貫通がない範囲で遅延差は小さくて良い。
【0113】図29もVHH′が正の電位を取りデプレッ
ション型pMOSを用いるだけで原理は図27と同じで
ある。但し、VHHがLowに下がる時VHH1'′もVssに
下げる必要があるが、これはトランジスタQ119 のよう
に簡単な制御で実現する。これは、図27のように電源
変換が不要のためである。なお、図27、図29のトラ
ンジスタQ103,Q104,Q105,Q115,Q116,Q117 は全部
ある必要もない。必要な所だけ、Vssに抑えるようにし
ても良い。
ション型pMOSを用いるだけで原理は図27と同じで
ある。但し、VHHがLowに下がる時VHH1'′もVssに
下げる必要があるが、これはトランジスタQ119 のよう
に簡単な制御で実現する。これは、図27のように電源
変換が不要のためである。なお、図27、図29のトラ
ンジスタQ103,Q104,Q105,Q115,Q116,Q117 は全部
ある必要もない。必要な所だけ、Vssに抑えるようにし
ても良い。
【0114】外部VHHに対して内部VHH1'′,/VHH1
等はいくつかの回路を通して発生され、VHHの外部ピン
からのノイズに対しては強いものとなっている。例え
ば、昇圧回路等のポンプは電源もONしてさらに長期
間、リング回路やポンプ回路が動作しないと内部VHH
1'′,/VHH1 等は発生しないし、安定用C2,R2,R3,
C3や安定用トランジスタQ103,Q110,Q118,Q119 も
ある。
等はいくつかの回路を通して発生され、VHHの外部ピン
からのノイズに対しては強いものとなっている。例え
ば、昇圧回路等のポンプは電源もONしてさらに長期
間、リング回路やポンプ回路が動作しないと内部VHH
1'′,/VHH1 等は発生しないし、安定用C2,R2,R3,
C3や安定用トランジスタQ103,Q110,Q118,Q119 も
ある。
【0115】図27と図29の長所,短所としてVHH1
は負の値を持つので、変換回路等の取り扱いが複雑であ
る反面、VHH1 に比べて/VHH1 の振幅は小さくても良
い。これは、VSVはVssより高い昇圧電位でVSV印加時
にトランジスタQ103,Q104,Q105 をOFFするには、
VSVより高い電位を必要とするのに対して、/VHH1は
VSV,WPRV0 、WL等の下限はVssなのでそれより
低い値にしてOFFすれば良いためである。
は負の値を持つので、変換回路等の取り扱いが複雑であ
る反面、VHH1 に比べて/VHH1 の振幅は小さくても良
い。これは、VSVはVssより高い昇圧電位でVSV印加時
にトランジスタQ103,Q104,Q105 をOFFするには、
VSVより高い電位を必要とするのに対して、/VHH1は
VSV,WPRV0 、WL等の下限はVssなのでそれより
低い値にしてOFFすれば良いためである。
【0116】なお、図27、図19のアレイ・ブロック
・セレクタ,ロウ・デコーダのアドレス入力信号回路
は、図12、図13、図14、図22のように前段のデ
プレッション型トランジスタのNAND回路でも良い
し、通常の回路でも良い。なお、図12、図13、図1
4はデプレッション型pMOSを用いているが、図27
のように/VHH1 を入力としてデプレッション型nMO
Sにしても良い。 (実施例20)図31に本発明の第20の実施例を示
す。(a)(b)は回路構成図、(b)は信号波形図で
ある。この例では、デプレッション型Trを用いずにV
SVをVSV′と別電源にしてVSV′は電源に連動して立ち
上げ,立ち下げ、VSVは遅れて立ち上がり、早めに立ち
下げる。
・セレクタ,ロウ・デコーダのアドレス入力信号回路
は、図12、図13、図14、図22のように前段のデ
プレッション型トランジスタのNAND回路でも良い
し、通常の回路でも良い。なお、図12、図13、図1
4はデプレッション型pMOSを用いているが、図27
のように/VHH1 を入力としてデプレッション型nMO
Sにしても良い。 (実施例20)図31に本発明の第20の実施例を示
す。(a)(b)は回路構成図、(b)は信号波形図で
ある。この例では、デプレッション型Trを用いずにV
SVをVSV′と別電源にしてVSV′は電源に連動して立ち
上げ,立ち下げ、VSVは遅れて立ち上がり、早めに立ち
下げる。
【0117】この場合、VSVが立ち上げ時は、VSV′は
前もって昇圧しており、ノードA,Bの電位は既にVS
V′になっており、VSVが上がる時のノイズを受けな
い。これに対してVSV=VSV′の時はVSVが上がるとき
前段及びそれ以前の回路から誤動作してしまう可能性が
ある。VSVを下げる時もVSV′は昇圧したままなので、
この時も前段は安定してVSV′を保つため誤動作を防げ
る。
前もって昇圧しており、ノードA,Bの電位は既にVS
V′になっており、VSVが上がる時のノイズを受けな
い。これに対してVSV=VSV′の時はVSVが上がるとき
前段及びそれ以前の回路から誤動作してしまう可能性が
ある。VSVを下げる時もVSV′は昇圧したままなので、
この時も前段は安定してVSV′を保つため誤動作を防げ
る。
【0118】このようにVSV,VSV′と分けるか、前段
にもデプレッション型nMOS或いはpMOSを用いれ
ば前段までの誤動作を防げる。 (実施例21)図32に本発明の第21の実施例を示
し、図33にその駆動信号を示す。
にもデプレッション型nMOS或いはpMOSを用いれ
ば前段までの誤動作を防げる。 (実施例21)図32に本発明の第21の実施例を示
し、図33にその駆動信号を示す。
【0119】これは、VSV′,VSVと分けずに前段の回
路規模を小さくするためデプレッション型トランジスタ
を使用したNANDを用いない時の例であり、VSVと/
VHH1 ,VHH1 の立ち上がり、立ち下がりのタイミング
を図27,図28と逆にしたものである。
路規模を小さくするためデプレッション型トランジスタ
を使用したNANDを用いない時の例であり、VSVと/
VHH1 ,VHH1 の立ち上がり、立ち下がりのタイミング
を図27,図28と逆にしたものである。
【0120】WDRV0 ,WLを駆動する回路の制御信
号がVSVの立ち上げ・立ち下げ時に誤動作してVSVの電
位がWLに抜けることがあっても、デプレッション型ト
ランジスタでVssにおさえつける。但し、トランジスタ
Q103 は貫通をなくするために取ってある。もし必要な
らば別のタイミングのVHH1'′,/VHH1 を用いれば良
い。 (実施例22)図34に本発明の第22の実施例を示
し、図35にその駆動信号を示す。
号がVSVの立ち上げ・立ち下げ時に誤動作してVSVの電
位がWLに抜けることがあっても、デプレッション型ト
ランジスタでVssにおさえつける。但し、トランジスタ
Q103 は貫通をなくするために取ってある。もし必要な
らば別のタイミングのVHH1'′,/VHH1 を用いれば良
い。 (実施例22)図34に本発明の第22の実施例を示
し、図35にその駆動信号を示す。
【0121】これは、VSV′,VSVと分けずに前段の回
路規模を小さくするためデプレッション型トランジスタ
を使用したNANDを用いない時の例であり、VSVと/
VHH1 ,VHH1 の立ち上がり、立ち下がりのタイミング
を図29,図30と逆にしたものである。
路規模を小さくするためデプレッション型トランジスタ
を使用したNANDを用いない時の例であり、VSVと/
VHH1 ,VHH1 の立ち上がり、立ち下がりのタイミング
を図29,図30と逆にしたものである。
【0122】WDRV0 ,WLを駆動する回路の制御信
号がVSVの立ち上げ・立ち下げ時に誤動作してVSVの電
位がWLに抜けることがあっても、デプレッション型ト
ランジスタでVssに抑えつける。但し、トランジスタQ
115 は貫通をなくするために取ってある。もし必要なら
ば別のタイミングのVHH1'′,/VHH1 を用いれば良
い。
号がVSVの立ち上げ・立ち下げ時に誤動作してVSVの電
位がWLに抜けることがあっても、デプレッション型ト
ランジスタでVssに抑えつける。但し、トランジスタQ
115 は貫通をなくするために取ってある。もし必要なら
ば別のタイミングのVHH1'′,/VHH1 を用いれば良
い。
【0123】以上、図27〜図35に示したように、電
源立ち上げ、立ち下げ時、非選択ワード線が誤動作によ
り0Vより上がり、セルデータが破壊されるのを防ぐに
は、外部VHH信号を用いて、電源OFF前に、ワード線
駆動電源VSVを0Vにし、電源ON後しばらくたってか
ら、VSVを昇圧すれば良い。また、図1、図18、図2
0等に示すように、従来、電源OFFにより、プレート
電位が 1/2Vccから0Vに低下することにより“0”デ
ータが破壊されるのを防ぐためには、プレート電圧を電
源ON或いはOFFに拘らず0Vに設定すれば良いこと
を示した。
源立ち上げ、立ち下げ時、非選択ワード線が誤動作によ
り0Vより上がり、セルデータが破壊されるのを防ぐに
は、外部VHH信号を用いて、電源OFF前に、ワード線
駆動電源VSVを0Vにし、電源ON後しばらくたってか
ら、VSVを昇圧すれば良い。また、図1、図18、図2
0等に示すように、従来、電源OFFにより、プレート
電位が 1/2Vccから0Vに低下することにより“0”デ
ータが破壊されるのを防ぐためには、プレート電圧を電
源ON或いはOFFに拘らず0Vに設定すれば良いこと
を示した。
【0124】これを実証するため、本発明においては、
64kbDRAMテストデバイスを試作して評価した。
図38〜図41は、この実験結果を示す。図38は、セ
ルにデータを書き込み後電源OFFし、0.4秒たって
から電源ONし、その後に読み出し動作させた結果を示
す。条件としては、本発明に従って、電源OFFよりt
DELAY (10μS)前に、ワード線駆動電源VSVを0V
にし、電源ON後tDELAY (10μS)経ってから、V
SVを昇圧している。パラメータとして、プレート電圧
(VPL)、ビット線プリチャージ電圧(VBL)を振って
いる。この結果より、本発明の示す通り、電源OFF前
にワード線駆動電源VSFを0Vにし、電源ON後しば
らく経ってからVSVを昇圧し、且つプレート電圧を0V
或いは0V付近にすれば、電源OFFしてもメモリセル
データが保持できている。
64kbDRAMテストデバイスを試作して評価した。
図38〜図41は、この実験結果を示す。図38は、セ
ルにデータを書き込み後電源OFFし、0.4秒たって
から電源ONし、その後に読み出し動作させた結果を示
す。条件としては、本発明に従って、電源OFFよりt
DELAY (10μS)前に、ワード線駆動電源VSVを0V
にし、電源ON後tDELAY (10μS)経ってから、V
SVを昇圧している。パラメータとして、プレート電圧
(VPL)、ビット線プリチャージ電圧(VBL)を振って
いる。この結果より、本発明の示す通り、電源OFF前
にワード線駆動電源VSFを0Vにし、電源ON後しば
らく経ってからVSVを昇圧し、且つプレート電圧を0V
或いは0V付近にすれば、電源OFFしてもメモリセル
データが保持できている。
【0125】図39はプレート電圧を0Vとして、前述
のtDELAY をパラメータとした電源OFF時間を示す。
電源OFF/OFFによるワード線の誤選択により発生
するワード線の浮きを、図に示すように、800ns以
上のtDELAY 期間だけワード線駆動電源VSVを0Vにし
ておくと、回避できることが分かる。
のtDELAY をパラメータとした電源OFF時間を示す。
電源OFF/OFFによるワード線の誤選択により発生
するワード線の浮きを、図に示すように、800ns以
上のtDELAY 期間だけワード線駆動電源VSVを0Vにし
ておくと、回避できることが分かる。
【0126】図40は図38、図39の結果から、VPL
=0V、tDELAY =10μsの条件で、従来DRAM電
源ONのままのスタンドバイでのデータ保持時間と、本
発明の電源OFF時間をパラメータとした、試作した6
4kbDRAMの読み出し結果の累積不良ビット数を示
している。この図より、従来と本発明のデータは一致
し、明らかに本発明により、電源ON/OFFにも拘ら
ずセルデータが保持できていることが分かる。
=0V、tDELAY =10μsの条件で、従来DRAM電
源ONのままのスタンドバイでのデータ保持時間と、本
発明の電源OFF時間をパラメータとした、試作した6
4kbDRAMの読み出し結果の累積不良ビット数を示
している。この図より、従来と本発明のデータは一致
し、明らかに本発明により、電源ON/OFFにも拘ら
ずセルデータが保持できていることが分かる。
【0127】さらに、ハードな試験を図41に示すよう
に行ってみた。図41は、セルにデータを書き込み後、
電源OFFし、電源ONし、その後読み出し動作させ、
また電源OFFし、電源ONし、その後読み出し動作
と、これを100回繰り返した場合の電源OFF時間を
示す。100回電源ON/OFFを繰り返しても、不意
にデータが破壊されたり、電源OFF時間が短縮される
ことなく、本発明によると安定動作することが分かる。
このように、電源ON/OFFしても、セルデータは破
壊されず、あとはSOI等を用いて、電源OFF時間さ
え長くできれば、長時間電源OFFでき、しかも他の不
揮発性メモリに比べて、無限大の書き込み回数、高速性
の点で有利なメモリを実現できることになる。
に行ってみた。図41は、セルにデータを書き込み後、
電源OFFし、電源ONし、その後読み出し動作させ、
また電源OFFし、電源ONし、その後読み出し動作
と、これを100回繰り返した場合の電源OFF時間を
示す。100回電源ON/OFFを繰り返しても、不意
にデータが破壊されたり、電源OFF時間が短縮される
ことなく、本発明によると安定動作することが分かる。
このように、電源ON/OFFしても、セルデータは破
壊されず、あとはSOI等を用いて、電源OFF時間さ
え長くできれば、長時間電源OFFでき、しかも他の不
揮発性メモリに比べて、無限大の書き込み回数、高速性
の点で有利なメモリを実現できることになる。
【0128】
【発明の効果】以上詳述してきたように本発明によれ
ば、従来の電源OFFするとメモリセルデータが破壊さ
れるDRAMに比べて、セルデータを書き込んだ後、電
源をOFFして、再度電源を入れて、前のデータを正し
く読み出すことができる。さらに、メモリセルのカット
オフ特性を良くできるので、長時間電源をOFFしてお
くことができる。
ば、従来の電源OFFするとメモリセルデータが破壊さ
れるDRAMに比べて、セルデータを書き込んだ後、電
源をOFFして、再度電源を入れて、前のデータを正し
く読み出すことができる。さらに、メモリセルのカット
オフ特性を良くできるので、長時間電源をOFFしてお
くことができる。
【図1】第1の実施例に係わる半導体記憶装置を示す回
路構成図。
路構成図。
【図2】第1の実施例における駆動信号を示す図。
【図3】第1の実施例における素子構造を示す断面図。
【図4】第1の実施例においてDRAMのポーズ特性を
長くする条件を示す図。
長くする条件を示す図。
【図5】第2の実施例における駆動信号を示す図。
【図6】第3の実施例を示す回路構成図。
【図7】第4の実施例を示すブロック図。
【図8】第4の実施例における変形例を示すブロック
図。
図。
【図9】第5の実施例を示す回路構成図と信号波形図。
【図10】第6の実施例を示す回路構成図と信号波形
図。
図。
【図11】第6の実施例における変形例を示す図。
【図12】第7の実施例に係わるロウ・デコーダ回路を
示す図。
示す図。
【図13】第8の実施例を示す回路構成図。
【図14】第9の実施例を示す回路構成図。
【図15】第10の実施例を示す回路構成図と信号波形
図。
図。
【図16】第11の実施例を示す回路構成図。
【図17】第11の実施例における駆動信号を示す図。
【図18】第12の実施例を示す回路構成図。
【図19】第12の実施例における駆動信号を示す図。
【図20】第13の実施例を示す回路構成図。
【図21】第13の実施例における駆動信号を示す図。
【図22】第14の実施例を示す回路構成図。
【図23】第15の実施例を示す回路構成図。
【図24】第15の実施例における駆動信号を示す図。
【図25】第16の実施例を示す回路構成図と信号波形
図。
図。
【図26】第17の実施例を示す素子構造断面図。
【図27】第18の実施例を示す回路構成図。
【図28】第18の実施例における信号波形図。
【図29】第19の実施例を示す回路構成図。
【図30】第19の実施例における信号波形図。
【図31】第20の実施例を示す回路構成図と信号波形
図。
図。
【図32】第21の実施例を示す回路構成図。
【図33】第21の実施例における信号波形図。
【図34】第22の実施例を示す回路構成図。
【図35】第22の実施例における信号波形図。
【図36】本発明を16MbDRAMクラスに適用した
場合の効果を表す図。
場合の効果を表す図。
【図37】本発明を1GbDRAMクラスに適用した場
合の効果を表す図。
合の効果を表す図。
【図38】本発明におけるポーズ特性のプレート電圧依
存性の実験結果を示す図。
存性の実験結果を示す図。
【図39】本発明におけるポーズ特性のワード線電源の
立ち上げ/立ち下げとVccの時間差の実験結果を示す
図。
立ち上げ/立ち下げとVccの時間差の実験結果を示す
図。
【図40】本発明の電源OFF時間と従来の電源ONし
たままのポーズ時間との実験比較結果を示す図。
たままのポーズ時間との実験比較結果を示す図。
【図41】本発明において、電源VccのON,OFFを
繰り返した場合の実験結果を示す図。
繰り返した場合の実験結果を示す図。
【図42】従来の半導体記憶装置を説明するための図。
【図43】DRAM世代とリーク電流及びしきい値電圧
との関係を示す図。
との関係を示す図。
【図44】従来のDRAMにおいて、電源ONしたまま
のポーズ特性と、電源を一度OFFしてその後にONし
た場合のポーズ特性を示す図。
のポーズ特性と、電源を一度OFFしてその後にONし
た場合のポーズ特性を示す図。
M…メモリセル Q…トランジスタ C…セルキャパシタ WL…ワード線 BL…ビット線 SA…センスアンプ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/788 29/792
Claims (13)
- 【請求項1】1個のトランジスタと1個のキャパシタか
らなり、トランジスタのゲートがワード線に接続され、
ドレインがビット線に接続され、ソースがキャパシタの
一端に接続されて記憶ノードとなり、キャパシタの他端
がプレート電極に接続されるメモリセルが、複数のワー
ド線と複数のビット線との交点に選択的に配置される半
導体記憶装置において、 電源がオンしているアクティブ時、選択されたワード線
につながるメモリセル内の各トランジスタがオンし、 電源がオンしているアクティブ時、非選択のワード線に
つながるメモリセル内の各トランジスタがオフ状態にあ
り、 電源がオンしているスタンドバイ時、電源オフ時、電源
投入時、及び電源遮断時は、全てのメモリセルの内の各
トランジスタがオフ状態にあることを特徴とする半導体
記憶装置。 - 【請求項2】前記トランジスタは、SiO2 等の絶縁物
上に形成されたpMOS或いはnMOSであることを特
徴とする請求項1記載の半導体記憶装置。 - 【請求項3】前記トランジスタがオフ状態にある時は常
にワード線電位とプレート電極電位との差は一定を保
ち、かつビット線電位は前記トランジスタがnMOSの
ときはワード線電位より高く、pMOSの時はワード線
電位より低いことを特徴とする請求項1又は2に記載の
半導体記憶装置。 - 【請求項4】前記プレート電極は、前記トランジスタが
nMOSの場合は電源のオン・オフに係わらずVssに接
続され、前記トランジスタがpMOSの場合は電源のオ
ン・オフに係わらずVccに接続されることを特徴とする
請求項1又は2に記載の半導体記憶装置。 - 【請求項5】電源オフ時において、全ワード線と接地線
を同一電位にするように、或いは全ビット線と接地線を
同一電位とするように、これらのノードをデプレッショ
ン型のpMOS或いはnMOSで接続することを特徴と
する請求項1又は2に記載の半導体記憶装置。 - 【請求項6】前記トランジスタにおけるソース或いはド
レインのSiの厚みより、チャネル部の全部或いは一部
のSiの厚みは薄いことを特徴とする請求項2記載の半
導体記憶装置。 - 【請求項7】電源がオン・オフされる時、或いは電源オ
フ中は、ワード線駆動電源は接地しておくことを特徴と
する請求項1又は2に記載の半導体記憶装置。 - 【請求項8】電源Vccより遅れてワード線駆動電源が立
ち上がり、電源Vccより早めにワード線駆動電源が立ち
下がることを特徴とする請求項1又は2に記載の半導体
記憶装置。 - 【請求項9】前記プレート電極の電位は、電源オン時に
メモリセルのトランジスタのしきい値VT 以下で、かつ
0V以上に設定されることを特徴とする請求項1又は2
に記載の半導体記憶装置。 - 【請求項10】1個のトランジスタと1個のキャパシタ
からなるメモリセルが、複数のワード線と複数のビット
線の交点に選択的に配置された半導体記憶装置におい
て、 電源を遮断した後に再度電源を投入してもメモリセルの
キャパシタから記憶データが消えないように、電源投入
或いは電源遮断前に特定の信号或いは特別なコマンドを
外部よりチップ内に入れる手段、又は電源投入或いは電
源遮断を感知する回路をチップ内部に持つこと特徴とす
る半導体記憶装置。 - 【請求項11】1個のトランジスタと1個のキャパシタ
からなるメモリセルが、複数のワード線と複数のビット
線の交点に選択的に配置されたメモリセルアレイを有
し、外部電源を内部降圧して用いる又は外部電源と内部
電源間にスイッチを入れた半導体記憶装置において、 外部信号或いはコマンド入力により、外部電源からVcc
が印加されているにも係わらず動作を止め、内部電源又
は降圧電位をVssにする内部降圧回路を有することを特
徴とする半導体記憶装置。 - 【請求項12】1個のトランジスタと1個のキャパシタ
からなるメモリセルをアレイ状に配置した半導体記憶装
置本体と、この半導体記憶装置本体を制御するコントロ
ーラとを備えた半導体記憶装置であって、 前記半導体記憶装置本体の書込みデータを保持しつつ、
前記コントローラの電源を落とすことを特徴とする半導
体記憶装置。 - 【請求項13】1個のトランジスタと1個のキャパシタ
からなるメモリセルをアレイ状に配置した半導体記憶装
置本体と、この半導体記憶装置本体を制御するコントロ
ーラとを備えた半導体記憶装置であって、 前記半導体記憶装置本体の書込みデータを保持しつつ、
前記コントローラと前記半導体記憶装置本体の電源を落
とすことを特徴とする半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13685795A JP3315293B2 (ja) | 1995-01-05 | 1995-06-02 | 半導体記憶装置 |
EP96300025A EP0725402B1 (en) | 1995-01-05 | 1996-01-03 | Semiconductor memory device |
DE69623832T DE69623832T2 (de) | 1995-01-05 | 1996-01-03 | Halbleiterspeicheranordnung |
CN96100612A CN1083607C (zh) | 1995-01-05 | 1996-01-04 | 半导体存储器 |
KR1019960000069A KR100236213B1 (ko) | 1995-01-05 | 1996-01-05 | 반도체 기억장치 |
US08/845,035 US5953246A (en) | 1995-01-05 | 1997-04-21 | Semiconductor memory device such as a DRAM capable of holding data without refresh |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-295 | 1995-01-05 | ||
JP29595 | 1995-01-05 | ||
JP13685795A JP3315293B2 (ja) | 1995-01-05 | 1995-06-02 | 半導体記憶装置 |
Publications (2)
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