WO2006129488A1 - 半導体記憶装置、及びそれを搭載した半導体集積回路 - Google Patents

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WO2006129488A1
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power supply
memory device
transistor
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Eiji Takahashi
Yoshiyuki Saito
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device mounted on a semiconductor integrated circuit.
  • a dynamic semiconductor memory device is easy for high integration and large capacity.
  • DRAM dynamic semiconductor memory device
  • the embedded DRAM is particularly suitable for system LSIs (eg, graphics LSIs) that perform high-speed computation and communication of large amounts of data because the data transfer rate is particularly high.
  • Mixed DRAM is more complex in process than regular DRAM.
  • the following is known as a conventional technique for simplifying the DRAM mixed process (see, for example, Patent Document 1).
  • the capacitor of the memory cell is diverted to a binos capacitor (smooth capacitance) as follows in a part of the memory cell array (see FIG. 2).
  • Connection terminals B, B and B of the plurality of bit lines 206, 207 and 208 are connected to the power supply line VDD
  • connection terminals W and W of word lines 203 and 204 are maintained at a predetermined potential VWL.
  • the potential VWL maintains the transfer gate 201 included in each memory cell in the on state.
  • the capacitor 202 of each memory cell is connected to the power supply line VDD via the transfer gate 201 and the bit line 206, 207 or 208.
  • the capacitor 201 of each memory cell acts as a bypass capacitor added between the power supply line VDD and the ground, and suppresses the potential change of the power supply line VDD.
  • the capacitor of the memory cell generally has a high ratio of capacitance to the area of the element, as compared to the inter-layer capacitance and inter-wiring capacitance of a MOS transistor that is usually used as a bypass capacitor. Therefore, the process of the bypass capacitor can be omitted from the DRAM mixed process while securing a small area and a large-scaled smooth capacitance.
  • Patent Document 1 Japanese Patent Application Publication No. 2003-332532
  • An object of the present invention is to provide a semiconductor memory device capable of dynamically changing the number of memory cells used as a bypass capacitor.
  • the semiconductor memory device can connect and disconnect the capacitor of the memory cell to the power supply line.
  • the semiconductor memory device comprises a plurality of juxtaposed bit lines,
  • a first transistor controlled by one of the word lines, connecting one of the above capacitors to one of the bit lines,
  • a second transistor connecting the capacitor to the power supply line
  • a selector signal line for controlling the second transistor. More preferably, a predetermined number of second transistors are controlled by the same selector signal line. Preferably, one selector signal line is provided for a predetermined number of word lines. In addition, the power supply line connected to the second transistor may be different for each memory cell gnore connected to a predetermined number of bit lines or word lines.
  • the semiconductor memory device may have a third transistor for connecting one of the bit lines to the power supply line, instead of the second transistor.
  • the selector signal line Control the transistor.
  • a predetermined number of third transistors are controlled by the same selector signal line.
  • a third transistor may connect a plurality of bit lines to the same power supply line.
  • the capacitor of each memory cell functions as a bypass capacitor in the on period of the second or third transistor, and functions as the memory in the off period of the second or third transistor. . Therefore, the semiconductor memory device, which is used for storing bit information, can make the capacitor of the memory cell function as a bypass capacitor and suppress the potential fluctuation of the power supply line. Furthermore, since each on / off state of the second or third transistor can be controlled by the selector signal line, the number of memory cell capacitors used as a noise path capacitor, in units of words, in units of words, or in units of blocks. , Can be changed dynamically.
  • a semiconductor integrated circuit according to the present invention includes the above-described semiconductor memory device according to the present invention, and among the capacitors of the memory cell, the number of those connected to the power supply line is changed according to the processing.
  • the semiconductor integrated circuit is
  • a logic circuit unit (preferably a CPU) for executing a predetermined application, and the above semiconductor memory device according to an instruction from the logic circuit unit, particularly changing the number of capacitors connected to the power supply line according to processing.
  • Memory control unit preferably a CPU for executing a predetermined application, and the above semiconductor memory device according to an instruction from the logic circuit unit, particularly changing the number of capacitors connected to the power supply line according to processing.
  • the memory control unit controls the selector signal line according to processing.
  • the semiconductor memory device may further include a register for controlling a selector signal line, and the memory control unit may control the register according to processing.
  • the above semiconductor integrated circuit according to the present invention is included in a memory cell of the above semiconductor memory device, and is used for storing bit information among capacitors which are connected to a power supply line. It functions as a bypass capacitor to suppress potential fluctuation of the power supply line.
  • the semiconductor integrated circuit can control the selector signal line directly or by the above-mentioned register. Therefore, the number of memory cell capacitors used as bypass capacitors can be changed dynamically in any unit, preferably depending on the performance, environment, and memory usage required by the application.
  • the semiconductor integrated circuit according to the present invention can dynamically change the number of capacitors used as bypass capacitors among the capacitors included in the memory cells of the mounted semiconductor memory device. Therefore, in the semiconductor memory device, the memory cell utilization efficiency can be further improved more easily than in the conventional semiconductor memory device mounted on a semiconductor integrated circuit, so that a further effective small area can be achieved. It is possible.
  • the above semiconductor integrated circuit according to the present invention has high design flexibility because the application and environment impose relatively less restrictions on the semiconductor memory device.
  • the semiconductor integrated circuit according to the present invention can effectively suppress the potential fluctuation of the power supply, it is particularly useful as a digital TV system LSI which requires high-speed operation.
  • the semiconductor memory device according to the present invention is advantageous for application to a high speed accessible DRAM.
  • FIG. 1 is a block diagram showing a semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a conventional semiconductor memory device.
  • FIG. 3 is a block diagram showing a semiconductor memory device according to Embodiment 2 of the present invention.
  • FIG. 4 is a block diagram showing a hardware configuration of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 5 is a block diagram showing a software configuration of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 6 is a block diagram showing a hardware configuration of a semiconductor integrated circuit according to Embodiment 3 of the present invention.
  • the semiconductor integrated circuit 100 according to Embodiment 1 of the present invention is preferably a system LSI, and includes a power supply line 120, a logic circuit unit 401, a memory control unit 402, and a semiconductor storage device (hereinafter referred to as a memory core unit) 410.
  • Power supply line 120 is maintained at a constant power supply potential VDD, and supplies power to each part in semiconductor integrated circuit 100.
  • the logic circuit portion 401 is preferably a CPU, and is connected to each portion in the semiconductor integrated circuit 100 by an internal bus. mouth
  • the logic circuit unit 401 executes various programs (see FIG. 5) to control the operation of each unit in the semiconductor integrated circuit 100.
  • the memory control unit 402 is connected to the memory core unit 410 particularly in the internal bus, and is connected to an external memory M arranged outside the semiconductor integrated circuit 100 on the external bus (see FIG. 4).
  • the external memory M is preferably DDR-SDRAM or SRAM.
  • the memory control unit 402 directly controls the external memory M and the memory core unit 410 in accordance with an instruction from the logic circuit unit 401.
  • the memory control unit 402 provides the memory core unit 410 with predetermined signal groups (address ADR, row address strobe RAS, column address strobe CAS, and write enable WE), and the memory control unit 402 and memory core unit 410 Control the data DATA exchanged between A plurality of selector signal lines 421, 422, 423, and 424 are further connected between the memory control unit 402 and the memory core unit 410.
  • predetermined signal groups address ADR, row address strobe RAS, column address strobe CAS, and write enable WE
  • the memory core unit 410 is preferably a DRAM, and is composed of a plurality of (four in FIG. 4) memory blocks 411, 412, 413, and 414 (see FIG. 4). Each memory block 411 to 414 is connected to a power supply line 120 and selector signal lines 421 to 424. When one of the selector signal lines 421 to 424 is active by the memory control unit 402, capacitors of a predetermined number of memory cells are connected to the power supply line 120 in the memory block connected to the selector signal line and serve as a bypass capacitor. It is used. On the other hand, in the memory block connected to the inactive selector signal lines 421 to 424, the capacitor of each memory cell is separated from the power supply line 120, and bit information is stored as a memory.
  • the memory block according to the first embodiment of the present invention is preferably a memory cell 104, a word line 110, 112, ⁇ , a bit line 114, 115, 116, ⁇ and a selector signal line 111, 113, ... (see Figure 1).
  • the memory cells 104 are preferably arranged in a grid to form a memory cell array.
  • the word lines 110, 112, ... extend in the lateral direction (row direction of the memory cell array) between the memory cells 104, and the bit lines 114, 115, ... extend in the longitudinal direction between the memory cells 104 (column direction of the memory cell array). It extends.
  • Selector signal lines 111, 113,... Are juxtaposed one by one for each word line 110, 112,...
  • the respective states are maintained opposite to each other. That is, whenever either one is active, the other is not active.
  • the power supply line 120 is branched into a plurality of branches, each branch being juxtaposed to each bit line 110, 112,... And extending in the column direction between the memory cells 104 !.
  • Each memory cell 104 includes a first transistor 101, a capacitor 102, and a second transistor 103 (see FIG. 1).
  • the first transistor 101 is preferably a MOSFET, with the gate connected to the nearest word line 110, the source connected to the nearest bit line 114, and the drain connected to one end of the capacitor 102 !.
  • the other end of the capacitor 102 is grounded!
  • the second transistor 103 is preferably a MOSFET, with the gate connected to the closest selector signal line 111, the source connected to the branch of the nearest power supply line 120, and the drain connected to one end of the capacitor 102.
  • the gates of the first transistors 101 are connected to the same word line 110, and the gates of the second transistors 103 are connected to the same selector signal line 111.
  • the sources of the first transistors 101 are connected to the same bit line 114, and the sources of the second transistors 103 are connected to the same branch of the power supply line 120.
  • the second transistor 103 connected to the selector signal line 111 (ie, the second of the memory cells 104 included in one row of the memory cell array).
  • the transistor 103) is maintained in the off state. Therefore, in the memory cell 104 included in the one row of the memory cell, the capacitor 102 functions as a memory by on / off control of the first transistor 101 using the corresponding word line 110. That is, when the word line 110 is active, the bit line 114 and the capacitor 102 conduct.
  • the bit information stored in the capacitor 102 is also read.
  • bit line 114 is precharged, capacitor 102 is charged, and bit information corresponding to the voltage level of bit line 114 is stored in capacitor 102.
  • the capacitor 102 is connected to the power supply line 120 and functions as a no-pass capacitor regardless of the on / off state of the first transistor 101 or the state of the bit line 114. . Thereby, the potential fluctuation of the power supply line 120 is suppressed.
  • the capacitor 102 of each memory cell functions as either a memory or a bypass capacitor depending on the state of each selector signal line 111, 113,. In particular, it can be changed in row units of several cell arrays in which capacitors are used as binos capacitors.
  • Selector signal line force [0018] Aside from that shown in FIG. 1, one may be provided for each of a plurality of word lines. In that case, the number of capacitors used as a bypass capacitor is changed in units of a plurality of rows of the memory cell array. In addition, memory cells including and not including the second transistor 103 may be mixed in the same row of memory cells. As a result, the number of capacitors used as bypass capacitors can be changed in units smaller than the number of memory cells included in one row of the memory cell array. Furthermore, unlike the single power supply line 120 shown in FIG. 1, a plurality of power supply lines are provided, and a second power supply line is provided for each predetermined number of columns or rows of the memory cell array. It may be connected to the transistor 103. That is, the power supply line power connected to the second transistor 103 differs for each group (ie, cell, word, or block) of memory cells connected to a predetermined number of bit lines or word lines.
  • the semiconductor integrated circuit according to the first embodiment of the present invention adjusts the number of capacitors of memory cells included in the above memory block, which are used as bypass capacitors, as follows.
  • the logic circuit unit 401 executes various programs (see FIG. 5).
  • the programs include various applications 1, 2, 3, operating system (OS) 4 and device driver 5.
  • the applications 2 and 3 request the OS 4 to use system resources (logic circuit 401, memory core 410, external memory M, etc.).
  • the OS 4 manages system resources, and allocates devices and memory areas to be actually used in response to requests from the respective applications 1, 2 and 3.
  • the device driver 5 actually controls each device (memory control unit 402, memory core unit 410, external memory M, etc.) in accordance with an instruction from the OS 4.
  • the memory space of the system is managed by a memory management mechanism 4A included in OS 4
  • the memory management mechanism 4A allocates a part of the logical memory space to the physical memory areas of the memory core unit 410 and the external memory M, and corresponds to each other. Manage relationships Therefore, each application 1, 2, 3 (in principle) uses each area of the system memory space equally regardless of the hardware differences between the memory core unit 410 and the external memory M. it can.
  • the memory management unit 4A manages, with the memory area of the memory core unit 410, an area (hereinafter referred to as a bus control area) of memory cells to be used as a bypass capacitor. That is, the memory management mechanism 4A relocates the memory area and the stored data in response to the request from each application 1, 2, 3 and resets the bus control area. Thereby, the memory cell removed from the memory area is effectively utilized as a binos capacitor.
  • the effective area of the memory core unit 410 can be made relatively small.
  • the semiconductor integrated circuit according to the second embodiment of the present invention is configured in the same manner as the semiconductor integrated circuit 100 according to the first embodiment of the present invention except for the inside of the memory block included in the memory core unit 410. Details of those similar components are described with reference to Embodiment 1 and FIG.
  • the memory block 320 is preferably a memory cell 301, a word line 110, 112, ⁇ , a bit line 114, 115, 116, ⁇ , a selector signal line 310, and a third transistor 302, 303, Have 304, ... (see Figure 3).
  • the memory cells 301 are preferably arranged in a grid to form a memory cell array.
  • the word lines 110, 112, ... extend in the lateral direction (the row direction of the memory cell array) between the memory cells 301, and the bit lines 114, 115, ... extend in the longitudinal direction (the column direction of the memory cell array) between the memory cells 301. It extends.
  • the selector signal line 310 is preferably included in each memory block 320 one by one and juxtaposed to the power supply line 120.
  • the third transistors 302, 303, 304, ... are preferably MOSFETs, the gates are connected to the same selector signal line 310, the sources are connected to the same power supply line 120, and the drains are bit lines 114, 115, 116, Connected to one of the .... That is, all the bit lines 114, 115, 116,... Included in the memory block 320 are connected to the same power supply line 120 through any of the third transistors 302, 303, 304,.
  • Each memory cell 301 includes a first transistor 101 and a capacitor 102.
  • the transistor 101 is preferably a MOSFET, with the gate connected to the nearest word line 110, the source connected to the nearest bit line 114, and the drain connected to one end of the capacitor 102 !. The other end of the capacitor 102 is grounded.
  • the capacitor 102 functions as a memory by on-off control of the first transistor 101 using the corresponding word lines 110, 112,.
  • the selector signal line 310 is active, all the third transistors 302, 303, 304 are maintained in the on state. Therefore, the capacitor 102 of the same memory cell is supplied to the power supply line 120 through the bit lines 114, 115, 116,... By the first transistor 101 connected to the active one of the word lines 110, 112,. Connected Thereby, the capacitor 102 functions as a bypass capacitor to suppress the potential fluctuation of the power supply line 120.
  • the capacitor 102 of each memory cell includes the selector signal line 310 and the word lines 110 and 11.
  • the memory block 320 according to Embodiment 2 of the present invention differs from the memory block according to Embodiment 1 in that third transistors 302, 303, 304, ... are bit lines 114, 115, 116 instead of the second transistor 103. , ... are connected one by one. Therefore, in the second embodiment, the total number of transistors to be included in one memory block and the number of selector signal lines are smaller than those in the first embodiment. Furthermore, the configuration of the individual memory cells may not be changed in the conventional configuration.
  • the memory control unit 402 changes each state of the selector signal line 310, and the word line to be activated is set to the memory core unit. Designate for 410. Besides, preferably all the word lines 110, 112,... May be activated automatically when the selector signal line 310 is activated.
  • Third Transistor Power Aside from the one shown in FIG. 3, one may be provided for each of a plurality of bit lines. In that case, the capacitor used as a bypass capacitor The number of memory cells included in one row of the memory cell array is less than the total number of capacitors! / The number is changed as one unit.
  • a plurality of power supply lines are provided, and another power supply line is used as the third transistor for each predetermined number of columns of the memory cell array. It may be connected.
  • the semiconductor integrated circuit according to the third embodiment of the present invention is configured in the same manner as the semiconductor integrated circuit 100 according to the first embodiment of the present invention except for the selector signal line and the memory core portion 410. Details of those similar components are the same as those described in Embodiment 1 and FIGS.
  • the register 415 is provided in the memory core portion 410 (see FIG. 6). Furthermore, instead of the selector signal lines 421, 422, 423, and 424 (see FIG. 4) connected between the memory control unit 402 and each memory block of the memory core unit 410, between the register 415 and each memory block. Selector signal lines 431, 432, 433, 434 are connected.
  • the memory control unit 402 specifies, for each memory block, the number of capacitors of the memory cell to be used as a bypass capacitor for the register 415.
  • the ratio of the number of memory cells between the value memory area set in the register 415 and the bypass capacitor area may be expressed.
  • the memory core unit 410 controls the states of the selector signal lines 431, 432, 433, 434 based on the value set in the register 415. As a result, it is dynamically changed in accordance with the number processing of the capacitors of the memory cells to be connected to the power supply line and the situation.
  • the present invention relates to a semiconductor integrated circuit, in particular to a semiconductor memory device mounted thereon, and as described above, the number of capacitors of memory cells to be used as a bypass capacitor can be dynamically changed.
  • the present invention is clearly an industrially applicable invention.

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Abstract

バイパスコンデンサとして使用されるメモリセルの数を動的に変更可能な半導体記憶装置の提供を目的とする。各メモリブロックではセレクタ信号線が各ワード線に一つずつ並置されている。隣接するワード線とセレクタ信号線との対では各状態が互いに逆に維持される。メモリブロック内では更に、電源ラインの枝が各ビット線に一つずつ並置されている。各メモリセルでは、第１のトランジスタがワード線の状態に応じてキャパシタをビット線に接続する。更に、第２のトランジスタがセレクタ信号線の状態に応じて同じキャパシタを電源ラインの枝に接続する。行方向に並んだメモリセルでは、第１のトランジスタのゲートが同じワード線に接続され、第２のトランジスタのゲートが同じセレクタ信号線に接続されている。

Description

半導体記憶装置、及びそれを搭載した半導体集積回路
技術分野
[0001] 本発明は、半導体記憶装置に関し、特に半導体集積回路に搭載された半導体記 憶装置に関する。
背景技術
[0002] ダイナミック型半導体記憶装置 (DRAM)は高集積ィ匕ゃ大容量ィ匕が容易である。近 年では、ロジック回路と同じチップに集積ィ匕された DRAM (混載 DRAM)の利用が 一般ィ匕している。混載 DRAMは特にデータ転送速度が高いので、大量データの高 速演算や通信を行うシステム LSI (例えばグラフィックス LSI)に適している。一方、混 載 DRAMは通常の DRAMよりプロセスが複雑である。 DRAM混載プロセスを簡素 化するための従来の技術としては例えば次のようなものが知られている（例えば、特 許文献 1参照)。この従来の技術による DRAMでは、メモリセルアレイの一部でメモリ セルのキャパシタが以下のようにバイノスコンデンサ（平滑容量）に転用される（図 2 参照）。複数のビット線 206、 207、 208の接続端子 B 、B、B が電源ライン VDDに接
i+1 i i-1
続される。一方、ワード線 203、 204の接続端子 W、 W が所定の電位 VWLに維持され
i i+1
る。その電位 VWLは、各メモリセルに含まれているトランスファーゲート 201をオン状態 に維持する。その結果、各メモリセルのキャパシタ 202がトランスファーゲート 201とビッ ト線 206、 207、又は 208とを介して電源ライン VDDに接続される。こうして、各メモリセ ルのキャパシタ 201が、電源ライン VDDとグランドとの間に付加されたバイパスコンデ ンサとして働き、電源ライン VDDの電位変化を抑制する。バイパスコンデンサとして通 常利用される MOSトランジスタの層間容量や配線間容量と比べ、メモリセルのキャパ シタは一般に素子面積に対する容量の比が高い。それ故、小面積でかつ大規模な 平滑容量を確保したまま、 DRAM混載プロセスからバイパスコンデンサのプロセスを 省略可能である。
特許文献 1：特開 2003— 332532号公報
発明の開示 発明が解決しょうとする課題
[0003] 上記のような従来の DRAMでは、バイパスコンデンサとして使用されるメモリセルに 接続されたビット線とワード線との各電位が固定されているので、それらのメモリセル が元のメモリ機能 (ビット情報を記憶する能力）を完全に失う。すなわち、バイバスコン デンサとして使用されるメモリセルの総数が一定で、かつ不変である。一方、 DRAM に含まれているメモリセルのうち、ビット情報の記憶に実際に利用されるものの数は一 般に、アプリケーション、環境、及び動作状態に応じて変動する。従って、メモリセル の利用効率を更に上昇させ、 DRAMの更に実効的な小面積ィ匕を達成するには、バ ィパスコンデンサとして利用されるメモリセルの数を、アプリケーションから要求される 性能、環境、及びメモリの使用状況に応じて動的に変更すべきである。
本発明は、バイパスコンデンサとして使用されるメモリセルの数を動的に変更可能 な半導体記憶装置の提供を目的とする。
課題を解決するための手段
[0004] 本発明による半導体記憶装置は、メモリセルのキャパシタを電源ラインに接続でき、 かつ遮断できる。それにより、電源ラインに接続されてバイパスコンデンサとして利用 されるキャパシタの数が変更可能である。好ましくは、その半導体記憶装置が、 並置された複数のビット線、
ビット線と交わる方向に並置された複数のワード線、
ワード線の一つによって制御され、上記のキャパシタの一つをビット線の一つに接 続する第 1のトランジスタ、
そのキャパシタを電源ラインに接続する第 2のトランジスタ、及び、
第 2のトランジスタを制御するセレクタ信号線、を有する。更に好ましくは、所定数の 第 2のトランジスタが同じセレクタ信号線によって制御される。セレクタ信号線は好まし くは、所定数のワード線に対して一つずつ設けられている。その他に、第 2のトランジ スタに接続された電源ラインが、所定数のビット線又はワード線に接続されたメモリセ ノレのグノレープごとに異なって 、ても良 、。
[0005] 本発明による半導体記憶装置は第 2のトランジスタに代え、ビット線の一つを電源ラ インに接続する第 3のトランジスタ、を有しても良い。その場合、セレクタ信号線が第 3 のトランジスタを制御する。好ましくは、所定数の第 3のトランジスタが同じセレクタ信 号線によって制御される。第 3のトランジスタが複数のビット線を同じ電源ラインに接 続しても良い。
[0006] 本発明による上記の半導体記憶装置では各メモリセルのキャパシタカ 第 2または 第 3のトランジスタのオン期間ではバイパスコンデンサとして機能し、第 2または第 3の トランジスタのオフ期間ではメモリとして機能する。従って、その半導体記憶装置は、 ビット情報の記憶には使用されて ヽな 、メモリセルのキャパシタをバイパスコンデンサ として機能させ、電源ラインの電位変動を抑制できる。更に、第 2または第 3のトランジ スタの各オンオフ状態がセレクタ信号線で制御可能であるので、ノ ィパスコンデンサ として利用されるメモリセルのキャパシタの数力 セル単位、ワード単位、又はブロック 単位で、動的に変更可能である。
[0007] 本発明による半導体集積回路は本発明による上記の半導体記憶装置を有し、その メモリセルのキャパシタのうち、電源ラインに接続されるものの数を、処理に応じて変 更する。好ましくは、その半導体集積回路が、
所定のアプリケーションを実行するロジック回路部 (好ましくは CPU)、及び、 ロジック回路部からの命令に従って上記の半導体記憶装置を制御し、特に電源ライ ンに接続されるキャパシタの数を処理に応じて変更するメモリ制御部、
を更に有する。好ましくは、メモリ制御部がセレクタ信号線を処理に応じて制御する。 その他に、その半導体記憶装置が、セレクタ信号線を制御するレジスタ、を更に含み 、メモリ制御部がそのレジスタを処理に応じて制御しても良い。
[0008] 本発明による上記の半導体集積回路は、上記の半導体記憶装置のメモリセルに含 まれて 、るキャパシタのうち、ビット情報の記憶に使用されて 、な 、ものを電源ライン に接続してバイパスコンデンサとして機能させ、電源ラインの電位変動を抑制する。 その半導体集積回路は特に、セレクタ信号線を直接、又は上記のレジスタで制御可 能である。従って、バイパスコンデンサとして利用されるメモリセルのキャパシタの数が 、好ましくは、アプリケーションから要求される性能、環境、及びメモリの使用状況に応 じ、任意の単位で動的に変更可能である。
発明の効果 [0009] 本発明による半導体集積回路は上記の通り、搭載された半導体記憶装置のメモリ セルに含まれているキャパシタのうち、バイパスコンデンサとして利用されるものの数 を動的に変更可能である。従って、その半導体記憶装置では、従来の半導体集積回 路に搭載される半導体記憶装置と比べ、メモリセルの利用効率の更なる向上が容易 であるので、更なる実効的な小面積ィ匕が達成可能である。その上、アプリケーション や環境が半導体記憶装置に対して与える制約が比較的緩いので、本発明による上 記の半導体集積回路は設計の柔軟性が高い。こうして、本発明による半導体集積回 路は、電源の電位変動を効果的に抑制できるので、特に高速動作の必要なデジタル TV用システム LSIとして有用である。また、本発明による半導体記憶装置は、高速ァ クセスの可能な DRAMへの応用に有利である。
図面の簡単な説明
[0010] [図 1]本発明の実施形態 1による半導体記憶装置を示すブロック図である。
[図 2]従来の半導体記憶装置を示すブロック図である。
[図 3]本発明の実施形態 2による半導体記憶装置を示すブロック図である。
[図 4]本発明の実施形態 1による半導体集積回路のハードウェア構成を示すブロック 図である。
[図 5]本発明の実施形態 1による半導体集積回路のソフトウェア構成を示すブロック図 である。
[図 6]本発明の実施形態 3による半導体集積回路のハードウェア構成を示すブロック 図である。
発明を実施するための最良の形態
[0011] 以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態 1》
本発明の実施形態 1による半導体集積回路 100は好ましくはシステム LSIであり、電 源ライン 120、ロジック回路部 401、メモリ制御部 402、及び半導体記憶装置（以下、メ モリコア部と 、う） 410を有する（図 4参照）。電源ライン 120は一定の電源電位 VDDに 維持され、半導体集積回路 100内の各部に電力を供給する。ロジック回路部 401は好 ましくは CPUであり、内部バスで半導体集積回路 100内の各部と接続されている。口 ジック回路部 401は様々なプログラム（図 5参照）を実行し、半導体集積回路 100内の 各部の動作を制御する。
[0012] メモリ制御部 402は、内部バスでは特にメモリコア部 410に接続され、外部バスでは 半導体集積回路 100の外に配置された外部メモリ Mに接続されている（図 4参照)。外 部メモリ Mは好ましくは DDR— SDRAM又は SRAMである。メモリ制御部 402はロジ ック回路部 401からの命令に従い、外部メモリ Mやメモリコア部 410を直接制御する。メ モリ制御部 402は特にメモリコア部 410に対して所定の信号群 (アドレス ADR、ロウアド レスストローブ RAS、カラムアドレスストローブ CAS、及びライトイネーブル WE)を与え、 メモリ制御部 402とメモリコア部 410との間で交換されるデータ DATAを制御する。メモリ 制御部 402とメモリコア部 410との間には更に、複数のセレクタ信号線 421、 422、 423、 424が接続されている。
[0013] メモリコア部 410は好ましくは DRAMであり、複数（図 4では四つ）のメモリブロック 41 1、 412、 413、 414から構成される（図 4参照）。各メモリブロック 411〜414は電源ライン 1 20とセレクタ信号線 421〜424とに接続されている。メモリ制御部 402によりセレクタ信 号線 421〜424のいずれかがアクティブであるとき、そのセレクタ信号線に接続された メモリブロックでは所定数のメモリセルのキャパシタが電源ライン 120に接続され、バイ パスコンデンサとして利用される。一方、アクティブではないセレクタ信号線 421〜424 に接続されたメモリブロックでは各メモリセルのキャパシタが電源ライン 120から分離さ れ、メモリとしてビット情報を記憶する。
[0014] 本発明の実施形態 1によるメモリブロックは好ましくは、メモリセル 104、ワード線 110 、 112、 · ··、ビット線 114、 115、 116、 · ··、及びセレクタ信号線 111、 113、…を有する（図 1参照)。メモリセル 104は好ましくは格子状に配列され、メモリセルアレイを構成して いる。ワード線 110、 112、…はメモリセル 104の間を横方向（メモリセルアレイの行方向 )に延び、ビット線 114、 115、…はメモリセル 104の間を縦方向（メモリセルアレイの列 方向）に延びている。セレクタ信号線 111、 113、…は各ワード線 110、 112、…に一つ ずつ並置され、メモリセル 104の間を行方向に延びている。特に、隣接するワード線 1 10とセレクタ信号線 111との対では各状態が互いに逆に維持される。すなわち、いず れか一方がアクティブであるときは常に、他方がアクティブではない。メモリブロック内 では更に、電源ライン 120が複数の枝に分岐し、各枝が各ビット線 110、 112、…に並 置され、メモリセル 104の間を列方向に延びて!/、る。
[0015] 各メモリセル 104は、第 1のトランジスタ 101、キャパシタ 102、及び第 2のトランジスタ 1 03を含む（図 1参照）。第 1のトランジスタ 101は好ましくは MOSFETであり、ゲートが 最も近いワード線 110に接続され、ソースが最も近いビット線 114に接続され、ドレイン がキャパシタ 102の一端に接続されて!、る。キャパシタ 102の他端は接地されて!、る。 第 2のトランジスタ 103は好ましくは MOSFETであり、ゲートが最も近いセレクタ信号 線 111に接続され、ソースが最も近い電源ライン 120の枝に接続され、ドレインがキヤ パシタ 102の一端に接続されている。すなわち、行方向に並んだメモリセル 104では、 第 1のトランジスタ 101のゲートが同じワード線 110に接続され、第 2のトランジスタ 103 のゲートが同じセレクタ信号線 111に接続されている。一方、列方向に並んだメモリセ ル 104では、第 1のトランジスタ 101のソースが同じビット線 114に接続され、第 2のトラン ジスタ 103のソースが電源ライン 120の同じ枝に接続されている。
[0016] セレクタ信号線の一つ 111がアクティブではないとき、そのセレクタ信号線 111に接 続された第 2のトランジスタ 103 (すなわち、メモリセルアレイの一行に含まれているメモ リセル 104の第 2のトランジスタ 103)がオフ状態に維持される。従って、メモリセルァレ ィのその一行に含まれているメモリセル 104では、対応するワード線 110を用いた第 1 のトランジスタ 101のオンオフ制御により、キャパシタ 102がメモリとして機能する。すな わち、そのワード線 110がアクティブであるとき、ビット線 114とキャパシタ 102とが導通 する。キャパシタ 102に蓄積された電荷によりビット線 114の電圧レベルが変化するとき は、その変化力もキャパシタ 102に記憶されたビット情報が読み出される。一方、ビット 線 114がプリチャージされているときはキャパシタ 102が充電され、ビット線 114の電圧 レベルに応じたビット情報がキャパシタ 102に記憶される。
[0017] 上記のセレクタ信号線 111がアクティブであるとき、そのセレクタ信号線 111に接続さ れた第 2のトランジスタ 103がオン状態に維持される。従って、メモリセルアレイの一行 に含まれて 、るメモリセル 104ではキャパシタ 102が電源ライン 120に接続され、第 1の トランジスタ 101のオンオフ状態やビット線 114の状態に関わらず、ノィパスコンデンサ として機能する。それにより、電源ライン 120の電位変動が抑制される。 こうして、本発明の実施形態 1によるメモリブロックでは、各メモリセルのキャパシタ 10 2が各セレクタ信号線 111、 113、…の状態に応じ、メモリとしてもバイパスコンデンサと しても機能する。特に、バイノスコンデンサとして利用されるキャパシタの数カ モリセ ルアレイの行単位で変更可能である。
[0018] セレクタ信号線力 図 1に示されているものとは別に、複数のワード線ごとに一つず つ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの数 力 メモリセルアレイの複数の行を一単位として変更される。その他に、メモリセルァレ ィの同じ行の中に、第 2のトランジスタ 103を含むメモリセルと含まないメモリセルとが 混在しても良い。それにより、バイパスコンデンサとして利用されるキャパシタの数力 メモリセルアレイの一行に含まれて 、るメモリセルの数より少な ヽ数を一単位として変 更可能である。更に、図 1に示されている一系統の電源ライン 120とは異なり、複数系 統の電源ラインが設けられ、メモリセルアレイの所定数の列又は行ごとに別系統の電 源ラインが第 2のトランジスタ 103に接続されても良い。すなわち、第 2のトランジスタ 10 3に接続された電源ライン力 所定数のビット線又はワード線に接続されたメモリセル のグループ（すなわち、セル、ワード、又はブロック）ごとに異なる。
[0019] 本発明の実施形態 1による半導体集積回路は上記のメモリブロックに含まれている メモリセルのキャパシタのうち、バイパスコンデンサとして利用されるものの数を以下の ように調節する。
ロジック回路部 401が様々なプログラムを実行する（図 5参照)。プログラムには、種 々のアプリケーション 1、 2、 3、オペレーティングシステム（OS) 4、及びデバイスドライ ノ 5が含まれる。アプリケーションお 2、 3は OS4に対し、システムの資源（ロジック回路 部 401、メモリコア部 410、外部メモリ M等）の利用を要求する。 OS4はシステムの資源 を管理し、各アプリケーション 1、 2、 3からの要求に応じて実際に利用されるべきデバ イスやメモリ領域を割り振る。デバイスドライバ 5は OS4からの指示に従って各デバイ ス (メモリ制御部 402、メモリコア部 410、外部メモリ M等）を実際に制御する。
[0020] システムのメモリ空間は、 OS4に含まれているメモリ管理機構 4Aによって管理される
(図 5参照)。メモリ管理機構 4Aは特に、論理的なメモリ空間の一部をメモリコア部 410 と外部メモリ Mとのそれぞれの物理的なメモリ領域に対して割り当て、それぞれの対応 関係を管理する。従って、各アプリケーション 1、 2、 3は (原則的には）、メモリコア部 41 0と外部メモリ Mとの間のハードウェア的な違いに関わらず、システムのメモリ空間の各 領域を同等に利用できる。本発明の実施形態 1では好ましくは、メモリ管理機構 4Aが メモリコア部 410について、そのメモリ領域と共に、バイパスコンデンサとして利用され るべきメモリセルの領域 (以下、バスコン領域という）を管理する。すなわち、メモリ管 理機構 4Aが各アプリケーション 1、 2、 3からの要求に応じてメモリ領域及び記憶された データを再配置すると共に、バスコン領域を再設定する。それにより、メモリ領域から 外されたメモリセルがバイノスコンデンサとして有効に活用される。
こうして、本発明の実施形態 1による半導体集積回路では、メモリコア部 410に含ま れて 、るメモリセルの利用効率が高 、ので、メモリコア部 410の実効的な面積が比較 的小さくできる。
[0021] 《実施形態 2》
本発明の実施形態 2による半導体集積回路は、メモリコア部 410に含まれているメモ リブロックの内部を除き、本発明の実施形態 1による半導体集積回路 100と同様に構 成されている。それら同様な構成要素の詳細は実施形態 1に関する説明及び図 4を 援用する。
[0022] メモリブロック 320は好ましくは、メモリセル 301、ワード線 110、 112、 · ··、ビット線 114、 115、 116、 · ··、セレクタ信号線 310、及び第 3のトランジスタ 302、 303、 304、…を有する (図 3参照)。メモリセル 301は好ましくは格子状に配列され、メモリセルアレイを構成し ている。ワード線 110、 112、…はメモリセル 301の間を横方向（メモリセルアレイの行方 向）に延び、ビット線 114、 115、…はメモリセル 301の間を縦方向（メモリセルアレイの 列方向）に延びている。セレクタ信号線 310は好ましくは各メモリブロック 320に一つず つ含まれ、電源ライン 120に並置されている。第 3のトランジスタ 302、 303、 304、…は 好ましくは MOSFETであり、ゲートが同じセレクタ信号線 310に接続され、ソースが同 じ電源ライン 120に接続され、ドレインがビット線 114、 115、 116、…の一つに接続され ている。すなわち、メモリブロック 320に含まれている全てのビット線 114、 115、 116、… が第 3のトランジスタ 302、 303、 304、…のいずれかを通して同じ電源ライン 120に接続 されている。各メモリセル 301は第 1のトランジスタ 101とキャパシタ 102とを含む。第 1の トランジスタ 101は好ましくは MOSFETであり、ゲートが最も近いワード線 110に接続 され、ソースが最も近いビット線 114に接続され、ドレインがキャパシタ 102の一端に接 続されて!、る。キャパシタ 102の他端は接地されて 、る。
[0023] セレクタ信号線 310がアクティブではないとき、第 3のトランジスタ 302、 303、 304、… が全てオフ状態に維持される。従って、メモリブロック 320に含まれている全てのメモリ セル 301では、対応するワード線 110、 112、…を用いた第 1のトランジスタ 101のオンォ フ制御により、キャパシタ 102がメモリとして機能する。一方、セレクタ信号線 310がァク ティブであるとき、第 3のトランジスタ 302、 303、 304が全てオン状態に維持される。従 つて、ワード線 110、 112、…のうち、アクティブなものに接続された第 1のトランジスタ 1 01により、同じメモリセルのキャパシタ 102がビット線 114、 115、 116、…を通して電源ラ イン 120に接続される。それにより、そのキャパシタ 102がバイパスコンデンサとして機 能し、電源ライン 120の電位変動を抑制する。
[0024] こうして、本発明の実施形態 2によるメモリブロック 320では実施形態 1によるメモリブ ロックと同様に、各メモリセルのキャパシタ 102がセレクタ信号線 310とワード線 110、 11
2、…との各状態に応じ、メモリとしてもバイパスコンデンサとしても機能する。特に、バ ィパスコンデンサとして利用されるキャパシタの数力 Sメモリセルアレイの行単位又はメ モリブロック単位で変更可能である。本発明の実施形態 2によるメモリブロック 320では 更に実施形態 1によるメモリブロックとは異なり、第 2のトランジスタ 103に代えて第 3の トランジスタ 302、 303、 304、…が各ビット線 114、 115、 116、…に一つずつ接続されて いる。従って、実施形態 2では実施形態 1より、一つのメモリブロックに含まれるべきト ランジスタの総数とセレクタ信号線の本数とがいずれも少ない。更に、個々のメモリセ ルの構成が従来の構成力も変更されなくても良い。ここで、各メモリブロック 320に対し てノ スコン領域が設定されるとき、好ましくは、メモリ制御部 402がセレクタ信号線 310 の各状態を変化させると共に、アクティブにされるべきワード線をメモリコア部 410に対 して指定する。その他に、セレクタ信号線 310がアクティブにされるときは自動的に、 好ましくは全てのワード線 110、 112、…がアクティブにされても良い。
[0025] 第 3のトランジスタ力 図 3に示されているものとは別に、複数のビット線ごとに一つ ずつ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの 数力 メモリセルアレイの一行に含まれて 、るキャパシタの総数より少な!/、数を一単 位として変更される。その他に、図 3に示されている一系統の電源ライン 120とは異な り、複数系統の電源ラインが設けられ、メモリセルアレイの所定数の列ごとに別系統の 電源ラインが第 3のトランジスタに接続されても良い。
[0026] 《実施形態 3》
本発明の実施形態 3による半導体集積回路は、セレクタ信号線とメモリコア部 410と を除き、本発明の実施形態 1による半導体集積回路 100と同様に構成されている。そ れら同様な構成要素の詳細は実施形態 1に関する説明及び図 1、 4を援用する。
[0027] 本発明の実施形態 3による半導体集積回路では実施形態 1による半導体集積回路 とは異なり、メモリコア部 410の内部にレジスタ 415が設けられている（図 6参照)。更に 、メモリ制御部 402とメモリコア部 410の各メモリブロックとの間に接続されたセレクタ信 号線 421、 422、 423、 424 (図 4参照）に代え、レジスタ 415と各メモリブロックとの間にセ レクタ信号線 431、 432、 433、 434が接続されている。メモリ制御部 402はレジスタ 415に 対し、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数をメモリブ ロックごとに指定する。ここで、レジスタ 415に設定される値力 メモリ領域とパスコン領 域との間でのメモリセルの数の比率を表しても良い。メモリコア部 410はレジスタ 415に 設定された値に基づき、セレクタ信号線 431、 432、 433、 434の各状態を制御する。そ れにより、電源ラインに接続されるべきメモリセルのキャパシタの数力 処理や状況に 応じて動的に変更される。
産業上の利用可能性
[0028] 本発明は半導体集積回路、特にそれに搭載される半導体記憶装置に関し、上記 の通り、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数を動的 に変更可能である。このように、本発明は明らかに、産業上利用可能な発明である。

Claims

請求の範囲
[1] メモリセルのキャパシタを電源ラインに接続でき、かつ遮断できる半導体記憶装置。
[2] 並置された複数のビット線、
前記ビット線と交わる方向に並置された複数のワード線、
前記ワード線の一つによって制御され、前記キャパシタの一つを前記ビット線の一 つに接続する第 1のトランジスタ、
前記キャパシタの一つを前記電源ラインに接続する第 2のトランジスタ、及び、 前記第 2のトランジスタを制御するセレクタ信号線、
を有する、請求項 1に記載の半導体記憶装置。
[3] 所定数の前記第 2のトランジスタが同じ前記セレクタ信号線によって制御される、請 求項 2に記載の半導体記憶装置。
[4] 前記セレクタ信号線が所定数の前記ワード線に対して一つずつ設けられて 、る、 請求項 2に記載の半導体記憶装置。
[5] 前記第 2のトランジスタに接続された前記電源ライン力 所定数の前記ビット線又は 前記ワード線に接続された前記メモリセルのグループごとに異なる、請求項 2記載の 半導体記憶装置。
[6] 並置された複数のビット線、
前記ビット線と交わる方向に並置された複数のワード線、
前記ワード線の一つによって制御され、前記キャパシタの一つを前記ビット線の一 つに接続する第 1のトランジスタ、
前記ビット線の一つを前記電源ラインに接続する第 3のトランジスタ、及び、 前記第 3のトランジスタを制御するセレクタ信号線、
を有する、請求項 1に記載の半導体記憶装置。
[7] 所定数の前記第 3のトランジスタが同じ前記セレクタ信号線によって制御される、請 求項 6に記載の半導体記憶装置。
[8] 前記第 3のトランジスタが複数の前記ビット線を同じ前記電源ラインに接続する、請 求項 6に記載の半導体記憶装置。
[9] メモリセルのキャパシタを電源ラインに接続でき、かつ遮断できる半導体記憶装置、 を有する半導体集積回路であり、前記電源ラインに接続される前記キャパシタの数を 処理に応じて変更する半導体集積回路。
[10] 所定のアプリケーションを実行するロジック回路部、及び、
前記ロジック回路部からの命令に従って前記半導体記憶装置を制御し、特に前記 電源ラインに接続される前記キャパシタの数を処理に応じて変更するメモリ制御部、 を更に有する、請求項 9に記載の半導体集積回路。
[11] 前記半導体記憶装置が、
並置された複数のビット線、
前記ビット線と交わる方向に並置された複数のワード線、
前記ワード線の一つによって制御され、前記キャパシタの一つを前記ビット線の一 つに接続する第 1のトランジスタ、
前記キャパシタの一つ又は前記ビット線の一つを前記電源ラインに接続する第 2 のトランジスタ、及び、
前記第 2のトランジスタを制御するセレクタ信号線、
を含む、請求項 10に記載の半導体記憶装置。
[12] 前記メモリ制御部が前記セレクタ信号線を処理に応じて制御する、請求項 11に記 載の半導体記憶装置。
[13] 前記半導体記憶装置が、前記セレクタ信号線を制御するレジスタ、を更に含み、 前記メモリ制御部が前記レジスタを処理に応じて制御する、
請求項 11に記載の半導体記憶装置。
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