CN1083607C - 半导体存储器 - Google Patents

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Abstract

一种结构与DRAM相同、不需刷新操作、且一旦断电后仍能保持数据的半导体存储器。它有将由一个晶体管和一个电容器构成的存储单元有选择地配置在多条字线WL和多条位线BL的交点的存储单元阵列，通电有效时，连接所选择字线WLO的存储单元M1、M3内的各晶体管导通，通电有效时连接非选择字线WL1的存储单元M0、M2内的各晶体管呈截止状态，通电待用时，断电时，电源接通时及电源切断时，全部存储单元M0～M4内的各晶体管呈截止状态。

Description

半导体存储器
本发明涉及把信息存入电容器的半导体存储器，尤其涉及即使断电也能保持存储数据的半导体存储器。
现在，半导体存储器不仅用于计算机，而且还被广泛地用于汽车、录音、录像、电视等方面。
特别是DRAM(动态RAM)，其存储单元可由一个晶体管和一个电容器简单地构成，从存储单元尺寸小、容易加工、高可靠性、以及速度等方面与其它种类的存储器相比较，获得广泛应用，目前正大量生产着4M及16M的DRAM。这种DRAM存在以下问题。
如图42(a)所示，DRAM由一个晶体管和一个电容器构成，电容器中存储的例如写入“1”的单元数据主要通过结漏电流，使电荷从与存储节点VN连接的晶体管的源极一侧的扩散层流到基片或阱。因此，如图42(b)所示，电位下降，数据从“1”变为“0”。
这样一来，DRAM便是数据随时间而消失的易失性存储器。因此，如图42(c)所示，在接通电源后，写入DRAM的数据必须在数据保持最长时间内进行再次读出数据后重新写入的刷新操作。另外，如果使电源降压，不仅上述漏电流，而且断电时上述的结变成正向偏置，单元晶体管导通，数据保持无保障，单元数据被破坏。
在现有的DRAM操作中，利用试制的64kBDRAM测试设备进行了实际断电后再接通电源、然后读出单元数据的实验，其结果示于图44。
图44(a)表示将数据写入存储单元后，在继续通电的状态下，等待0.4秒后(即保持数据0.4秒后)读出单元数据的结果。横轴表示电极板电压(VPL)，纵轴表示位线预充电电压(VBL)。可知以往是以DRAM的等待方式保持单元数据。
图44(b)表示用同一设备，将数据写入存储单元后断开电源，经过0.4秒的断电时间后，再次接通电源并读出单元数据的结果。横轴表示电极板电压(VPL)，纵轴表示位线预充电电压(VBL)。可知在现有的DRAM方式中，无论在VPL、还是在VBL条件下，单元数据均被破坏。
其原因不仅是由于上述的电源被断开，电极板电压从1/2Vcc下降到0V，而且电源通/断时，DRAM的内部电路误动作而导致错误的字线选择，结果电源通/断时字线浮动，存储单元电荷流出，引起数据破坏。
例如，假定以往当电极板电位为1/2Vcc时写入“0”，即Vss写入时将电源断开，则电极板电位变为Vss，存储节点电位变为-1/2Vcc，而且由于nMOS传输门晶体管的导通及Pn结的正向偏置，“0”数据被破坏。
各种半导体存储器示于图42(d)。SRAM(静态RAM)与DRAM一样高速动作，而且不需要刷新，但它是断电后单元数据便被完全破坏的易失性存储器。
与此相反，即使断电，数据也不会被破坏的存储器、即非易失性存储器有MROM(掩模型ROM)、EPROM、E2PROM、FRAM(铁电RAM)等，但它们读写慢，而且数据的改写次数受限制。例如，MROM不能改写，EPROM、E2PROM等只能保证改写105次左右。这是因为利用隧道效应等，使电子在栅极氧化膜中通过，进行写入/擦除，从原理上说是一种破坏性地使用器件，而且写入速度慢。
FRAM采用强电介质膜，利用极化保持数据，但膜的可靠性及改写电路(105～1011次左右)有问题。
另外，通过DRAM等的超高密度化来提高器件的可靠性，为了抑制消耗功率的增大，不得不降低电源电压。与此相反，为了抑制晶体管的亚阈值电流的增加，不能降低阈值电压。于是存在DRAM动作即使达到微细化也不会变快的问题。
要想跟踪CPU等的动作，如果既降低电源、又降低阈值电压，则如图43所示，接通电源时的漏电流随其世代呈指数函数关系而增大。为了维持电池长时间工作，本发明者们已提出了电池后备时(休眠状态时)或等待时降低该漏电流的方法(特开平6-208790号公报)，但不存在使漏电流完全为0的方法。
这样，在现有的DRAM中，虽可高速动作且改写次数无限大，但是第1，即使在通电的情况下，也必须频繁地进行刷新动作；第2，一旦断电，单元数据便被破坏，即使再通电也不能保持数据；第3，等待时或在“休眠”状态下，也有漏电流，存在消耗电力的问题。另一方面，其它非易失性存储器，其改写次数受限制，像DRAM、SRAM那样不能自由利用，其用途受到限制。
本发明就是考虑到上述情况而开发的，其目的在于提供一种其结构与DRAM相同，不需要进行刷新操作，而且一旦断电后再次通电也能保持数据的半导体存储器。
为了解决上述课题，本发明采用下述结构。
即本发明的半导体存储器的存储单元(权利要求1)由一个电容器和一个晶体管构成，晶体管的栅极连接在字线上，漏极连接在位线上，源极连接在电容器的一端而构成存储节点，电容器的另一端连接在电极板上，该存储单元有选择地配置在多条字线和多条位线的交点上，该半导体存储器的特征在于：电源有效通电时，连接在所选择字线上的存储单元内的各晶体管呈导通状态，电源通电且有效时，连接在非选择字线上的存储单元内的各晶体管呈截止状态，而当电源通电等待时、电源断电时、电源接通时、以及电源断掉时，上述存储单元的全部晶体管均呈截止状态。
这里，作为本发明的好的实施形态，可举例如下。
(1)晶体管是在SiO2等绝缘物上形成的pMOS或nMOS。
(2)晶体管呈截止状态时，字线电位与电极板电位之差始终保持一定，而且位线电位在晶体管为nMOS时比字线电位高，为nMOS时比字线电位低。
(3)当晶体管为nMOS时，电极板与电源的通、断无关而连接在Vss上，为PMOS时，电极板与电源的通、断无关而连接在Vcc上。
(4)晶体管的阈值电压是将电流为1μA时的电压设定为阈值电压，且在S因子×10以上。
(5)设定电流为1μA时的电压为晶体管的阈值电压，且使阈值电压在S因子×18以上。
(6)为了在电源断电时使全部字线和地线电位相同，或者使全部位线和地线电位相同，而用耗尽型的pMOS或nMOS连接它们的节点。
(7)电源通电时，电极板电位在nMOS晶体管的情况下比Vss低，在pMOS晶体管的情况下比Vcc低。
(8)除电源断电时、电源接通时及电源断掉时以外，电源通电等待时或有效时，电极板电位比Vss低。
(9)单元晶体管中的沟道部分的全部或一部分Si的厚度比源极或漏极的Si的厚度薄。
(10)在源极或漏极与沟道部分之间夹着绝缘物，或者使绝缘物进入沟道部分内的一部分区域。
(11)电源通、断时或电源断电时，字线驱动电源接地。
(12)字线驱动电源电压上升比电源Vcc滞后，字线驱动电源电压下降比电源Vcc超前。
(13)将耗尽型nMOS或耗尽型PMOS晶体管的漏极与行译码器最后一级的字线驱动晶体管并联，源极接地。
(14)将有选择地把字线驱动电源供给行译码器的电路的输出端作为漏极，连接使源极接地的耗尽型nMOS或pMOS。
(15)电源通电时，电极板电位在单元晶体管的VT以下、而在0V以上。
另外，在本发明的半导体存储器(权利要求10)中，由1个晶体管和1个电容器构成的存储单元有选择地配置在多条字线和多条位线的交点上，该半导体存储器的特征在于：备有在电源接通或电源切断前将特定的信号或特殊命令从外部输入芯片的装置，以便切断电源后再次接通电源时存储数据不会从存储单元的电容器消失，或者在芯片内部具有检测电源接通或电源切断的电路。
在本发明的半导体存储器(权利要求11)中，有由一个晶体管和一个电容器构成的存储单元有选择地配置在多条字线和多条位线的交点的存储单元阵列，将外部电源在内部降压后使用或在外部电源与内部电源之间设置开关，该半导体存储器的特征在于：备有通过输入外部信号或命令而与从外部电源施加Vcc无关地停止动作、使内部电源或降压电位达到Vss的内部降压电路。
在本发明的半导体存储器(权利要求12中)，备有将由一个晶体管和一个电容器构成的存储单元配置成阵列状的半导体存储器主体和控制该半导体存储器主体的控制器，该半导体存储器的特征在于：能保持上述半导体存储器主体中的写入数据而将上述控制器的电源断开。
在本发明的半导体存储器(权利要求13)中，备有将由一个晶体管和一个电容器构成的存储单元配置成阵列状的半导体存储器主体和控制该半导体存储器主体的控制器，该半导体存储器的特征在于：能保持上述半导体存储器主体中的写入数据而将上述控制器和上述半导体存储器主体的电源断开。
如果采用本发明(权利要求1)，则能控制存储单元的传输门的栅极、源极、漏极之间的偏置条件，还能控制基片和源极之间的反向偏置条件，以便在电源有效通电时只导通与所选择字线连接的存储单元的传输门，在有效时间内未选择的其它存储单元及等待时的全部存储单元不言而喻呈截止状态，而且在电源断电时、电源接通时及电源断掉时，全部存储单元的传输门的晶体管都呈截止状态。因此，在切断电源后再接通电源、直至再次读出时，能防止电荷从存储节点处的电容器流到其它节点，即使再接通电源，写入数据也不会被破坏。
由于采用SOI结构，所以只将与存储节点连接的pn结作为晶体管的沟道部分。即由于晶体管的源极和基片之间无pn结，所以无pn结漏电流，可使电源切断后至电源再接通的时间更长。这是由于晶体管截止时的沟道漏电流小，或电容器绝缘膜的漏电流小，而决定了电荷的保持时间。
由于晶体管处于截止状态时，字线电位和电极板电位之差始终保持一定，而且位线电位在晶体管为nMOS时比字线电位高，为pMOS时比字线电位低，所以即使切断电源，使晶体管持续处于截止状态，也能设定该晶体管的偏置条件。而且，如果能一边保持晶体管截止时的字线电位和电极板电位的电位差一定，一边设定位线电位比字线电位高(nMOS时)或低(pMOS时)，则即使断开电源也能保存单元数据。
nMOS时，如果使电极板电位为Vss，则即使断开电源，存储节点的电位也不变化，截止时栅极电位也为Vss时，即使仍保持断开电源，这些晶体管的栅极—源极之间的电位仍为0V，数据也不会被破坏。PMOS时也一样，假定电源通电时电极板电位为Vcc、晶体管截止时栅极电位为Vcc，则尽管断开电源，两节点一起变为Vss，但晶体管仍为截止状态，数据也不会被破坏。
使用SOI等晶体管时没有结漏电流，主要的漏电流源是单元晶体管，如果提高其截止特性，可长时间使DRAM的电源处于断开状态。如果将该晶体管的阈值电压提高到S因子的10倍以上，则即使将电源断开达1分钟左右，数据仍能保持。如果达1分钟左右，则电源断开时的效果大。另外，如果将阈值电压设定在S因子的约18倍以上，则单元数据能保持10年之久，所以达到了与其它非易失性存储器同样的技术规格，虽然是DRAM，但也能作为非易失性存储器使用。
顺便说一下，假设通电电流为20mA、通电时间为200μS、维持电流为100μA，则如果是40mS以上的暂停特性，将电源断开后效果好。暂停1S时维持电流降低到1/30，暂停1分钟时，降低到1/1800。
由于用耗尽型的pMOS或nMOS连接这些节点，以便在断电期间使全部字线、全部电极板和全部位线电位相同，所以实际上因电源断掉或升压时的各种噪声而在字线和电极板之间产生电位差，但可不致使处于截止状态的单元晶体管导通。
电源完全断开时，由于DRAM内部的全部电路不与电源接通，因此这时甚至使字线和电极板短路。另外，使用耗尽型晶体管，以便位线也能短路。耗尽型晶体管的栅极为0V时，由于处于“导通”状态，所以即使电源断开时，也能使各节点间短路。
电源通电时，例如为nMOS单元晶体管时，通过使电极板电位为低于Vss的负值，则电源断开时，存储节点的电压为“0”时，变成其电位比Vss高。因此，为了防止电源接通、降压或断开电源时的噪声，使字线与存储节点之间的电位差(控制极电压—源极电压)＝负值，使晶体管不易导通。另外，有基片时，使源极—基片之间的pn结经常呈反向偏置，即使电源断开时有噪声。
在SOI等晶体管的情况下，漏电流主要是由单元晶体管产生的，因此通过使沟道部分的全部或一部分的Si的厚度比源极或漏极的Si的厚度薄，能减少单元晶体管截止时的漏电流。通过将绝缘物夹在源极或漏极与沟道部分之间，可进一步减少晶体管截止时的漏电流。
如果采用本发明(权利要求10)，由于为防止当电源升压、降压时产生的噪声使单元晶体管导通而从芯片外部输入表示电源接通时各电源或内部电路达到稳定的期间的外部信号、外部命令，或者在芯片内部具有表示电源接通后到达某一时间的电路，所以能在变成完全待用之前，使字线、电极板及位线等的电位稳定，能防止存储单元中的数据丢失。
如果在断电前输入特定的信号、命令，或在芯片内部具有检测断电的电路，则利用该信号，不致由于断电时产生的噪声而造成字线、位线、电极板等的电位变动，而使这些电位稳定，能保护存储单元数据不被破坏。
如果采用本发明(权利要求11)，则在应用产生比外部电源电压低的内部电源的DRAM的情况下，或采取只将开关装在外部电源和内部之间的方式时，由于在将外部电源断开之前，使降压电路停止工作，或者通过切断上述开关，停止内部电源供电，使电压降至Vss，所以能不消耗芯片内部电路的电力。当然，由上述( 1)可知，这时也能保持单元数据。
如果采用本发明(权项12、13)，则由于在“休眠”状态时不需要DRAM控制器，所以可通过停止其动作，降低***整体的功率。
图1是与第1实施例有关的半导体存储器的电路结构图。
图2是表示第1实施例中的驱动信号的图。
图3是第1实施例中的元件结构的断面图。
图4是表示在第1实施例中延长DRAM暂停特性的条件的图。
图5是表示第2实施例中的驱动信号的图。
图6是第3实施例的结构图。
图7是第4实施例的框图。
图8是第4实施例中的变形例的框图。
图9是第5实施例的电路结构图和信号波形图。
图10是第6实施例的电路结构图和信号波形图。
图11是第6实施例中的变形例图。
图12是与第7实施例有关的行译码电路图。
图13是第8实施例的电路结构图。
图14是第9实施例的电路结构图。
图15是第10实施例的电路结构图和信号波形图。
图16是第11实施例的电路结构图。
图17是表示第11实施例中的驱动信号的图。
图18是第12实施例的电路结构图。
图19是表示第12实施例中的驱动信号的图。
图20是第13实施例的电路结构图。
图21是表示第13实施例中的驱动信号的图。
图22是第14实施例的电路结构图。
图23是第15实施例的电路结构图。
图24是表示第15实施例中的驱动信号的图。
图25是第16实施例的电路结构图和信号波形图。
图26是第17实施例的元件结构断面图。
图27是第18实施例的电路结构图。
图28是第18实施例中的信号波形图。
图29是第19实施例的电路结构图。
图30是第19实施例中的信号波形图。
图31是第20实施例的电路结构图和信号波形图。
图32是第21实施例的电路结构图。
图33是第21实施例中的信号波形图。
图34是第22实施例的电路结构图。
图35是第22实施例中的信号波形图。
图36是表示将本发明应用于16MBDRAM类时的效果的图。
图37表示将本发明应用于1GBDRAM类时的效果的图。
图38是表示本发明中的暂停特性对电极板电压的依赖关系的实验结果的图。
图39是表示本发明中的暂停特性的字线电源的升压/降压与Vcc的时间差的实验结果的图。
图40是表示本发明的电源断开时间和以往的电源接通后直接暂停时间的实施比较结果的图。
图41是表示本发明中反复进行电源Vcc的接通、断开时的实验结果的图。
图42是现有的半导体存储器的说明图。
图43是DRAM各世代与漏电流及阈值电压之间的关系的图。
图44是表示在现有的DRAM中电源接通后保持的暂停特性和将电源断开一下后再接通时的暂停特性的图。
图中M：存储单元
    Q：晶体管
    C：电容器
    WL：字线
    BL：位线
    SA：读出放大器
下面参照附图说明本发明的实施例。
实施例1：
图1(a)是与本发明的第1实施例有关的半导体存储器的电路结构图。该图中M0～M3表示由一个晶体管和一个电容器构成的存储单元。BL0、 BL0、BL1、 BL1表示读出单元数据的位线。WL0、WL1表示选择存储单元的字线，用行译码器控制。SA0、SA1表示放大BL0和 BL0、BL1和 BL1的微小电位差的读出放大器。Q0～Q3是连接位线和Vss的晶体管，用VHH信号控制。Q4～Q7是将单元阵列和读出放大器隔离的晶体管，用ΦT时钟控制。
在第1实施例中，将数据写入DRAM的存储单元后，为了在将电源Vcc断掉并再次将电源接通而读出数据时能将数据不被破坏地读出，进行了各种研究。
第1，电极板以往固定在1/2Vcc，而在本实施例中固定在Vss。
例如考虑选择字线WL1，将“0”数据写入存储单元M0的存储节点VSN0时，在写入结束后，使字线WL1返回Vss，然后断掉电源。这时，在以往的电极板1/2Vcc的情况下，电极板的1/2Vcc电位随时间而下降，由于电源断开而最后降至Vss。于是，该VSN0的电位通过大容量的单元电容器CO的耦合，下降到-1/2Vcc。这时，字线WL1的电位变为Vss，位线BL0也变为Vss。
在此状态下，由于M0的单元晶体管的源极即存储节点为-1/2Vcc，栅极即字线为Vss，漏极即位线为Vss，所以晶体管呈导通状态，存储节点的电位由Vss下降相当于阈值电压的大小后，变为Vss-VT，存储单元数据的大部分在位线中漏掉，数据被破坏。
然后接通电源，使电极板回到1/2Vcc后，存储节点变成1/2Vcc-VT＞Vss，数据变小，可知容易产生误动作。同样，在断开电源时，在用整体Si晶体管构成DRAM的情况下，在存储节点即源极的pn结的偏置状态下，由于n型存储节点为-1/2Vcc，p型基片为Vss，所以pn结二极管变成正向偏置，单元电荷漏光。于是，存储节点变为Vss-VB。VB表示pn结的内建电压。将电源再次接通后，存储节点变成-VB+1/2Vcc＞Vss，信号量大幅度下降，导致读“0”误动作。
与此不同，在本实施例中，即使电源通电时，也使电极板电位为Vss，写入“0”时，将Vss写入存储节点，将电源断掉，即使位线BL0、字线WL1及电极板全部变为Vss，M0的晶体管的偏置条件也不变，由于晶体管的源极、漏极及栅极全部变为Vss，所以存储单元晶体管不导通。于是，存储节点保持Vss，即使再次接通电源，仍为Vss，信号量不降低，可读出数据。
同样，即使在有基片的情况下，存储节点、基片之间的pn结的两端仍然都为Vss、Vss正向不变，无大电流流动。因此，即使再接入电源，存储节点仍为Vss，不降低信号量，即能读出。从理论上说，“0”数据信号线电位不降低的电极板电位的条件与存储单元漏电流有关，相对于单元晶体管的VT来说，电源通电时，电极板电位最好在VT以下，与pn结漏电流相关，电极板电位最好在Vs以下。
第2，利用检测电源的接通及电压下降时的信号即VHH信号，防止由于电源接通、电压下降的噪声而使得存储单元数据流出。这在电源接通时，在电源从0V上升到Vcc的过程中，当Vcc在2VT(晶体管的VT是阈值电压)以下时，DRAM的外部电路、磁心电路等电路的各节点的电位不能稳定在Vss或Vcc，内部如何动作不明确。这时，可考虑例如字线WL1上升到Vss以上，位线BL0由于噪声有可能下降到Vss以下。
电源接通后，Vcc即使在2VT以上，由于在DRAM芯片内存在多个电路，所以进行逻辑输送直至稳定也达不到正确的待用状态，有可能将噪声加到字线，位线等上。全部单元的信号即使漏掉一个，DRAM也会误动作，因此对噪声采取措施是重要的。该噪声在电源降压时也一样。另外，即使在电源断掉的状态下，从外部引脚接收噪声也会造成误动作。
本发明给出这样的实施例，例如即使从插座拔出DRAM芯片，也不产生误动作，其它实施例中也含有达到安全的措施。
针对上述问题，相对于位线噪声，各位线和Vss之间如图1(a)所示的阈值为正，即栅极为0V时，连接导通的耗尽型pMOS晶体管Q0～Q3，用VHH信号控制。
图2中示出了该动作。最好在接通电源时使VHH信号为低电平。该耗尽型晶体管Q0～Q3由于源极为Vss，所以呈导通状态，由于能将位线固定在Vss，所以能防止因电压上升时的噪声而使存储单元晶体管导通。这可防止由于噪声而使位线降到Vss以下后存储单元晶体管写入“1”的信息在位线中消失。此后，如果达到稳定状态，使VHH信号为高电平，使晶体管Q0～Q3呈截止状态，进入通常的DRAM动作方式。电源降压时，从待用时起降低VHH后将Q0～Q3导通，在以后的时间内断开电源，防止噪声。
同样，字线电位从Vss上升，为了防止数据“1”及数据“0”从存储单元流出，将VHH加到行译码电路，升压、降压时、字线间从Vss浮空，单元数据被输入破坏的电路。详细的电路例示于后面所述的图12～图14、图27～图35等。
该耗尽型pMOS晶体管当然在电源断开状态下仍旧导通，所以断电时将位线、字线固定在Vss，电极板也为Vss，所以全部存储单元晶体管经常保持截止状态，防止单元数据的破坏。
DRAM动作时，使位线预充电电位为以往的1/2Vcc时，在用耗尽型晶体管连接位线和Vss的情况下，如图2中的例(B)所示，接通电源时，使VHH升为高电平后，将ΦT接通，使位线为1/2Vcc，电源降压时，将ΦT断开后，使VHH为低电平，如使位线电位为Vss，则读出放大器部分的1/2Vcc和Vss不短路。
例(A)表示位线Vss预充电方式，这时即使随着电源接入、降压，使ΦT升高、使ΦT降低，也不会引起上述的短路。为了用位线Vss预充电方式正确地增大位线电位差，需要有图1(b)所示的外部写入型的空单元。动作时因晶体管Q0～Q3是截止的，所以位线上升到Vcc，VHH需达到比Vcc高的电位。
图3表示本发明中有效的SOI型存储单元。(a)表示栈单元，(b)表示沟单元。图中所示以nMOS为例，但在pMOS情况下，也可将导电型示于括号()内。
栈/沟单元都在Si基片上有氧化膜，在其上面形成Si层。因此，存储单元晶体管的源极、漏极、沟道部分都在其上部Si层上形成。与源极部分连接的存储节点用氧化膜等绝缘物包围，包括电极板在内用强电介质膜等绝缘物电容器包围。因此，源极部分即存储节点像以往的整体晶体管那样，在与基片之间不存在pn结，不存在较大的pn结反向漏电流，只有较小的绝缘物漏电流。因此，只在SOI的沟道部分存在写入的单元信息漏掉的情况。
因此，只要减少该SOI晶体管截止时的漏电流，DRAM的暂停特性就能飞跃延长。该条件示于图4。
图4中的曲线表示SOI单元晶体管的特性，横轴表示栅极—源极之间的电压Vgs，纵轴表示该晶体管中的电流Ids。当Ids约在1μA以下时，晶体管呈截止状态，Ids以对数标尺向Vgs的负向减小。作为SOI晶体管的特征，其截止特性的斜率的倒数。
S因子＝ΔVgs/log(Ids)因沟道基板间无电容，所以近似于理想的截止特性(在室温下为60mV/dec)，斜率变大，能实现以Vgs的微小变化获得截止特性的极大改进。
在该SOI晶体管中，能实现例如S因子＝70mV/dec的特性，而且如果设计该晶体管的Ids在1μA以下时使阈值电压达到1.13V以上，则可得在字线电压为0V、位线电压为0V、存储节点电压为0V或在Vcc时的漏电流达到Ileak＝10(-1.13/70mV)×10-6＝7×10-23A以下，存储单元中写入1.5V时，如设单元电容Cs＝30fF，则单元蓄积电荷为
(-1.5V-1/2Vcc)×30fF＝22.5fQ因此，可以在单元电荷的漏出时间达
t＝Q/i＝22.5fQ/7×10-23A＝3.2×10-8秒＝10年。以上的期间记录数据，能实现与E2PROM等非易失性存储器同样的技术规格即10年内不需刷新，如果将本发明的可断电电路组合起来，则能将DRAM作为完全非易失性存储器。另外，如果用S因子＝100mV/dec，使VT＝1.61V以上，则10年内不需刷新。
这样，如果设漏电流Ileak为1μA，则阈值电压VT的条件为
VT＞S因子×log(10年内的漏电流Ileak/10-6)＝S因子×log(7×10-23A/10-6A)＝S因子×16.15
如果用不着维持10年而是1分钟不需要刷新，则即使是电源掉电也十分有效，其条件为
VT＞S因子×log(3.75×10-6A/10-6A)＝S因子×9.46
这样，SOI不限于整体的，暂停特性越好，本发明就越有效。再将稍微具体一些的结果示于图36。横轴表示暂停时间或断电时间，纵轴表示维持电流。图中(a)表示现有DRAM中的16MBDRAM类的维护电流。约为100μA，与暂停时间无关。
与此不同，(b)表示本发明的维持电流，随着断电时间的增长而减小。这是因为在本发明中，使DRAM通电后有通电电流，在DRAM技术规格下，通电电流(I power-on)＝20mA，通电时间(T power-on)＝200μS，通电时需要一定的20mA×200μS的电荷。此外，在断电过程中，由于从Vcc流入的电流为零，表示本发明的维持电流，随着断电时间增长而减小。(b)中的16M·64M·256M·1G表示各DRAM世代的暂停时间技术规格，可知即使在通常的技术规格下，本发明也有效。
图37表示1GBDRAM的情况。在现有的DRAM中，待用过程中晶体管的漏电流分量与16M类的相比有所增大(120μA～8mA)。该值表示Vcc＝1.5V，阈值电压＝0.2Vcc·阈值偏差ΔVt＝±0.1V。利用阈值电压的换算，随着世代的增长，阈值电压下降，该值由于阈值电压的偏差而有偏差，在最坏的情况下会达到8mA。另外，伴随微细化，由于引起缺陷的字线和位线的短路还产生大量的待用状态漏电流。每一缺陷的漏电流达120μA，如果芯片中有60个这样的缺陷，则与晶体管的漏电流的大小相等。
以往，刷新电流与其相比较，与暂停时间成反比例下降。可知在1GbDRAM类中，漏电流分量已经比刷新电流大。与图36一样，本发明中的漏电流示于图中下侧。可知，在本发明中以10秒的暂停时间进行比较，漏电流分量比以往下降4.5位。即使加上刷新分量，也能大幅度地下降2.5位。
SOI晶体管中，与nMOS相比较，pMOS的沟道部分的碰撞离子化率小，截止特性也好，现在考虑将nMOS的存储单元晶体管换成pMOS的情况。在这种情况下，也如图3(a)·(b)及图4中的括号()中所示，如果将源极、沟道及漏极作成p-n-P，则容易实现，DRAM磁心电路如使pMOS·nMOS相反，则也容易实现。
该例还示于后面所述的图16等中。另外，存储单元晶体管的驱动能力不那么成问题，因此如后面所述的图26等所示，只考虑改进截止特性的各种方法。
在图3(a)·(b)所示的存储单元晶体管中，主要为了用栅极—沟道之间的功函数差提高阈值，最好在nMOS单元晶体管中采用P型栅极，在pMOS单元晶体管中采用n型栅极。另外，图1中的耗尽型晶体管可以有基片触点，也可以没有。如果使用SOI晶体管，与图4中的电流线A·C相反，如B·D所示，Vgs变成负值时，由于带间隧道电流的作用，漏电流往往反而变大。这时，如图2中的例(A)所示，如为Vss预充电方式，则即使待用时，也能减小电流。
实施例2：
图5表示本发明的第2实施例。它是通过从DRAM芯片外部的引脚输入将DRAM的电源接通、降压通知DRAM芯片，保护存储单元信息，以防通电时、降压时的噪声影响。
如图5所示，使控制信号VHH在接入电源Vcc后，经过准备时间后达到高电平，待用时使VHH为低电平，然后经过芯片停止时间后，将电源断开。
实施例3：
图6表示本发明的第3实施例。即使有知道该芯片的准备及停止的引脚，但由于来自芯片外部的噪声而变动，破坏了存储单元的电极板、位线、字线之间的关系、不可将单元数据遗失。另外，为了在将DRAM芯片从插座拔出时也要将数据保护10年，就必须避免由进入引脚的静电等产生的噪声。
图6(a)表示防护这种输入噪声的电路。通常使输入保护电路为正，将电容CO和电阻RO连接在端子之间，少许来自外部VHH引脚的噪声脉冲通过RO加到Vss上，将内部VHH固定为Vss。哪怕是暂时的大脉冲，通过设置CO也可简单地使VHH不改变。
图6(b)表示噪声更强的输入电路。信号以长脉冲进入VHH，按R1、C1的时间常数通过R1，只要节点A的电位不变成高电平，通过阈值比0V稍正的耗尽型晶体管Q29，VHH中的噪声在Vss消失。正常地使VHH达到高电平时，在基片偏置的作用下，阈值稍许变成负向，Q29截止，正常动作。
实施例4：
图7及图8表示本发明的第4实施例。
如图7(a)所示，上述那种VHH信号也可从DRAM控制器芯片或CPU芯片发生，如图7(b)所示，也可从功率控制芯片发生。另外，如图7(C)所示，也可从含电源的功率控制电路发生。
有功率控制电路或芯片内备有检测接通电源时的电路，还备有检测发生VHH信号及电源降压的电路，也可使VHH为低电平。另外，控制芯片等也可通过从计算机等外部输入命令或接入开关人为地升压、降压，产生VHH。当然也可检测电池的电压降低及外部电源停电，产生VHH。此外，也可通过命令，改变VHH。
图8表示除了将***电源或DRAM电源完全断开的方式外，还考虑到断开“休眠”方式时的电源的方式而予以图示。
在“休眠”方式下，用功率控制电路断开CPU的电源，只接通DRAM控制器及DRAM的电源，这是迄今已有的例，但在本实施例中，作为第1种方式，在“休眠”方式下，不仅将CPU的、而且还将DRAM不需要的DRAM控制器的电源断开。这是因为在此时间内不需要刷新，由于将在刷新信号REF等或 CAS之前使用 RAS等的 RAS、 CAS的信号组合构成的刷新信号本身停止，所以可将DRAM控制器的电源断掉。
在刷新电路内部装有DRAM时，只断开该电路的电源。作为第2种方式，是将CPU、DRAM控制器及DRAM的全部电源断开的方式。
实施例5：
图9表示本发明的第5实施例。(a)是电路结构图，(b)是信号波形图。
在使用方面，外部输入的VHH可以与Vcc的振幅相同。可是，如上述图1所示，由于使用耗尽型晶体管Q0～Q3，所以为了使该晶体管截止，实际上需要Vcc以上的高电平，可在外部输入比Vcc高的VHH，如图9所示，也可在芯片内部将外部VHH升压，产生高的VHH。
图9中的电路用升压电路将振幅为外部Vcc的VHH升压。由于外部电源Vcc升压后不久，内部VHH信号便上升，VHH下降后，Vcc便断开，所以在Vcc接通过程中，VHH为高电平，因此内部VHH发生电路也可作为电源产生Vcc、Vss。
该电路中，外部VHH限于低电平，用Q30将内部VHH降低到Vss，而且不使振荡器动作，所以内部VHH保持为Vss，使外部VHH达到高电平后，振荡器动作，用激励电路(升压电路)产生升压的VHH，达到一定的升压电平后，振荡器停止信号变成低电平，振荡器停止。
实施例6：
图10表示本发明的第6实施例。(a)是电路结构图，(b)是信号波形图。
外部电源接通后，随着时间的推移，PWRON信号从低电平变为高电平。DRAM芯片内部具有电源接通检测电路，如果利用该电路将内部VHH信号达到高电平，则有关电源的升压就不需要外部VHH信号等。
该电源接通电路信号还可用于芯片内的各种电路的复位，本实施例不仅用VHH信号、而且还可用该复位信号将各种电路复位，以便尽可能地在接通电源时无误动作。另外，电源通/断时，VHH信号就像具有与待用同样的逻辑电路一样，使芯片内部的主要电路复位，以便RAS、CAS、WE等内部信号无误动作。
关于电源降压，也可如图10所示那样从外部输入停止信号，也可如图11(a)所示，在降低 RAS之前，先降低 CAS、 WE，再使 WE反复4次为低电平高电平，用一定的命令在内部发生停止信号。如图11(b)所示，可在芯片内部设有这样的电路，即电源断开时，Vcc下降，并由一定的Vcc-min下降后，使停止信号达到高电平的电路。
在图10所示的逻辑电路中，电源升压时噪声加在停止信号上，VHH也能正确地动作。因此，图11(b)中的例(A)、例(B)两者中即使发生停止(Halt)信号，也能发生所希望的VHH。
这样，也可从芯片外部输入表示电源是升压还是降压时的信号，两者都可输入DRAM芯片内检测用的电路。两者输入后，与其它非易失性存储器一样，电源能容易地通/断。
实施例7：
图12是与本发明的第7实施例有关的行译码电路结构图。
本实施例通过在现有的行译码电路中增加含有耗尽型晶体管的电路，抑制在电源升压、降压及断开状态下加在字线上的噪声。
通常，从待用时至有效时，PRCH信号从低电平变为高电平，只是从地址输入XA0、XB0、XC0、XD0选择的行译码部分的XA0～XD0全部变为高电平，节点B变为低电平。这样一来，节点C也变成低电平，字线驱动信号WDRV0～WDRVm-1中1条变成高电平处的字线WL0～WLm-1中的1条变成高电平，所以能选择存储单元。
在该电路中，待用时节点C必须变成高电平，WDRV0～WDRVm-1及WL0～WLm-1必须变为Vss。电源接通时、降压时或断开时与待用时一样，WL0～WLm-1必须固定在Vss。
因此，本实施例增加耗尽型pMOS晶体管Q14、Q15、Q16，在上述电源接通、降压及断开时，VHH达到Vss，将Vss线和WL0～WLm-1导通，以便使行译码器内的电路不会因噪声而产生误动作。
除电源升压、降压时及断开时以外，在待用时及有效时，使VHH呈高电平，将Q14～Q16截止，以便不影响有效动作。在电源升压、降压时及断开时，将晶体管Q8～Q10导通，为了使WL0～WLm-1中无漏电流，就必须使节点CO的电位不从WDRV0～WDRVm-1的电位下降。因此使用晶体管Q17、Q18，将地址信号节点D和VHH信号的“与非”电路1 Q17～Q20)装入行译码器内，当VHH为低电平时，与节点D的电位无关，一定要将升压电位VSV和节点C短路，以便不使晶体管Q8～Q10导通。
如果当VHH为高电平、节点D为低电平时，节点C为高电平，而当节点D为高电平时，节点C为低电平，则可进行通常的DRAM动作。这时VHH的高电平必须比VSC高。
实施例8：
图13表示本发明的第8实施例。
该图示出了装入图12所示的晶体管Q8～Q10中的WDRV0～XDRVm-2用的驱动电路例。
图12中的晶体管Q8～Q10尽管在有噪声时会有漏电流，但电源升压、降压时及断开时，只要WDRV0～WDRVm-2本身的电平为Vss即可。因此，在WDRV驱动电路本身中，通过在前一级取得VHH信号和单元阵列激活信号的“与非”，就能在电源升压、降压及断开时，将WDRV线固定在Vss。
实施例9：
图14表示本发明的第9实施例。
该实施例是不使用WDRV0～WDRVm-2，而升压的VSV电位加在字线驱动晶体管Q103上的例子。晶体管Q104降至Vss，使用“与非”电路(Q99～Q101)，将节点E与VSV连接，当电源升压、降压及断开时，使字线WL0不高于Vss。
虽然字线的驱动能力下降，但将nMOS晶体管***图12、图14中的晶体管Q8～Q10与字线WL0～WLm-1之间，以及晶体管Q103与字线WL0之间，使栅极电位为VHH，在有效时及待用时，将这些晶体管导通，在电源升压、降压时及断开时，VHH＝Vss，将这些晶体管截止，也可以只用晶体管Q14～Q16、Q104降至Vss。
实施例10：
图15表示本发明的第10实施例，(a)是电路结构图，(b)是框图，(c)是信号波形图。这是图2所示的例(B)中的ΦT动作所必要的电路。
为了在解除位线和Vss的短路后，使ΦT电平升高，将位线预充电到1/2Vcc，用内部VHH信号进行上述解除后，附加延迟，使ΦT上升，为此，在图15所示的电路中生成比VHH滞后变成高电平的VHH’信号。
电源降压时，使VHH’为低电平，延迟后使VHH为低电平，容易防止1/2Vcc预充电电路和Vss的短路。
实施例11：
本发明的第11实施例示于图16，图17表示其驱动信号。这是将图1中的nMOS存储单元晶体管作为pMOS时的磁心电路例。
与图1相比较，基本上是使pn相反，将电压反向。电极板连接Vcc，字线低于Vcc，将存储单元晶体管导通。位线预充电电压也与图2中的例(A)、例(B)相反，示出的是Vcc预充电(例(A))和1/2Vcc预充电(例(B))的例。电源升压、降压及断开时，如果通过控制使电极板为Vss，使字线不低于Vss，使位线不高于Vss，则电荷不会从存储单元流出。
如果将pMOS用于SOI存储单元晶体管，则容易改进截止特性，这时本实施例有效。VHH信号也与图2相反而作为VHH，电源升压不久，与Vcc相等，在进入待用状态之前低于Vss。另外，电源断掉时，与Vcc一样仍降至Vss。
实施例12：
图18表示本发明的第12实施例，其驱动信号示于图19。这是从图1除去使位线和Vss短路的耗尽型pMOS晶体管后的情况。
如例(B)所示，通常由于1/2Vss位线预充电，电源升压、降压时，位线低于Vss，不易变成负值。另外由于位线BL0、BL0、BL1、BL1具有大电容，所以不易变。
因此，不管怎么说，电源升压、降压时，容易引起字线电位浮动。因此，只要将VHH输入行译码器即可。另外，如果在芯片内部对噪声采取适当的措施，使单元晶体管的阈值电压上升，即使只有电极板Vss，单元电荷也能不漏掉。
除了至此的例(A)、例(B)之外，即使在与Vcc上升的同时使ΦT上升的例(C)中，可以设有连接位线和Vss的耗尽型晶体管。这时，如果与Vcc上升的同时，进行位线的预充电，则单元电荷不会漏掉，Vcc下降时，如果位线电容大、位线电位虽然从1/2Vss下降到Vss，但需花费时间，则单元电荷不会通过晶体管漏到位线。
实施例13：
图20表示本发明的第13实施例，图21表示其驱动信号。与图1不同，这是不使用耗尽型pMOS晶体管，而是使用耗尽型nMOS晶体管的例。如果用 VHH信号代替VHH，则其动作可与图1相同。
实施例14：
图22表示将pMOS用于存储单元晶体管时与图16对应的行译码器。基本上与图12对应，使pMOS和nMOS相反，如果使Vss达到Vcc，使VHH、VSV、WDRV0～WDRVm-2等的上升电压为比Vss负的电压 VHH、 VSV、 WDRV0～ WDRVm-2，则容易实现。
实施例15：
图23表示本发明的第15实施例，图24表示其驱动信号。
这是在图18所示的实施例中，在电源接通不久使电极板为比Vss负的值，使DRAM动作，在断开电源之前，使电极板回到Vss后再断开电源。
因此，在电源升压、降压时及断开时，存储节点的电位比存储单元写入时向正方向移动，因此即使字线多少受到噪声影响，但存储单元晶体管的源极电位浮置、位线一侧的漏极也上升Vss，同时上升1/2Vcc时，存储单元信息也不会从单元晶体管漏掉，该晶体管仍截止。
在例(B)中，电极板与VHH信号无关，由于电容大，所以即使慢慢上升，也有同样效果。但电源断掉时，电极板必须随之或者提前变为Vss。在例(B)的情况下，字线中即使多少有些噪声，但不需要VHH信号等，用简单的电路就能实现本发明的可断电的DRAM。
前面虽已讲过，但如果使单元晶体管的阈值电压比图4情况下所述的值高，则使电极板仍为Vss，即使无VHH信号等，也能实现可断电DRAM。
实施例16：
图25表示本发明的第16实施例，(a)是框图，(b)是信号波形图。
即使不断开外部电源，在长时间的“休眠”状态下如果也能不消耗电力(或者小到可忽视的程度)，这当然很好，相对于外部Vcc，构成内部电源Vint，一旦输入外部VHH信号脉冲，连接内部电源Vint和Vss的开关便断开，在“休眠”状态下使Vint完全降至Vss，可使内部电路完全不消耗电力。
这时，在将内部Vint看作外部Vcc的情况下，在图25(a)所示的选择延迟电路中因此产生脉宽小的内部VHH信号，在内部电源升压、降压时及断开时，控制存储单元晶体管的偏置条件，以便不漏掉存储单元数据。
也可使该内部电源Vint的电位与外部Vcc相同，为了提高可靠性、减小有效时的消耗电力，使降压后的Vint比外部Vcc低即可。
实施例17：
图26是本发明的第17实施例的元件结构断面图。
在本发明中在使用SOI晶体管存储单元的情况下，只要该晶体管的截止特性好，断电的时间变长，在该期间内可不消耗电力。
图26(a)表示减小截止漏电流的一种方法，将有漏电流的沟道的厚度减薄一些，就能减少漏电流。
图26(b)所示的方法是将绝缘物或半绝缘物***沟道的一部分中，尽量减少截止漏电流。在这种情况下，也会减少导通电流，这是预料到的，但由于DRAM存储单元晶体管导通时的驱动力不需要很大，因此即使减少导通电流，而能减少截止漏电流则是重要的。
实施例18：
图27表示本发明的第18实施例，图28表示其驱动信号。
在电源升压、降压时，以及在偶尔断电过程中，非选择字线在0V附近浮动，为了防止由于误动作而高于0V，作为另一个重要条件，是这时应将字线电源本身固定在0V，电压就不会供给非选择字线了。
电源升压较慢，外部VHH信号变成高电平，在电源升压前，外部VHH信号能降到低电平。根据该信号形成内部VHH0、VHH1信号。VHH0信号比VHH1信号稍慢一些，稍微上升便快速下降。
VHH0、VHH1上升时，电源已接通，待用时，确定块选择地址及行地址，防止误动作。如果VHH0变成高电平，则内部的VSV升压电路便动作，字线驱动电源VSV达到升压电位。电源降压时，为了防止由于电源降压而产生的误动作使得非选择字线电位上升，利用外部VHH信号在电源降压之前将VSV电位降至Vss。当然在断电过程中也将VSV降至Vss。因此，能防止因非选择字线电位上升而使单元数据破坏。
晶体管Q111用来在VHH0为低电平而接通电源时将VSV降至Vss。因此，在断电前使VHH0为低电平时能迅速降至VSV。
从VSV至WDRV0、而且由于WL0的VSV电源流径***的误动作引起的VSV电位漏至WL的***因此而放心，但是例如由于误动作，Q108导通、Q109截止时，或者Q108、Q109两者都截止时，WL有可能是浮动的。这时，由于因电源通/断而来自单元阵列及各处的噪声的作用，WL有可能从0V上升。这里如果使用图12等中所使用的耗尽型nMOS或pMOS晶体管为好。
实施例19：
图27是使用耗尽型nMOS的情况，图29是使用耗尽型pMOS时的第19实施例，图30是其动作图。
只是该晶体管的控制信号 VHH1、VHH1’及其控制电路与图27和图29不同。在图27中，电源通/断时及在断电期间 VHH1为Vss，只在内部VHH1变为高电平时，才使 VHH1的比Vss负的电位，将耗尽型nMOS晶体管截止，进行DRAM的通常动作。除此之外为Vss或Vcc(例A、例B)，防止非选择的RWL浮动。
断电前，内部VHH1从高电平降到低电平时，为了使 VHH1从负电位迅速回到Vss，而使用晶体管Q110～Q114的电路及负电压发生器。在电源通电期间， VB发生负电压，利用该负电压，使VHH1信号以Vss- VB之间的振幅进行电位变换，控制晶体管Q110。因此，VHH1如降到低电平，则Q110的栅极降到 VB电位，将 VHH1升至Vss。当然，电源接通时只要VHH1不升至高电平，就将 VHH1保持在Vss或Vcc。
此外，电源通/断时，以及在断电期间，为了使 VHH1稳定并保持在Vss，可安装稳定电容C2，并利用电阻R2，即使有噪声等，也能返回Vss。如果R2小，则容易达到Vss，但在通电期间漏电流增大，所以如果R2小，保持Vss的效果差，可选择适当的值。VHH0和VHH1之所以有延迟差，是为了不产生穿透电流，在无穿透电流的范围内减小延迟差即可。
图29只是将VHH’取为正电压，采用耗尽型pMOs，其原理与图27相同，但VHH降至低电平时，VHH1’也必须下降到Vss，但这可像晶体管Q119那样通过简单的控制来实现。
如图27所示，这是因为不需要变换电源。另外，图27、图29中的晶体管Q103、Q104、Q105、Q115、Q116、Q117并非全部需要，只在必要的位置安装即可，以便抑制在Vss。
相对于外部VHH，通过某几个电路发生VHH1’、 VHH1等，相对于来自VHH的外部引线的噪声，这些信号是很强的。例如，升压电路等激励电路还能接通电源且时间长，如果环路或激励电路不动作，则不发生内部VHH1’、 VHH1等，还有稳定用的C2、R2、R3、C3及稳定用的晶体管Q103、Q110、Q118、Q119。
作为图27和图29的优点和缺点，由于VHH1具有负值，变换电路等的使用复杂，另一方面与VHH1相比较， VHH1的振幅小也可以。这是因为在VSV的升压电位比Vss高的情况下施加VSV时，为使晶体管Q103、Q104、Q105截止需要比VSV高的电位，与此相反，由于VSV、WPRV0、WL等的下限为Vss，所以使 VHH1的值低于Vss就能截止。
另外，图27及图29中的阵列块选择器及行译码器的地址输入信号电路，如图12，图13、图14及图22所示，采用前一级的耗尽型晶体管的“与非”电路即可，也可采用通常的电路。图12、图13、图14中使用的是耗尽型pMOS，但如图27所示，作为输入 VHH1用，也可采用耗尽型nMOS。
实施例20：
图31表示本发明的第20实施例。(a)、(b)是电路结构图，(C)是信号波形图。在该例中，不使用耗尽型Tr，将VSV作为与VSV’不同的电源，VSV’与电源联动进行升压和降压，VSV升压慢、降压快。
这种情况下，VSV升压时，VSV’预先升压，节点A、B的电位已经变成VSV’，不受VSV’上升时的噪声影响。与此相反，当VSV＝VSV’时，在VSV上升时，有可能从前一级及其以前的电路产生误动作。由于VSV下降时VSV照旧升压，因此这时前一级也稳定，因保持VSV’，从而能防止误动作。
这样分成VSV、VSV’，如果前一级也使用耗尽型nMOS或pMOS，则能防止直至前一级的误动作。
实施例21：
图32表示本发明的第21实施例，其驱动信号示于图33。
这是不分成VSV’和VSV且为了缩小前一级的电路规模而使用耗尽型晶体管的不使用“与非”电路时的例，VSV、 VHH1及VHH1的上升、下降定时与图27、图28相反。
驱动WDRV0、WL的电路控制信号在VSV上升、下降时产生误动作，即使VSV的电位漏到WL上，也能由耗尽型晶体管控制在Vss。但是，为了不穿透而采用晶体管Q103。如果有必要，可使用不同定时的VHH1’、 VHH1。
实施例22：
图34表示本发明的第22实施例，其驱动信号示于图35。
这是不分成VSV’和VSV且为了缩小前一级的电路规模而使用耗尽型晶体管的不使用“与非”电路时的例，VSV、 VHH1及VHH1的上升、下降定时与图29、图30相反。
驱动WDRV0、WL的电路控制信号在VSV上升、下降时产生误动作。即使VSV的电位漏到WL上，也能由耗尽型晶体管控制在Vss。但是，为了不穿透而采用晶体管Q115。如果有必要，可使用不同定时的VHH1’、 VHH1。
以上如图27～图35所示，电源升压、降压时，由于非选择字线误动作，由0V上升，为了防止单元数据被破坏，使用外部VHH信号，在断电前将字线驱动电源VSV降至0V，通电后不久，便可使VSV升压。另外，如图1、图18、图20等所示，以往由于断电，电极板电位从1/2Vcc降到0V，因此为了防止“0”数据被破坏，与电源的接通或断开无关，而将电极板电压设定在0V即可。
为了证实这一点，在本发明中，试制了64kbDRAM测试装置，并进行了评价。图38～图41表示该实验结果。
图38表示将数据写入单元后，将电源断开，经过0.4秒后再接通电源，然后进行读出操作的结果。作为条件，按照本发明，在断电延迟tDELAY(10μS)前，使字线驱动电源VSV为0V，通电后经过tDELAY(10μS)之后，使VSV升压。作为参数，分配电极板电压(VPL)、位线预充电电压(VBL)。其结果如本发明所示，断电前使字线驱动电源VSV为0V，通电后不久使VSV升压，而且如果使电极板电压在0V或0V附近，即使断电也能保持存储单元数据。
图39表示使电极板电压为0V、将上述tDELAY作为参数的断电时间，如图所示，可知只要在800nS以上的tDELAY期间使字线驱动电源VSV为0V，就能避免由电源通/断所产生的字线的误选择而引起的字线电位的浮动。
图40表示根据图38、图39的结果，在VPL＝0V、tDELAY＝10μS的条件下、原有的DRAM电源接通后直接进入待用状态时的数据保持时间、以及本发明的将断电时间作为参数而试制的64kbDRAM读出结果的累积不良位数。由该图可知，以往和本发明的数据一致，显然，按照本发明，与电源通/断无关，能保持单元数据。
如图41所示进行了硬件试验。图41表示将数据写入单元后，进行断电、通电、然后读出等动作，另外表示将断电、通电、然后读出的动作重复100次时的断电时间。即使将电源通/断重复100次，也未发现数据意外地被破坏，断电时间也未缩短，可知如果采用本发明，则动作稳定。这样，即使进行电源通/断，单元数据也不被破坏，此外使用SOI等，只要能延长断电时间，就能长时间断电，而且与其它非易失性存储器相比，能实现具有写入次数无限大、快速等优点的存储器。
如以上详细说明的那样，如果采用本发明，则与原来的一断电存储单元数据就被破坏的DRAM相比，将单元数据写入后，将电源断开，然后再接通电源，还能正确地读出前面的数据。另外，由于具有良好的存储单元的截止特性，所以能长时间地断开电源。

Claims (12)

1.一种半导体存储器，其存储单元由一个晶体管和一个电容器构成，晶体管的栅极连接字线，漏极连接位线，源极连接电容器的一端而构成存储节点，电容器的另一端连接电极板，该存储单元有选择地配置在多条字线和多条位线的交点上，该半导体存储器的特征在于：电源通电有效时，连接所选择字线的存储单元内的各晶体管导通，电源通电有效时，连接非选择字线的存储单元内的各晶体管呈截止状态，电源通电待用时、电源断电时、电源接通时、以及电源断掉时，全部存储单元内的各晶体管呈截止状态。
2.根据权利要求1所述的半导体存储器，其特征在于：上述晶体管是在SiO2等绝缘物上形成的pMOS或nMOs。
3.根据权利要求1或2所述的半导体存储器，其特征在于：上述半导体晶体管呈截止状态时，字线电位和电极板电位之差经常保持一定，而且位线电位在上述晶体管为nMOS时比字线电位高，为pMOS时比字线电位低。
4.根据权利要求1或2所述的半导体存储器，其特征在于：上述电极板在上述晶体管为nMOS的情况下，与电源的通/断无关而连接于Vss，在上述晶体管为pMOS的情况下，与电源的通/断无关而连接于Vcc。
5.根据权利要求1或2所述的半导体存储器，其特征在于：断电时，为了使全部字线与地线电位相同，或者为了使全部位线与地线电位相同，用耗尽型pMOS或nMOS连接这些节点。
6.根据权利要求2所述的半导体存储器，其特征在于：上述晶体管中的沟道部分的全部或一部分的Si的厚度比源极或漏极的Si的厚度薄。
7.根据权利要求1或2所述的半导体存储器，其特征为：电源通/断时、或者在断电期间，字线驱动电源接地。
8.根据权利要求1或2所述的半导体存储器，其特征在于：字线驱动电源升压滞后于电源Vcc，字线驱动电源降压超前于电源Vcc。
9.根据权利要求1或2所述的半导体存储器，其特征在于：上述电极板电位在通电时低于存储单元晶体管的阈值VT，而且设定在0V以上。
10.一种半导体存储器，其存储单元由一个晶体管和一个电容器构成，且有选择地配置在多条字线和多条位线的交点，该半导体存储器的特征在于：备有在电源接通或切断前将特定的信号或特别的命令从外部输入芯片内的装置，或在芯片内部设有检测电源接通或电源切断信息的电路，以便即使电源切断后再次接通时，存储数据也不会从存储单元的电容器消失。
11.一种半导体存储器，它备有由一个晶体管和一个电容器构成的存储单元有选择地配置在多条字线和多条位线的交点上的存储单元阵列，将外部电源电压在内部降压后使用，或者在外部电源和内部电源之间设置开关，该半导体存储器的特征在于：备有内部降压电路，它与从外部电源施加Vcc无关，通过输入外部信号或命令而停止动作，使内部电源或降压电位为Vss。
12.一种半导体存储器，它备有将由一个晶体管和一个电容器构成的存储单元配置成阵列状的半导体存储器主体，以及控制该半导体存储器主体的控制器，该半导体存储器的特征在于：一边保持上述半导体存储器主体中的写入数据，一边将上述控制器的电源断开。
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