JP2002032984A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
- Publication number
- JP2002032984A JP2002032984A JP2000215264A JP2000215264A JP2002032984A JP 2002032984 A JP2002032984 A JP 2002032984A JP 2000215264 A JP2000215264 A JP 2000215264A JP 2000215264 A JP2000215264 A JP 2000215264A JP 2002032984 A JP2002032984 A JP 2002032984A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric memory
- ferroelectric
- memory cell
- transistor
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリセルを構成する強誘電体の劣化が起こ
った場合でも、その強誘電体メモリセルから安定してデ
ータを読み出すことができる強誘電体記憶装置を提供す
る。 【解決手段】 １対のプリチャージトランジスタ１０
３、１０４が選択されたビット線ＢＬ／ＸＢＬを第二の
電位ＶＤＤにプリチャージし、しかる後に、ワード線選
択手段がひとつのワード線ＷＬを活性化し、１対のプリ
チャージトランジスタ１０３、１０４に流れる電流差を
カレントミラーアンプ１０５、１０６でサブビット線Ｓ
ＢＬ／ＸＳＢＬに増幅して、強誘電体メモリセル１０
０、１０１からのデータ読み出しを行う。
った場合でも、その強誘電体メモリセルから安定してデ
ータを読み出すことができる強誘電体記憶装置を提供す
る。 【解決手段】 １対のプリチャージトランジスタ１０
３、１０４が選択されたビット線ＢＬ／ＸＢＬを第二の
電位ＶＤＤにプリチャージし、しかる後に、ワード線選
択手段がひとつのワード線ＷＬを活性化し、１対のプリ
チャージトランジスタ１０３、１０４に流れる電流差を
カレントミラーアンプ１０５、１０６でサブビット線Ｓ
ＢＬ／ＸＳＢＬに増幅して、強誘電体メモリセル１０
０、１０１からのデータ読み出しを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タの特性を利用してデータを記憶する不揮発性の強誘電
体記憶装置に関するものである。
タの特性を利用してデータを記憶する不揮発性の強誘電
体記憶装置に関するものである。
【０００２】
【従来の技術】近年、電源オフする時までデータを維持
する機能を持つ不揮発性メモリは、ヒステリシス特性
（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉ
ｃｓ）を示すＰＺＴのような強誘電物質の使用を通じて
も実現されている。つまり、この不揮発性メモリは、メ
モリセルに強誘電物質を使うことにより、簡単な構造で
具現化され、強誘電物質を用いて形成した強誘電体キャ
パシタの特性を利用して不揮発性が機能され、デジタル
データを記憶するように構成されている。
する機能を持つ不揮発性メモリは、ヒステリシス特性
（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉ
ｃｓ）を示すＰＺＴのような強誘電物質の使用を通じて
も実現されている。つまり、この不揮発性メモリは、メ
モリセルに強誘電物質を使うことにより、簡単な構造で
具現化され、強誘電物質を用いて形成した強誘電体キャ
パシタの特性を利用して不揮発性が機能され、デジタル
データを記憶するように構成されている。
【０００３】このような不揮発性メモリを用いて構成し
た強誘電体ラム（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装
置は、簡単な構造で、上述のように不揮発性の特性を持
ち、さらに高速かつ低電圧動作ができるため、強誘電体
記憶装置として多くのメモリチップメーカーの関心が集
まっている。
た強誘電体ラム（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装
置は、簡単な構造で、上述のように不揮発性の特性を持
ち、さらに高速かつ低電圧動作ができるため、強誘電体
記憶装置として多くのメモリチップメーカーの関心が集
まっている。
【０００４】このＦｅＲＡＭの動作速度は強誘電体キャ
パシタの分極反転時間により決定され、強誘電体キャパ
シタの分極反転時間は、キャパシタの面積、強誘電体薄
膜の厚さ、印加電圧等により決定されるが、通常はｎｓ
単位である。
パシタの分極反転時間により決定され、強誘電体キャパ
シタの分極反転時間は、キャパシタの面積、強誘電体薄
膜の厚さ、印加電圧等により決定されるが、通常はｎｓ
単位である。
【０００５】以上のような従来の強誘電体記憶装置につ
いて、以下に説明する。図７は従来の強誘電体記憶装置
における強誘電体キャパシタの分極特性の説明図であ
り、強誘電体キャパシタのヒステリシスループを示して
いる。縦軸は強誘電体の自発分極により強誘電体表面に
誘起される電荷の量、すなわち分極量［Ｃ］を示し、横
軸は強誘電体キャパシタに加わる電圧［Ｖ］を示す。
いて、以下に説明する。図７は従来の強誘電体記憶装置
における強誘電体キャパシタの分極特性の説明図であ
り、強誘電体キャパシタのヒステリシスループを示して
いる。縦軸は強誘電体の自発分極により強誘電体表面に
誘起される電荷の量、すなわち分極量［Ｃ］を示し、横
軸は強誘電体キャパシタに加わる電圧［Ｖ］を示す。
【０００６】強誘電体キャパシタの端子間電圧が０で分
極が全く発生していない状態の強誘電体に正の電圧をか
けていくと、図７のＳからＡまで分極量が増加する。強
誘電体は、ある電圧（電界）以上になると分極量は増加
しない。つまり、Ａ点で分極量は最大値をとる。
極が全く発生していない状態の強誘電体に正の電圧をか
けていくと、図７のＳからＡまで分極量が増加する。強
誘電体は、ある電圧（電界）以上になると分極量は増加
しない。つまり、Ａ点で分極量は最大値をとる。
【０００７】この点での傾きを、（Ｃｓ＝ｄｑ／ｄＶ）
と定義し、Ｃｓは平行平板容量成分を表す。このあと、
強誘電体キャパシタの端子間電圧を０にしても分極量は
０にならず、Ｈにとどまるようになる。このとき保有す
る分極電荷量をＰｒ［Ｃ］で表す。この性質を利用して
不揮発性メモリを実現している。
と定義し、Ｃｓは平行平板容量成分を表す。このあと、
強誘電体キャパシタの端子間電圧を０にしても分極量は
０にならず、Ｈにとどまるようになる。このとき保有す
る分極電荷量をＰｒ［Ｃ］で表す。この性質を利用して
不揮発性メモリを実現している。
【０００８】図９は一般的な２Ｔ（２トランジスタ）２
Ｃ（２キャパシタ）型のメモリセルを含んだ強誘電体記
憶装置の構成を示す回路図である。図９において、ＷＬ
はワード線、ＢＬ、ＸＢＬはビット線、９００、９０１
は強誘電体キャパシタ、９０２、９０３は選択トランジ
スタ、９０４はビット線ＢＬ、ＸＢＬをＶＳＳレベルに
プリチャージするトランジスタ、９０５はビット線Ｂ
Ｌ、ＸＢＬの電位差を増幅するアンプ、９０６はビット
線ＢＬ、ＸＢＬとデータ線ＤＬ、ＸＤＬを選択的に接続
するトランジスタ、Ｃｂはビット線ＢＬ、ＸＢＬの寄生
容量である。
Ｃ（２キャパシタ）型のメモリセルを含んだ強誘電体記
憶装置の構成を示す回路図である。図９において、ＷＬ
はワード線、ＢＬ、ＸＢＬはビット線、９００、９０１
は強誘電体キャパシタ、９０２、９０３は選択トランジ
スタ、９０４はビット線ＢＬ、ＸＢＬをＶＳＳレベルに
プリチャージするトランジスタ、９０５はビット線Ｂ
Ｌ、ＸＢＬの電位差を増幅するアンプ、９０６はビット
線ＢＬ、ＸＢＬとデータ線ＤＬ、ＸＤＬを選択的に接続
するトランジスタ、Ｃｂはビット線ＢＬ、ＸＢＬの寄生
容量である。
【０００９】以上のように構成された強誘電体記憶装置
からのデータ読み出し動作について、図１０のタイミン
グチャートを用いて以下に説明する。ＢＬＤＩＳを非活
性化してビット線ＢＬ／ＸＢＬをフローティング状態と
し、ワード線ＷＬを電源電圧ＶＤＤより高い電圧である
ＶＰＰレベルとして活性化しメモリセルを選択し、ＣＰ
を活性化すると、強誘電体キャパシタには、ＶＤＤの電
圧がかかる。メモリセル９００はＨｉデータ、メモリセ
ル９０１はＬｏｗデータが記憶されていたとする。ま
た、ビット線ＢＬ／ＸＢＬの電位Ｖｂｌ、Ｖｘｂｌ、ビ
ット線ＢＬ／ＸＢＬの電位差Ｖｄｉｆは、近似的に以下
のように示される。
からのデータ読み出し動作について、図１０のタイミン
グチャートを用いて以下に説明する。ＢＬＤＩＳを非活
性化してビット線ＢＬ／ＸＢＬをフローティング状態と
し、ワード線ＷＬを電源電圧ＶＤＤより高い電圧である
ＶＰＰレベルとして活性化しメモリセルを選択し、ＣＰ
を活性化すると、強誘電体キャパシタには、ＶＤＤの電
圧がかかる。メモリセル９００はＨｉデータ、メモリセ
ル９０１はＬｏｗデータが記憶されていたとする。ま
た、ビット線ＢＬ／ＸＢＬの電位Ｖｂｌ、Ｖｘｂｌ、ビ
ット線ＢＬ／ＸＢＬの電位差Ｖｄｉｆは、近似的に以下
のように示される。
【００１０】
【数１】 続いて、ＳＡＰを活性化するとともにＳＡＮを非活性化
してセンスアンプを活性化し、ビット線電位を増幅す
る。ＹＳＷを活性化してデータ線ＤＬ／ＸＤＬにビット
線ＢＬ／ＸＢＬの情報を転送する。次に、セルプレート
を非活性化してメモリセル９０１のＨｉデータの再書き
込みを行い、ＹＳＷを非活性化し、ＳＡＰを非活性化し
ＳＡＮを活性化しセンスアンプを非活性化し、ＢＬＤＩ
Ｓを活性化してビット線ＢＬ／ＸＢＬをＶＳＳレベルに
プリチャージする。ビット線ＢＬ／ＸＢＬがＶＳＳにプ
リチャージされた後、ワード線ＷＬを非活性化すると読
み出しサイクルが完了する。
してセンスアンプを活性化し、ビット線電位を増幅す
る。ＹＳＷを活性化してデータ線ＤＬ／ＸＤＬにビット
線ＢＬ／ＸＢＬの情報を転送する。次に、セルプレート
を非活性化してメモリセル９０１のＨｉデータの再書き
込みを行い、ＹＳＷを非活性化し、ＳＡＰを非活性化し
ＳＡＮを活性化しセンスアンプを非活性化し、ＢＬＤＩ
Ｓを活性化してビット線ＢＬ／ＸＢＬをＶＳＳレベルに
プリチャージする。ビット線ＢＬ／ＸＢＬがＶＳＳにプ
リチャージされた後、ワード線ＷＬを非活性化すると読
み出しサイクルが完了する。
【００１１】式（１）では、Ｃｂが減少すればするほど
読み出し電位は大きくなるという特性を示すが、実際
は、自らの分極電荷量でフローティング状態にあるビッ
ト線電位が下がり、強誘電体キャパシタに十分な電圧が
かからず、書き込み時の分極電荷量をメモリセルから取
り出すことができなくなるという課題がある。
読み出し電位は大きくなるという特性を示すが、実際
は、自らの分極電荷量でフローティング状態にあるビッ
ト線電位が下がり、強誘電体キャパシタに十分な電圧が
かからず、書き込み時の分極電荷量をメモリセルから取
り出すことができなくなるという課題がある。
【００１２】また、強誘電体キャパシタの面積増加や強
誘電体の薄膜化によって、２Ｐｒを増加させる場合、Ｃ
ｓまで増加してしまい、前記と同様に強誘電体キャパシ
タにかかる電圧が減少し、書き込み時の分極電荷量をメ
モリセルから取り出すことができなくなるという課題が
ある。
誘電体の薄膜化によって、２Ｐｒを増加させる場合、Ｃ
ｓまで増加してしまい、前記と同様に強誘電体キャパシ
タにかかる電圧が減少し、書き込み時の分極電荷量をメ
モリセルから取り出すことができなくなるという課題が
ある。
【００１３】したがって、ビット線ＢＬ／ＸＢＬの読み
出し電位差は、Ｃｂ／Ｃｓによってピーク値を持つとい
う特性を示し、ビット線読み出し電位差とＣｂ／Ｃｓの
関係は、図８のようになる。
出し電位差は、Ｃｂ／Ｃｓによってピーク値を持つとい
う特性を示し、ビット線読み出し電位差とＣｂ／Ｃｓの
関係は、図８のようになる。
【００１４】また、強誘電体の分極電荷量２Ｐｒは強誘
電体の劣化によって減少するという特性がある。このた
め、ビット線ＢＬ／ＸＢＬの読み出し電位が最大となる
ようにＣｂ／Ｃｓを設定したとしても、強誘電体の劣化
によって２Ｐｒが減少し、ビット線ＢＬ／ＸＢＬへの読
み出し電位差が減少し、読み出し誤作動を起こす可能性
が高いという信頼性の面での課題がある。
電体の劣化によって減少するという特性がある。このた
め、ビット線ＢＬ／ＸＢＬの読み出し電位が最大となる
ようにＣｂ／Ｃｓを設定したとしても、強誘電体の劣化
によって２Ｐｒが減少し、ビット線ＢＬ／ＸＢＬへの読
み出し電位差が減少し、読み出し誤作動を起こす可能性
が高いという信頼性の面での課題がある。
【００１５】
【発明が解決しようとする課題】上述のように従来の強
誘電体記憶装置では、その読み出し動作において、確実
にデータ読み出しするためには十分な読み出しマージン
を確保する必要があり、そのために単純にキャパシタ面
積を増大させても、その場合における書き込み時に強誘
電体に蓄積した電荷量を、読み出し時にすべて取り出す
ことは困難であり、読み出しマージンの確保には限度が
生じるという問題点を有していた。
誘電体記憶装置では、その読み出し動作において、確実
にデータ読み出しするためには十分な読み出しマージン
を確保する必要があり、そのために単純にキャパシタ面
積を増大させても、その場合における書き込み時に強誘
電体に蓄積した電荷量を、読み出し時にすべて取り出す
ことは困難であり、読み出しマージンの確保には限度が
生じるという問題点を有していた。
【００１６】また、ビット線読み出し電位差が最大とな
るようにＣｂ／Ｃｓを設定しても、強誘電体の劣化によ
って２Ｐｒが減少し、Ｃｂ／Ｃｓが最適値からずれてし
まい、ビット線の読み出し電位差が著しく減少し、読み
出しの誤作動を起こす可能性が高くなって、強誘電体メ
モリセルからの安定したデータ読み出しができなくな
り、装置の信頼性が低下するという問題点も有してい
た。
るようにＣｂ／Ｃｓを設定しても、強誘電体の劣化によ
って２Ｐｒが減少し、Ｃｂ／Ｃｓが最適値からずれてし
まい、ビット線の読み出し電位差が著しく減少し、読み
出しの誤作動を起こす可能性が高くなって、強誘電体メ
モリセルからの安定したデータ読み出しができなくな
り、装置の信頼性が低下するという問題点も有してい
た。
【００１７】本発明は、上記従来の問題点を解決するも
ので、メモリセルを構成する強誘電体の劣化が起こった
場合でも、その強誘電体メモリセルから安定してデータ
を読み出すことができ、また、強誘電体キャパシタのＣ
ｂ／Ｃｓが小さい場合でも、強誘電体メモリセルから、
そのデータを確実に読み出すことができ、装置の信頼性
を向上することができる強誘電体記憶装置を提供する。
ので、メモリセルを構成する強誘電体の劣化が起こった
場合でも、その強誘電体メモリセルから安定してデータ
を読み出すことができ、また、強誘電体キャパシタのＣ
ｂ／Ｃｓが小さい場合でも、強誘電体メモリセルから、
そのデータを確実に読み出すことができ、装置の信頼性
を向上することができる強誘電体記憶装置を提供する。
【００１８】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の強誘電体記憶装置は、強誘電体キャパシタ
の電気保持特性を利用し、その強誘電体キャパシタを記
憶素子としてデジタル形態のデータを記憶するよう構成
した強誘電体記憶装置において、前記強誘電体キャパシ
タとそれを選択するための選択トランジスタとを有し、
前記選択トランジスタのドレインまたはソースが前記強
誘電体キャパシタの一方の端子に接続された強誘電体メ
モリセルと、前記選択トランジスタのゲートに接続され
たワード線と、前記選択トランジスタのドレインまたは
ソースのうちで前記強誘電体キャパシタに接続されない
側が接続されたビット線と、前記強誘電体キャパシタの
もう一方の端子に接続されたセルプレート線と、前記ビ
ット線を第一の電位にプリチャージする第一プリチャー
ジトランジスタと、前記ビット線を前記第一の電位より
高い第二の電位にプリチャージする第二プチャージトラ
ンジスタと、前記第二プリチャージトランジスタのプリ
チャージ電流を感知して増幅する増幅手段とを備え、前
記ワード線により前記データの読み出し対象とする強誘
電体メモリセルを選択した後に、当該強誘電体メモリセ
ルが接続されたビット線を前記第二プリチャージトラン
ジスタで第二の電位にプリチャージし、そのときのプリ
チャージ電流に対応させて前記増幅手段で増幅した電流
に基づいて、当該強誘電体メモリセルにおける強誘電体
キャパシタのレベル状態を判定し、そのレベル状態に対
応する当該強誘電体メモリセルのデータを読み出すよう
構成したことを特徴とする。
めに本発明の強誘電体記憶装置は、強誘電体キャパシタ
の電気保持特性を利用し、その強誘電体キャパシタを記
憶素子としてデジタル形態のデータを記憶するよう構成
した強誘電体記憶装置において、前記強誘電体キャパシ
タとそれを選択するための選択トランジスタとを有し、
前記選択トランジスタのドレインまたはソースが前記強
誘電体キャパシタの一方の端子に接続された強誘電体メ
モリセルと、前記選択トランジスタのゲートに接続され
たワード線と、前記選択トランジスタのドレインまたは
ソースのうちで前記強誘電体キャパシタに接続されない
側が接続されたビット線と、前記強誘電体キャパシタの
もう一方の端子に接続されたセルプレート線と、前記ビ
ット線を第一の電位にプリチャージする第一プリチャー
ジトランジスタと、前記ビット線を前記第一の電位より
高い第二の電位にプリチャージする第二プチャージトラ
ンジスタと、前記第二プリチャージトランジスタのプリ
チャージ電流を感知して増幅する増幅手段とを備え、前
記ワード線により前記データの読み出し対象とする強誘
電体メモリセルを選択した後に、当該強誘電体メモリセ
ルが接続されたビット線を前記第二プリチャージトラン
ジスタで第二の電位にプリチャージし、そのときのプリ
チャージ電流に対応させて前記増幅手段で増幅した電流
に基づいて、当該強誘電体メモリセルにおける強誘電体
キャパシタのレベル状態を判定し、そのレベル状態に対
応する当該強誘電体メモリセルのデータを読み出すよう
構成したことを特徴とする。
【００１９】この構成によると、ビット線から強誘電体
キャパシタに流れ込む電流差を増幅することにより、強
誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係な
く、強誘電体メモリセルから最大の分極電荷量を読み出
すことを可能とし、読み出し動作の際の読み出しマージ
ンを大きく向上させる。
キャパシタに流れ込む電流差を増幅することにより、強
誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係な
く、強誘電体メモリセルから最大の分極電荷量を読み出
すことを可能とし、読み出し動作の際の読み出しマージ
ンを大きく向上させる。
【００２０】
【発明の実施の形態】本発明の請求項１に記載の強誘電
体記憶装置は、強誘電体キャパシタの電気保持特性を利
用し、その強誘電体キャパシタを記憶素子としてデジタ
ル形態のデータを記憶するよう構成した強誘電体記憶装
置において、前記強誘電体キャパシタとそれを選択する
ための選択トランジスタとを有し、前記選択トランジス
タのドレインまたはソースが前記強誘電体キャパシタの
一方の端子に接続された強誘電体メモリセルと、前記選
択トランジスタのゲートに接続されたワード線と、前記
選択トランジスタのドレインまたはソースのうちで前記
強誘電体キャパシタに接続されない側が接続されたビッ
ト線と、前記強誘電体キャパシタのもう一方の端子に接
続されたセルプレート線と、前記ビット線を第一の電位
にプリチャージする第一プリチャージトランジスタと、
前記ビット線を前記第一の電位より高い第二の電位にプ
リチャージする第二プチャージトランジスタと、前記第
二プリチャージトランジスタのプリチャージ電流を感知
して増幅する増幅手段とを備え、前記ワード線により前
記データの読み出し対象とする強誘電体メモリセルを選
択した後に、当該強誘電体メモリセルが接続されたビッ
ト線を前記第二プリチャージトランジスタで第二の電位
にプリチャージし、そのときのプリチャージ電流に対応
させて前記増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成する。
体記憶装置は、強誘電体キャパシタの電気保持特性を利
用し、その強誘電体キャパシタを記憶素子としてデジタ
ル形態のデータを記憶するよう構成した強誘電体記憶装
置において、前記強誘電体キャパシタとそれを選択する
ための選択トランジスタとを有し、前記選択トランジス
タのドレインまたはソースが前記強誘電体キャパシタの
一方の端子に接続された強誘電体メモリセルと、前記選
択トランジスタのゲートに接続されたワード線と、前記
選択トランジスタのドレインまたはソースのうちで前記
強誘電体キャパシタに接続されない側が接続されたビッ
ト線と、前記強誘電体キャパシタのもう一方の端子に接
続されたセルプレート線と、前記ビット線を第一の電位
にプリチャージする第一プリチャージトランジスタと、
前記ビット線を前記第一の電位より高い第二の電位にプ
リチャージする第二プチャージトランジスタと、前記第
二プリチャージトランジスタのプリチャージ電流を感知
して増幅する増幅手段とを備え、前記ワード線により前
記データの読み出し対象とする強誘電体メモリセルを選
択した後に、当該強誘電体メモリセルが接続されたビッ
ト線を前記第二プリチャージトランジスタで第二の電位
にプリチャージし、そのときのプリチャージ電流に対応
させて前記増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成する。
【００２１】請求項２に記載の強誘電体記憶装置は、請
求項１記載のワード線で強誘電体メモリセルの選択を行
う以前に、ビット線を第二プリチャージトランジスタに
より第二の電位にプリチャージし、しかるのちに前記ワ
ード線で当該強誘電体メモリセルを選択し、その選択に
基づいて前記第二の電位にプリチャージ状態としたビッ
ト線から当該強誘電体メモリセルに流れ込む電流を、増
幅手段で増幅するよう構成する。
求項１記載のワード線で強誘電体メモリセルの選択を行
う以前に、ビット線を第二プリチャージトランジスタに
より第二の電位にプリチャージし、しかるのちに前記ワ
ード線で当該強誘電体メモリセルを選択し、その選択に
基づいて前記第二の電位にプリチャージ状態としたビッ
ト線から当該強誘電体メモリセルに流れ込む電流を、増
幅手段で増幅するよう構成する。
【００２２】請求項３に記載の強誘電体記憶装置は、請
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、相補型カ
レントミラーアンプとした構成とする。
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、相補型カ
レントミラーアンプとした構成とする。
【００２３】請求項４に記載の強誘電体記憶装置は、請
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、相補型カ
レントミラーアンプとし、そのミラー比が１でないよう
に構成する。
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、相補型カ
レントミラーアンプとし、そのミラー比が１でないよう
に構成する。
【００２４】請求項５に記載の強誘電体記憶装置は、請
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとした構成とする。
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとした構成とする。
【００２５】請求項６に記載の強誘電体記憶装置は、請
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとし、そのミラー比が１でないように構成
する。
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとし、そのミラー比が１でないように構成
する。
【００２６】請求項７に記載の強誘電体記憶装置は、請
求項３から請求項６のいずれかに記載の増幅手段からの
増幅電流が供給されるサブビット線と、前記サブビット
線の電流を増幅する第二アンプとを備えた構成とする。
求項３から請求項６のいずれかに記載の増幅手段からの
増幅電流が供給されるサブビット線と、前記サブビット
線の電流を増幅する第二アンプとを備えた構成とする。
【００２７】請求項８に記載の強誘電体記憶装置は、請
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとし、複数のビット線と選択的に接続する
データ線と、前記データ線の電位あるいは電流を増幅す
る第二アンプとを備え、前記カレントミラーアンプを構
成するトランジスタのドレインを前記データ線に接続
し、前記第二アンプを前記データ線単位に設けた構成と
する。
求項１または請求項２記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとし、複数のビット線と選択的に接続する
データ線と、前記データ線の電位あるいは電流を増幅す
る第二アンプとを備え、前記カレントミラーアンプを構
成するトランジスタのドレインを前記データ線に接続
し、前記第二アンプを前記データ線単位に設けた構成と
する。
【００２８】請求項９に記載の強誘電体記憶装置は、請
求項１から請求項８のいずれかに記載の第二プリチャー
ジトランジスタを、そのゲートとドレインがビット線に
接続され、ソースおよび基盤が電源電圧に接続されたＰ
ＭＯＳトランジスタで構成する。
求項１から請求項８のいずれかに記載の第二プリチャー
ジトランジスタを、そのゲートとドレインがビット線に
接続され、ソースおよび基盤が電源電圧に接続されたＰ
ＭＯＳトランジスタで構成する。
【００２９】請求項１０に記載の強誘電体記憶装置は、
請求項１から請求項８のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が電源電圧より高い第三
の電位に接続されたＰＭＯＳトランジスタで構成する。
請求項１から請求項８のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が電源電圧より高い第三
の電位に接続されたＰＭＯＳトランジスタで構成する。
【００３０】請求項１１に記載の強誘電体記憶装置は、
請求項１から請求項８のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が接地電位に接続された
ＮＭＯＳトランジスタで構成する。
請求項１から請求項８のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が接地電位に接続された
ＮＭＯＳトランジスタで構成する。
【００３１】請求項１２に記載の強誘電体記憶装置は、
請求項１から請求項８のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が接地電位より低い第四
の電位に接続されたＮＭＯＳトランジスタで構成する。
請求項１から請求項８のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が接地電位より低い第四
の電位に接続されたＮＭＯＳトランジスタで構成する。
【００３２】請求項１３に記載の強誘電体記憶装置は、
請求項１から請求項１２のいずれかに記載のワード線に
より読み出しを行う強誘電体メモリセルおよびリファレ
ンスを行う強誘電体メモリセルを選択し、選択された各
メモリセルが接続されるビット線対を、それぞれ対応す
る第二プリチャージトランジスタで第二の電位にプリチ
ャージし、前記第二プリチャージトランジスタ対に流れ
る電流差を増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成する。
請求項１から請求項１２のいずれかに記載のワード線に
より読み出しを行う強誘電体メモリセルおよびリファレ
ンスを行う強誘電体メモリセルを選択し、選択された各
メモリセルが接続されるビット線対を、それぞれ対応す
る第二プリチャージトランジスタで第二の電位にプリチ
ャージし、前記第二プリチャージトランジスタ対に流れ
る電流差を増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成する。
【００３３】請求項１４に記載の強誘電体記憶装置は、
請求項１３記載のリファレンスを行う強誘電体メモリセ
ルに常誘電体キャパシタを用いた構成とする。請求項１
５に記載の強誘電体記憶装置は、請求項１３記載のリフ
ァレンスを行う強誘電体メモリセルの誘電体キャパシタ
に、読み出しを行う強誘電体メモリセルの反転データを
書き込むよう構成する。
請求項１３記載のリファレンスを行う強誘電体メモリセ
ルに常誘電体キャパシタを用いた構成とする。請求項１
５に記載の強誘電体記憶装置は、請求項１３記載のリフ
ァレンスを行う強誘電体メモリセルの誘電体キャパシタ
に、読み出しを行う強誘電体メモリセルの反転データを
書き込むよう構成する。
【００３４】以上の構成によると、ビット線から強誘電
体キャパシタに流れ込む電流差を増幅することにより、
強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係
なく、強誘電体メモリセルから最大の分極電荷量を読み
出すことを可能とし、読み出し動作の際の読み出しマー
ジンを大きく向上させる。
体キャパシタに流れ込む電流差を増幅することにより、
強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係
なく、強誘電体メモリセルから最大の分極電荷量を読み
出すことを可能とし、読み出し動作の際の読み出しマー
ジンを大きく向上させる。
【００３５】また、強誘電体キャパシタのビット線寄生
容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモ
リコアの選択を可能とし、設計自由度の高い混載強誘電
体メモリコアを実現する。
容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモ
リコアの選択を可能とし、設計自由度の高い混載強誘電
体メモリコアを実現する。
【００３６】以下、本発明の一実施の形態を示す強誘電
体記憶装置について、図面を参照しながら具体的に説明
する。 （実施の形態１）本発明の実施の形態１の強誘電体記憶
装置を説明する。
体記憶装置について、図面を参照しながら具体的に説明
する。 （実施の形態１）本発明の実施の形態１の強誘電体記憶
装置を説明する。
【００３７】図１は本実施の形態１の強誘電体記憶装置
における読み出し回路の一構成例を示す回路図である。
図１において、１００、１０１は２Ｔ２Ｃ（２トランジ
スタ２キャパシタ）型のメモリセル、ＷＬはワード線、
ＢＬ、ＸＢＬはビット線、１０２はビット線ＢＬ、ＸＢ
ＬをＶＳＳにプリチャージするトランジスタ、１０３、
１０４はプリチャージトランジスタ、１０５、１０６は
カレントミラー、ＳＢＬ、ＸＳＢＬはサブビット線、１
０７はサブビット線ＳＢＬ、ＸＳＢＬをＶＳＳにプリチ
ャージするトランジスタ、１０８はサブビット線ＳＢ
Ｌ、ＸＳＢＬを増幅する第二アンプ、１０９はビット線
選択スイッチ、１１０はビット線書き込みトランジス
タ、Ｃｂ、Ｃｓｂはそれぞれビット線ＢＬ、ＸＢＬ、サ
ブビット線ＳＢＬ、ＸＳＢＬの寄生容量である。
における読み出し回路の一構成例を示す回路図である。
図１において、１００、１０１は２Ｔ２Ｃ（２トランジ
スタ２キャパシタ）型のメモリセル、ＷＬはワード線、
ＢＬ、ＸＢＬはビット線、１０２はビット線ＢＬ、ＸＢ
ＬをＶＳＳにプリチャージするトランジスタ、１０３、
１０４はプリチャージトランジスタ、１０５、１０６は
カレントミラー、ＳＢＬ、ＸＳＢＬはサブビット線、１
０７はサブビット線ＳＢＬ、ＸＳＢＬをＶＳＳにプリチ
ャージするトランジスタ、１０８はサブビット線ＳＢ
Ｌ、ＸＳＢＬを増幅する第二アンプ、１０９はビット線
選択スイッチ、１１０はビット線書き込みトランジス
タ、Ｃｂ、Ｃｓｂはそれぞれビット線ＢＬ、ＸＢＬ、サ
ブビット線ＳＢＬ、ＸＳＢＬの寄生容量である。
【００３８】上記のように構成された強誘電体記憶装置
について、その読み出し動作を以下に説明する。図２は
本実施の形態１の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
について、その読み出し動作を以下に説明する。図２は
本実施の形態１の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
【００３９】時間ｔ１のタイミングでＢＬＤＩＳを非活
性化しビット線ＢＬ／ＸＢＬをフローティング状態と
し、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔ
ｐ）レベルにプリチャージする（なお、ＶｔｐはＰＭＯ
Ｓトランジスタの閾値電圧である）。ビット線のプリチ
ャージ後にＳＡＰＲ２を非活性化しカレントミラー１０
５、１０６を活性化し、ＳＡＰＲＥを非活性化しサブビ
ット線ＳＢＬ／ＸＳＢＬをフローティング状態とする。
ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択
される。このとき、ＣＰはＶＳＳレベルであり、強誘電
体キャパシタには、ビット線の電圧（ＶＤＤ−Ｖｔｐ）
がかかる。
性化しビット線ＢＬ／ＸＢＬをフローティング状態と
し、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔ
ｐ）レベルにプリチャージする（なお、ＶｔｐはＰＭＯ
Ｓトランジスタの閾値電圧である）。ビット線のプリチ
ャージ後にＳＡＰＲ２を非活性化しカレントミラー１０
５、１０６を活性化し、ＳＡＰＲＥを非活性化しサブビ
ット線ＳＢＬ／ＸＳＢＬをフローティング状態とする。
ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択
される。このとき、ＣＰはＶＳＳレベルであり、強誘電
体キャパシタには、ビット線の電圧（ＶＤＤ−Ｖｔｐ）
がかかる。
【００４０】１００はＨｉデータ、１０１はＬｏｗデー
タが記憶されていたとする。プリチャージトランジスタ
１０３には、メモリセル１００がＨｉデータであるた
め、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。
タが記憶されていたとする。プリチャージトランジスタ
１０３には、メモリセル１００がＨｉデータであるた
め、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。
【００４１】一方、プリチャージトランジスタ１０４に
は、メモリセル１０１が分極反転動作を起こすため、
｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャ
ージ電流として流れる。このため、活性化されたカレン
トミラー１０５、１０６には、ミラー比ｎ（ｎ＞０）に
応じた電流が流れ、サブビット線の電位は、
は、メモリセル１０１が分極反転動作を起こすため、
｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャ
ージ電流として流れる。このため、活性化されたカレン
トミラー１０５、１０６には、ミラー比ｎ（ｎ＞０）に
応じた電流が流れ、サブビット線の電位は、
【００４２】
【数２】 となり、サブビット線電位差は、
【００４３】
【数３】 となる。このとき、（Ｖｘｓｂ≦ＶＤＤ）となるよう
に、Ｃｓｂ及びミラー比を決定する。
に、Ｃｓｂ及びミラー比を決定する。
【００４４】続いて、ＳＡＰＲ、ＳＡＰＲ２を活性化
し、プリチャージトランジスタ１０３、１０４とカレン
トミラー１０５、１０６を非活性化し、ＳＡＰを活性化
しＳＡＮを非活性化することで、第二アンプ１０８を活
性化させ、サブビット線電位を増幅する。セルプレート
線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベ
ルに活性化することで、ビット線への再書き込みを行
う。ＹＳＷを活性化しデータ線ＤＬ／ＸＤＬに読み出し
データを出力する。
し、プリチャージトランジスタ１０３、１０４とカレン
トミラー１０５、１０６を非活性化し、ＳＡＰを活性化
しＳＡＮを非活性化することで、第二アンプ１０８を活
性化させ、サブビット線電位を増幅する。セルプレート
線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベ
ルに活性化することで、ビット線への再書き込みを行
う。ＹＳＷを活性化しデータ線ＤＬ／ＸＤＬに読み出し
データを出力する。
【００４５】なお、メモリセル１００のＨｉデータは破
壊されないので再書き込みの必要はなく、分極反転をと
もなう破壊読み出しが行われたメモリセル１０１に対し
て、Ｌｏｗデータの再書き込みを行う。所望の期間デー
タ線への出力が終わると、ＹＳＷを非活性化する。
壊されないので再書き込みの必要はなく、分極反転をと
もなう破壊読み出しが行われたメモリセル１０１に対し
て、Ｌｏｗデータの再書き込みを行う。所望の期間デー
タ線への出力が終わると、ＹＳＷを非活性化する。
【００４６】次に、ＣＰを非活性化し再書き込みを終了
させ、ＳＡＰを非活性化しＳＡＮを活性化して第二アン
プを非活性化状態にし、ＳＡＰＲＥを活性化してＳＢ
Ｌ、ＸＳＢＬをＶＳＳレベルにプリチャージする。ＷＥ
Ｎを非活性化し、ＢＬＤＩＳを活性化して、ビット線を
ＶＳＳレベルにプリチャージする。ビット線がＶＳＳに
プリチャージされた後、ＷＬを非活性化すると読み出し
サイクルが完了する。
させ、ＳＡＰを非活性化しＳＡＮを活性化して第二アン
プを非活性化状態にし、ＳＡＰＲＥを活性化してＳＢ
Ｌ、ＸＳＢＬをＶＳＳレベルにプリチャージする。ＷＥ
Ｎを非活性化し、ＢＬＤＩＳを活性化して、ビット線を
ＶＳＳレベルにプリチャージする。ビット線がＶＳＳに
プリチャージされた後、ＷＬを非活性化すると読み出し
サイクルが完了する。
【００４７】本実施の形態１では、プリチャージトラン
ジスタ１０３、１０４とカレントミラー１０５、１０６
をＶＤＤで駆動したため、強誘電体キャパシタに加わる
電圧が（ＶＤＤ−Ｖｔｐ）となる。前記のプリチャージ
電圧では、強誘電体キャパシタに加わる電界が抗電界以
上にならない場合、プリチャージトランジスタ１０３、
１０４、カレントミラー１０５、１０６をＶＤＤより高
い第三の電位で駆動し、強誘電体キャパシタに図７の
（±Ｖａ）以上の電圧が加わるように第三の電位を設定
すればよい。 （実施の形態２）本発明の実施の形態２の強誘電体記憶
装置を説明する。
ジスタ１０３、１０４とカレントミラー１０５、１０６
をＶＤＤで駆動したため、強誘電体キャパシタに加わる
電圧が（ＶＤＤ−Ｖｔｐ）となる。前記のプリチャージ
電圧では、強誘電体キャパシタに加わる電界が抗電界以
上にならない場合、プリチャージトランジスタ１０３、
１０４、カレントミラー１０５、１０６をＶＤＤより高
い第三の電位で駆動し、強誘電体キャパシタに図７の
（±Ｖａ）以上の電圧が加わるように第三の電位を設定
すればよい。 （実施の形態２）本発明の実施の形態２の強誘電体記憶
装置を説明する。
【００４８】図３は本実施の形態２の強誘電体記憶装置
における読み出し回路の一構成例を示す回路図である。
図３において、３００、３０１は２Ｔ２Ｃ型のメモリセ
ル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、３０２
はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするト
ランジスタ、３０３、３０４はプリチャージトランジス
タ、３０５〜３１２は相補型カレントミラーアンプ、Ｓ
ＢＬ、ＸＳＢＬはサブビット線、３１３はサブビット線
ＳＢＬ、ＸＳＢＬをプリチャージするトランジスタ、３
１５はサブビット線ＳＢＬ、ＸＳＢＬを増幅する第二ア
ンプ、３１６はビット線選択スイッチ、３１４はビット
線書き込みトランジスタ、Ｃｂ、Ｃｓｂはそれぞれビッ
ト線ＢＬ、ＸＢＬ、サブビット線ＳＢＬ、ＸＳＢＬの寄
生容量である。
における読み出し回路の一構成例を示す回路図である。
図３において、３００、３０１は２Ｔ２Ｃ型のメモリセ
ル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、３０２
はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするト
ランジスタ、３０３、３０４はプリチャージトランジス
タ、３０５〜３１２は相補型カレントミラーアンプ、Ｓ
ＢＬ、ＸＳＢＬはサブビット線、３１３はサブビット線
ＳＢＬ、ＸＳＢＬをプリチャージするトランジスタ、３
１５はサブビット線ＳＢＬ、ＸＳＢＬを増幅する第二ア
ンプ、３１６はビット線選択スイッチ、３１４はビット
線書き込みトランジスタ、Ｃｂ、Ｃｓｂはそれぞれビッ
ト線ＢＬ、ＸＢＬ、サブビット線ＳＢＬ、ＸＳＢＬの寄
生容量である。
【００４９】上記のように構成された強誘電体記憶装置
について、その読み出し動作を以下に説明する。図４は
本実施の形態２の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
について、その読み出し動作を以下に説明する。図４は
本実施の形態２の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
【００５０】時間ｔ２のタイミングでＢＬＤＩＳを非活
性化しビット線ＢＬ／ＸＢＬをフローティング状態と
し、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔ
ｐ）レベルにプリチャージすると同時に、相補型カレン
トミラーアンプ３０５〜３１２が活性化される。ビット
線のプリチャージ後、ＳＡＰＲＥを非活性化し（ＶＤＤ
／２）レベルにプリチャージされていたサブビット線Ｓ
ＢＬ／ＸＳＢＬをフローティング状態とする。
性化しビット線ＢＬ／ＸＢＬをフローティング状態と
し、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔ
ｐ）レベルにプリチャージすると同時に、相補型カレン
トミラーアンプ３０５〜３１２が活性化される。ビット
線のプリチャージ後、ＳＡＰＲＥを非活性化し（ＶＤＤ
／２）レベルにプリチャージされていたサブビット線Ｓ
ＢＬ／ＸＳＢＬをフローティング状態とする。
【００５１】続いて、ＷＬをＶＰＰレベルに活性化する
と、メモリセルが選択される。このとき、ＣＰはＶＳＳ
レベルであり、強誘電体キャパシタには、（ＶＤＤ−Ｖ
ｔｐ）の電圧がかかる。
と、メモリセルが選択される。このとき、ＣＰはＶＳＳ
レベルであり、強誘電体キャパシタには、（ＶＤＤ−Ｖ
ｔｐ）の電圧がかかる。
【００５２】メモリセル３００はＨｉデータ、メモリセ
ル３０１はＬｏｗデータが記憶されていたとする。プリ
チャージトランジスタ３０３には、メモリセル３００に
保持されていたデータがＨｉであるため、｛Ｃｓ＊（Ｖ
ＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れ
る。
ル３０１はＬｏｗデータが記憶されていたとする。プリ
チャージトランジスタ３０３には、メモリセル３００に
保持されていたデータがＨｉであるため、｛Ｃｓ＊（Ｖ
ＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れ
る。
【００５３】一方、プリチャージトランジスタ３０４に
はメモリセル３０１が分極反転動作を起こすため、｛２
Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。このため、活性化された相補型カレ
ントミラーアンプ３０５〜３１２にはミラー比ｎ（ｎ＞
０）に応じた電流が流れ、サブビット線の電位は、
はメモリセル３０１が分極反転動作を起こすため、｛２
Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。このため、活性化された相補型カレ
ントミラーアンプ３０５〜３１２にはミラー比ｎ（ｎ＞
０）に応じた電流が流れ、サブビット線の電位は、
【００５４】
【数４】 となり、サブビット線電位差は、
【００５５】
【数５】 となる。
【００５６】続いて、ＳＡＰＲを活性化しプリチャージ
トランジスタ３０３、３０４と相補型カレントミラーア
ンプ３０５〜３１２を非活性化し、ＳＡＰを活性化して
ＳＡＮを非活性化することで、第二アンプ３１５を活性
化させ、サブビット線電位を増幅する。
トランジスタ３０３、３０４と相補型カレントミラーア
ンプ３０５〜３１２を非活性化し、ＳＡＰを活性化して
ＳＡＮを非活性化することで、第二アンプ３１５を活性
化させ、サブビット線電位を増幅する。
【００５７】セルプレート線ＣＰをＶＤＤレベルに活性
化し、ＷＥＮをＶＰＰレベルに活性化することで、ビッ
ト線への再書き込みを行う。続いて、ＹＳＷを活性化し
データ線に読み出しデータを出力する。
化し、ＷＥＮをＶＰＰレベルに活性化することで、ビッ
ト線への再書き込みを行う。続いて、ＹＳＷを活性化し
データ線に読み出しデータを出力する。
【００５８】なお、メモリセル１００のＨｉデータは破
壊されないので再書き込みの必要はなく、分極反転をと
もなう破壊読み出しが行われたメモリセル３０１に対し
て、Ｌｏｗデータの再書き込みを行っている。所望の期
間データ線への出力が終わると、ＹＳＷを非活性化す
る。
壊されないので再書き込みの必要はなく、分極反転をと
もなう破壊読み出しが行われたメモリセル３０１に対し
て、Ｌｏｗデータの再書き込みを行っている。所望の期
間データ線への出力が終わると、ＹＳＷを非活性化す
る。
【００５９】次に、ＣＰを非活性化し再書き込みを終了
させ、ＳＡＰを非活性化しＳＡＮを活性化し第二アンプ
を非活性化状態にし、ＳＡＰＲＥを活性化してサブビッ
ト線を（ＶＤＤ／２）レベルにプリチャージする。
させ、ＳＡＰを非活性化しＳＡＮを活性化し第二アンプ
を非活性化状態にし、ＳＡＰＲＥを活性化してサブビッ
ト線を（ＶＤＤ／２）レベルにプリチャージする。
【００６０】ＷＥＮを非活性化し、ＢＬＤＩＳを活性化
して、ビット線をＶＳＳレベルにプリチャージする。ビ
ット線がＶＳＳにプリチャージされた後、ＷＬを非活性
化すると、読み出しサイクルが完了する。
して、ビット線をＶＳＳレベルにプリチャージする。ビ
ット線がＶＳＳにプリチャージされた後、ＷＬを非活性
化すると、読み出しサイクルが完了する。
【００６１】本実施の形態２では、プリチャージトラン
ジスタ３０３、３０４と相補型カレントミラーアンプ３
０５〜３１２をＶＤＤで駆動したため、強誘電体キャパ
シタに加わる電圧が（ＶＤＤ−Ｖｔｐ）となる。前記の
プリチャージ電圧では強誘電体キャパシタに加わる電界
が抗電界以上にならない場合、プリチャージトランジス
タ３０３、３０４、相補型カレントミラーアンプ３０
５、３１２をＶＤＤより高い第三の電位で駆動し、強誘
電体キャパシタに図７の（±Ｖａ）以上の電圧が加わる
ように第三の電位を設定すればよい。
ジスタ３０３、３０４と相補型カレントミラーアンプ３
０５〜３１２をＶＤＤで駆動したため、強誘電体キャパ
シタに加わる電圧が（ＶＤＤ−Ｖｔｐ）となる。前記の
プリチャージ電圧では強誘電体キャパシタに加わる電界
が抗電界以上にならない場合、プリチャージトランジス
タ３０３、３０４、相補型カレントミラーアンプ３０
５、３１２をＶＤＤより高い第三の電位で駆動し、強誘
電体キャパシタに図７の（±Ｖａ）以上の電圧が加わる
ように第三の電位を設定すればよい。
【００６２】また、上前の例ではビット線のプリチャー
ジ後にワード線でメモリセルの選択を行ったが、ビット
線プリチャージよりも先にワード線でメモリセルの選択
を行ってもかまわない。この場合、ビット線プリチャー
ジからワード線選択までの動作マージンをとる必要がな
いので高速動作が可能となる。サブビット線への出力電
位差Ｖｄｉｆは式（３）と同様である。 （実施の形態３）本発明の実施の形態３の強誘電体記憶
装置を説明する。
ジ後にワード線でメモリセルの選択を行ったが、ビット
線プリチャージよりも先にワード線でメモリセルの選択
を行ってもかまわない。この場合、ビット線プリチャー
ジからワード線選択までの動作マージンをとる必要がな
いので高速動作が可能となる。サブビット線への出力電
位差Ｖｄｉｆは式（３）と同様である。 （実施の形態３）本発明の実施の形態３の強誘電体記憶
装置を説明する。
【００６３】図５は本実施の形態３の強誘電体記憶装置
における読み出し回路の一構成例を示す回路図である。
図５において、５００、５０１は２Ｔ２Ｃ型のメモリセ
ル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、５０２
はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするト
ランジスタ、５０３、５０４はプリチャージトランジス
タ、５０５、５０６はカレントミラーでありデータ線出
力トランジスタ、ＤＬ、ＸＤＬはデータ線、５１０はデ
ータ線ＤＬ、ＸＤＬをＶＳＳにプリチャージするトラン
ジスタ、５１１はデータ線ＤＬ、ＸＤＬを増幅する第二
アンプ、５０９はビット線書き込みトランジスタ、Ｃ
ｂ、Ｃｄｌはそれぞれビット線ＢＬ、ＸＢＬ、データ線
ＤＬ、ＸＤＬの寄生容量である。
における読み出し回路の一構成例を示す回路図である。
図５において、５００、５０１は２Ｔ２Ｃ型のメモリセ
ル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、５０２
はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするト
ランジスタ、５０３、５０４はプリチャージトランジス
タ、５０５、５０６はカレントミラーでありデータ線出
力トランジスタ、ＤＬ、ＸＤＬはデータ線、５１０はデ
ータ線ＤＬ、ＸＤＬをＶＳＳにプリチャージするトラン
ジスタ、５１１はデータ線ＤＬ、ＸＤＬを増幅する第二
アンプ、５０９はビット線書き込みトランジスタ、Ｃ
ｂ、Ｃｄｌはそれぞれビット線ＢＬ、ＸＢＬ、データ線
ＤＬ、ＸＤＬの寄生容量である。
【００６４】上記のように構成された強誘電体記憶装置
について、その読み出し動作を以下に説明する。図６は
本実施の形態３の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
について、その読み出し動作を以下に説明する。図６は
本実施の形態３の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
【００６５】時間ｔ３のタイミングでＢＬＤＩＳを非活
性化しビット線ＢＬ／ＸＢＬをフローティング状態と
し、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔ
ｐ）レベルにプリチャージする。ビット線のプリチャー
ジ後にＳＡＰＲ２を非活性化しカレントミラー５０５、
５０６を活性化し、ＤＬＰＲＥを非活性化しデータ線Ｄ
Ｌ／ＸＤＬをフローティング状態とする。
性化しビット線ＢＬ／ＸＢＬをフローティング状態と
し、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔ
ｐ）レベルにプリチャージする。ビット線のプリチャー
ジ後にＳＡＰＲ２を非活性化しカレントミラー５０５、
５０６を活性化し、ＤＬＰＲＥを非活性化しデータ線Ｄ
Ｌ／ＸＤＬをフローティング状態とする。
【００６６】ＷＬをＶＰＰレベルに活性化すると、メモ
リセルが選択される。このとき、ＣＰはＶＳＳレベルで
あり、強誘電体キャパシタには、（ＶＤＤ−Ｖｔｐ）の
電圧がかかる。
リセルが選択される。このとき、ＣＰはＶＳＳレベルで
あり、強誘電体キャパシタには、（ＶＤＤ−Ｖｔｐ）の
電圧がかかる。
【００６７】５００はＨｉデータ、５０１はＬｏｗデー
タが記憶されていたとする。プリチャージトランジスタ
５０３には、メモリセル１００がＨｉデータであるた
め、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。
タが記憶されていたとする。プリチャージトランジスタ
５０３には、メモリセル１００がＨｉデータであるた
め、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。
【００６８】一方、プリチャージトランジスタ５０４に
はメモリセル５０１が分極反転動作を起こすため、｛２
Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。このため、活性化されたカレントミ
ラー５０５、５０６にはミラー比ｎ（ｎ＞０）に応じた
電流が流れ、データ線の電位は、
はメモリセル５０１が分極反転動作を起こすため、｛２
Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ
電流として流れる。このため、活性化されたカレントミ
ラー５０５、５０６にはミラー比ｎ（ｎ＞０）に応じた
電流が流れ、データ線の電位は、
【００６９】
【数６】 となり、データ線電位差は、
【００７０】
【数７】 となる。このとき、（Ｖｘｄｌ≦ＶＤＤ）となるよう
に、Ｃｓｂ及びミラー比ｎを決定する。
に、Ｃｓｂ及びミラー比ｎを決定する。
【００７１】続いて、ＳＡＰＲ、ＳＡＰＲ２を活性化
し、プリチャージトランジスタ５０３、５０４とカレン
トミラー５０５、５０６を非活性化し、ＭＡＰを活性化
し、ＭＡＮを非活性化することで、第二アンプ５１１を
活性化させ、データ線電位を増幅する。
し、プリチャージトランジスタ５０３、５０４とカレン
トミラー５０５、５０６を非活性化し、ＭＡＰを活性化
し、ＭＡＮを非活性化することで、第二アンプ５１１を
活性化させ、データ線電位を増幅する。
【００７２】セルプレート線ＣＰをＶＤＤレベルに活性
化し、ＷＥＮをＶＰＰレベルに活性化することで、ビッ
ト線ＢＬ／ＸＢＬへの再書き込みを行う。なお、メモリ
セル５００のＨｉデータは破壊されないので再書き込み
の必要はなく、分極反転をともなう破壊読み出しが行わ
れたメモリセル５０１に対して、Ｌｏｗデータの再書き
込みを行う。
化し、ＷＥＮをＶＰＰレベルに活性化することで、ビッ
ト線ＢＬ／ＸＢＬへの再書き込みを行う。なお、メモリ
セル５００のＨｉデータは破壊されないので再書き込み
の必要はなく、分極反転をともなう破壊読み出しが行わ
れたメモリセル５０１に対して、Ｌｏｗデータの再書き
込みを行う。
【００７３】次にＣＰを非活性化し再書き込みを終了さ
せ、ＭＡＰを非活性化しＭＡＮを活性化し第二アンプを
非活性化状態にし、ＤＬＰＲＥを活性化してデータ線Ｄ
Ｌ／ＸＤＬをＶＳＳレベルにプリチャージする。ＷＥＮ
を非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶ
ＳＳレベルにプリチャージする。
せ、ＭＡＰを非活性化しＭＡＮを活性化し第二アンプを
非活性化状態にし、ＤＬＰＲＥを活性化してデータ線Ｄ
Ｌ／ＸＤＬをＶＳＳレベルにプリチャージする。ＷＥＮ
を非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶ
ＳＳレベルにプリチャージする。
【００７４】ビット線ＢＬ／ＸＢＬがＶＳＳにプリチャ
ージされた後、ＷＬを非活性化すると読み出しサイクル
が完了する。本実施の形態３では、データ線に読み出し
を直接行うことができ、高速動作が可能であり、またセ
ンスアンプをＰＭＯＳカレントミラーのみにできるた
め、小面積化が行える。
ージされた後、ＷＬを非活性化すると読み出しサイクル
が完了する。本実施の形態３では、データ線に読み出し
を直接行うことができ、高速動作が可能であり、またセ
ンスアンプをＰＭＯＳカレントミラーのみにできるた
め、小面積化が行える。
【００７５】上述した３つの実施の形態では、ＰＭＯＳ
入力相補型カレントミラーアンプおよびＰＭＯＳカレン
トミラーとしたが、第一の電位をＮＭＯＳのしきいち電
圧よりも高い電位とし、ＰＭＯＳ入力の相補型カレント
ミラーアンプおよびＰＭＯＳカレントミラーの代わり
に、ＮＭＯＳ入力の相補型カレントミラーアンプおよび
ＮＭＯＳカレントミラーを備え、ワード線でメモリセル
を選択後、セルプレート線を活性化し、第二プリチャー
ジトランジスタとＮＭＯＳ入力相補型カレントミラーア
ンプもしくはＮＭＯＳカレントミラーを活性化すれば、
同様な読み出し動作が可能であることは言うまでもな
い。
入力相補型カレントミラーアンプおよびＰＭＯＳカレン
トミラーとしたが、第一の電位をＮＭＯＳのしきいち電
圧よりも高い電位とし、ＰＭＯＳ入力の相補型カレント
ミラーアンプおよびＰＭＯＳカレントミラーの代わり
に、ＮＭＯＳ入力の相補型カレントミラーアンプおよび
ＮＭＯＳカレントミラーを備え、ワード線でメモリセル
を選択後、セルプレート線を活性化し、第二プリチャー
ジトランジスタとＮＭＯＳ入力相補型カレントミラーア
ンプもしくはＮＭＯＳカレントミラーを活性化すれば、
同様な読み出し動作が可能であることは言うまでもな
い。
【００７６】また、上述した３つの実施の形態では、２
Ｔ２Ｃ構成のメモリセルであったが、１Ｔ１Ｃの構成の
メモリセルでありリファレンスセルが強誘電体であって
も常誘電体であっても、同様の読み出し動作が可能であ
ることは言うまでもない。
Ｔ２Ｃ構成のメモリセルであったが、１Ｔ１Ｃの構成の
メモリセルでありリファレンスセルが強誘電体であって
も常誘電体であっても、同様の読み出し動作が可能であ
ることは言うまでもない。
【００７７】以上本発明の実施の形態を具体的に説明し
たが、本発明はそれに限定されるものではなく、その要
旨を逸脱しない範囲において変更可能である。
たが、本発明はそれに限定されるものではなく、その要
旨を逸脱しない範囲において変更可能である。
【００７８】
【発明の効果】以上のように本発明によれば、ビット線
から強誘電体キャパシタに流れ込む電流差を増幅するこ
とにより、強誘電体キャパシタの平行平板容量成分（Ｃ
ｓ）に関係なく、強誘電体メモリセルから最大の分極電
荷量を読み出すことを可能とし、読み出し動作の際の読
み出しマージンを大きく向上させることができる。
から強誘電体キャパシタに流れ込む電流差を増幅するこ
とにより、強誘電体キャパシタの平行平板容量成分（Ｃ
ｓ）に関係なく、強誘電体メモリセルから最大の分極電
荷量を読み出すことを可能とし、読み出し動作の際の読
み出しマージンを大きく向上させることができる。
【００７９】そのため、メモリセルを構成する強誘電体
の劣化が起こった場合でも、その強誘電体メモリセルか
ら安定してデータを読み出すことができ、装置の信頼性
を向上することができる。
の劣化が起こった場合でも、その強誘電体メモリセルか
ら安定してデータを読み出すことができ、装置の信頼性
を向上することができる。
【００８０】また、強誘電体キャパシタのビット線寄生
容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモ
リコアの選択を可能とし、設計自由度の高い混載強誘電
体メモリコアを実現することができる。
容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモ
リコアの選択を可能とし、設計自由度の高い混載強誘電
体メモリコアを実現することができる。
【００８１】そのため、強誘電体キャパシタのＣｂ／Ｃ
ｓが小さい場合でも、強誘電体メモリセルから、そのデ
ータを確実に読み出すことができ、装置の信頼性を向上
することができる。
ｓが小さい場合でも、強誘電体メモリセルから、そのデ
ータを確実に読み出すことができ、装置の信頼性を向上
することができる。
【図１】本発明の実施の形態１の強誘電体記憶装置の構
成を示す回路図
成を示す回路図
【図２】同実施の形態１における読み出し動作を示すタ
イミングチャート
イミングチャート
【図３】本発明の実施の形態２の強誘電体記憶装置の構
成を示す回路図
成を示す回路図
【図４】同実施の形態２における読み出し動作を示すタ
イミングチャート
イミングチャート
【図５】本発明の実施の形態３の強誘電体記憶装置の構
成を示す回路図
成を示す回路図
【図６】同実施の形態３における読み出し動作を示すタ
イミングチャート
イミングチャート
【図７】従来の強誘電体記憶装置における強誘電体キャ
パシタの分極特性の説明図
パシタの分極特性の説明図
【図８】同従来例におけるビット線読み出し電位差とＣ
ｂ／Ｃｓの関係説明図
ｂ／Ｃｓの関係説明図
【図９】同従来例の強誘電体記憶装置の構成を示す回路
図
図
【図１０】同従来例における読み出し動作を示すタイミ
ングチャート
ングチャート
１００、１０１ メモリセル １０２、１０３、１０４ プリチャージトランジスタ １０５、１０６ カレントミラー １０８ 第二アンプ ３００、３０１ メモリセル ３０２、３０３、３０４ プリチャージトランジスタ ３０５、３０６ カレントミラー ３１５ 第二アンプ ５００、５０１ メモリセル ５０２、５０３、５０４ プリチャージトランジスタ ５０５、５０６ カレントミラー ５１１ 第二アンプ ＢＬ、ＸＢＬ ビット線 ＣＰ セルプレート線 ＤＬ、ＸＤＬ データ線 ＳＢＬ、ＸＳＢＬ サブビット線 ＷＬ ワード線
Claims (15)
- 【請求項１】 強誘電体キャパシタの電気保持特性を利
用し、その強誘電体キャパシタを記憶素子としてデジタ
ル形態のデータを記憶するよう構成した強誘電体記憶装
置において、前記強誘電体キャパシタとそれを選択する
ための選択トランジスタとを有し、前記選択トランジス
タのドレインまたはソースが前記強誘電体キャパシタの
一方の端子に接続された強誘電体メモリセルと、前記選
択トランジスタのゲートに接続されたワード線と、前記
選択トランジスタのドレインまたはソースのうちで前記
強誘電体キャパシタに接続されない側が接続されたビッ
ト線と、前記強誘電体キャパシタのもう一方の端子に接
続されたセルプレート線と、前記ビット線を第一の電位
にプリチャージする第一プリチャージトランジスタと、
前記ビット線を前記第一の電位より高い第二の電位にプ
リチャージする第二プチャージトランジスタと、前記第
二プリチャージトランジスタのプリチャージ電流を感知
して増幅する増幅手段とを備え、前記ワード線により前
記データの読み出し対象とする強誘電体メモリセルを選
択した後に、当該強誘電体メモリセルが接続されたビッ
ト線を前記第二プリチャージトランジスタで第二の電位
にプリチャージし、そのときのプリチャージ電流に対応
させて前記増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成したことを特徴
とする強誘電体記憶装置。 - 【請求項２】 ワード線で強誘電体メモリセルの選択を
行う以前に、ビット線を第二プリチャージトランジスタ
により第二の電位にプリチャージし、しかるのちに前記
ワード線で当該強誘電体メモリセルを選択し、その選択
に基づいて前記第二の電位にプリチャージ状態としたビ
ット線から当該強誘電体メモリセルに流れ込む電流を、
増幅手段で増幅するよう構成したことを特徴とする請求
項１記載の強誘電体記憶装置。 - 【請求項３】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、相補型カレントミラー
アンプとしたことを特徴とする請求項１または請求項２
記載の強誘電体記憶装置。 - 【請求項４】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、相補型カレントミラー
アンプとし、そのミラー比が１でないように構成したこ
とを特徴とする請求項１または請求項２記載の強誘電体
記憶装置。 - 【請求項５】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、カレントミラーアンプ
としたことを特徴とする請求項１または請求項２記載の
強誘電体記憶装置。 - 【請求項６】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、カレントミラーアンプ
とし、そのミラー比が１でないように構成したことを特
徴とする請求項１または請求項２記載の強誘電体記憶装
置。 - 【請求項７】 増幅手段からの増幅電流が供給されるサ
ブビット線と、前記サブビット線の電流を増幅する第二
アンプとを備えたことを特徴とする請求項３から請求項
６のいずれかに記載の強誘電体記憶装置。 - 【請求項８】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、カレントミラーアンプ
とし、複数のビット線と選択的に接続するデータ線と、
前記データ線の電位あるいは電流を増幅する第二アンプ
とを備え、前記カレントミラーアンプを構成するトラン
ジスタのドレインを前記データ線に接続し、前記第二ア
ンプを前記データ線単位に設けたことを特徴とする請求
項１または請求項２記載の強誘電体記憶装置。 - 【請求項９】 第二プリチャージトランジスタを、その
ゲートとドレインがビット線に接続され、ソースおよび
基盤が電源電圧に接続されたＰＭＯＳトランジスタで構
成したことを特徴とする請求項１から請求項８のいずれ
かに記載の強誘電体記憶装置。 - 【請求項１０】 第二プリチャージトランジスタを、そ
のゲートとドレインがビット線に接続され、ソースおよ
び基盤が電源電圧より高い第三の電位に接続されたＰＭ
ＯＳトランジスタで構成したことを特徴とする請求項１
から請求項８のいずれかに記載の強誘電体記憶装置。 - 【請求項１１】 第二プリチャージトランジスタを、そ
のゲートとドレインがビット線に接続され、ソースおよ
び基盤が接地電位に接続されたＮＭＯＳトランジスタで
構成したことを特徴とする請求項１から請求項８のいず
れかに記載の強誘電体記憶装置。 - 【請求項１２】 第二プリチャージトランジスタを、そ
のゲートとドレインがビット線に接続され、ソースおよ
び基盤が接地電位より低い第四の電位に接続されたＮＭ
ＯＳトランジスタで構成したことを特徴とする請求項１
から請求項８のいずれかに記載の強誘電体記憶装置。 - 【請求項１３】 ワード線により読み出しを行う強誘電
体メモリセルおよびリファレンスを行う強誘電体メモリ
セルを選択し、選択された各メモリセルが接続されるビ
ット線対を、それぞれ対応する第二プリチャージトラン
ジスタで第二の電位にプリチャージし、前記第二プリチ
ャージトランジスタ対に流れる電流差を増幅手段で増幅
した電流に基づいて、当該強誘電体メモリセルにおける
強誘電体キャパシタのレベル状態を判定し、そのレベル
状態に対応する当該強誘電体メモリセルのデータを読み
出すよう構成したことを特徴とする請求項１から請求項
１２のいずれかに記載の強誘電体記憶装置。 - 【請求項１４】 リファレンスを行う強誘電体メモリセ
ルに常誘電体キャパシタを用いたことを特徴とする請求
項１３記載の強誘電体記憶装置。 - 【請求項１５】 リファレンスを行う強誘電体メモリセ
ルの誘電体キャパシタに、読み出しを行う強誘電体メモ
リセルの反転データを書き込むよう構成したことを特徴
とする請求項１３記載の強誘電体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215264A JP4049519B2 (ja) | 2000-07-17 | 2000-07-17 | 強誘電体記憶装置 |
| US09/905,111 US6525956B2 (en) | 2000-07-17 | 2001-07-16 | Ferroelectric capacitor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215264A JP4049519B2 (ja) | 2000-07-17 | 2000-07-17 | 強誘電体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002032984A true JP2002032984A (ja) | 2002-01-31 |
| JP4049519B2 JP4049519B2 (ja) | 2008-02-20 |
Family
ID=18710708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000215264A Expired - Fee Related JP4049519B2 (ja) | 2000-07-17 | 2000-07-17 | 強誘電体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6525956B2 (ja) |
| JP (1) | JP4049519B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004107350A1 (ja) * | 2003-05-27 | 2004-12-09 | Fujitsu Limited | 強誘電体メモリ |
| US7269049B2 (en) | 2004-07-28 | 2007-09-11 | Kabushiki Kaisha Toshiba | Ferroelectric random access memory device |
| KR100765872B1 (ko) * | 2005-08-02 | 2007-10-11 | 후지쯔 가부시끼가이샤 | 강유전체 메모리 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447222B1 (ko) * | 2001-09-17 | 2004-09-04 | 주식회사 하이닉스반도체 | 강유전체 메모리 및 그의 구동방법 |
| US6972983B2 (en) * | 2002-03-21 | 2005-12-06 | Infineon Technologies Aktiengesellschaft | Increasing the read signal in ferroelectric memories |
| JP4099349B2 (ja) * | 2002-06-04 | 2008-06-11 | 富士通株式会社 | 強誘電体メモリ |
| JP2004164766A (ja) * | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | 不揮発性記憶装置 |
| US6876590B2 (en) * | 2002-11-20 | 2005-04-05 | Infineon Technologies, Ag | 2T2C signal margin test mode using a defined charge exchange between BL and/BL |
| US6826099B2 (en) * | 2002-11-20 | 2004-11-30 | Infineon Technologies Ag | 2T2C signal margin test mode using a defined charge and discharge of BL and /BL |
| US20050055495A1 (en) * | 2003-09-05 | 2005-03-10 | Nokia Corporation | Memory wear leveling |
| JP4452631B2 (ja) | 2005-01-21 | 2010-04-21 | パトレネラ キャピタル リミテッド， エルエルシー | メモリ |
| KR100673901B1 (ko) * | 2005-01-28 | 2007-01-25 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| US7933138B2 (en) * | 2009-01-30 | 2011-04-26 | Texas Instruments Incorporated | F-RAM device with current mirror sense amp |
| JP4908560B2 (ja) * | 2009-08-31 | 2012-04-04 | 株式会社東芝 | 強誘電体メモリ及びメモリシステム |
| US9881661B2 (en) | 2016-06-03 | 2018-01-30 | Micron Technology, Inc. | Charge mirror-based sensing for ferroelectric memory |
| US9899073B2 (en) * | 2016-06-27 | 2018-02-20 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
| US10049713B2 (en) | 2016-08-24 | 2018-08-14 | Micron Technology, Inc. | Full bias sensing in a memory array |
| US11088170B2 (en) | 2019-11-25 | 2021-08-10 | Sandisk Technologies Llc | Three-dimensional ferroelectric memory array including integrated gate selectors and methods of forming the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023876A1 (fr) * | 1995-12-25 | 1997-07-03 | Hitachi, Ltd. | Dispositif a memoire remanente |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
| US5579257A (en) | 1995-08-31 | 1996-11-26 | Motorola, Inc. | Method for reading and restoring data in a data storage element |
| KR100282045B1 (ko) * | 1998-08-07 | 2001-03-02 | 윤종용 | 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리 |
-
2000
- 2000-07-17 JP JP2000215264A patent/JP4049519B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-16 US US09/905,111 patent/US6525956B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023876A1 (fr) * | 1995-12-25 | 1997-07-03 | Hitachi, Ltd. | Dispositif a memoire remanente |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004107350A1 (ja) * | 2003-05-27 | 2004-12-09 | Fujitsu Limited | 強誘電体メモリ |
| US7266009B2 (en) | 2003-05-27 | 2007-09-04 | Fujitsu Limited | Ferroelectric memory |
| US7269049B2 (en) | 2004-07-28 | 2007-09-11 | Kabushiki Kaisha Toshiba | Ferroelectric random access memory device |
| KR100765872B1 (ko) * | 2005-08-02 | 2007-10-11 | 후지쯔 가부시끼가이샤 | 강유전체 메모리 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4049519B2 (ja) | 2008-02-20 |
| US6525956B2 (en) | 2003-02-25 |
| US20020006053A1 (en) | 2002-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6487104B2 (en) | Semiconductor memory device | |
| US7295456B2 (en) | Chain ferroelectric random access memory (CFRAM) having an intrinsic transistor connected in parallel with a ferroelectric capacitor | |
| KR100290436B1 (ko) | 강유전체메모리 | |
| US7173844B2 (en) | Device and method for generating reference voltage in Ferroelectric Random Access Memory (FRAM) | |
| US7426130B2 (en) | Ferroelectric RAM device and driving method | |
| JP4049519B2 (ja) | 強誘電体記憶装置 | |
| JPH08203266A (ja) | 強誘電体メモリ装置 | |
| US6504748B2 (en) | Ferroelectric random access memory device | |
| JP3688232B2 (ja) | 強誘電体記憶装置 | |
| JP2002083493A (ja) | 半導体記憶装置 | |
| JP4083173B2 (ja) | 半導体メモリ | |
| JP4099349B2 (ja) | 強誘電体メモリ | |
| JP3585374B2 (ja) | 半導体記憶装置 | |
| JP4585667B2 (ja) | 強誘電体メモリのデータ読み出し方法および強誘電体メモリ | |
| KR100568866B1 (ko) | 강유전체 메모리에서 기준전압 발생장치 및 그에 따른구동방법 | |
| TW508576B (en) | Cell structure of ferroelectric memory device | |
| JP2001283584A (ja) | 半導体メモリ | |
| JP2009048772A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071019 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071127 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |