JP2002032984A - 強誘電体記憶装置 - Google Patents
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Abstract
った場合でも、その強誘電体メモリセルから安定してデ
ータを読み出すことができる強誘電体記憶装置を提供す
る。 【解決手段】 1対のプリチャージトランジスタ10
3、104が選択されたビット線BL/XBLを第二の
電位VDDにプリチャージし、しかる後に、ワード線選
択手段がひとつのワード線WLを活性化し、1対のプリ
チャージトランジスタ103、104に流れる電流差を
カレントミラーアンプ105、106でサブビット線S
BL/XSBLに増幅して、強誘電体メモリセル10
0、101からのデータ読み出しを行う。
Description
タの特性を利用してデータを記憶する不揮発性の強誘電
体記憶装置に関するものである。
する機能を持つ不揮発性メモリは、ヒステリシス特性
(hysteresis characteristi
cs)を示すPZTのような強誘電物質の使用を通じて
も実現されている。つまり、この不揮発性メモリは、メ
モリセルに強誘電物質を使うことにより、簡単な構造で
具現化され、強誘電物質を用いて形成した強誘電体キャ
パシタの特性を利用して不揮発性が機能され、デジタル
データを記憶するように構成されている。
た強誘電体ラム(FeRAM:Ferroelectr
ic Random Access Memory)装
置は、簡単な構造で、上述のように不揮発性の特性を持
ち、さらに高速かつ低電圧動作ができるため、強誘電体
記憶装置として多くのメモリチップメーカーの関心が集
まっている。
パシタの分極反転時間により決定され、強誘電体キャパ
シタの分極反転時間は、キャパシタの面積、強誘電体薄
膜の厚さ、印加電圧等により決定されるが、通常はns
単位である。
いて、以下に説明する。図7は従来の強誘電体記憶装置
における強誘電体キャパシタの分極特性の説明図であ
り、強誘電体キャパシタのヒステリシスループを示して
いる。縦軸は強誘電体の自発分極により強誘電体表面に
誘起される電荷の量、すなわち分極量[C]を示し、横
軸は強誘電体キャパシタに加わる電圧[V]を示す。
極が全く発生していない状態の強誘電体に正の電圧をか
けていくと、図7のSからAまで分極量が増加する。強
誘電体は、ある電圧(電界)以上になると分極量は増加
しない。つまり、A点で分極量は最大値をとる。
と定義し、Csは平行平板容量成分を表す。このあと、
強誘電体キャパシタの端子間電圧を0にしても分極量は
0にならず、Hにとどまるようになる。このとき保有す
る分極電荷量をPr[C]で表す。この性質を利用して
不揮発性メモリを実現している。
C(2キャパシタ)型のメモリセルを含んだ強誘電体記
憶装置の構成を示す回路図である。図9において、WL
はワード線、BL、XBLはビット線、900、901
は強誘電体キャパシタ、902、903は選択トランジ
スタ、904はビット線BL、XBLをVSSレベルに
プリチャージするトランジスタ、905はビット線B
L、XBLの電位差を増幅するアンプ、906はビット
線BL、XBLとデータ線DL、XDLを選択的に接続
するトランジスタ、Cbはビット線BL、XBLの寄生
容量である。
からのデータ読み出し動作について、図10のタイミン
グチャートを用いて以下に説明する。BLDISを非活
性化してビット線BL/XBLをフローティング状態と
し、ワード線WLを電源電圧VDDより高い電圧である
VPPレベルとして活性化しメモリセルを選択し、CP
を活性化すると、強誘電体キャパシタには、VDDの電
圧がかかる。メモリセル900はHiデータ、メモリセ
ル901はLowデータが記憶されていたとする。ま
た、ビット線BL/XBLの電位Vbl、Vxbl、ビ
ット線BL/XBLの電位差Vdifは、近似的に以下
のように示される。
してセンスアンプを活性化し、ビット線電位を増幅す
る。YSWを活性化してデータ線DL/XDLにビット
線BL/XBLの情報を転送する。次に、セルプレート
を非活性化してメモリセル901のHiデータの再書き
込みを行い、YSWを非活性化し、SAPを非活性化し
SANを活性化しセンスアンプを非活性化し、BLDI
Sを活性化してビット線BL/XBLをVSSレベルに
プリチャージする。ビット線BL/XBLがVSSにプ
リチャージされた後、ワード線WLを非活性化すると読
み出しサイクルが完了する。
読み出し電位は大きくなるという特性を示すが、実際
は、自らの分極電荷量でフローティング状態にあるビッ
ト線電位が下がり、強誘電体キャパシタに十分な電圧が
かからず、書き込み時の分極電荷量をメモリセルから取
り出すことができなくなるという課題がある。
誘電体の薄膜化によって、2Prを増加させる場合、C
sまで増加してしまい、前記と同様に強誘電体キャパシ
タにかかる電圧が減少し、書き込み時の分極電荷量をメ
モリセルから取り出すことができなくなるという課題が
ある。
出し電位差は、Cb/Csによってピーク値を持つとい
う特性を示し、ビット線読み出し電位差とCb/Csの
関係は、図8のようになる。
電体の劣化によって減少するという特性がある。このた
め、ビット線BL/XBLの読み出し電位が最大となる
ようにCb/Csを設定したとしても、強誘電体の劣化
によって2Prが減少し、ビット線BL/XBLへの読
み出し電位差が減少し、読み出し誤作動を起こす可能性
が高いという信頼性の面での課題がある。
誘電体記憶装置では、その読み出し動作において、確実
にデータ読み出しするためには十分な読み出しマージン
を確保する必要があり、そのために単純にキャパシタ面
積を増大させても、その場合における書き込み時に強誘
電体に蓄積した電荷量を、読み出し時にすべて取り出す
ことは困難であり、読み出しマージンの確保には限度が
生じるという問題点を有していた。
るようにCb/Csを設定しても、強誘電体の劣化によ
って2Prが減少し、Cb/Csが最適値からずれてし
まい、ビット線の読み出し電位差が著しく減少し、読み
出しの誤作動を起こす可能性が高くなって、強誘電体メ
モリセルからの安定したデータ読み出しができなくな
り、装置の信頼性が低下するという問題点も有してい
た。
ので、メモリセルを構成する強誘電体の劣化が起こった
場合でも、その強誘電体メモリセルから安定してデータ
を読み出すことができ、また、強誘電体キャパシタのC
b/Csが小さい場合でも、強誘電体メモリセルから、
そのデータを確実に読み出すことができ、装置の信頼性
を向上することができる強誘電体記憶装置を提供する。
めに本発明の強誘電体記憶装置は、強誘電体キャパシタ
の電気保持特性を利用し、その強誘電体キャパシタを記
憶素子としてデジタル形態のデータを記憶するよう構成
した強誘電体記憶装置において、前記強誘電体キャパシ
タとそれを選択するための選択トランジスタとを有し、
前記選択トランジスタのドレインまたはソースが前記強
誘電体キャパシタの一方の端子に接続された強誘電体メ
モリセルと、前記選択トランジスタのゲートに接続され
たワード線と、前記選択トランジスタのドレインまたは
ソースのうちで前記強誘電体キャパシタに接続されない
側が接続されたビット線と、前記強誘電体キャパシタの
もう一方の端子に接続されたセルプレート線と、前記ビ
ット線を第一の電位にプリチャージする第一プリチャー
ジトランジスタと、前記ビット線を前記第一の電位より
高い第二の電位にプリチャージする第二プチャージトラ
ンジスタと、前記第二プリチャージトランジスタのプリ
チャージ電流を感知して増幅する増幅手段とを備え、前
記ワード線により前記データの読み出し対象とする強誘
電体メモリセルを選択した後に、当該強誘電体メモリセ
ルが接続されたビット線を前記第二プリチャージトラン
ジスタで第二の電位にプリチャージし、そのときのプリ
チャージ電流に対応させて前記増幅手段で増幅した電流
に基づいて、当該強誘電体メモリセルにおける強誘電体
キャパシタのレベル状態を判定し、そのレベル状態に対
応する当該強誘電体メモリセルのデータを読み出すよう
構成したことを特徴とする。
キャパシタに流れ込む電流差を増幅することにより、強
誘電体キャパシタの平行平板容量成分(Cs)に関係な
く、強誘電体メモリセルから最大の分極電荷量を読み出
すことを可能とし、読み出し動作の際の読み出しマージ
ンを大きく向上させる。
体記憶装置は、強誘電体キャパシタの電気保持特性を利
用し、その強誘電体キャパシタを記憶素子としてデジタ
ル形態のデータを記憶するよう構成した強誘電体記憶装
置において、前記強誘電体キャパシタとそれを選択する
ための選択トランジスタとを有し、前記選択トランジス
タのドレインまたはソースが前記強誘電体キャパシタの
一方の端子に接続された強誘電体メモリセルと、前記選
択トランジスタのゲートに接続されたワード線と、前記
選択トランジスタのドレインまたはソースのうちで前記
強誘電体キャパシタに接続されない側が接続されたビッ
ト線と、前記強誘電体キャパシタのもう一方の端子に接
続されたセルプレート線と、前記ビット線を第一の電位
にプリチャージする第一プリチャージトランジスタと、
前記ビット線を前記第一の電位より高い第二の電位にプ
リチャージする第二プチャージトランジスタと、前記第
二プリチャージトランジスタのプリチャージ電流を感知
して増幅する増幅手段とを備え、前記ワード線により前
記データの読み出し対象とする強誘電体メモリセルを選
択した後に、当該強誘電体メモリセルが接続されたビッ
ト線を前記第二プリチャージトランジスタで第二の電位
にプリチャージし、そのときのプリチャージ電流に対応
させて前記増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成する。
求項1記載のワード線で強誘電体メモリセルの選択を行
う以前に、ビット線を第二プリチャージトランジスタに
より第二の電位にプリチャージし、しかるのちに前記ワ
ード線で当該強誘電体メモリセルを選択し、その選択に
基づいて前記第二の電位にプリチャージ状態としたビッ
ト線から当該強誘電体メモリセルに流れ込む電流を、増
幅手段で増幅するよう構成する。
求項1または請求項2記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、相補型カ
レントミラーアンプとした構成とする。
求項1または請求項2記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、相補型カ
レントミラーアンプとし、そのミラー比が1でないよう
に構成する。
求項1または請求項2記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとした構成とする。
求項1または請求項2記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとし、そのミラー比が1でないように構成
する。
求項3から請求項6のいずれかに記載の増幅手段からの
増幅電流が供給されるサブビット線と、前記サブビット
線の電流を増幅する第二アンプとを備えた構成とする。
求項1または請求項2記載の第二プリチャージトランジ
スタのプリチャージ電流に対する増幅手段を、カレント
ミラーアンプとし、複数のビット線と選択的に接続する
データ線と、前記データ線の電位あるいは電流を増幅す
る第二アンプとを備え、前記カレントミラーアンプを構
成するトランジスタのドレインを前記データ線に接続
し、前記第二アンプを前記データ線単位に設けた構成と
する。
求項1から請求項8のいずれかに記載の第二プリチャー
ジトランジスタを、そのゲートとドレインがビット線に
接続され、ソースおよび基盤が電源電圧に接続されたP
MOSトランジスタで構成する。
請求項1から請求項8のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が電源電圧より高い第三
の電位に接続されたPMOSトランジスタで構成する。
請求項1から請求項8のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が接地電位に接続された
NMOSトランジスタで構成する。
請求項1から請求項8のいずれかに記載の第二プリチャ
ージトランジスタを、そのゲートとドレインがビット線
に接続され、ソースおよび基盤が接地電位より低い第四
の電位に接続されたNMOSトランジスタで構成する。
請求項1から請求項12のいずれかに記載のワード線に
より読み出しを行う強誘電体メモリセルおよびリファレ
ンスを行う強誘電体メモリセルを選択し、選択された各
メモリセルが接続されるビット線対を、それぞれ対応す
る第二プリチャージトランジスタで第二の電位にプリチ
ャージし、前記第二プリチャージトランジスタ対に流れ
る電流差を増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成する。
請求項13記載のリファレンスを行う強誘電体メモリセ
ルに常誘電体キャパシタを用いた構成とする。請求項1
5に記載の強誘電体記憶装置は、請求項13記載のリフ
ァレンスを行う強誘電体メモリセルの誘電体キャパシタ
に、読み出しを行う強誘電体メモリセルの反転データを
書き込むよう構成する。
体キャパシタに流れ込む電流差を増幅することにより、
強誘電体キャパシタの平行平板容量成分(Cs)に関係
なく、強誘電体メモリセルから最大の分極電荷量を読み
出すことを可能とし、読み出し動作の際の読み出しマー
ジンを大きく向上させる。
容量成分(Cb)/Csに依存しない自由度の高いメモ
リコアの選択を可能とし、設計自由度の高い混載強誘電
体メモリコアを実現する。
体記憶装置について、図面を参照しながら具体的に説明
する。 (実施の形態1)本発明の実施の形態1の強誘電体記憶
装置を説明する。
における読み出し回路の一構成例を示す回路図である。
図1において、100、101は2T2C(2トランジ
スタ2キャパシタ)型のメモリセル、WLはワード線、
BL、XBLはビット線、102はビット線BL、XB
LをVSSにプリチャージするトランジスタ、103、
104はプリチャージトランジスタ、105、106は
カレントミラー、SBL、XSBLはサブビット線、1
07はサブビット線SBL、XSBLをVSSにプリチ
ャージするトランジスタ、108はサブビット線SB
L、XSBLを増幅する第二アンプ、109はビット線
選択スイッチ、110はビット線書き込みトランジス
タ、Cb、Csbはそれぞれビット線BL、XBL、サ
ブビット線SBL、XSBLの寄生容量である。
について、その読み出し動作を以下に説明する。図2は
本実施の形態1の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
性化しビット線BL/XBLをフローティング状態と
し、SAPRを非活性化しビット線を(VDD−Vt
p)レベルにプリチャージする(なお、VtpはPMO
Sトランジスタの閾値電圧である)。ビット線のプリチ
ャージ後にSAPR2を非活性化しカレントミラー10
5、106を活性化し、SAPREを非活性化しサブビ
ット線SBL/XSBLをフローティング状態とする。
WLをVPPレベルに活性化すると、メモリセルが選択
される。このとき、CPはVSSレベルであり、強誘電
体キャパシタには、ビット線の電圧(VDD−Vtp)
がかかる。
タが記憶されていたとする。プリチャージトランジスタ
103には、メモリセル100がHiデータであるた
め、{Cs*(VDD−Vtp)}の電荷量がチャージ
電流として流れる。
は、メモリセル101が分極反転動作を起こすため、
{2Pr+Cs*(VDD−Vtp)}の電荷量がチャ
ージ電流として流れる。このため、活性化されたカレン
トミラー105、106には、ミラー比n(n>0)に
応じた電流が流れ、サブビット線の電位は、
に、Csb及びミラー比を決定する。
し、プリチャージトランジスタ103、104とカレン
トミラー105、106を非活性化し、SAPを活性化
しSANを非活性化することで、第二アンプ108を活
性化させ、サブビット線電位を増幅する。セルプレート
線CPをVDDレベルに活性化し、WENをVPPレベ
ルに活性化することで、ビット線への再書き込みを行
う。YSWを活性化しデータ線DL/XDLに読み出し
データを出力する。
壊されないので再書き込みの必要はなく、分極反転をと
もなう破壊読み出しが行われたメモリセル101に対し
て、Lowデータの再書き込みを行う。所望の期間デー
タ線への出力が終わると、YSWを非活性化する。
させ、SAPを非活性化しSANを活性化して第二アン
プを非活性化状態にし、SAPREを活性化してSB
L、XSBLをVSSレベルにプリチャージする。WE
Nを非活性化し、BLDISを活性化して、ビット線を
VSSレベルにプリチャージする。ビット線がVSSに
プリチャージされた後、WLを非活性化すると読み出し
サイクルが完了する。
ジスタ103、104とカレントミラー105、106
をVDDで駆動したため、強誘電体キャパシタに加わる
電圧が(VDD−Vtp)となる。前記のプリチャージ
電圧では、強誘電体キャパシタに加わる電界が抗電界以
上にならない場合、プリチャージトランジスタ103、
104、カレントミラー105、106をVDDより高
い第三の電位で駆動し、強誘電体キャパシタに図7の
(±Va)以上の電圧が加わるように第三の電位を設定
すればよい。 (実施の形態2)本発明の実施の形態2の強誘電体記憶
装置を説明する。
における読み出し回路の一構成例を示す回路図である。
図3において、300、301は2T2C型のメモリセ
ル、WLはワード線、BL、XBLはビット線、302
はビット線BL、XBLをVSSにプリチャージするト
ランジスタ、303、304はプリチャージトランジス
タ、305〜312は相補型カレントミラーアンプ、S
BL、XSBLはサブビット線、313はサブビット線
SBL、XSBLをプリチャージするトランジスタ、3
15はサブビット線SBL、XSBLを増幅する第二ア
ンプ、316はビット線選択スイッチ、314はビット
線書き込みトランジスタ、Cb、Csbはそれぞれビッ
ト線BL、XBL、サブビット線SBL、XSBLの寄
生容量である。
について、その読み出し動作を以下に説明する。図4は
本実施の形態2の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
性化しビット線BL/XBLをフローティング状態と
し、SAPRを非活性化しビット線を(VDD−Vt
p)レベルにプリチャージすると同時に、相補型カレン
トミラーアンプ305〜312が活性化される。ビット
線のプリチャージ後、SAPREを非活性化し(VDD
/2)レベルにプリチャージされていたサブビット線S
BL/XSBLをフローティング状態とする。
と、メモリセルが選択される。このとき、CPはVSS
レベルであり、強誘電体キャパシタには、(VDD−V
tp)の電圧がかかる。
ル301はLowデータが記憶されていたとする。プリ
チャージトランジスタ303には、メモリセル300に
保持されていたデータがHiであるため、{Cs*(V
DD−Vtp)}の電荷量がチャージ電流として流れ
る。
はメモリセル301が分極反転動作を起こすため、{2
Pr+Cs*(VDD−Vtp)}の電荷量がチャージ
電流として流れる。このため、活性化された相補型カレ
ントミラーアンプ305〜312にはミラー比n(n>
0)に応じた電流が流れ、サブビット線の電位は、
トランジスタ303、304と相補型カレントミラーア
ンプ305〜312を非活性化し、SAPを活性化して
SANを非活性化することで、第二アンプ315を活性
化させ、サブビット線電位を増幅する。
化し、WENをVPPレベルに活性化することで、ビッ
ト線への再書き込みを行う。続いて、YSWを活性化し
データ線に読み出しデータを出力する。
壊されないので再書き込みの必要はなく、分極反転をと
もなう破壊読み出しが行われたメモリセル301に対し
て、Lowデータの再書き込みを行っている。所望の期
間データ線への出力が終わると、YSWを非活性化す
る。
させ、SAPを非活性化しSANを活性化し第二アンプ
を非活性化状態にし、SAPREを活性化してサブビッ
ト線を(VDD/2)レベルにプリチャージする。
して、ビット線をVSSレベルにプリチャージする。ビ
ット線がVSSにプリチャージされた後、WLを非活性
化すると、読み出しサイクルが完了する。
ジスタ303、304と相補型カレントミラーアンプ3
05〜312をVDDで駆動したため、強誘電体キャパ
シタに加わる電圧が(VDD−Vtp)となる。前記の
プリチャージ電圧では強誘電体キャパシタに加わる電界
が抗電界以上にならない場合、プリチャージトランジス
タ303、304、相補型カレントミラーアンプ30
5、312をVDDより高い第三の電位で駆動し、強誘
電体キャパシタに図7の(±Va)以上の電圧が加わる
ように第三の電位を設定すればよい。
ジ後にワード線でメモリセルの選択を行ったが、ビット
線プリチャージよりも先にワード線でメモリセルの選択
を行ってもかまわない。この場合、ビット線プリチャー
ジからワード線選択までの動作マージンをとる必要がな
いので高速動作が可能となる。サブビット線への出力電
位差Vdifは式(3)と同様である。 (実施の形態3)本発明の実施の形態3の強誘電体記憶
装置を説明する。
における読み出し回路の一構成例を示す回路図である。
図5において、500、501は2T2C型のメモリセ
ル、WLはワード線、BL、XBLはビット線、502
はビット線BL、XBLをVSSにプリチャージするト
ランジスタ、503、504はプリチャージトランジス
タ、505、506はカレントミラーでありデータ線出
力トランジスタ、DL、XDLはデータ線、510はデ
ータ線DL、XDLをVSSにプリチャージするトラン
ジスタ、511はデータ線DL、XDLを増幅する第二
アンプ、509はビット線書き込みトランジスタ、C
b、Cdlはそれぞれビット線BL、XBL、データ線
DL、XDLの寄生容量である。
について、その読み出し動作を以下に説明する。図6は
本実施の形態3の強誘電体記憶装置における読み出し動
作時のタイミングチャートである。
性化しビット線BL/XBLをフローティング状態と
し、SAPRを非活性化しビット線を(VDD−Vt
p)レベルにプリチャージする。ビット線のプリチャー
ジ後にSAPR2を非活性化しカレントミラー505、
506を活性化し、DLPREを非活性化しデータ線D
L/XDLをフローティング状態とする。
リセルが選択される。このとき、CPはVSSレベルで
あり、強誘電体キャパシタには、(VDD−Vtp)の
電圧がかかる。
タが記憶されていたとする。プリチャージトランジスタ
503には、メモリセル100がHiデータであるた
め、{Cs*(VDD−Vtp)}の電荷量がチャージ
電流として流れる。
はメモリセル501が分極反転動作を起こすため、{2
Pr+Cs*(VDD−Vtp)}の電荷量がチャージ
電流として流れる。このため、活性化されたカレントミ
ラー505、506にはミラー比n(n>0)に応じた
電流が流れ、データ線の電位は、
に、Csb及びミラー比nを決定する。
し、プリチャージトランジスタ503、504とカレン
トミラー505、506を非活性化し、MAPを活性化
し、MANを非活性化することで、第二アンプ511を
活性化させ、データ線電位を増幅する。
化し、WENをVPPレベルに活性化することで、ビッ
ト線BL/XBLへの再書き込みを行う。なお、メモリ
セル500のHiデータは破壊されないので再書き込み
の必要はなく、分極反転をともなう破壊読み出しが行わ
れたメモリセル501に対して、Lowデータの再書き
込みを行う。
せ、MAPを非活性化しMANを活性化し第二アンプを
非活性化状態にし、DLPREを活性化してデータ線D
L/XDLをVSSレベルにプリチャージする。WEN
を非活性化し、BLDISを活性化して、ビット線をV
SSレベルにプリチャージする。
ージされた後、WLを非活性化すると読み出しサイクル
が完了する。本実施の形態3では、データ線に読み出し
を直接行うことができ、高速動作が可能であり、またセ
ンスアンプをPMOSカレントミラーのみにできるた
め、小面積化が行える。
入力相補型カレントミラーアンプおよびPMOSカレン
トミラーとしたが、第一の電位をNMOSのしきいち電
圧よりも高い電位とし、PMOS入力の相補型カレント
ミラーアンプおよびPMOSカレントミラーの代わり
に、NMOS入力の相補型カレントミラーアンプおよび
NMOSカレントミラーを備え、ワード線でメモリセル
を選択後、セルプレート線を活性化し、第二プリチャー
ジトランジスタとNMOS入力相補型カレントミラーア
ンプもしくはNMOSカレントミラーを活性化すれば、
同様な読み出し動作が可能であることは言うまでもな
い。
T2C構成のメモリセルであったが、1T1Cの構成の
メモリセルでありリファレンスセルが強誘電体であって
も常誘電体であっても、同様の読み出し動作が可能であ
ることは言うまでもない。
たが、本発明はそれに限定されるものではなく、その要
旨を逸脱しない範囲において変更可能である。
から強誘電体キャパシタに流れ込む電流差を増幅するこ
とにより、強誘電体キャパシタの平行平板容量成分(C
s)に関係なく、強誘電体メモリセルから最大の分極電
荷量を読み出すことを可能とし、読み出し動作の際の読
み出しマージンを大きく向上させることができる。
の劣化が起こった場合でも、その強誘電体メモリセルか
ら安定してデータを読み出すことができ、装置の信頼性
を向上することができる。
容量成分(Cb)/Csに依存しない自由度の高いメモ
リコアの選択を可能とし、設計自由度の高い混載強誘電
体メモリコアを実現することができる。
sが小さい場合でも、強誘電体メモリセルから、そのデ
ータを確実に読み出すことができ、装置の信頼性を向上
することができる。
成を示す回路図
イミングチャート
成を示す回路図
イミングチャート
成を示す回路図
イミングチャート
パシタの分極特性の説明図
b/Csの関係説明図
図
ングチャート
Claims (15)
- 【請求項1】 強誘電体キャパシタの電気保持特性を利
用し、その強誘電体キャパシタを記憶素子としてデジタ
ル形態のデータを記憶するよう構成した強誘電体記憶装
置において、前記強誘電体キャパシタとそれを選択する
ための選択トランジスタとを有し、前記選択トランジス
タのドレインまたはソースが前記強誘電体キャパシタの
一方の端子に接続された強誘電体メモリセルと、前記選
択トランジスタのゲートに接続されたワード線と、前記
選択トランジスタのドレインまたはソースのうちで前記
強誘電体キャパシタに接続されない側が接続されたビッ
ト線と、前記強誘電体キャパシタのもう一方の端子に接
続されたセルプレート線と、前記ビット線を第一の電位
にプリチャージする第一プリチャージトランジスタと、
前記ビット線を前記第一の電位より高い第二の電位にプ
リチャージする第二プチャージトランジスタと、前記第
二プリチャージトランジスタのプリチャージ電流を感知
して増幅する増幅手段とを備え、前記ワード線により前
記データの読み出し対象とする強誘電体メモリセルを選
択した後に、当該強誘電体メモリセルが接続されたビッ
ト線を前記第二プリチャージトランジスタで第二の電位
にプリチャージし、そのときのプリチャージ電流に対応
させて前記増幅手段で増幅した電流に基づいて、当該強
誘電体メモリセルにおける強誘電体キャパシタのレベル
状態を判定し、そのレベル状態に対応する当該強誘電体
メモリセルのデータを読み出すよう構成したことを特徴
とする強誘電体記憶装置。 - 【請求項2】 ワード線で強誘電体メモリセルの選択を
行う以前に、ビット線を第二プリチャージトランジスタ
により第二の電位にプリチャージし、しかるのちに前記
ワード線で当該強誘電体メモリセルを選択し、その選択
に基づいて前記第二の電位にプリチャージ状態としたビ
ット線から当該強誘電体メモリセルに流れ込む電流を、
増幅手段で増幅するよう構成したことを特徴とする請求
項1記載の強誘電体記憶装置。 - 【請求項3】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、相補型カレントミラー
アンプとしたことを特徴とする請求項1または請求項2
記載の強誘電体記憶装置。 - 【請求項4】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、相補型カレントミラー
アンプとし、そのミラー比が1でないように構成したこ
とを特徴とする請求項1または請求項2記載の強誘電体
記憶装置。 - 【請求項5】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、カレントミラーアンプ
としたことを特徴とする請求項1または請求項2記載の
強誘電体記憶装置。 - 【請求項6】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、カレントミラーアンプ
とし、そのミラー比が1でないように構成したことを特
徴とする請求項1または請求項2記載の強誘電体記憶装
置。 - 【請求項7】 増幅手段からの増幅電流が供給されるサ
ブビット線と、前記サブビット線の電流を増幅する第二
アンプとを備えたことを特徴とする請求項3から請求項
6のいずれかに記載の強誘電体記憶装置。 - 【請求項8】 第二プリチャージトランジスタのプリチ
ャージ電流に対する増幅手段を、カレントミラーアンプ
とし、複数のビット線と選択的に接続するデータ線と、
前記データ線の電位あるいは電流を増幅する第二アンプ
とを備え、前記カレントミラーアンプを構成するトラン
ジスタのドレインを前記データ線に接続し、前記第二ア
ンプを前記データ線単位に設けたことを特徴とする請求
項1または請求項2記載の強誘電体記憶装置。 - 【請求項9】 第二プリチャージトランジスタを、その
ゲートとドレインがビット線に接続され、ソースおよび
基盤が電源電圧に接続されたPMOSトランジスタで構
成したことを特徴とする請求項1から請求項8のいずれ
かに記載の強誘電体記憶装置。 - 【請求項10】 第二プリチャージトランジスタを、そ
のゲートとドレインがビット線に接続され、ソースおよ
び基盤が電源電圧より高い第三の電位に接続されたPM
OSトランジスタで構成したことを特徴とする請求項1
から請求項8のいずれかに記載の強誘電体記憶装置。 - 【請求項11】 第二プリチャージトランジスタを、そ
のゲートとドレインがビット線に接続され、ソースおよ
び基盤が接地電位に接続されたNMOSトランジスタで
構成したことを特徴とする請求項1から請求項8のいず
れかに記載の強誘電体記憶装置。 - 【請求項12】 第二プリチャージトランジスタを、そ
のゲートとドレインがビット線に接続され、ソースおよ
び基盤が接地電位より低い第四の電位に接続されたNM
OSトランジスタで構成したことを特徴とする請求項1
から請求項8のいずれかに記載の強誘電体記憶装置。 - 【請求項13】 ワード線により読み出しを行う強誘電
体メモリセルおよびリファレンスを行う強誘電体メモリ
セルを選択し、選択された各メモリセルが接続されるビ
ット線対を、それぞれ対応する第二プリチャージトラン
ジスタで第二の電位にプリチャージし、前記第二プリチ
ャージトランジスタ対に流れる電流差を増幅手段で増幅
した電流に基づいて、当該強誘電体メモリセルにおける
強誘電体キャパシタのレベル状態を判定し、そのレベル
状態に対応する当該強誘電体メモリセルのデータを読み
出すよう構成したことを特徴とする請求項1から請求項
12のいずれかに記載の強誘電体記憶装置。 - 【請求項14】 リファレンスを行う強誘電体メモリセ
ルに常誘電体キャパシタを用いたことを特徴とする請求
項13記載の強誘電体記憶装置。 - 【請求項15】 リファレンスを行う強誘電体メモリセ
ルの誘電体キャパシタに、読み出しを行う強誘電体メモ
リセルの反転データを書き込むよう構成したことを特徴
とする請求項13記載の強誘電体記憶装置。
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