JPH08236688A - 電子モジュールおよびその形成方法 - Google Patents
電子モジュールおよびその形成方法Info
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Abstract
(57)【要約】 (修正有)
【課題】 電気的に相互接続された側面および端面メタ
ライゼーション層を有する電子モジュールの作製方法を
提供する。 【解決手段】 複数のスイッチングされたICチップを
有するスタックを設ける。このスタック上に、側面薄膜
メタライゼーション層43を形成する。次に、スタック
上に、端面薄膜メタライゼーション層33を形成して、
側面および端面薄膜メタライゼーション層を電気的に直
接に相互接続する。この方法は、また、ICチップの長
いスタックを形成し、スタックのチップをテストし、テ
スト結果に基づいて長いスタックを多数の小さいスタッ
クにセグメント化する工程を含んでいる。
ライゼーション層を有する電子モジュールの作製方法を
提供する。 【解決手段】 複数のスイッチングされたICチップを
有するスタックを設ける。このスタック上に、側面薄膜
メタライゼーション層43を形成する。次に、スタック
上に、端面薄膜メタライゼーション層33を形成して、
側面および端面薄膜メタライゼーション層を電気的に直
接に相互接続する。この方法は、また、ICチップの長
いスタックを形成し、スタックのチップをテストし、テ
スト結果に基づいて長いスタックを多数の小さいスタッ
クにセグメント化する工程を含んでいる。
Description
【0001】
【発明の属する技術分野】この発明は、一般には、高密
度電子パッケージングに関するものである。特に、この
発明は、多数の半導体チップの密にスタッキングされた
アレイを備える電子モジュールの面上にメタライゼーシ
ョン層を作製し相互接続する技術に関するものである。
この発明は、また、半導体チップの“長いスタック”
を、機能的半導体チップの“小さいスタック”に細分し
て、多数の電子モジュールの形成を容易にする技術に関
するものである。
度電子パッケージングに関するものである。特に、この
発明は、多数の半導体チップの密にスタッキングされた
アレイを備える電子モジュールの面上にメタライゼーシ
ョン層を作製し相互接続する技術に関するものである。
この発明は、また、半導体チップの“長いスタック”
を、機能的半導体チップの“小さいスタック”に細分し
て、多数の電子モジュールの形成を容易にする技術に関
するものである。
【0002】
【従来の技術】集積回路(IC)技術の発達により、コ
ンピュータ,コンピュータ記憶装置が、半導体材料のウ
ェハから作られたICチップにより作製されてきた。ウ
ェハが作製された後に、ウェハをダイシングすることに
より、チップは互いに切り離される。その後に、個々の
チップは、種々のタイプのキャリアにボンディングさ
れ、ワイヤにより相互接続され、パッケージングされ
る。このようなチップの“2次元”パッケージは、一定
のスペースに作製することのできる回路の数を最適化で
きず、また、信号がチップ間を伝達する場合に、不所望
な信号遅延,キャパシタンス,インダクタンスを発生さ
せる。
ンピュータ,コンピュータ記憶装置が、半導体材料のウ
ェハから作られたICチップにより作製されてきた。ウ
ェハが作製された後に、ウェハをダイシングすることに
より、チップは互いに切り離される。その後に、個々の
チップは、種々のタイプのキャリアにボンディングさ
れ、ワイヤにより相互接続され、パッケージングされ
る。このようなチップの“2次元”パッケージは、一定
のスペースに作製することのできる回路の数を最適化で
きず、また、信号がチップ間を伝達する場合に、不所望
な信号遅延,キャパシタンス,インダクタンスを発生さ
せる。
【0003】最近、電子モジュールは、3次元の重要な
パッケージング手法を有している。代表的な3次元電子
モジュールは、“スタック”として一緒に接着された多
数のICチップより構成されている。多くの場合、電子
モジュールの側面上にメタライゼーション層が直接に設
けられている。側面は、スタックのICチップのエッジ
面により部分的に定められる。側壁メタライゼーション
層は、スタック内のチップを相互接続し、スタックをモ
ジュール外の回路へ電気的に接続することを容易にす
る。特に、メタライゼーション層は、個々のコンタクト
およびバス・コンタクトを含むことができる。
パッケージング手法を有している。代表的な3次元電子
モジュールは、“スタック”として一緒に接着された多
数のICチップより構成されている。多くの場合、電子
モジュールの側面上にメタライゼーション層が直接に設
けられている。側面は、スタックのICチップのエッジ
面により部分的に定められる。側壁メタライゼーション
層は、スタック内のチップを相互接続し、スタックをモ
ジュール外の回路へ電気的に接続することを容易にす
る。特に、メタライゼーション層は、個々のコンタクト
およびバス・コンタクトを含むことができる。
【0004】電子モジュールの全体寸法を最小にして、
工業標準のパッケージに適合するようにする必要があ
る。したがって、電子モジュールは最も小さいことが最
も重要である。代表的な応用は、次世代メモリチップ
(例えば、64メガビット・ダイナミック・ランダム・
アクセス・メモリ、すなわち64Mbit DRAM)
を含んでいる。この次世代メモリチップは、前世代のメ
モリチップ(例えば、16Mbit DRAM)と同じ
制御機能を有するビット数の4倍のビット数を含んでい
る。これは、半導体ツールおよびプロセスの発展が、形
状を1/2に縮小することを可能にする場合にのみ、達
成することができる。単一チップの半導体ツールおよび
プロセスの必要な進歩を待つ代わりに、既存のメモリチ
ップ(16Mbit)を組合せて、これらが次世代(6
4Mbit)メモリチップを模倣するようにする。チッ
プ“スタッキング”技術は、そのような手段を与える。
例えば、64Mbitメモリチップの機能を、4つの1
6Mbitメモリチップと1つのバッファチップとを
“スタッキング”することによって、作製することがで
きる。しかし、この電子モジュールは、単一の64Mb
itメモリチップのスペースに適合しなければならな
い。したがって、この技術を成功させるには、寸法最小
化が重要である。しかし、現在の“スタッキング”技術
は、必要とされる最小化を与えることができない。
工業標準のパッケージに適合するようにする必要があ
る。したがって、電子モジュールは最も小さいことが最
も重要である。代表的な応用は、次世代メモリチップ
(例えば、64メガビット・ダイナミック・ランダム・
アクセス・メモリ、すなわち64Mbit DRAM)
を含んでいる。この次世代メモリチップは、前世代のメ
モリチップ(例えば、16Mbit DRAM)と同じ
制御機能を有するビット数の4倍のビット数を含んでい
る。これは、半導体ツールおよびプロセスの発展が、形
状を1/2に縮小することを可能にする場合にのみ、達
成することができる。単一チップの半導体ツールおよび
プロセスの必要な進歩を待つ代わりに、既存のメモリチ
ップ(16Mbit)を組合せて、これらが次世代(6
4Mbit)メモリチップを模倣するようにする。チッ
プ“スタッキング”技術は、そのような手段を与える。
例えば、64Mbitメモリチップの機能を、4つの1
6Mbitメモリチップと1つのバッファチップとを
“スタッキング”することによって、作製することがで
きる。しかし、この電子モジュールは、単一の64Mb
itメモリチップのスペースに適合しなければならな
い。したがって、この技術を成功させるには、寸法最小
化が重要である。しかし、現在の“スタッキング”技術
は、必要とされる最小化を与えることができない。
【0005】モジュールを外部電子回路に相互接続する
のに用いられる手段は、電子モジュールの全体寸法に影
響する。前述した側面接続方法に加えて、スタック内の
端部半導体チップのほぼ平坦な主面によって定められる
電子モジュールの端面を経て接続を行うことができる。
電子モジュールの端面から外部回路への相互接続は、
“厚い”セラミックの端部キャップを用いることによっ
て典型的に行うことができる。端部キャップの正面は、
外部接続のためのメタライズされたコンタクトを有して
いる。
のに用いられる手段は、電子モジュールの全体寸法に影
響する。前述した側面接続方法に加えて、スタック内の
端部半導体チップのほぼ平坦な主面によって定められる
電子モジュールの端面を経て接続を行うことができる。
電子モジュールの端面から外部回路への相互接続は、
“厚い”セラミックの端部キャップを用いることによっ
て典型的に行うことができる。端部キャップの正面は、
外部接続のためのメタライズされたコンタクトを有して
いる。
【0006】セラミック端部キャップ技術は、電子モジ
ュールの寸法をかなり増大させる。“厚い”端部キャッ
プは、側面メタライゼーションを、端部キャップ上の背
面“転移配線(transfer wiring)”に
信頼性良く接続するために、電子モジュールの側面(端
部キャップのエッジ面に相当する)上での“T接続部”
の使用の故に、主に必要である。端部キャップは、側面
T接続部を収容するのに十分厚くなければならない(す
なわち、端部キャップのエッジは、十分広くなければな
らない)。したがって、端部キャップは、それらが含ま
れる電子モジュールの寸法を増大させる。
ュールの寸法をかなり増大させる。“厚い”端部キャッ
プは、側面メタライゼーションを、端部キャップ上の背
面“転移配線(transfer wiring)”に
信頼性良く接続するために、電子モジュールの側面(端
部キャップのエッジ面に相当する)上での“T接続部”
の使用の故に、主に必要である。端部キャップは、側面
T接続部を収容するのに十分厚くなければならない(す
なわち、端部キャップのエッジは、十分広くなければな
らない)。したがって、端部キャップは、それらが含ま
れる電子モジュールの寸法を増大させる。
【0007】セラミック端部キャップは、また、一般に
厚膜配線を用いるので、配線密度の問題を持ち出す。現
在使用される厚膜配線に対する配線の基本ルールは、薄
膜配線に用いられる基本ルールよりもかなり大きい。長
いスタックに対しては、端部キャップに要求される配線
密度は、厚膜技術に対する最小配線幅および間隔を越え
ることはできない。薄膜配線を用いることはできるが、
“厚い”端部キャップへの薄膜配線の付加は、高価で複
雑である。したがって、“厚い”端部キャップは、電子
モジュールの寸法を増大させ、含むことのできるICチ
ップの数を制限している。
厚膜配線を用いるので、配線密度の問題を持ち出す。現
在使用される厚膜配線に対する配線の基本ルールは、薄
膜配線に用いられる基本ルールよりもかなり大きい。長
いスタックに対しては、端部キャップに要求される配線
密度は、厚膜技術に対する最小配線幅および間隔を越え
ることはできない。薄膜配線を用いることはできるが、
“厚い”端部キャップへの薄膜配線の付加は、高価で複
雑である。したがって、“厚い”端部キャップは、電子
モジュールの寸法を増大させ、含むことのできるICチ
ップの数を制限している。
【0008】ICチップと厚いセラミック端部キャップ
との間の相互接続は、複雑で高価である。特に、端部キ
ャップの正面上のコンタクトから始まる導電バイアは、
端部キャップの背面にまで完全に貫通するようにエッチ
ングされる。背面トランスファ・メタライゼーション
は、バイアから端部キャップのエッジ(電子モジュール
の側面に相当する)まで延びて、側面メタライゼーショ
ン層への接続を容易にする。
との間の相互接続は、複雑で高価である。特に、端部キ
ャップの正面上のコンタクトから始まる導電バイアは、
端部キャップの背面にまで完全に貫通するようにエッチ
ングされる。背面トランスファ・メタライゼーション
は、バイアから端部キャップのエッジ(電子モジュール
の側面に相当する)まで延びて、側面メタライゼーショ
ン層への接続を容易にする。
【0009】特定の問題は、ICチップのスタックの面
上の表面メタライゼーション層に関連した絶縁層を形成
することに関係している。電子モジュールに対する現在
の絶縁体層の堆積技術は、通常、スタックの表面への液
体のスピン供給を含んでいる。このことは、次のような
いくつかの問題を生じる。すなわち、個々のスタックへ
の大きな(全領域および膜厚のパーセンテージとして)
エッジ効果、および単一のフィクスチャ(fixtur
e)内の多数のスタック・スピニングのための厳格な平
衡要件である。エッジ効果を最小にし、マルチプル・ス
タック絶縁体スピン供給を適切に平衡させるために、ユ
ニークかつ高価なフィクスチャを改良することができる
が、この解決手法は、コストを増大させる。これらの問
題は、小さなスタック(“長い”スタックよりも少ない
ICチップを有するICチップ・スタックとして定義さ
れる)を作製しようとするときに、悪化する。
上の表面メタライゼーション層に関連した絶縁層を形成
することに関係している。電子モジュールに対する現在
の絶縁体層の堆積技術は、通常、スタックの表面への液
体のスピン供給を含んでいる。このことは、次のような
いくつかの問題を生じる。すなわち、個々のスタックへ
の大きな(全領域および膜厚のパーセンテージとして)
エッジ効果、および単一のフィクスチャ(fixtur
e)内の多数のスタック・スピニングのための厳格な平
衡要件である。エッジ効果を最小にし、マルチプル・ス
タック絶縁体スピン供給を適切に平衡させるために、ユ
ニークかつ高価なフィクスチャを改良することができる
が、この解決手法は、コストを増大させる。これらの問
題は、小さなスタック(“長い”スタックよりも少ない
ICチップを有するICチップ・スタックとして定義さ
れる)を作製しようとするときに、悪化する。
【0010】現在では、小さいスタックの形成は、“長
いスタック”の形成と、続く多数の小さいスタックへの
分割とを含むことができる。これは、長いスタック内で
予め定められた位置で行われる。例えば、小さいスタッ
クが、4つの電気的に良好なバーンイン(burned
−in)メモリチップと端部キャップとを含むならば、
各小さいスタックに追加のICチップを付加しなければ
ならない。これにより、小さいスタック内に4つの良好
なICチップの適切な作製率が保証されるように、バー
ンインおよびプロセスのチップのロスを許容する。した
がって、長いスタック内の各小さいスタックは、例えば
6つのメモリチップと1つの端部キャップとより構成す
ることができる。したがって、長いスタックを小さいス
タックへセグメント化することは、1つの小さいスタッ
クの端部キャップと、次の小さいスタックの第1のチッ
プとの間で行われる。
いスタック”の形成と、続く多数の小さいスタックへの
分割とを含むことができる。これは、長いスタック内で
予め定められた位置で行われる。例えば、小さいスタッ
クが、4つの電気的に良好なバーンイン(burned
−in)メモリチップと端部キャップとを含むならば、
各小さいスタックに追加のICチップを付加しなければ
ならない。これにより、小さいスタック内に4つの良好
なICチップの適切な作製率が保証されるように、バー
ンインおよびプロセスのチップのロスを許容する。した
がって、長いスタック内の各小さいスタックは、例えば
6つのメモリチップと1つの端部キャップとより構成す
ることができる。したがって、長いスタックを小さいス
タックへセグメント化することは、1つの小さいスタッ
クの端部キャップと、次の小さいスタックの第1のチッ
プとの間で行われる。
【0011】明らかに、現在の長いスタック/小さいス
タック構造は、これらに関連したいくつかの制限を有し
ている。4つの基本メモリチップと2つの“スペア”メ
モリチップとを有する小さいスタックにおいて、“スペ
ア”チップが必要とされないならば、小さいスタック
は、決して用いられることのない2つの電気的に良好な
バーンイン・チップを含む。さらに、“スペア”チップ
を含むことは、電子モジュールの全体の寸法を不所望に
増大させる。同様に、バーンインおよびキューブ(cu
be)処理が、小さいスタック内に4つより少ない良好
なチップを生成し、全体の小さいスタックは、廃棄され
る。したがって、残りの電気的に良好なバーンイン・チ
ップ(0〜3個の間)が失われる。全体的に、予め定め
られたセグメント化ポイントで長いスタックをセグメン
ト化する現在の技術は、電気的に良好なバーンイン・チ
ップの不必要な損失を生じ、相応するインパクトを製造
コストに与える。
タック構造は、これらに関連したいくつかの制限を有し
ている。4つの基本メモリチップと2つの“スペア”メ
モリチップとを有する小さいスタックにおいて、“スペ
ア”チップが必要とされないならば、小さいスタック
は、決して用いられることのない2つの電気的に良好な
バーンイン・チップを含む。さらに、“スペア”チップ
を含むことは、電子モジュールの全体の寸法を不所望に
増大させる。同様に、バーンインおよびキューブ(cu
be)処理が、小さいスタック内に4つより少ない良好
なチップを生成し、全体の小さいスタックは、廃棄され
る。したがって、残りの電気的に良好なバーンイン・チ
ップ(0〜3個の間)が失われる。全体的に、予め定め
られたセグメント化ポイントで長いスタックをセグメン
ト化する現在の技術は、電気的に良好なバーンイン・チ
ップの不必要な損失を生じ、相応するインパクトを製造
コストに与える。
【0012】この発明は、前述のすべての問題を解決す
るものである。
るものである。
【0013】
【課題を解決するための手段】この発明は、第1の態様
によれば、電子モジュールの形成方法である。この形成
方法は、複数のスタッキングされたICチップを有する
スタックを設ける工程を含み、各ICチップはエッジ面
を有し、エッジ面はスタックの第1の面を少なくとも部
分的に定める。第1の薄膜メタライゼーション層をスタ
ックの第1の面上に形成し、第1の薄膜メタライゼーシ
ョン層上に第1の絶縁層を形成する。次に、スタックの
第2の面上に第2の薄膜メタライゼーション層を形成す
る。第2の面は、第1の面に垂直であり、第2の面にま
で延びる第1の薄膜メタライゼーション層を有してい
る。第2の薄膜メタライゼーション層は、スタックの第
1の面を越えて延びて、第1の薄膜メタライゼーション
層に電気的に接続される。
によれば、電子モジュールの形成方法である。この形成
方法は、複数のスタッキングされたICチップを有する
スタックを設ける工程を含み、各ICチップはエッジ面
を有し、エッジ面はスタックの第1の面を少なくとも部
分的に定める。第1の薄膜メタライゼーション層をスタ
ックの第1の面上に形成し、第1の薄膜メタライゼーシ
ョン層上に第1の絶縁層を形成する。次に、スタックの
第2の面上に第2の薄膜メタライゼーション層を形成す
る。第2の面は、第1の面に垂直であり、第2の面にま
で延びる第1の薄膜メタライゼーション層を有してい
る。第2の薄膜メタライゼーション層は、スタックの第
1の面を越えて延びて、第1の薄膜メタライゼーション
層に電気的に接続される。
【0014】さらに、第1の絶縁層を、スタックの第1
の面に対し、第1の薄膜メタライゼーション層上に複数
の薄い絶縁層を設けることによって、形成することがで
きる。
の面に対し、第1の薄膜メタライゼーション層上に複数
の薄い絶縁層を設けることによって、形成することがで
きる。
【0015】同様に、第1の薄膜メタライゼーション層
を形成する前に、スタックの第2の面に多数の薄膜絶縁
層を連続的に転移することによって、第2の絶縁層を形
成することができる。第2の絶縁層は、その上に第2の
薄膜メタライゼーション層を形成するのを容易にする。
を形成する前に、スタックの第2の面に多数の薄膜絶縁
層を連続的に転移することによって、第2の絶縁層を形
成することができる。第2の絶縁層は、その上に第2の
薄膜メタライゼーション層を形成するのを容易にする。
【0016】さらに、第2の薄膜メタライゼーション層
を形成する前に、第2の絶縁層を薄くすることができ、
第2の薄膜メタライゼーション層を前記薄くされた第2
の絶縁層上に形成することができる。
を形成する前に、第2の絶縁層を薄くすることができ、
第2の薄膜メタライゼーション層を前記薄くされた第2
の絶縁層上に形成することができる。
【0017】さらに、第2の薄膜メタライゼーション層
を形成した後に、第1の絶縁層を薄くして、第2の薄膜
メタライゼーション層を、第1の絶縁層の薄くされた面
に露出させることができる。
を形成した後に、第1の絶縁層を薄くして、第2の薄膜
メタライゼーション層を、第1の絶縁層の薄くされた面
に露出させることができる。
【0018】他の態様では、この発明は、電子モジュー
ルを形成する方法を含んでいる。この形成方法は、複数
のスタッキングされたICチップを有するスタックを設
ける工程を含んでいる。端部ICチップを含む少なくと
も2つのICチップは主面と、主面上に設けられたトラ
ンスファ・メタライゼーション層と、主面上に設けられ
た端面メタライゼーション層とを有している。さらに、
スタックの各ICチップはエッジ面を有し、ICチップ
のエッジ面はスタックの側面を少なくとも部分的に定め
る。次に、スタックの側面上に第1のメタライゼーショ
ン層を形成して、第1のメタライゼーション層が、スタ
ッキングされたICチップの少なくともいくつかを電気
的に接続する。さらに、第1のメタライゼーション層
が、スタックの端部ICチップの端面メタライゼーショ
ン層に接続されるように、第1のメタライゼーション層
を形成する。このようにして、スタックの端部ICチッ
プの端面メタライゼーションを経て、電気的に相互接続
されたICチップへの外部電気的接続が容易になる。ス
タックおよび第1のメタライゼーション層は、一緒にな
って電子モジュールを構成する。
ルを形成する方法を含んでいる。この形成方法は、複数
のスタッキングされたICチップを有するスタックを設
ける工程を含んでいる。端部ICチップを含む少なくと
も2つのICチップは主面と、主面上に設けられたトラ
ンスファ・メタライゼーション層と、主面上に設けられ
た端面メタライゼーション層とを有している。さらに、
スタックの各ICチップはエッジ面を有し、ICチップ
のエッジ面はスタックの側面を少なくとも部分的に定め
る。次に、スタックの側面上に第1のメタライゼーショ
ン層を形成して、第1のメタライゼーション層が、スタ
ッキングされたICチップの少なくともいくつかを電気
的に接続する。さらに、第1のメタライゼーション層
が、スタックの端部ICチップの端面メタライゼーショ
ン層に接続されるように、第1のメタライゼーション層
を形成する。このようにして、スタックの端部ICチッ
プの端面メタライゼーションを経て、電気的に相互接続
されたICチップへの外部電気的接続が容易になる。ス
タックおよび第1のメタライゼーション層は、一緒にな
って電子モジュールを構成する。
【0019】さらに、第1のメタライゼーション層の形
成は、スタックの端部ICチップの端面メタライゼーシ
ョン層の露出を含んでいる。端面メタライゼーション層
は、スタックの側面上で露出されて(端面メタライゼー
ション層は、側面に向って延びる)、第1のメタライゼ
ーション層から端面メタライゼーション層への電気的接
続を行うことができる。さらに、スタックのICチップ
は、それらのトランスファ・メタライゼーション層上に
設けられた端面メタライゼーション層を有し、スタック
の側面からのメタライゼーション層への別個の電気的接
続を容易にする。
成は、スタックの端部ICチップの端面メタライゼーシ
ョン層の露出を含んでいる。端面メタライゼーション層
は、スタックの側面上で露出されて(端面メタライゼー
ション層は、側面に向って延びる)、第1のメタライゼ
ーション層から端面メタライゼーション層への電気的接
続を行うことができる。さらに、スタックのICチップ
は、それらのトランスファ・メタライゼーション層上に
設けられた端面メタライゼーション層を有し、スタック
の側面からのメタライゼーション層への別個の電気的接
続を容易にする。
【0020】この発明の他の態様は、電子モジュールの
形成方法を含んでいる。この形成方法は、第1の複数の
スタッキングされたICチップを有する長いスタックを
設ける工程を含み、長いスタックの第2の複数のICチ
ップの各々は、長いスタック内の隣接ICチップから分
離できる。長いスタックを設けた後、長いスタック内に
少なくとも1つのセグメント化点を決定し、セグメント
化点は、第2の複数のICチップのうちのいずれかのI
Cチップと、隣接ICチップとの間に設けることができ
る。次に、長いスタックを、セグメント化点で少なくと
も2つの小さいスタックに分離し、2つの小さいスタッ
クのうちの1つは、電子モジュールを有している。
形成方法を含んでいる。この形成方法は、第1の複数の
スタッキングされたICチップを有する長いスタックを
設ける工程を含み、長いスタックの第2の複数のICチ
ップの各々は、長いスタック内の隣接ICチップから分
離できる。長いスタックを設けた後、長いスタック内に
少なくとも1つのセグメント化点を決定し、セグメント
化点は、第2の複数のICチップのうちのいずれかのI
Cチップと、隣接ICチップとの間に設けることができ
る。次に、長いスタックを、セグメント化点で少なくと
も2つの小さいスタックに分離し、2つの小さいスタッ
クのうちの1つは、電子モジュールを有している。
【0021】さらに、電子モジュールの形成方法は、長
いスタックの各ICチップのテストを行い、テストに基
づいて、セグメント化点を決定する工程を含むことがで
きる。さらに、テスト後に、長いスタックの側面に第1
のメタライゼーション層を形成する工程を含むことがで
きる。第1のメタライゼーション層は、テスト工程の結
果に基づくパターンを有し、電気モジュールが、相互接
続された複数のスタッキングされた機能的ICチップを
有することができる。
いスタックの各ICチップのテストを行い、テストに基
づいて、セグメント化点を決定する工程を含むことがで
きる。さらに、テスト後に、長いスタックの側面に第1
のメタライゼーション層を形成する工程を含むことがで
きる。第1のメタライゼーション層は、テスト工程の結
果に基づくパターンを有し、電気モジュールが、相互接
続された複数のスタッキングされた機能的ICチップを
有することができる。
【0022】要約すると、この発明の技術は、“厚い”
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さい電
子パッケージ内への電子モジュールの収容を容易にす
る。
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さい電
子パッケージ内への電子モジュールの収容を容易にす
る。
【0023】例えば、一実施例では、薄膜絶縁体転移技
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
【0024】他の実施例では、ICチップの長いスタッ
クをテストし、ICチップの多数の小さいスタックにセ
グメント化する。長いスタックは、2つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ICチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ICチップの排除
を容易にし、このことは、電子モジュールの全体寸法を
小さくする。さらに、この発明の電気的に相互接続され
る側面および端面メタライゼーション層の技術と組合せ
て、完全に相互接続され、寸法の減少した電子モジュー
ルが形成される。
クをテストし、ICチップの多数の小さいスタックにセ
グメント化する。長いスタックは、2つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ICチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ICチップの排除
を容易にし、このことは、電子モジュールの全体寸法を
小さくする。さらに、この発明の電気的に相互接続され
る側面および端面メタライゼーション層の技術と組合せ
て、完全に相互接続され、寸法の減少した電子モジュー
ルが形成される。
【0025】この発明は、さらに、電子モジュールの各
ICチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ICチップ上にのみ用いられる。
したがって、電子モジュールは、電子モジュールを有す
るICチップのスタックへ端面構造を付加することな
く、電子モジュールを作製することができる。したがっ
て、モジュールの全体寸法は、小さくなる。さらに、こ
れらの技術を、前述した長いスタック/小さいスタック
のセグメント化プロセスと組合せて、スタック内へのス
ペアICチップの要求を排除することができる。
ICチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ICチップ上にのみ用いられる。
したがって、電子モジュールは、電子モジュールを有す
るICチップのスタックへ端面構造を付加することな
く、電子モジュールを作製することができる。したがっ
て、モジュールの全体寸法は、小さくなる。さらに、こ
れらの技術を、前述した長いスタック/小さいスタック
のセグメント化プロセスと組合せて、スタック内へのス
ペアICチップの要求を排除することができる。
【0026】有益なことに、ここで説明した本発明の共
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
【0027】
【発明の実施の形態】この発明は、電気的に相互接続さ
れた側面メタライゼーション層と端面メタライゼーショ
ン層とを有する電子モジュールを備えている。このため
に、電子モジュール上に側面メタライゼーション層と端
面メタライゼーション層との相互接続を形成する特定の
実施例を説明する。特に指示がなければ、以下に説明す
る技術は、ICチップの長いスタックと小さいスタック
との両方に適用できるものである。
れた側面メタライゼーション層と端面メタライゼーショ
ン層とを有する電子モジュールを備えている。このため
に、電子モジュール上に側面メタライゼーション層と端
面メタライゼーション層との相互接続を形成する特定の
実施例を説明する。特に指示がなければ、以下に説明す
る技術は、ICチップの長いスタックと小さいスタック
との両方に適用できるものである。
【0028】図1は、ほぼ直線状の平行パイプ形状に形
成されたICチップ11のスタックの部分断面図であ
る。ICチップ11によって実行される代表的な機能
は、例えば、メモリ・モジュールを形成するような、メ
モリおよび/または制御機能を含むことができる。しか
し、各チップは、ICチップ上で実行される技術上周知
のどのような機能も含むことができる。トランスファ・
メタライゼーション17は、スタックの各ICチップに
関係しており、ICチップをスタック内の他のチップま
たは外部回路に接続するのに用いられる。スタッキング
された場合、チップ11のトランスファ・メタライゼー
ション17は、ICチップのスタックの少なくとも1つ
の選択された側面に延びる。トランスファ・メタライゼ
ーション17の上下の各チップ11の面上に設けられた
絶縁体13は、各トランスファ・メタライゼーション
を、電気的に絶縁し物理的に分離する。ICチップは、
接着剤の薄層(図示せず)によって一緒に積層される。
成されたICチップ11のスタックの部分断面図であ
る。ICチップ11によって実行される代表的な機能
は、例えば、メモリ・モジュールを形成するような、メ
モリおよび/または制御機能を含むことができる。しか
し、各チップは、ICチップ上で実行される技術上周知
のどのような機能も含むことができる。トランスファ・
メタライゼーション17は、スタックの各ICチップに
関係しており、ICチップをスタック内の他のチップま
たは外部回路に接続するのに用いられる。スタッキング
された場合、チップ11のトランスファ・メタライゼー
ション17は、ICチップのスタックの少なくとも1つ
の選択された側面に延びる。トランスファ・メタライゼ
ーション17の上下の各チップ11の面上に設けられた
絶縁体13は、各トランスファ・メタライゼーション
を、電気的に絶縁し物理的に分離する。ICチップは、
接着剤の薄層(図示せず)によって一緒に積層される。
【0029】特定の実施例として、チップのスタック
は、メモリ・モジュールを有している。各ICチップ1
1は、各ICチップのアクティブ面上に形成された、ポ
リイミドのような絶縁体13をそれぞれ有している。絶
縁体13は、また、Ti/Al(Cu)構造とすること
のできる各トランスファ・メタライゼーション17を電
気的に絶縁する。トランスファ・メタライゼーション1
7は、絶縁体13に形成された普通のメタライズド・バ
イアによって、各チップのアクティブ入力/出力(I/
O)パッドに電気的に接続される。トランスファ・メタ
ライゼーション層は、また、スタックの端部ICチップ
上のI/Oパッドから、電子モジュールの端面上に後に
形成された電気コンタクトへの電気的接続(接続は、絶
縁体13を通るバイアを用いて行われる、例えば図8を
参照)を容易にするコンタクト・パッド19を有してい
る。接着剤の薄層(図示せず)は、市販されている種々
の高温接着材料のうちの1つ、例えばNational
Starch and Chemical Co.
(Bridgewater,N.J.)により製造され
たThermidとすることができる。
は、メモリ・モジュールを有している。各ICチップ1
1は、各ICチップのアクティブ面上に形成された、ポ
リイミドのような絶縁体13をそれぞれ有している。絶
縁体13は、また、Ti/Al(Cu)構造とすること
のできる各トランスファ・メタライゼーション17を電
気的に絶縁する。トランスファ・メタライゼーション1
7は、絶縁体13に形成された普通のメタライズド・バ
イアによって、各チップのアクティブ入力/出力(I/
O)パッドに電気的に接続される。トランスファ・メタ
ライゼーション層は、また、スタックの端部ICチップ
上のI/Oパッドから、電子モジュールの端面上に後に
形成された電気コンタクトへの電気的接続(接続は、絶
縁体13を通るバイアを用いて行われる、例えば図8を
参照)を容易にするコンタクト・パッド19を有してい
る。接着剤の薄層(図示せず)は、市販されている種々
の高温接着材料のうちの1つ、例えばNational
Starch and Chemical Co.
(Bridgewater,N.J.)により製造され
たThermidとすることができる。
【0030】“スタック”の端面上に、厚い絶縁膜15
(例えば、25〜50μmのポリイミド)の堆積を続い
て行う(図2)。堆積したポリイミドのエッジ・ビーデ
ィング(edge beading)を避け、および均
一性を増大させるためには、米国特許第4,880,6
99号明細書“Ultra−Thin Polyimi
de Polymer Films and Thei
r Preparation”に開示されている技術を
用いて、端面に多数の“薄い”絶縁層を連続的に設ける
ことによって、“厚い”絶縁体を形成する。これらの技
術は、リング(または他の形状)内で、絶縁体の薄い液
体膜の拡がりを容易にする。液体膜の表面力は、膜が、
スタックの端面に堆積され/転移されるのに十分なよう
に、膜が拡がり、長く保持されることを可能にする。ス
タックを液体膜に通過させ、あるいは液体膜をスタック
に接触させて、リングを取り去ることによって、転移が
行われる。この膜転移技術は、かなりのエッジ・ビーデ
ィングを生じることなく、極めて均一な薄膜を形成す
る。したがって、近接エッジの処理は劣化しない。さら
に、普通のスピン供給技術の使用により生じる多量の廃
棄物質の発生が排除される。したがって、処理コスト
は、さらに低減する。
(例えば、25〜50μmのポリイミド)の堆積を続い
て行う(図2)。堆積したポリイミドのエッジ・ビーデ
ィング(edge beading)を避け、および均
一性を増大させるためには、米国特許第4,880,6
99号明細書“Ultra−Thin Polyimi
de Polymer Films and Thei
r Preparation”に開示されている技術を
用いて、端面に多数の“薄い”絶縁層を連続的に設ける
ことによって、“厚い”絶縁体を形成する。これらの技
術は、リング(または他の形状)内で、絶縁体の薄い液
体膜の拡がりを容易にする。液体膜の表面力は、膜が、
スタックの端面に堆積され/転移されるのに十分なよう
に、膜が拡がり、長く保持されることを可能にする。ス
タックを液体膜に通過させ、あるいは液体膜をスタック
に接触させて、リングを取り去ることによって、転移が
行われる。この膜転移技術は、かなりのエッジ・ビーデ
ィングを生じることなく、極めて均一な薄膜を形成す
る。したがって、近接エッジの処理は劣化しない。さら
に、普通のスピン供給技術の使用により生じる多量の廃
棄物質の発生が排除される。したがって、処理コスト
は、さらに低減する。
【0031】薄膜絶縁層の供給技術は、1つのフィクス
チャ内の多数のスタックの同時処理を容易にする。3つ
のスタックの同時処理を容易にするためには、図11の
“マルチ・アップ(multi−up)”フィクスチャ
が構成される。図11は、同時に処理できるICチップ
・スタックの種々の寸法,種類,配向の例を示してい
る。ICチップ・スタックの他の寸法,種類,配向も可
能である。
チャ内の多数のスタックの同時処理を容易にする。3つ
のスタックの同時処理を容易にするためには、図11の
“マルチ・アップ(multi−up)”フィクスチャ
が構成される。図11は、同時に処理できるICチップ
・スタックの種々の寸法,種類,配向の例を示してい
る。ICチップ・スタックの他の寸法,種類,配向も可
能である。
【0032】特に、多数のスタックを有するフィクスチ
ャは、絶縁体薄膜を通過する、あるいは絶縁体薄膜に接
触する。このように、絶縁薄膜は、3つのスタックの露
出した水平面24A〜24C(すなわち、“上(u
p)”面、したがって“マルチ・アップ”処理)に転移
される。3つのスタックの3つの水平面24A〜24C
は、ほぼ同一平面上にあり、したがって絶縁体薄層への
すべての3つの表面の同時接触が容易になる。
ャは、絶縁体薄膜を通過する、あるいは絶縁体薄膜に接
触する。このように、絶縁薄膜は、3つのスタックの露
出した水平面24A〜24C(すなわち、“上(u
p)”面、したがって“マルチ・アップ”処理)に転移
される。3つのスタックの3つの水平面24A〜24C
は、ほぼ同一平面上にあり、したがって絶縁体薄層への
すべての3つの表面の同時接触が容易になる。
【0033】特定のプロセスの例として、端面絶縁体1
5が一旦設けられると、選択された側面は、トランスフ
ァ・メタライゼーション17の端部を露出させるように
処理される。チップ11のエッジは、例えば選択エッチ
ング・プロセスを用いて、優先的に除去される(図
3)。その後に、絶縁層23を堆積し(図4)、除去し
て、トランスファ・メタライゼーション17の端部のみ
を露出させる(図5)。
5が一旦設けられると、選択された側面は、トランスフ
ァ・メタライゼーション17の端部を露出させるように
処理される。チップ11のエッジは、例えば選択エッチ
ング・プロセスを用いて、優先的に除去される(図
3)。その後に、絶縁層23を堆積し(図4)、除去し
て、トランスファ・メタライゼーション17の端部のみ
を露出させる(図5)。
【0034】次に、側面メタライゼーション層25を、
電子モジュールの選択された側面上に形成する(図
6)。特に、側面メタライゼーション層25は、薄膜メ
タライゼーション層により構成できる。この薄膜メタラ
イゼーション層は、パターニングされて、トランスファ
・メタライゼーション17に電気的に接続され、スタッ
クのICチップを相互接続する。薄膜メタライゼーショ
ン層の堆積により、T接続部38が形成され、このT接
続部はメタライゼーション層25をトランスファ・メタ
ライゼーション17に電気的に接続する。代表的なプロ
セスの例として、薄膜側面メタライゼーションを、標準
的なフォトリソグラフィ薄膜供給技術を用いて形成す
る。次に、側面絶縁層27を、例えば前述した薄膜絶縁
層転移技術を用いて、“厚い”(25〜50μm)層と
して形成する。
電子モジュールの選択された側面上に形成する(図
6)。特に、側面メタライゼーション層25は、薄膜メ
タライゼーション層により構成できる。この薄膜メタラ
イゼーション層は、パターニングされて、トランスファ
・メタライゼーション17に電気的に接続され、スタッ
クのICチップを相互接続する。薄膜メタライゼーショ
ン層の堆積により、T接続部38が形成され、このT接
続部はメタライゼーション層25をトランスファ・メタ
ライゼーション17に電気的に接続する。代表的なプロ
セスの例として、薄膜側面メタライゼーションを、標準
的なフォトリソグラフィ薄膜供給技術を用いて形成す
る。次に、側面絶縁層27を、例えば前述した薄膜絶縁
層転移技術を用いて、“厚い”(25〜50μm)層と
して形成する。
【0035】ICチップのスタック上の側面メタライゼ
ーション層を形成する他の方法を、以下に説明する。図
2のチップのスタックの選択された側面を平坦化し、ト
ランスファ・メタライゼーション17の端部を露出させ
る。その後、薄い絶縁層26を、電子モジュールの平坦
化された側面上に堆積する(図31)。次に、標準的な
フォトリソグラフィ処理を用いて、薄い絶縁層26内に
バイア28を開け、トランスファ・メタライゼーション
17の端部を露出させる(図32)。次に、薄膜側面メ
タライゼーション層25を堆積し、厚い絶縁層27で覆
う。薄膜メタライゼーション層の堆積により、T接続部
38が形成され、このT接続部はメタライゼーション層
25をトランスファ・メタライゼーション層17に電気
的に接続する。前述した実施例におけるように、薄膜絶
縁層転移技術を用いて、薄い絶縁層26と厚い絶縁層2
7とを形成することができる。
ーション層を形成する他の方法を、以下に説明する。図
2のチップのスタックの選択された側面を平坦化し、ト
ランスファ・メタライゼーション17の端部を露出させ
る。その後、薄い絶縁層26を、電子モジュールの平坦
化された側面上に堆積する(図31)。次に、標準的な
フォトリソグラフィ処理を用いて、薄い絶縁層26内に
バイア28を開け、トランスファ・メタライゼーション
17の端部を露出させる(図32)。次に、薄膜側面メ
タライゼーション層25を堆積し、厚い絶縁層27で覆
う。薄膜メタライゼーション層の堆積により、T接続部
38が形成され、このT接続部はメタライゼーション層
25をトランスファ・メタライゼーション層17に電気
的に接続する。前述した実施例におけるように、薄膜絶
縁層転移技術を用いて、薄い絶縁層26と厚い絶縁層2
7とを形成することができる。
【0036】側面メタライゼーション層25および関連
する絶縁層27の形成に続いて、スタックをマルチ・ア
ップ・フィクスチャ内で配向を変えてスタックの端面を
露出させることができる。実際、多くのスタックを、1
つの“マルチ・アップ”フィクスチャを用いて同時に処
理することができる(図11)。次に、化学的および/
または機械的方法を用いて、端面絶縁体15の厚さを小
さくし、側面メタライゼーション層25の端部を露出さ
せる(図7)。特に、前述した優先的エッチング技術お
よび機械研磨技術を用いて、端面絶縁体を、例えば10
μmより小さい厚さに薄くすることができる。実際に
は、端面絶縁体15を、完全に除去することもできる
(図7)。次に、標準フォトリソグラフィおよび薄膜供
給技術を用いて、端面メタライゼーション層33および
電気的コンタクト31を形成する(図8)。図示のよう
に、端面メタライゼーション層33を、側面メタライゼ
ーション25に接続する。一般的には、電気コンタクト
31を形成する前に、標準的なパターニングされたエッ
チング技術を用いて、端部ICチップ上のI/Oパッド
と接触するトランスファ・メタライゼーション・コンタ
クト19にまで、バイア32を形成する。このようにし
て、T接続部38を用いて、端面外部コンタクト31を
有する端面メタライゼーション層33に相互接続された
側面メタライゼーション層25を有する完成された電子
モジュールが形成される。
する絶縁層27の形成に続いて、スタックをマルチ・ア
ップ・フィクスチャ内で配向を変えてスタックの端面を
露出させることができる。実際、多くのスタックを、1
つの“マルチ・アップ”フィクスチャを用いて同時に処
理することができる(図11)。次に、化学的および/
または機械的方法を用いて、端面絶縁体15の厚さを小
さくし、側面メタライゼーション層25の端部を露出さ
せる(図7)。特に、前述した優先的エッチング技術お
よび機械研磨技術を用いて、端面絶縁体を、例えば10
μmより小さい厚さに薄くすることができる。実際に
は、端面絶縁体15を、完全に除去することもできる
(図7)。次に、標準フォトリソグラフィおよび薄膜供
給技術を用いて、端面メタライゼーション層33および
電気的コンタクト31を形成する(図8)。図示のよう
に、端面メタライゼーション層33を、側面メタライゼ
ーション25に接続する。一般的には、電気コンタクト
31を形成する前に、標準的なパターニングされたエッ
チング技術を用いて、端部ICチップ上のI/Oパッド
と接触するトランスファ・メタライゼーション・コンタ
クト19にまで、バイア32を形成する。このようにし
て、T接続部38を用いて、端面外部コンタクト31を
有する端面メタライゼーション層33に相互接続された
側面メタライゼーション層25を有する完成された電子
モジュールが形成される。
【0037】この発明の技術を拡張して、端面および側
面の両方に電気コンタクトを有する電子モジュールを形
成することができる。特定のプロセスの例として、チッ
プのスタックの配向を変えて、薄膜メタライゼーション
層25に関係した側面101の処理を容易にする(図
9)。再び、化学的および/または機械的技術を用い
て、“厚い”側面絶縁層27を薄くして、所望の厚さを
実現する(例えば、側面メタライゼーション25上で約
2〜8μm)。T接続部の交差部材(すなわち上半分)
に対しスペースを与えるために、絶縁層27を厚く堆積
し、厚い状態のままとすることができるが、側面パッド
34が必要とされるならば、バイア32があまりに深く
ならないように、薄くするのが最善である。薄くするこ
とは、また、電子モジュールの全体の寸法を小さくす
る。多数の電気コンタクトを有する側面メタライゼーシ
ョン層25の一部分として、薄い側面絶縁層27内にバ
イア32が形成される(図10)。この層(コンタク
ト)は、前述した端面コンタクト31を形成するのに用
いた技術と同様の技術を用いて堆積される。
面の両方に電気コンタクトを有する電子モジュールを形
成することができる。特定のプロセスの例として、チッ
プのスタックの配向を変えて、薄膜メタライゼーション
層25に関係した側面101の処理を容易にする(図
9)。再び、化学的および/または機械的技術を用い
て、“厚い”側面絶縁層27を薄くして、所望の厚さを
実現する(例えば、側面メタライゼーション25上で約
2〜8μm)。T接続部の交差部材(すなわち上半分)
に対しスペースを与えるために、絶縁層27を厚く堆積
し、厚い状態のままとすることができるが、側面パッド
34が必要とされるならば、バイア32があまりに深く
ならないように、薄くするのが最善である。薄くするこ
とは、また、電子モジュールの全体の寸法を小さくす
る。多数の電気コンタクトを有する側面メタライゼーシ
ョン層25の一部分として、薄い側面絶縁層27内にバ
イア32が形成される(図10)。この層(コンタク
ト)は、前述した端面コンタクト31を形成するのに用
いた技術と同様の技術を用いて堆積される。
【0038】このようにして、側面101および端面1
02のメタライゼーション層と、側面および端面の外部
電気コンタクトとを相互接続する電子モジュールが形成
される。さらに、側面絶縁層27と端面絶縁層15の両
方に関係した厚さを低減して、電子モジュールの寸法を
小さくした。
02のメタライゼーション層と、側面および端面の外部
電気コンタクトとを相互接続する電子モジュールが形成
される。さらに、側面絶縁層27と端面絶縁層15の両
方に関係した厚さを低減して、電子モジュールの寸法を
小さくした。
【0039】メモリ・モジュールを有する電子モジュー
ルの代表例を、図12〜図14に示す。一実施例では、
論理バッファ・チップ12がスタック内に含まれている
(図12)。論理バッファ・チップ12は、米国特許出
願第08/120,876号明細書“Integrat
ed Multichip Memory Modul
e, Structure and Fabricat
ion”、および米国特許出願第08/120,893
号明細書“Integrated Memory Cu
be,Structure and Fabricat
ion”に記載されたメモリ・スタック管理を実行す
る。論理バッファ・チップ12は、また、SRAM,擬
似スタティックRAM,誤り訂正コード,メモリ・ハン
ドシェーキング,アレイ組込み自己テストを含む、カス
タマに固有の機能を有することができる。論理バッファ
・チップは、また、米国特許出願第08/252,79
4号明細書“Monolithic Electron
ic Modules−Fabrication an
d Structure”に記載されているビット交換
を行うために用いることができる。端面電気コンタクト
31は、メモリ・モジュールに電気接続を与える。特
に、これらのコンタクトは、スタックを有するメモリ・
チップ11へのアクセスを調整する論理バッファ・チッ
プ12への電気的接続を与える。側面メタライゼーショ
ン層25は、バッファ・チップ12からスタック内のメ
モリ・チップ11への電気的接続を与える。
ルの代表例を、図12〜図14に示す。一実施例では、
論理バッファ・チップ12がスタック内に含まれている
(図12)。論理バッファ・チップ12は、米国特許出
願第08/120,876号明細書“Integrat
ed Multichip Memory Modul
e, Structure and Fabricat
ion”、および米国特許出願第08/120,893
号明細書“Integrated Memory Cu
be,Structure and Fabricat
ion”に記載されたメモリ・スタック管理を実行す
る。論理バッファ・チップ12は、また、SRAM,擬
似スタティックRAM,誤り訂正コード,メモリ・ハン
ドシェーキング,アレイ組込み自己テストを含む、カス
タマに固有の機能を有することができる。論理バッファ
・チップは、また、米国特許出願第08/252,79
4号明細書“Monolithic Electron
ic Modules−Fabrication an
d Structure”に記載されているビット交換
を行うために用いることができる。端面電気コンタクト
31は、メモリ・モジュールに電気接続を与える。特
に、これらのコンタクトは、スタックを有するメモリ・
チップ11へのアクセスを調整する論理バッファ・チッ
プ12への電気的接続を与える。側面メタライゼーショ
ン層25は、バッファ・チップ12からスタック内のメ
モリ・チップ11への電気的接続を与える。
【0040】他の実施例では、外部電気的接続のための
追加の手段が設けられる(図13)。特に、電子モジュ
ールの端面は、端面メタライゼーション層33と端面コ
ンタクト31とを有している。これらは共に、同じメタ
ライゼーション層により形成されている。さらに、側面
コンタクト34が設けられている。端面メタライゼーシ
ョン層33は、バッファ・チップ12に必要な配線の複
雑性を軽減することを容易にする。特に、外部電気的接
続を、端面メタライゼーション層33を経てメモリ・チ
ップ11へ直接行うことができる(論理バッファ・チッ
プ12を経ることなく)。
追加の手段が設けられる(図13)。特に、電子モジュ
ールの端面は、端面メタライゼーション層33と端面コ
ンタクト31とを有している。これらは共に、同じメタ
ライゼーション層により形成されている。さらに、側面
コンタクト34が設けられている。端面メタライゼーシ
ョン層33は、バッファ・チップ12に必要な配線の複
雑性を軽減することを容易にする。特に、外部電気的接
続を、端面メタライゼーション層33を経てメモリ・チ
ップ11へ直接行うことができる(論理バッファ・チッ
プ12を経ることなく)。
【0041】図14に示す他の実施例では、バッファ・
チップ12が、メモリ・チップのスタックの外部に設け
られる。特に、バッファ・チップ12は、端面電気コン
タクト31と端面メタライゼーション層33に、ソルダ
バンプ(65)接着される。モジュールの外部電気的接
続は、バッファ・チップ12の“フットプリント(fo
otprint)”の外側のスタックの端面に設けられ
た追加の端面コンタクト31または33によって、容易
に行われる。これらのコンタクトは、上部チップ11,
側面メタライゼーション25,またはバッファ・チップ
12に電気的に接続することができる。
チップ12が、メモリ・チップのスタックの外部に設け
られる。特に、バッファ・チップ12は、端面電気コン
タクト31と端面メタライゼーション層33に、ソルダ
バンプ(65)接着される。モジュールの外部電気的接
続は、バッファ・チップ12の“フットプリント(fo
otprint)”の外側のスタックの端面に設けられ
た追加の端面コンタクト31または33によって、容易
に行われる。これらのコンタクトは、上部チップ11,
側面メタライゼーション25,またはバッファ・チップ
12に電気的に接続することができる。
【0042】要約すると、前述した3つの電子モジュー
ルは、すべて、メモリ・チップとバッファ・チップとを
有している。さらに、端面絶縁層15、または端面およ
び側面絶縁層15,27は、電子モジュールが小さく作
られ、小さい電子パッケージに適合するように、薄くさ
れている。
ルは、すべて、メモリ・チップとバッファ・チップとを
有している。さらに、端面絶縁層15、または端面およ
び側面絶縁層15,27は、電子モジュールが小さく作
られ、小さい電子パッケージに適合するように、薄くさ
れている。
【0043】ICチップのスタックおよび関係する電子
モジュールを形成する1つの方法は、多数のICチップ
よりなる“長いスタック”を、多数の“小さいスタッ
ク”に細分することである。“小さいスタック”の各々
は、長いスタックのチップのサブセットよりなる(また
は長いスタックの1つのICチップよりなる)。代表的
なプロセスの例として、多数のICチップが作製され、
ダイシングされ、スタックされて、ICチップの“長い
スタック”を形成する(図15)。次に、側面処理を行
って、長いスタック内のICチップのトランスファ・メ
タライゼーション・リードに関係するT接続部38を形
成する。このようにして、スタックのICチップへの電
気的アクセスを容易にするT接続部を有するICチップ
の長いスタックが形成される。
モジュールを形成する1つの方法は、多数のICチップ
よりなる“長いスタック”を、多数の“小さいスタッ
ク”に細分することである。“小さいスタック”の各々
は、長いスタックのチップのサブセットよりなる(また
は長いスタックの1つのICチップよりなる)。代表的
なプロセスの例として、多数のICチップが作製され、
ダイシングされ、スタックされて、ICチップの“長い
スタック”を形成する(図15)。次に、側面処理を行
って、長いスタック内のICチップのトランスファ・メ
タライゼーション・リードに関係するT接続部38を形
成する。このようにして、スタックのICチップへの電
気的アクセスを容易にするT接続部を有するICチップ
の長いスタックが形成される。
【0044】この発明の長いスタックは、スタックの隣
接ICチップ間に設けられた、特有のチップ間接着およ
びセグメント化層37を有している。特に、隣接ICチ
ップ11の各対(図16)は、チップ間層37とトラン
スファ・メタライゼーション17を保護し支持するポリ
イミド層13とを有するチップ間層39によって分離さ
れている(長いスタック内のICチップのサブセットで
あるこの特別のチップ間層を制限することができる)。
ポリイミド層13には、接着/セグメント化層37が隣
接している。この層37は、長いスタックのセグメント
化を可能にするためにせん断分離できる接着材よりな
る。接着材は、例えば、粘度および接着力が高温で減少
するDitac(E.I.Dupont De Nem
oursand Co.により製造された)とすること
ができる。
接ICチップ間に設けられた、特有のチップ間接着およ
びセグメント化層37を有している。特に、隣接ICチ
ップ11の各対(図16)は、チップ間層37とトラン
スファ・メタライゼーション17を保護し支持するポリ
イミド層13とを有するチップ間層39によって分離さ
れている(長いスタック内のICチップのサブセットで
あるこの特別のチップ間層を制限することができる)。
ポリイミド層13には、接着/セグメント化層37が隣
接している。この層37は、長いスタックのセグメント
化を可能にするためにせん断分離できる接着材よりな
る。接着材は、例えば、粘度および接着力が高温で減少
するDitac(E.I.Dupont De Nem
oursand Co.により製造された)とすること
ができる。
【0045】特定のセグメント化プロセスの例に関し
て、図20は、長いスタック内の選択されたセグメント
化点に関係したチップ間領域を示している。側面絶縁層
49上にフォトレジスト層51を堆積し、露光し、現像
する(図21)。フォトレジストは、接着/セグメント
化層37上に溝53Aが設けられるようにパターニング
される。次に、絶縁層49,側面メタライゼーション4
3,T接続部38,絶縁層26を経て、接着/セグメン
ト化層37までエッチングを行って、溝53Bを形成す
る(図22)。加熱すると、接着層37の接着力は減少
し、長いスタックは、多数の小さいスタックに分離す
る。特に、加熱時に、選択されたセグメント化層(溝5
3Bでの)に沿って、せん断セグメント化力が加えら
れ、分離が行われる。その後、小さいスタック上の過剰
なフォトレジストを除去することができる。このように
して、側面に設けられたメタライゼーション層を有する
“小さいスタック”が形成される。
て、図20は、長いスタック内の選択されたセグメント
化点に関係したチップ間領域を示している。側面絶縁層
49上にフォトレジスト層51を堆積し、露光し、現像
する(図21)。フォトレジストは、接着/セグメント
化層37上に溝53Aが設けられるようにパターニング
される。次に、絶縁層49,側面メタライゼーション4
3,T接続部38,絶縁層26を経て、接着/セグメン
ト化層37までエッチングを行って、溝53Bを形成す
る(図22)。加熱すると、接着層37の接着力は減少
し、長いスタックは、多数の小さいスタックに分離す
る。特に、加熱時に、選択されたセグメント化層(溝5
3Bでの)に沿って、せん断セグメント化力が加えら
れ、分離が行われる。その後、小さいスタック上の過剰
なフォトレジストを除去することができる。このように
して、側面に設けられたメタライゼーション層を有する
“小さいスタック”が形成される。
【0046】次に、長いスタックは、電気的にバーンイ
ンされ、テストされて、長いスタック内の機能的および
非機能的ICチップが識別される。長いスタック内のI
Cチップの“機能マップ”が作成される。この機能マッ
プは、側面メタライゼーション層43(図17)のパタ
ーニングに用いられ、長いスタック内の小さいスタック
として、機能的ICチップのグループを相互接続する。
小さいスタック内のすべてのICチップが機能的である
ので、テスト中に障害が生じ、バーンインしたICチッ
プを交換するスペアICチップを含ませることなしに、
小さいスタックを作製することができる。さらに、側面
メタライゼーション層をパターニングして、長いスタッ
クからの機能的な小スタックの作製率を最大にすること
ができる(短いスタックは、ICチップの機能的グルー
プの最大数が用いられるように、長いスタック内でグル
ープ化される)。
ンされ、テストされて、長いスタック内の機能的および
非機能的ICチップが識別される。長いスタック内のI
Cチップの“機能マップ”が作成される。この機能マッ
プは、側面メタライゼーション層43(図17)のパタ
ーニングに用いられ、長いスタック内の小さいスタック
として、機能的ICチップのグループを相互接続する。
小さいスタック内のすべてのICチップが機能的である
ので、テスト中に障害が生じ、バーンインしたICチッ
プを交換するスペアICチップを含ませることなしに、
小さいスタックを作製することができる。さらに、側面
メタライゼーション層をパターニングして、長いスタッ
クからの機能的な小スタックの作製率を最大にすること
ができる(短いスタックは、ICチップの機能的グルー
プの最大数が用いられるように、長いスタック内でグル
ープ化される)。
【0047】図17〜図19は、相互接続された小さい
スタック(以下に説明するように長いスタックからは分
離されて示されている)の構造を示している。特に、各
ICチップ11は、ICチップの表面上のI/Oパッド
45に接続されるトランスファ・メタライゼーション1
7に関係するT接続部38を有している(図18)。T
接続部は、従来では、長いスタックのICチップをテス
トするために使用された。現在では、T接続部は、側面
メタライゼーション層43に、電気的接触点を与える。
側面メタライゼーション層43上に、絶縁層49を堆積
する(図18,図19)。絶縁層49を、前述した薄膜
絶縁層技術を用いて、形成することができる。あるいは
また、続く処理の条件に応じて、普通のスピン供給堆積
技術を用いることができる。
スタック(以下に説明するように長いスタックからは分
離されて示されている)の構造を示している。特に、各
ICチップ11は、ICチップの表面上のI/Oパッド
45に接続されるトランスファ・メタライゼーション1
7に関係するT接続部38を有している(図18)。T
接続部は、従来では、長いスタックのICチップをテス
トするために使用された。現在では、T接続部は、側面
メタライゼーション層43に、電気的接触点を与える。
側面メタライゼーション層43上に、絶縁層49を堆積
する(図18,図19)。絶縁層49を、前述した薄膜
絶縁層技術を用いて、形成することができる。あるいは
また、続く処理の条件に応じて、普通のスピン供給堆積
技術を用いることができる。
【0048】小さいスタックを相互接続した(側面メタ
ライゼーション層43により)後に、長いスタックを、
多数の小さいスタックにセグメント化する。セグメント
化点は、機能的な小さいスタックの境界に定められる。
これは、1つのICチップを有する小さいスタックのセ
グメント化をも含んでいる(ICチップが、多数の障害
ICチップに隣接し、他の機能的ICチップと共にスタ
ック内に含めることができないならば)。このようにし
て、1つの機能的ICチップの廃棄さえも避けられる。
ライゼーション層43により)後に、長いスタックを、
多数の小さいスタックにセグメント化する。セグメント
化点は、機能的な小さいスタックの境界に定められる。
これは、1つのICチップを有する小さいスタックのセ
グメント化をも含んでいる(ICチップが、多数の障害
ICチップに隣接し、他の機能的ICチップと共にスタ
ック内に含めることができないならば)。このようにし
て、1つの機能的ICチップの廃棄さえも避けられる。
【0049】相互接続された側面および端面メタライゼ
ーション層を形成するための、前述した本発明の技術
を、長いスタックから形成されたこれら小さいスタック
に適用することができる。したがって、端面メタライゼ
ーション層33(図23,図24)は、小さいスタック
上に形成され、得られる電子モジュールの端面への外部
電気的接続を容易にする。特に、小さいスタックの端面
の制御された除去(例えば、研磨またはエッチング技術
を用いて)は、側面メタライゼーション層43およびT
接続部38の端部を露出させる(図24)。次に、これ
らに接触するようにして、端面メタライゼーション33
を形成する。したがって、電気的に相互接続された側面
および端面メタライゼーション層を有する完全に機能的
な電子モジュールが、各電子モジュール内に“スペア”
ICチップを備える必要なしに、長いスタックから形成
される。
ーション層を形成するための、前述した本発明の技術
を、長いスタックから形成されたこれら小さいスタック
に適用することができる。したがって、端面メタライゼ
ーション層33(図23,図24)は、小さいスタック
上に形成され、得られる電子モジュールの端面への外部
電気的接続を容易にする。特に、小さいスタックの端面
の制御された除去(例えば、研磨またはエッチング技術
を用いて)は、側面メタライゼーション層43およびT
接続部38の端部を露出させる(図24)。次に、これ
らに接触するようにして、端面メタライゼーション33
を形成する。したがって、電気的に相互接続された側面
および端面メタライゼーション層を有する完全に機能的
な電子モジュールが、各電子モジュール内に“スペア”
ICチップを備える必要なしに、長いスタックから形成
される。
【0050】前述したエッチング技術に代わって、レー
ザ・アブレーションを用いて、絶縁層49,側面メタラ
イゼーション43,T接続部38,絶縁層26を選択的
に除去し、接着セグメント化層37を露出させることが
できる。スタックの側面に、レーザ・マスクを用いてパ
ターニングされた高エネルギーレーザ光を照射するか、
あるいは制御された状態で且つ所定のパターンに、微小
スポット・サイズのレーザ光ビームをラスタすることに
よって、選択レーザ・アブレーションを行うことができ
る。
ザ・アブレーションを用いて、絶縁層49,側面メタラ
イゼーション43,T接続部38,絶縁層26を選択的
に除去し、接着セグメント化層37を露出させることが
できる。スタックの側面に、レーザ・マスクを用いてパ
ターニングされた高エネルギーレーザ光を照射するか、
あるいは制御された状態で且つ所定のパターンに、微小
スポット・サイズのレーザ光ビームをラスタすることに
よって、選択レーザ・アブレーションを行うことができ
る。
【0051】この発明の他の実施例では、端面メタライ
ゼーション層を有する電子モジュールが作製される。こ
の電子モジュールは、ICチップの小さい各スタックの
端部ICチップ上に端面メタライゼーション層を形成す
ることを必要としない。特に、図25の斜視図に、4つ
のICチップ11のスタックを示す。各ICチップは、
トランスファ・メタライゼーション層17と端面メタラ
イゼーション層33を有している。特に、端面メタライ
ゼーション層は、標準的なウェハ処理技術を用いて、ウ
ェハ・レベルで、トランスファ・メタライゼーション層
上に(絶縁層内にも)形成される。したがって、スタッ
クの各ICチップは、予め形成された端面メタライゼー
ション層を有している。あるいはまた、トランスファ・
メタライゼーション層および端面メタライゼーション層
を収容する十分なスペースが1つの層内に存在し、この
ような組合せを作ることができる。いずれの場合も、セ
グメント化後は、さらなる端面処理は不必要である。
ゼーション層を有する電子モジュールが作製される。こ
の電子モジュールは、ICチップの小さい各スタックの
端部ICチップ上に端面メタライゼーション層を形成す
ることを必要としない。特に、図25の斜視図に、4つ
のICチップ11のスタックを示す。各ICチップは、
トランスファ・メタライゼーション層17と端面メタラ
イゼーション層33を有している。特に、端面メタライ
ゼーション層は、標準的なウェハ処理技術を用いて、ウ
ェハ・レベルで、トランスファ・メタライゼーション層
上に(絶縁層内にも)形成される。したがって、スタッ
クの各ICチップは、予め形成された端面メタライゼー
ション層を有している。あるいはまた、トランスファ・
メタライゼーション層および端面メタライゼーション層
を収容する十分なスペースが1つの層内に存在し、この
ような組合せを作ることができる。いずれの場合も、セ
グメント化後は、さらなる端面処理は不必要である。
【0052】特に、この発明で用いられるように、トラ
ンスファ・メタライゼーション層17は、スタックのI
CチップのI/Oパッド45を、スタックの側面(側面
メタライゼーション層のような)上の接続パッドに電気
的に接続するのに用いられるメタライゼーション層であ
る。さらに、この発明で用いられるように、端面メタラ
イゼーション層33は、ICチップのスタックの側面上
の接続パッドを、端面上の電気的接続パッドに電気的に
接続する(バイア63を経て)のに用いられるメタライ
ゼーション層である。このように、別個のトランスファ
・メタライゼーションおよび端面メタライゼーション層
を有する実施例において(図25)、例えば、トランス
ファ・メタライゼーション・リードを電子モジュールの
端面に電気的に接続するためには、端面メタライゼーシ
ョン・リードを、トランスファ・メタライゼーション・
リード上に設け、これら2つのメタライゼーション・リ
ードを、モジュールの側面上で電気的に接続する(図2
8〜図30、側面メタライゼーション25′)。
ンスファ・メタライゼーション層17は、スタックのI
CチップのI/Oパッド45を、スタックの側面(側面
メタライゼーション層のような)上の接続パッドに電気
的に接続するのに用いられるメタライゼーション層であ
る。さらに、この発明で用いられるように、端面メタラ
イゼーション層33は、ICチップのスタックの側面上
の接続パッドを、端面上の電気的接続パッドに電気的に
接続する(バイア63を経て)のに用いられるメタライ
ゼーション層である。このように、別個のトランスファ
・メタライゼーションおよび端面メタライゼーション層
を有する実施例において(図25)、例えば、トランス
ファ・メタライゼーション・リードを電子モジュールの
端面に電気的に接続するためには、端面メタライゼーシ
ョン・リードを、トランスファ・メタライゼーション・
リード上に設け、これら2つのメタライゼーション・リ
ードを、モジュールの側面上で電気的に接続する(図2
8〜図30、側面メタライゼーション25′)。
【0053】1つの長いスタックから多数の小さいスタ
ックを形成するセグメント化技術を用いて、ICチップ
の長いスタックをセグメント化することができる。各I
Cチップは、トランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有している。特に、
スタッキング,T接続部形成,テスト/バーンインの工
程は、前述した工程とほぼ同一である。
ックを形成するセグメント化技術を用いて、ICチップ
の長いスタックをセグメント化することができる。各I
Cチップは、トランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有している。特に、
スタッキング,T接続部形成,テスト/バーンインの工
程は、前述した工程とほぼ同一である。
【0054】長いスタックのテスト/バーンイン後、溝
(またはバイア)61(図27)が開口され(エッチン
グされ)、端面メタライゼーション層33の端部を露出
させる。溝(またはバイア)は、長いスタック内に識別
される小さいスタックの端部ICチップに対してのみ開
口される。特に、小さいスタックおよび関係する端部チ
ップは、テスト/バーンイン処理工程に基づいて識別さ
れる。次に、側面メタライゼーションをパターニング
し、堆積して、トランスファ・メタライゼーションT接
続部と、各小さいスタックの端部チップ上の露出した端
面メタライゼーションとを接続する。
(またはバイア)61(図27)が開口され(エッチン
グされ)、端面メタライゼーション層33の端部を露出
させる。溝(またはバイア)は、長いスタック内に識別
される小さいスタックの端部ICチップに対してのみ開
口される。特に、小さいスタックおよび関係する端部チ
ップは、テスト/バーンイン処理工程に基づいて識別さ
れる。次に、側面メタライゼーションをパターニング
し、堆積して、トランスファ・メタライゼーションT接
続部と、各小さいスタックの端部チップ上の露出した端
面メタライゼーションとを接続する。
【0055】一例として、小さいスタックの側面相互接
続パターンを、図28に示す。図28〜図30は、各I
Cチップが、トランスファ・メタライゼーション層と端
面メタライゼーションとを有する小さいスタックを示し
ている。図28,図29に示すように、図25〜図27
で示した例よりも、より多くのトランスファ・メタライ
ゼーション・ライン17、および、より多くの端面メタ
ライゼーション層ライン33が設けられている。端部I
Cチップ11′(図28,図29)は、小さいスタック
の側面上で電気的に相互接続されたトランスファ・メタ
ライゼーション層17と端面メタライゼーション層33
との両方を有している。これは、側面メタライゼーショ
ン層25をパターニングし、端部ICチップ11′の端
面メタライゼーション層とトランスファ・メタライゼー
ション層との両方を電気的に接続する(T接続部38を
経て)ことにより、行われる(図30を参照)。側面メ
タライゼーション層25をパターニングして、ICチッ
プ間のバス化接続と、ICチップへの個々の接続(端面
メタライゼーション層33からの)との両方を容易に行
うことができる。スタック内の他のチップの各々の端面
メタライゼーション層は、側面から電気的に絶縁された
ままである。一般的に、保護側面絶縁層を、側面メタラ
イゼーション層25を有する電子モジュールの側面上に
付加することができる。
続パターンを、図28に示す。図28〜図30は、各I
Cチップが、トランスファ・メタライゼーション層と端
面メタライゼーションとを有する小さいスタックを示し
ている。図28,図29に示すように、図25〜図27
で示した例よりも、より多くのトランスファ・メタライ
ゼーション・ライン17、および、より多くの端面メタ
ライゼーション層ライン33が設けられている。端部I
Cチップ11′(図28,図29)は、小さいスタック
の側面上で電気的に相互接続されたトランスファ・メタ
ライゼーション層17と端面メタライゼーション層33
との両方を有している。これは、側面メタライゼーショ
ン層25をパターニングし、端部ICチップ11′の端
面メタライゼーション層とトランスファ・メタライゼー
ション層との両方を電気的に接続する(T接続部38を
経て)ことにより、行われる(図30を参照)。側面メ
タライゼーション層25をパターニングして、ICチッ
プ間のバス化接続と、ICチップへの個々の接続(端面
メタライゼーション層33からの)との両方を容易に行
うことができる。スタック内の他のチップの各々の端面
メタライゼーション層は、側面から電気的に絶縁された
ままである。一般的に、保護側面絶縁層を、側面メタラ
イゼーション層25を有する電子モジュールの側面上に
付加することができる。
【0056】図29に示すスタックの端部ICチップ1
1′の断面図は、他の特徴を示している。特に、端面メ
タライゼーション層33が示されており、これは電子モ
ジュールの端面上の開口63に相互接続されている(図
25,図26を参照)。このように、電子モジュールの
外部電気的接続が容易になる。
1′の断面図は、他の特徴を示している。特に、端面メ
タライゼーション層33が示されており、これは電子モ
ジュールの端面上の開口63に相互接続されている(図
25,図26を参照)。このように、電子モジュールの
外部電気的接続が容易になる。
【0057】前記実施例におけるように、一旦、側面メ
タライゼーション層およびその上に設けられる任意の保
護絶縁層が形成されると、長いスタックがセグメント化
される。セグメント化は、テスト/バーンイン工程の後
に決定された所定のセグメント化点で行われ、数個の小
さいスタックを形成する。前述したセグメント化を容易
にするフォトリソグラフィ・エッチングまたはレーザ・
アブレーション処理が、用いられる(図20〜図2
2)。セグメント化に続いて、開口63(図25,図2
6,図29,図30)を、スタックの各ICチップの上
部絶縁面に形成し、端部メタライゼーション層33およ
び/またはトランスファ・メタライゼーション層17に
接触することができる(図25,図26)。
タライゼーション層およびその上に設けられる任意の保
護絶縁層が形成されると、長いスタックがセグメント化
される。セグメント化は、テスト/バーンイン工程の後
に決定された所定のセグメント化点で行われ、数個の小
さいスタックを形成する。前述したセグメント化を容易
にするフォトリソグラフィ・エッチングまたはレーザ・
アブレーション処理が、用いられる(図20〜図2
2)。セグメント化に続いて、開口63(図25,図2
6,図29,図30)を、スタックの各ICチップの上
部絶縁面に形成し、端部メタライゼーション層33およ
び/またはトランスファ・メタライゼーション層17に
接触することができる(図25,図26)。
【0058】この発明の一実施例では、ICチップのス
タックの端部の開口63の形成は不要である。特に、開
口63は、ウェハ処理中、すべてのチップに形成され
る。スタッキングおよびセグメント化後、接着層がスタ
ックの各ICチップから除去されると、開口63が露出
する。したがって、ICチップのスタックの端部に開口
を形成する処理工程は排除され、この発明の作製プロセ
スは効果的に簡略化される。
タックの端部の開口63の形成は不要である。特に、開
口63は、ウェハ処理中、すべてのチップに形成され
る。スタッキングおよびセグメント化後、接着層がスタ
ックの各ICチップから除去されると、開口63が露出
する。したがって、ICチップのスタックの端部に開口
を形成する処理工程は排除され、この発明の作製プロセ
スは効果的に簡略化される。
【0059】代表的な応用例として、論理バッファ・チ
ップ12を、小さいスタックの上部に付加し、端面メタ
ライゼーション層に適切に相互接続することができる
(図30、この図は明瞭にするために、縦方向に拡大し
て示してある)。次に、全体パッケージを、例えばプラ
スチック・カプセル封止材75で適切にパッケージング
する。外部電気的接続は、ワイヤボンド71およびリー
ドフレーム・コンタクト73を用いることによって容易
になる。
ップ12を、小さいスタックの上部に付加し、端面メタ
ライゼーション層に適切に相互接続することができる
(図30、この図は明瞭にするために、縦方向に拡大し
て示してある)。次に、全体パッケージを、例えばプラ
スチック・カプセル封止材75で適切にパッケージング
する。外部電気的接続は、ワイヤボンド71およびリー
ドフレーム・コンタクト73を用いることによって容易
になる。
【0060】要約すると、この発明の技術は、“厚い”
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さいパ
ッケージ内への電子モジュールの収容を容易にする。
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さいパ
ッケージ内への電子モジュールの収容を容易にする。
【0061】例えば、一実施例では、薄膜絶縁体転移技
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
【0062】他の実施例では、ICチップの長いスタッ
クをテストし、ICチップの多数の小さいスタックにセ
グメント化する。長いスタックは、2つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ICチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ICチップの排除
を容易にする。このことは、また、電子モジュールの全
体寸法の縮小に寄与する。さらに、この発明の電気的に
相互接続される側面および端面メタライゼーション層の
技術と組合せて、完全に相互接続され、寸法の減少した
電子モジュールが形成される。
クをテストし、ICチップの多数の小さいスタックにセ
グメント化する。長いスタックは、2つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ICチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ICチップの排除
を容易にする。このことは、また、電子モジュールの全
体寸法の縮小に寄与する。さらに、この発明の電気的に
相互接続される側面および端面メタライゼーション層の
技術と組合せて、完全に相互接続され、寸法の減少した
電子モジュールが形成される。
【0063】この発明は、さらに、電子モジュールの各
ICチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ICチップ上にのみ用いられる。
したがって、電子モジュールは、スタックへ端面構造
(“厚い”端部キャップのような)を付加することな
く、端面メタライゼーション層を有する電子モジュール
を作製することができる。したがって、モジュールの全
体寸法は、小さくなる。さらに、これらの技術を、前述
した長いスタック/小さいスタックのセグメント化プロ
セスと組合せて、スタック内へのスペアICチップの要
求を排除することができる。
ICチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ICチップ上にのみ用いられる。
したがって、電子モジュールは、スタックへ端面構造
(“厚い”端部キャップのような)を付加することな
く、端面メタライゼーション層を有する電子モジュール
を作製することができる。したがって、モジュールの全
体寸法は、小さくなる。さらに、これらの技術を、前述
した長いスタック/小さいスタックのセグメント化プロ
セスと組合せて、スタック内へのスペアICチップの要
求を排除することができる。
【0064】有益なことに、ここで説明した本発明の共
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
【0065】本発明を、特定の実施例により詳細に説明
したが、当業者であれば、本発明の趣旨および範囲内で
変形,変更を行うことができる。
したが、当業者であれば、本発明の趣旨および範囲内で
変形,変更を行うことができる。
【0066】まとめとして、本発明の構成に関して以下
の事項を開示する。 (1)電子モジュールの形成方法であって、(a)複数
のスタッキングされた集積回路(IC)チップを有する
スタックを設ける工程を含み、各ICチップはエッジ面
を有し、前記エッジ面は前記スタックの第1の面を少な
くとも部分的に定め、(b)前記スタックの前記第1の
面上に、第1の薄膜メタライゼーション層を形成する工
程と、(c)前記第1の薄膜メタライゼーション層上に
第1の絶縁層を形成する工程と、(d)前記スタックの
第2の面上に第2の薄膜メタライゼーション層を形成す
る工程とを含み、前記第2の面は、前記スタックの前記
第1の面に垂直であり、前記第1の薄膜メタライゼーシ
ョン層は、前記スタックの前記第2の面にまで延び、前
記第2の薄膜メタライゼーション層は、前記スタックの
前記第1の面を越えて延びて、前記第1の薄膜メタライ
ゼーション層に電気的に接続される、ことを特徴とする
電子モジュールの形成方法。 (2)前記第1の絶縁層の形成工程(c)は、前記スタ
ックの前記第1の面に対し、前記第1の薄膜メタライゼ
ーション層上に複数の薄い絶縁層を設けることによっ
て、前記第1の絶縁層を形成する工程を含む、ことを特
徴とする上記(1)に記載の電子モジュールの形成方
法。 (3)前記複数の薄い絶縁層を設ける工程は、前記スタ
ックの前記第1の面に対し、第1の複数の薄膜絶縁層
を、前記第1の薄膜メタライゼーション層上に連続的に
転移する工程を含む、ことを特徴とする上記(2)に記
載の電子モジュールの形成方法。 (4)前記第1の薄膜メタライゼーション層の形成工程
(b)の前に、前記スタックの前記第2の面上に第2の
絶縁層を堆積して、前記第2の薄膜メタライゼーション
層を、前記第2の絶縁層上に形成する工程をさらに含
む、ことを特徴とする上記(2)に記載の電子モジュー
ルの形成方法。 (5)前記第2の絶縁層の形成工程は、第2の複数の薄
膜絶縁層を、前記スタックの前記第2の面に連続的に転
移することによって、前記第2の絶縁層を形成する工程
を含む、ことを特徴とする上記(4)に記載の電子モジ
ュールの形成方法。 (6)前記第2の薄膜メタライゼーション層の形成工程
(d)の前に、前記第2の絶縁層を薄くして、薄くされ
た絶縁層を形成する工程をさらに含み、前記第2の薄膜
メタライゼーション層の形成工程(d)は、前記第2の
薄膜メタライゼーション層を前記薄くされた絶縁層上に
形成する工程をさらに含む、ことを特徴とする上記
(4)に記載の電子モジュールの形成方法。 (7)前記第2の薄膜メタライゼーション層の形成工程
(d)の後に、前記第1の絶縁層を薄くして、薄くされ
た第1の絶縁層を形成して、前記スタックの前記第1の
面を越えて延びる前記第2の薄膜メタライゼーション層
の一部を、前記薄くされた第1の絶縁層の外面に露出さ
せる工程をさらに含む、ことを特徴とする上記(6)に
記載の電子モジュールの形成方法。 (8)前記第1の絶縁層を薄くする工程の後に、前記薄
くされた第1の絶縁層上に第3の薄膜メタライゼーショ
ン層を形成して、前記第3の薄膜メタライゼーション層
を、前記第1の絶縁層の前記薄くされた面上の前記露出
された第2の薄膜メタライゼーション層に電気的に接続
し、前記第3の薄膜メタライゼーションが、前記電子モ
ジュールの外部電気的接続を容易にする工程をさらに含
む、ことを特徴とする上記(7)に記載の電子モジュー
ルの形成方法。 (9)前記第1の絶縁層を薄くする工程の後に、前記薄
くされた第1の絶縁層上に複数の電気コンタクトを形成
して、前記複数の電気コンタクトを、前記第1の薄膜メ
タライゼーション層に電気的に接続し、前記電子モジュ
ールの外部電気的接続を容易にする工程をさらに含む、
ことを特徴とする上記(7)に記載の電子モジュールの
形成方法。 (10)前記スタックを設ける工程(a)が、前記スタ
ックを第2の複数のスタッキングされたICチップ内に
設ける工程を含み、前記第2の薄膜メタライゼーション
層の形成工程(d)の前に、前記第2の複数のスタッキ
ングされたICチップから前記スタックを分離する工程
をさらに含む、ことを特徴とする上記(1)に記載の電
子モジュールの形成方法。 (11)電子モジュールの形成方法であって、(a)ス
タックを設ける工程を含み、前記スタックは、複数のス
タッキングされた集積回路(IC)チップと、主面を有
する前記スタックの、端部ICチップを含む少なくとも
2つのICチップと、前記主面上に設けられたトランス
ファ・メタライゼーション層と、前記主面上に設けられ
た端面メタライゼーション層とを有し、前記スタックの
各ICチップはエッジ面を有し、前記エッジ面は前記ス
タックの側面を少なくとも部分的に定め、(b)前記ス
タックの前記側面上に第1のメタライゼーション層を形
成して、前記第1のメタライゼーション層が前記スタッ
クのスタッキングされたICチップの少なくともいくつ
かを電気的に接続し、前記第1のメタライゼーション層
が、前記スタックの前記端部ICチップの端面メタライ
ゼーション層に接続されて、前記スタックの前記端部I
Cチップの前記端面メタライゼーションを経て、スタッ
キングされたICチップの少なくともいくつかへの外部
電気的接続を容易にする工程を含み、前記スタックおよ
び前記第1のメタライゼーション層は、電子モジュール
よりなる、ことを特徴とする電子モジュールの形成方
法。 (12)前記スタックの前記少なくとも2つのICチッ
プの各ICチップの前記端面メタライゼーション層は、
各ICチップのエッジ面の方へ延び、前記第1のメタラ
イゼーション層の形成工程(b)は、前記スタックの側
面上のスタックの端部ICチップの端面メタライゼーシ
ョン層を露出させて、そこへ前記第1のメタライゼーシ
ョン層の電気的接続を容易にする工程をさらに含む、こ
とを特徴とする上記(11)に記載の電子モジュールの
形成方法。 (13)前記スタックを設ける工程(a)は、前記スタ
ックの端部ICチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ICチップの前記端面メ
タライゼーション層への外部電気的接続を容易にする工
程をさらに含む、ことを特徴とする上記(12)に記載
の電子モジュールの形成方法。 (14)前記スタックを設ける工程(a)は、前記スタ
ックの端部ICチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ICチップの前記トラン
スファ・メタライゼーション層への外部電気的接続を容
易にする工程をさらに含む、ことを特徴とする上記(1
2)に記載の電子モジュールの形成方法。 (15)前記スタックを設ける工程(a)は、前記少な
くとも2つのICチップの各々に、そのトランスファ・
メタライゼーション層上に設けられた端面メタライゼー
ション層を設けて、前記スタックの側面から、前記端面
メタライゼーション層および前記トランスファ・メタラ
イゼーション層への別個の電気的接続を容易にする工程
を含む、ことを特徴とする上記(11)に記載の電子モ
ジュールの形成方法。 (16)前記スタックを設ける工程(a)は、前記少な
くとも2つのICチップの各々に、そのトランスファ・
メタライゼーション層と同一面に設けられた端面メタラ
イゼーション層を設ける工程を含む、ことを特徴とする
上記(11)に記載の電子モジュールの形成方法。 (17)前記スタックを設ける工程(a)は、第2の複
数のスタッキングされたICチップ内に前記スタックを
設けて、前記第1のメタライゼーション層の形成を容易
にする工程を含む、ことを特徴とする上記(11)に記
載の電子モジュールの形成方法。 (18)前記第1のメタライゼーション層の形成工程
(b)に続いて、前記第2の複数のスタッキングされた
ICチップから前記電子モジュールを分離する工程を含
む、ことを特徴とする上記(17)に記載の電子モジュ
ールの形成方法。 (19)ウェハの処理中に、前記スタックの少なくとも
2つのICチップの各々の主面に開口を形成する工程を
含み、前記開口は、前記スタックの端部ICチップの端
面メタライゼーション層への電気的接続を容易にする、
ことを特徴とする上記(11)に記載の電子モジュール
の形成方法。 (20)前記スタックを設ける工程(a)は、各ICチ
ップを有する前記スタックを設ける工程を含み、前記ス
タックは、主面と、この主面上に設けられたトランスフ
ァ・メタライゼーション層と、前記主面上に設けられた
端面メタライゼーション層とを有する、ことを特徴とす
る上記(11)に記載の電子モジュールの形成方法。 (21)電子モジュールの形成方法であって、(a)第
1の複数のスタッキングされた集積回路(IC)チップ
を有する長いスタックを設ける工程を含み、前記長いス
タックの第2の複数のICチップの各々は、前記長いス
タックの隣接ICチップから分離でき、(b)前記工程
(a)の後、前記長いスタック内に少なくとも1つのセ
グメント化点を決定する工程を含み、前記セグメント化
点は、前記第2の複数のICチップのうちのいずれかの
ICチップと、前記長いスタックの隣接ICチップとの
間に設けられており、(c)前記長いスタックを、少な
くとも2つの小さいスタックに分離する工程を含み、こ
の分離は、前記少なくとも1つのセグメント化点で行わ
れ、前記電子モジュールは、前記少なくとも2つの小さ
いスタックのうちの第1の小さいスタックよりなる、こ
とを特徴とする電子モジュールの形成方法。 (22)前記工程(a)の後、前記長いスタックの各I
Cチップのテストを行う工程を含み、前記工程(b)
は、前記テストに基づいて、セグメント化点を決定する
工程を含む、ことを特徴とする上記(21)に記載の電
子モジュールの形成方法。 (23)前記工程(a)は、前記長いスタックの各IC
チップに、エッジ面を設ける工程を含み、前記エッジ面
は、長いスタックの側面を少なくとも部分的に定め、前
記テスト工程の前に、前記長いスタックの前記側面上に
複数の電気コンタクトを形成する工程を含み、前記複数
の電気コンタクトは、前記複数のICチップに電気的に
接続され、前記長いスタックの各ICチップのテストを
容易にする、ことを特徴とする上記(22)に記載の電
子モジュールの形成方法。 (24)前記テスト工程に続いて、前記長いスタックの
前記側面に第1のメタライゼーション層を形成して、前
記第1のメタライゼーション層を前記複数の電気コンタ
クトのうちすくなくともいくつかと電気的に接触させる
工程を含み、前記第1のメタライゼーション層は、前記
テスト工程の結果に基づくパターンを有し、前記電気モ
ジュールが、相互接続された複数のスタッキングされた
機能的ICチップを有する、ことを特徴とする上記(2
3)に記載の電子モジュールの形成方法。 (25)前記工程(b)は、前記テスト工程に基づいて
複数のセグメント化点を決定する工程をさらに含み、前
記第1のメタライゼーション層形成工程は、前記第1の
メタライゼーション層をパターニングして、前記長いス
タックから複数の電気的に独立をした電子モジュールを
形成する工程を含み、前記工程(c)は、前記長いスタ
ックを、前記複数の電気的に独立の電子モジュールに分
離する工程を含む、ことを特徴とする上記(24)に記
載の電子モジュールの形成方法。 (26)前記工程(a)は、前記長いスタックに、長い
スタックの前記第2の複数のICチップの各々を、長い
スタック内の隣接ICチップに接合する接着層を設ける
工程をさらに含み、前記工程(c)は、前記少なくとも
1つのセグメント化点に関係した接着層の接着力を減少
させて、前記長いスタックから前記電子モジュールの分
離を容易にする工程を含む、ことを特徴とする上記(2
1)に記載の電子モジュールの形成方法。 (27)前記工程(c)は、接着層を加熱することによ
って、少なくとも1つのセグメント化点に関係した接着
層の接着力を減少させる工程を含む、ことを特徴とする
上記(26)に記載の電子モジュールの形成方法。 (28)前記工程(c)は、少なくとも1つの前記セグ
メント化点で、前記長いスタックの側面に溝をエッチン
グし、長いスタックからの電子モジュールの分離を容易
にする工程をさらに含む、ことを特徴とする上記(2
9)に記載の電子モジュールの形成方法。 (29)前記エッチングは、レーザ・アブレーションを
用いて溝をエッチングする工程を含む、ことを特徴とす
る上記(28)に記載の電子モジュールの形成方法。 (30)少なくとも1つの電気コンタクトが長いスタッ
クの側面に設けられ、前記少なくとも1つの電気コンタ
クトは、前記少なくとも1つのセグメント化点に関係し
た前記接着層に垂直に設けられ、セグメント化点により
定められた面と交差し、前記工程(c)は、前記少なく
とも1つの電気コンタクトを経て前記溝をエッチングし
て、長いスタックからの電子モジュールの分離を容易に
する工程を含む、ことを特徴とする上記(28)に記載
の電子モジュールの形成方法。 (31)前記溝をエッチングする前記工程は、前記少な
くとも1つのセグメント化点で前記溝をエッチングする
工程を含み、前記接着層を、前記溝の前記エッチングに
よって露出させる、ことを特徴とする上記(30)に記
載の電子モジュールの形成方法。 (32)前記工程(a)は、前記長いスタックの隣接I
Cチップから分離される前記長いスタックの各ICチッ
プを与える工程をさらに含み、前記工程(b)は、前記
長いスタック内に少なくとも1つのセグメント化点を決
定する工程をさらに含み、前記セグメント化点は、前記
長いスタックの2つの隣接ICチップ間にある、ことを
特徴とする上記(21)に記載の電子モジュールの形成
方法。 (33)複数のスタッキングされた集積回路(IC)チ
ップを有するスタックを備え、前記スタックの各ICチ
ップはエッジ面を有し、前記エッジ面は少なくとも部分
的に前記スタックの第1の面を定め、前記スタックの前
記第1の面上に設けられた第1の薄膜メタライゼーショ
ン層を備え、前記第1の薄膜メタライゼーションを層は
前記スタックの第2の面に延び、前記第2の面は前記第
1の面に垂直であり、前記第1の薄膜メタライゼーショ
ン層上に設けられた第1の絶縁層を備え、前記スタック
の前記第2の面上に設けられた第2の薄膜メタライゼー
ション層を備え、前記第2の薄膜メタライゼーション層
は、前記スタックの前記第1の面を越えて延びて、前記
第2の薄膜メタライゼーション層が前記第1の薄膜メタ
ライゼーション層に電気的に接続される、ことを特徴と
する電子モジュール。 (34)前記第2の薄膜メタライゼーション層と、前記
スタックの端部ICチップとの間に設けられた前記第2
の薄膜絶縁層を備え、前記第2の薄膜メタライゼーショ
ン層の形成を容易にする、ことを特徴とする上記(3
3)に記載の電子モジュール。 (35)前記第2の薄膜絶縁層の厚さは10nmより小
さい、ことを特徴とする上記(34)に記載の電子モジ
ュール。 (36)前記スタックの前記第1の面上の前記第1の絶
縁層は、外部絶縁層を有する薄い第1の絶縁層を有す
る、ことを特徴とする上記(34)に記載の電子モジュ
ール。 (37)前記第1の絶縁層から、前記薄い第1の絶縁層
の外部絶縁面への距離は、10nmより小さい、ことを
特徴とする上記(36)に記載の電子モジュール。 (38)前記薄い第1の絶縁層に複数の導電バイアを備
え、前記第1のメタライゼーション層への外部電気的接
続を容易にする、ことを特徴とする上記(36)に記載
の電子モジュール。 (39)前記第1の薄膜メタライゼーション層を第2の
薄膜メタライゼーション層へ電気的に接続する第1のT
接続部をさらに備える、ことを特徴とする上記(33)
に記載の電子モジュール。 (40)前記スタックの少なくともいくつかのICチッ
プは、トランスファ・メタライゼーション・リードを有
し、前記トランスファ・メタライゼーション・リード
は、複数の第2のT接続部を経て前記第1の薄膜メタラ
イゼーション層へ電気的に接続され、前記複数の第2の
T接続部の各々は、前記第1のT接続部に垂直に配向さ
れている、ことを特徴とする上記(39)に記載の電子
モジュール。 (41)電子モジュールであって、複数のスタッキング
された集積回路(IC)チップと、主面を有する前記ス
タックの少なくとも2つのICチップと、前記主面上に
設けられたトランスファ・メタライゼーション層と、前
記主面上に設けられた端面メタライゼーション層とを有
するスタックを備え、前記スタックの各ICチップはエ
ッジ面を有し、前記エッジ面は前記スタックの側面を少
なくとも部分的に定め、前記スタックの前記側面上に設
けられた第1のメタライゼーション層を備え、前記端面
メタライゼーション層は、前記トランスファ・メタライ
ゼーション層を経て、前記スタックの前記少なくとも2
つのICの少なくともいくつかに電気的に接続され、前
記第1のメタライゼーション層は、前記スタックの端部
ICチップの端面メタライゼーション層に電気的に接続
され、前記スタックの前記端部ICチップの前記端面メ
タライゼーション層を経て、前記電子モジュールへの外
部電気接続性を容易にする、ことを特徴とする電子モジ
ュール。 (42)前記スタックの端部ICチップの端面メタライ
ゼーション層は、前記スタックの側面に露出している、
ことを特徴とする上記(41)に記載の電子モジュー
ル。 (43)前記スタックの端部ICチップは、さらに、そ
の端面メタライゼーション層上およびそのトランスファ
・メタライゼーション層上に設けられた薄い絶縁層を有
し、前記端部ICチップは、さらに、前記薄い絶縁層内
に複数の導電バイアを有し、前記複数の導電バイアの少
なくともいくつかは、前記端部ICチップの前記端面メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ICチップの端面メタライゼーション層への電
気的接続を容易にする、ことを特徴とする上記(41)
に記載の電子モジュール。 (44)前記導電バイアの少なくともいくつかは、前記
スタックの前記端部ICチップの前記トランスファ・メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ICチップのトランスファ・メタライゼーショ
ン層への電気的接続を容易にする、ことを特徴とする上
記(43)に記載の電子モジュール。 (45)前記スタックは、第2の複数のスタッキングさ
れたICチップ内に設けられている、ことを特徴とする
上記(41)に記載の電子モジュール。 (46)前記スタックの前記少なくとも2つのICチッ
プの各々は、その端面メタライゼーション層を、そのト
ランスファ・メタライゼーション層上に設けて、前記ス
タックの側面から、その端面メタライゼーション層へ、
およびそのトランスファ・メタライゼーション層への別
個の電気的接続を容易にする、ことを特徴とする上記
(41)に記載の電子モジュール。 (47)前記スタックの前記少なくとも2つのICチッ
プの各々は、そのトランスファ・メタライゼーション層
と同一面に設けられたその端面メタライゼーション層を
有する、ことを特徴とする上記(41)に記載の電子モ
ジュール。 (48)前記スタックは、複数のメモリ・チップを有
し、前記電子モジュールは、さらに、前記スタックの端
部ICチップ上に設けられたバッファ・チップを有し、
前記バッファ・チップは、前記スタックの前記端部IC
チップの前記端面メタライゼーション層に電気的に接続
されて、メモリ機能を有する電子モジュールを与える、
ことを特徴とする上記(41)に記載の電子モジュー
ル。 (49)前記スタックの各ICチップは、主面と、前記
主面上に設けられたトランスファ・メタライゼーション
層と、前記主面上に設けられた端面メタライゼーション
層とを有する、ことを特徴とする上記(41)に記載の
電子モジュール。
の事項を開示する。 (1)電子モジュールの形成方法であって、(a)複数
のスタッキングされた集積回路(IC)チップを有する
スタックを設ける工程を含み、各ICチップはエッジ面
を有し、前記エッジ面は前記スタックの第1の面を少な
くとも部分的に定め、(b)前記スタックの前記第1の
面上に、第1の薄膜メタライゼーション層を形成する工
程と、(c)前記第1の薄膜メタライゼーション層上に
第1の絶縁層を形成する工程と、(d)前記スタックの
第2の面上に第2の薄膜メタライゼーション層を形成す
る工程とを含み、前記第2の面は、前記スタックの前記
第1の面に垂直であり、前記第1の薄膜メタライゼーシ
ョン層は、前記スタックの前記第2の面にまで延び、前
記第2の薄膜メタライゼーション層は、前記スタックの
前記第1の面を越えて延びて、前記第1の薄膜メタライ
ゼーション層に電気的に接続される、ことを特徴とする
電子モジュールの形成方法。 (2)前記第1の絶縁層の形成工程(c)は、前記スタ
ックの前記第1の面に対し、前記第1の薄膜メタライゼ
ーション層上に複数の薄い絶縁層を設けることによっ
て、前記第1の絶縁層を形成する工程を含む、ことを特
徴とする上記(1)に記載の電子モジュールの形成方
法。 (3)前記複数の薄い絶縁層を設ける工程は、前記スタ
ックの前記第1の面に対し、第1の複数の薄膜絶縁層
を、前記第1の薄膜メタライゼーション層上に連続的に
転移する工程を含む、ことを特徴とする上記(2)に記
載の電子モジュールの形成方法。 (4)前記第1の薄膜メタライゼーション層の形成工程
(b)の前に、前記スタックの前記第2の面上に第2の
絶縁層を堆積して、前記第2の薄膜メタライゼーション
層を、前記第2の絶縁層上に形成する工程をさらに含
む、ことを特徴とする上記(2)に記載の電子モジュー
ルの形成方法。 (5)前記第2の絶縁層の形成工程は、第2の複数の薄
膜絶縁層を、前記スタックの前記第2の面に連続的に転
移することによって、前記第2の絶縁層を形成する工程
を含む、ことを特徴とする上記(4)に記載の電子モジ
ュールの形成方法。 (6)前記第2の薄膜メタライゼーション層の形成工程
(d)の前に、前記第2の絶縁層を薄くして、薄くされ
た絶縁層を形成する工程をさらに含み、前記第2の薄膜
メタライゼーション層の形成工程(d)は、前記第2の
薄膜メタライゼーション層を前記薄くされた絶縁層上に
形成する工程をさらに含む、ことを特徴とする上記
(4)に記載の電子モジュールの形成方法。 (7)前記第2の薄膜メタライゼーション層の形成工程
(d)の後に、前記第1の絶縁層を薄くして、薄くされ
た第1の絶縁層を形成して、前記スタックの前記第1の
面を越えて延びる前記第2の薄膜メタライゼーション層
の一部を、前記薄くされた第1の絶縁層の外面に露出さ
せる工程をさらに含む、ことを特徴とする上記(6)に
記載の電子モジュールの形成方法。 (8)前記第1の絶縁層を薄くする工程の後に、前記薄
くされた第1の絶縁層上に第3の薄膜メタライゼーショ
ン層を形成して、前記第3の薄膜メタライゼーション層
を、前記第1の絶縁層の前記薄くされた面上の前記露出
された第2の薄膜メタライゼーション層に電気的に接続
し、前記第3の薄膜メタライゼーションが、前記電子モ
ジュールの外部電気的接続を容易にする工程をさらに含
む、ことを特徴とする上記(7)に記載の電子モジュー
ルの形成方法。 (9)前記第1の絶縁層を薄くする工程の後に、前記薄
くされた第1の絶縁層上に複数の電気コンタクトを形成
して、前記複数の電気コンタクトを、前記第1の薄膜メ
タライゼーション層に電気的に接続し、前記電子モジュ
ールの外部電気的接続を容易にする工程をさらに含む、
ことを特徴とする上記(7)に記載の電子モジュールの
形成方法。 (10)前記スタックを設ける工程(a)が、前記スタ
ックを第2の複数のスタッキングされたICチップ内に
設ける工程を含み、前記第2の薄膜メタライゼーション
層の形成工程(d)の前に、前記第2の複数のスタッキ
ングされたICチップから前記スタックを分離する工程
をさらに含む、ことを特徴とする上記(1)に記載の電
子モジュールの形成方法。 (11)電子モジュールの形成方法であって、(a)ス
タックを設ける工程を含み、前記スタックは、複数のス
タッキングされた集積回路(IC)チップと、主面を有
する前記スタックの、端部ICチップを含む少なくとも
2つのICチップと、前記主面上に設けられたトランス
ファ・メタライゼーション層と、前記主面上に設けられ
た端面メタライゼーション層とを有し、前記スタックの
各ICチップはエッジ面を有し、前記エッジ面は前記ス
タックの側面を少なくとも部分的に定め、(b)前記ス
タックの前記側面上に第1のメタライゼーション層を形
成して、前記第1のメタライゼーション層が前記スタッ
クのスタッキングされたICチップの少なくともいくつ
かを電気的に接続し、前記第1のメタライゼーション層
が、前記スタックの前記端部ICチップの端面メタライ
ゼーション層に接続されて、前記スタックの前記端部I
Cチップの前記端面メタライゼーションを経て、スタッ
キングされたICチップの少なくともいくつかへの外部
電気的接続を容易にする工程を含み、前記スタックおよ
び前記第1のメタライゼーション層は、電子モジュール
よりなる、ことを特徴とする電子モジュールの形成方
法。 (12)前記スタックの前記少なくとも2つのICチッ
プの各ICチップの前記端面メタライゼーション層は、
各ICチップのエッジ面の方へ延び、前記第1のメタラ
イゼーション層の形成工程(b)は、前記スタックの側
面上のスタックの端部ICチップの端面メタライゼーシ
ョン層を露出させて、そこへ前記第1のメタライゼーシ
ョン層の電気的接続を容易にする工程をさらに含む、こ
とを特徴とする上記(11)に記載の電子モジュールの
形成方法。 (13)前記スタックを設ける工程(a)は、前記スタ
ックの端部ICチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ICチップの前記端面メ
タライゼーション層への外部電気的接続を容易にする工
程をさらに含む、ことを特徴とする上記(12)に記載
の電子モジュールの形成方法。 (14)前記スタックを設ける工程(a)は、前記スタ
ックの端部ICチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ICチップの前記トラン
スファ・メタライゼーション層への外部電気的接続を容
易にする工程をさらに含む、ことを特徴とする上記(1
2)に記載の電子モジュールの形成方法。 (15)前記スタックを設ける工程(a)は、前記少な
くとも2つのICチップの各々に、そのトランスファ・
メタライゼーション層上に設けられた端面メタライゼー
ション層を設けて、前記スタックの側面から、前記端面
メタライゼーション層および前記トランスファ・メタラ
イゼーション層への別個の電気的接続を容易にする工程
を含む、ことを特徴とする上記(11)に記載の電子モ
ジュールの形成方法。 (16)前記スタックを設ける工程(a)は、前記少な
くとも2つのICチップの各々に、そのトランスファ・
メタライゼーション層と同一面に設けられた端面メタラ
イゼーション層を設ける工程を含む、ことを特徴とする
上記(11)に記載の電子モジュールの形成方法。 (17)前記スタックを設ける工程(a)は、第2の複
数のスタッキングされたICチップ内に前記スタックを
設けて、前記第1のメタライゼーション層の形成を容易
にする工程を含む、ことを特徴とする上記(11)に記
載の電子モジュールの形成方法。 (18)前記第1のメタライゼーション層の形成工程
(b)に続いて、前記第2の複数のスタッキングされた
ICチップから前記電子モジュールを分離する工程を含
む、ことを特徴とする上記(17)に記載の電子モジュ
ールの形成方法。 (19)ウェハの処理中に、前記スタックの少なくとも
2つのICチップの各々の主面に開口を形成する工程を
含み、前記開口は、前記スタックの端部ICチップの端
面メタライゼーション層への電気的接続を容易にする、
ことを特徴とする上記(11)に記載の電子モジュール
の形成方法。 (20)前記スタックを設ける工程(a)は、各ICチ
ップを有する前記スタックを設ける工程を含み、前記ス
タックは、主面と、この主面上に設けられたトランスフ
ァ・メタライゼーション層と、前記主面上に設けられた
端面メタライゼーション層とを有する、ことを特徴とす
る上記(11)に記載の電子モジュールの形成方法。 (21)電子モジュールの形成方法であって、(a)第
1の複数のスタッキングされた集積回路(IC)チップ
を有する長いスタックを設ける工程を含み、前記長いス
タックの第2の複数のICチップの各々は、前記長いス
タックの隣接ICチップから分離でき、(b)前記工程
(a)の後、前記長いスタック内に少なくとも1つのセ
グメント化点を決定する工程を含み、前記セグメント化
点は、前記第2の複数のICチップのうちのいずれかの
ICチップと、前記長いスタックの隣接ICチップとの
間に設けられており、(c)前記長いスタックを、少な
くとも2つの小さいスタックに分離する工程を含み、こ
の分離は、前記少なくとも1つのセグメント化点で行わ
れ、前記電子モジュールは、前記少なくとも2つの小さ
いスタックのうちの第1の小さいスタックよりなる、こ
とを特徴とする電子モジュールの形成方法。 (22)前記工程(a)の後、前記長いスタックの各I
Cチップのテストを行う工程を含み、前記工程(b)
は、前記テストに基づいて、セグメント化点を決定する
工程を含む、ことを特徴とする上記(21)に記載の電
子モジュールの形成方法。 (23)前記工程(a)は、前記長いスタックの各IC
チップに、エッジ面を設ける工程を含み、前記エッジ面
は、長いスタックの側面を少なくとも部分的に定め、前
記テスト工程の前に、前記長いスタックの前記側面上に
複数の電気コンタクトを形成する工程を含み、前記複数
の電気コンタクトは、前記複数のICチップに電気的に
接続され、前記長いスタックの各ICチップのテストを
容易にする、ことを特徴とする上記(22)に記載の電
子モジュールの形成方法。 (24)前記テスト工程に続いて、前記長いスタックの
前記側面に第1のメタライゼーション層を形成して、前
記第1のメタライゼーション層を前記複数の電気コンタ
クトのうちすくなくともいくつかと電気的に接触させる
工程を含み、前記第1のメタライゼーション層は、前記
テスト工程の結果に基づくパターンを有し、前記電気モ
ジュールが、相互接続された複数のスタッキングされた
機能的ICチップを有する、ことを特徴とする上記(2
3)に記載の電子モジュールの形成方法。 (25)前記工程(b)は、前記テスト工程に基づいて
複数のセグメント化点を決定する工程をさらに含み、前
記第1のメタライゼーション層形成工程は、前記第1の
メタライゼーション層をパターニングして、前記長いス
タックから複数の電気的に独立をした電子モジュールを
形成する工程を含み、前記工程(c)は、前記長いスタ
ックを、前記複数の電気的に独立の電子モジュールに分
離する工程を含む、ことを特徴とする上記(24)に記
載の電子モジュールの形成方法。 (26)前記工程(a)は、前記長いスタックに、長い
スタックの前記第2の複数のICチップの各々を、長い
スタック内の隣接ICチップに接合する接着層を設ける
工程をさらに含み、前記工程(c)は、前記少なくとも
1つのセグメント化点に関係した接着層の接着力を減少
させて、前記長いスタックから前記電子モジュールの分
離を容易にする工程を含む、ことを特徴とする上記(2
1)に記載の電子モジュールの形成方法。 (27)前記工程(c)は、接着層を加熱することによ
って、少なくとも1つのセグメント化点に関係した接着
層の接着力を減少させる工程を含む、ことを特徴とする
上記(26)に記載の電子モジュールの形成方法。 (28)前記工程(c)は、少なくとも1つの前記セグ
メント化点で、前記長いスタックの側面に溝をエッチン
グし、長いスタックからの電子モジュールの分離を容易
にする工程をさらに含む、ことを特徴とする上記(2
9)に記載の電子モジュールの形成方法。 (29)前記エッチングは、レーザ・アブレーションを
用いて溝をエッチングする工程を含む、ことを特徴とす
る上記(28)に記載の電子モジュールの形成方法。 (30)少なくとも1つの電気コンタクトが長いスタッ
クの側面に設けられ、前記少なくとも1つの電気コンタ
クトは、前記少なくとも1つのセグメント化点に関係し
た前記接着層に垂直に設けられ、セグメント化点により
定められた面と交差し、前記工程(c)は、前記少なく
とも1つの電気コンタクトを経て前記溝をエッチングし
て、長いスタックからの電子モジュールの分離を容易に
する工程を含む、ことを特徴とする上記(28)に記載
の電子モジュールの形成方法。 (31)前記溝をエッチングする前記工程は、前記少な
くとも1つのセグメント化点で前記溝をエッチングする
工程を含み、前記接着層を、前記溝の前記エッチングに
よって露出させる、ことを特徴とする上記(30)に記
載の電子モジュールの形成方法。 (32)前記工程(a)は、前記長いスタックの隣接I
Cチップから分離される前記長いスタックの各ICチッ
プを与える工程をさらに含み、前記工程(b)は、前記
長いスタック内に少なくとも1つのセグメント化点を決
定する工程をさらに含み、前記セグメント化点は、前記
長いスタックの2つの隣接ICチップ間にある、ことを
特徴とする上記(21)に記載の電子モジュールの形成
方法。 (33)複数のスタッキングされた集積回路(IC)チ
ップを有するスタックを備え、前記スタックの各ICチ
ップはエッジ面を有し、前記エッジ面は少なくとも部分
的に前記スタックの第1の面を定め、前記スタックの前
記第1の面上に設けられた第1の薄膜メタライゼーショ
ン層を備え、前記第1の薄膜メタライゼーションを層は
前記スタックの第2の面に延び、前記第2の面は前記第
1の面に垂直であり、前記第1の薄膜メタライゼーショ
ン層上に設けられた第1の絶縁層を備え、前記スタック
の前記第2の面上に設けられた第2の薄膜メタライゼー
ション層を備え、前記第2の薄膜メタライゼーション層
は、前記スタックの前記第1の面を越えて延びて、前記
第2の薄膜メタライゼーション層が前記第1の薄膜メタ
ライゼーション層に電気的に接続される、ことを特徴と
する電子モジュール。 (34)前記第2の薄膜メタライゼーション層と、前記
スタックの端部ICチップとの間に設けられた前記第2
の薄膜絶縁層を備え、前記第2の薄膜メタライゼーショ
ン層の形成を容易にする、ことを特徴とする上記(3
3)に記載の電子モジュール。 (35)前記第2の薄膜絶縁層の厚さは10nmより小
さい、ことを特徴とする上記(34)に記載の電子モジ
ュール。 (36)前記スタックの前記第1の面上の前記第1の絶
縁層は、外部絶縁層を有する薄い第1の絶縁層を有す
る、ことを特徴とする上記(34)に記載の電子モジュ
ール。 (37)前記第1の絶縁層から、前記薄い第1の絶縁層
の外部絶縁面への距離は、10nmより小さい、ことを
特徴とする上記(36)に記載の電子モジュール。 (38)前記薄い第1の絶縁層に複数の導電バイアを備
え、前記第1のメタライゼーション層への外部電気的接
続を容易にする、ことを特徴とする上記(36)に記載
の電子モジュール。 (39)前記第1の薄膜メタライゼーション層を第2の
薄膜メタライゼーション層へ電気的に接続する第1のT
接続部をさらに備える、ことを特徴とする上記(33)
に記載の電子モジュール。 (40)前記スタックの少なくともいくつかのICチッ
プは、トランスファ・メタライゼーション・リードを有
し、前記トランスファ・メタライゼーション・リード
は、複数の第2のT接続部を経て前記第1の薄膜メタラ
イゼーション層へ電気的に接続され、前記複数の第2の
T接続部の各々は、前記第1のT接続部に垂直に配向さ
れている、ことを特徴とする上記(39)に記載の電子
モジュール。 (41)電子モジュールであって、複数のスタッキング
された集積回路(IC)チップと、主面を有する前記ス
タックの少なくとも2つのICチップと、前記主面上に
設けられたトランスファ・メタライゼーション層と、前
記主面上に設けられた端面メタライゼーション層とを有
するスタックを備え、前記スタックの各ICチップはエ
ッジ面を有し、前記エッジ面は前記スタックの側面を少
なくとも部分的に定め、前記スタックの前記側面上に設
けられた第1のメタライゼーション層を備え、前記端面
メタライゼーション層は、前記トランスファ・メタライ
ゼーション層を経て、前記スタックの前記少なくとも2
つのICの少なくともいくつかに電気的に接続され、前
記第1のメタライゼーション層は、前記スタックの端部
ICチップの端面メタライゼーション層に電気的に接続
され、前記スタックの前記端部ICチップの前記端面メ
タライゼーション層を経て、前記電子モジュールへの外
部電気接続性を容易にする、ことを特徴とする電子モジ
ュール。 (42)前記スタックの端部ICチップの端面メタライ
ゼーション層は、前記スタックの側面に露出している、
ことを特徴とする上記(41)に記載の電子モジュー
ル。 (43)前記スタックの端部ICチップは、さらに、そ
の端面メタライゼーション層上およびそのトランスファ
・メタライゼーション層上に設けられた薄い絶縁層を有
し、前記端部ICチップは、さらに、前記薄い絶縁層内
に複数の導電バイアを有し、前記複数の導電バイアの少
なくともいくつかは、前記端部ICチップの前記端面メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ICチップの端面メタライゼーション層への電
気的接続を容易にする、ことを特徴とする上記(41)
に記載の電子モジュール。 (44)前記導電バイアの少なくともいくつかは、前記
スタックの前記端部ICチップの前記トランスファ・メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ICチップのトランスファ・メタライゼーショ
ン層への電気的接続を容易にする、ことを特徴とする上
記(43)に記載の電子モジュール。 (45)前記スタックは、第2の複数のスタッキングさ
れたICチップ内に設けられている、ことを特徴とする
上記(41)に記載の電子モジュール。 (46)前記スタックの前記少なくとも2つのICチッ
プの各々は、その端面メタライゼーション層を、そのト
ランスファ・メタライゼーション層上に設けて、前記ス
タックの側面から、その端面メタライゼーション層へ、
およびそのトランスファ・メタライゼーション層への別
個の電気的接続を容易にする、ことを特徴とする上記
(41)に記載の電子モジュール。 (47)前記スタックの前記少なくとも2つのICチッ
プの各々は、そのトランスファ・メタライゼーション層
と同一面に設けられたその端面メタライゼーション層を
有する、ことを特徴とする上記(41)に記載の電子モ
ジュール。 (48)前記スタックは、複数のメモリ・チップを有
し、前記電子モジュールは、さらに、前記スタックの端
部ICチップ上に設けられたバッファ・チップを有し、
前記バッファ・チップは、前記スタックの前記端部IC
チップの前記端面メタライゼーション層に電気的に接続
されて、メモリ機能を有する電子モジュールを与える、
ことを特徴とする上記(41)に記載の電子モジュー
ル。 (49)前記スタックの各ICチップは、主面と、前記
主面上に設けられたトランスファ・メタライゼーション
層と、前記主面上に設けられた端面メタライゼーション
層とを有する、ことを特徴とする上記(41)に記載の
電子モジュール。
【図1】この発明の一実施例に基づいて、一緒に積層さ
れた多数のICチップのスタックの部分断面図である。
れた多数のICチップのスタックの部分断面図である。
【図2】この発明の一実施例に基づいて、スタックの端
面に厚い絶縁層を形成した後の、図1のスタックの部分
断面図である。
面に厚い絶縁層を形成した後の、図1のスタックの部分
断面図である。
【図3】この発明の一実施例に基づいて、スタックの端
面の優先的エッチングを行った後の、図2のスタックの
部分断面図である。
面の優先的エッチングを行った後の、図2のスタックの
部分断面図である。
【図4】この発明の一実施例に基づいて、エッチングさ
れた側面上に絶縁層を形成した後の、図3のスタックの
部分断面図である。
れた側面上に絶縁層を形成した後の、図3のスタックの
部分断面図である。
【図5】この発明の一実施例に基づいて、トランスファ
・メタライゼーションの端部を露出させるために、絶縁
された側面を平坦化した後の、図4のスタックの部分断
面図である。
・メタライゼーションの端部を露出させるために、絶縁
された側面を平坦化した後の、図4のスタックの部分断
面図である。
【図6】この発明の一実施例に基づいて、側面メタライ
ゼーション層および厚い側面絶縁層を形成した後の、図
5のスタックの部分断面図である。
ゼーション層および厚い側面絶縁層を形成した後の、図
5のスタックの部分断面図である。
【図7】この発明の一実施例に基づいて、側面メタライ
ゼーション層を露出させるために、電子モジュールの端
面の選択的エッチングおよび研磨を行った後の、図6の
スタックの部分断面図である。
ゼーション層を露出させるために、電子モジュールの端
面の選択的エッチングおよび研磨を行った後の、図6の
スタックの部分断面図である。
【図8】この発明の一実施例に基づいて、側面メタライ
ゼーション層に電気的に接続された端面メタライゼーシ
ョン層を形成した後の、図7のスタックの部分断面図で
ある。
ゼーション層に電気的に接続された端面メタライゼーシ
ョン層を形成した後の、図7のスタックの部分断面図で
ある。
【図9】この発明の一実施例に基づいて、側面絶縁層の
優先的エッチングを行った後の、図8のスタックの部分
断面図である。
優先的エッチングを行った後の、図8のスタックの部分
断面図である。
【図10】この発明の一実施例に基づいて、スタックの
側面上にバイアおよび電気コンタクトを形成した後の、
図9のスタックの部分断面図である。
側面上にバイアおよび電気コンタクトを形成した後の、
図9のスタックの部分断面図である。
【図11】この発明の一実施例に基づく、マルチ・アッ
プ・スタック処理フィクスチャの断面図である。
プ・スタック処理フィクスチャの断面図である。
【図12】この発明の一実施例に基づく、内部に集積バ
ッファ・チップを有する完成された電子モジュールの部
分断面図である。
ッファ・チップを有する完成された電子モジュールの部
分断面図である。
【図13】この発明の一実施例に基づく、内部に含まれ
る集積バッファ・チップと側面コンタクトとを有する完
成された電子モジュールの部分断面図である。
る集積バッファ・チップと側面コンタクトとを有する完
成された電子モジュールの部分断面図である。
【図14】この発明の一実施例に基づく、端面メタライ
ゼーション層に接着されたバッファ・チップ・ソルダバ
ンプを有する完成された電子モジュールの部分断面図で
ある。
ゼーション層に接着されたバッファ・チップ・ソルダバ
ンプを有する完成された電子モジュールの部分断面図で
ある。
【図15】この発明の一実施例に基づく、半導体チップ
の“長いスタック”の斜視図である。
の“長いスタック”の斜視図である。
【図16】この発明の一実施例に基づく、図15の長い
スタックのチップ間層の部分断面図である。
スタックのチップ間層の部分断面図である。
【図17】この発明の一実施例に基づいて、図15の長
いスタックから形成された小さいスタック上に設けられ
た側面メタライゼーション層の部分斜視図である。
いスタックから形成された小さいスタック上に設けられ
た側面メタライゼーション層の部分斜視図である。
【図18】この発明の一実施例に基づく、図17のスタ
ックの断面図である。
ックの断面図である。
【図19】この発明の一実施例に基づく、図17のスタ
ックの断面図である。
ックの断面図である。
【図20】この発明の一実施例に基づいて、スタックが
上部に設けられた側面メタライゼーション層を有する、
図15の長いスタックのチップ間層の拡大図である。
上部に設けられた側面メタライゼーション層を有する、
図15の長いスタックのチップ間層の拡大図である。
【図21】この発明の一実施例に基づいて、フォトレジ
スト層の堆積およびパターニングが行われた後の、図2
0のスタックの部分断面図である。
スト層の堆積およびパターニングが行われた後の、図2
0のスタックの部分断面図である。
【図22】この発明の一実施例に基づいて、溝をエッチ
ングした後の、図21のスタックの部分断面図である。
ングした後の、図21のスタックの部分断面図である。
【図23】この発明の一実施例に基づく、側面および端
面メタライゼーション層を有する小さいスタックの断面
図である。
面メタライゼーション層を有する小さいスタックの断面
図である。
【図24】この発明の一実施例に基づく、図23の小さ
いスタックの端面の概略図である。
いスタックの端面の概略図である。
【図25】この発明の一実施例に基づいて、小さいスタ
ックの各ICチップが、端面メタライゼーション層およ
びトランスファ・メタライゼーション層の両方を有す
る、小さいスタックの斜視図である。
ックの各ICチップが、端面メタライゼーション層およ
びトランスファ・メタライゼーション層の両方を有す
る、小さいスタックの斜視図である。
【図26】この発明の一実施例に基づいて、小さいスタ
ックの各ICチップが、組合された端面メタライゼーシ
ョン層およびトランスファ・メタライゼーション層を有
する、小さいスタックの斜視図である。
ックの各ICチップが、組合された端面メタライゼーシ
ョン層およびトランスファ・メタライゼーション層を有
する、小さいスタックの斜視図である。
【図27】この発明の一実施例に基づいて、各ICチッ
プのトランスファ・メタライゼーションに従ってICチ
ップを形成した後の、図25および図26の小さいスタ
ックの側面斜視図である。
プのトランスファ・メタライゼーションに従ってICチ
ップを形成した後の、図25および図26の小さいスタ
ックの側面斜視図である。
【図28】この発明の一実施例に基づいて、小さいスタ
ックの各ICチップが、端面メタライゼーション層とト
ランスファ・メタライゼーション層との両方を有する、
小さいスタックの側面図である。
ックの各ICチップが、端面メタライゼーション層とト
ランスファ・メタライゼーション層との両方を有する、
小さいスタックの側面図である。
【図29】この発明の一実施例に基づく、図28の小さ
いスタックの端面の断面図である。
いスタックの端面の断面図である。
【図30】この発明の一実施例に基づく、図28の小さ
いスタックを備える完成された電子モジュールの断面図
である。
いスタックを備える完成された電子モジュールの断面図
である。
【図31】この発明の一実施例に基づいて、薄い側面絶
縁層の形成を行った後の、図2のスタックの部分断面図
である。
縁層の形成を行った後の、図2のスタックの部分断面図
である。
【図32】薄い側面絶縁層に開口をパターニング形成し
た後の、図31のスタックの部分断面図である。
た後の、図31のスタックの部分断面図である。
【図33】側面メタライゼーション層および保護絶縁層
の形成後の、図32のスタックの部分断面図である。
の形成後の、図32のスタックの部分断面図である。
11 ICチップ 12 論理バッファ・チップ 13 絶縁体 14 絶縁膜 17 トランスファ・メタライゼーション 19 コンタクト・パッド 25 側面メタライゼーション層 27 側面絶縁層 31 電気コンタクト 33 端面メタライゼーション層 37 セグメント化層 38 T接続部 43 側面メタライゼーション層 49 側面絶縁層 51 フォトレジスト層 53A,53B,61 溝 63 開口 71 ワイヤボンド 73 リードフレーム・コンタクト 75 カプセル封止材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・エドワード・ビールステイン,ジ ュニア アメリカ合衆国 バーモント州 エセック ス ジャンクション ウォルデン ウッズ 11 (72)発明者 クロード・ルイス・バーティン アメリカ合衆国 バーモント州 バーリン トン エスオーフェザント ウェイ 33 (72)発明者 ジョン・エドワード・クロニン アメリカ合衆国 バーモント州 ミルトン アールディーナンバー3 ボックス3254 (番地なし) (72)発明者 ウェイン・ジョン・ハウエル アメリカ合衆国 バーモント州 ウィリス トン タマラック ドライブ 4 (72)発明者 ジェイムス・マーク・リース アメリカ合衆国 バーモント州 バーリン トン エスオーバトラー ドライブ 37 (72)発明者 ロバート・バード・フィリップス アメリカ合衆国 ニューヨーク州 スター ツバーグ ノース クロス ロード 17
Claims (24)
- 【請求項1】電子モジュールの形成方法であって、 (a)複数のスタッキングされた集積回路(IC)チッ
プを有するスタックを設ける工程であって、各ICチッ
プはエッジ面を有し、前記エッジ面は前記スタックの第
1の面を少なくとも部分的に定めることを含む工程と、 (b)前記スタックの前記第1の面上に、第1の薄膜メ
タライゼーション層を形成する工程と、 (c)前記第1の薄膜メタライゼーション層上に第1の
絶縁層を形成する工程と、 (d)前記スタックの第2の面上に第2の薄膜メタライ
ゼーション層を形成する工程であって、前記第2の面
は、前記スタックの前記第1の面に垂直であり、前記第
1の薄膜メタライゼーション層は、前記スタックの前記
第2の面にまで延び、前記第2の薄膜メタライゼーショ
ン層は、前記スタックの前記第1の面を越えて延びて、
前記第1の薄膜メタライゼーション層に電気的に接続さ
れることを含む工程と、を含む電子モジュールの形成方
法。 - 【請求項2】前記第1の絶縁層の形成工程(c)は、前
記スタックの前記第1の面に対し、前記第1の薄膜メタ
ライゼーション層上に複数の薄い絶縁層を設けることに
よって、前記第1の絶縁層を形成する工程を含む、こと
を特徴とする請求項1記載の電子モジュールの形成方
法。 - 【請求項3】前記スタックを設ける工程(a)が、前記
スタックを第2の複数のスタッキングされたICチップ
内に設ける工程を含み、前記第2の薄膜メタライゼーシ
ョン層の形成工程(d)の前に、前記第2の複数のスタ
ッキングされたICチップから前記スタックを分離する
工程をさらに含む、ことを特徴とする請求項1記載の電
子モジュールの形成方法。 - 【請求項4】電子モジュールの形成方法であって、 (a)スタックを設ける工程であって、前記スタック
は、複数のスタッキングされた集積回路(IC)チップ
と、主面を有する前記スタックの、端部ICチップを含
む少なくとも2つのICチップと、前記主面上に設けら
れたトランスファ・メタライゼーション層と、前記主面
上に設けられた端面メタライゼーション層とを有し、前
記スタックの各ICチップはエッジ面を有し、前記エッ
ジ面は前記スタックの側面を少なくとも部分的に定める
ことを含む工程と、 (b)前記スタックの前記側面上に第1のメタライゼー
ション層を形成して、前記第1のメタライゼーション層
が前記スタックのスタッキングされたICチップの少な
くともいくつかを電気的に接続し、前記第1のメタライ
ゼーション層が、前記スタックの前記端部ICチップの
端面メタライゼーション層に接続されて、前記スタック
の前記端部ICチップの前記端面メタライゼーションを
経て、スタッキングされたICチップの少なくともいく
つかへの外部電気的接続を容易にする工程とを含み、 前記スタックおよび前記第1のメタライゼーション層
は、電子モジュールよりなることを特徴とする電子モジ
ュールの形成方法。 - 【請求項5】前記スタックの前記少なくとも2つのIC
チップの各ICチップの前記端面メタライゼーション層
は、各ICチップのエッジ面の方へ延び、前記第1のメ
タライゼーション層の形成工程(b)は、前記スタック
の側面上のスタックの端部ICチップの端面メタライゼ
ーション層を露出させて、そこへ前記第1のメタライゼ
ーション層の電気的接続を容易にする工程をさらに含
む、ことを特徴とする請求項4記載の電子モジュールの
形成方法。 - 【請求項6】前記スタックを設ける工程(a)は、前記
少なくとも2つのICチップの各々に、そのトランスフ
ァ・メタライゼーション層上に設けられた端面メタライ
ゼーション層を設けて、前記スタックの側面から、前記
端面メタライゼーション層および前記トランスファ・メ
タライゼーション層への別個の電気的接続を容易にする
工程を含む、ことを特徴とする請求項4記載の電子モジ
ュールの形成方法。 - 【請求項7】前記スタックを設ける工程(a)は、前記
少なくとも2つのICチップの各々に、そのトランスフ
ァ・メタライゼーション層と同一面に設けられた端面メ
タライゼーション層を設ける工程を含む、ことを特徴と
する請求項4記載の電子モジュールの形成方法。 - 【請求項8】前記スタックを設ける工程(a)は、第2
の複数のスタッキングされたICチップ内に前記スタッ
クを設けて、前記第1のメタライゼーション層の形成を
容易にする工程を含む、ことを特徴とする請求項4記載
の電子モジュールの形成方法。 - 【請求項9】前記スタックを設ける工程(a)は、各I
Cチップを有する前記スタックを設ける工程を含み、前
記スタックは、主面と、この主面上に設けられたトラン
スファ・メタライゼーション層と、前記主面上に設けら
れた端面メタライゼーション層とを有する、ことを特徴
とする請求項4記載の電子モジュールの形成方法。 - 【請求項10】電子モジュールの形成方法であって、 (a)第1の複数のスタッキングされた集積回路(I
C)チップを有する長いスタックを設ける工程であっ
て、前記長いスタックの第2の複数のICチップの各々
は、前記長いスタックの隣接ICチップから分離できる
ことを含む工程と、 (b)前記工程(a)の後、前記長いスタック内に少な
くとも1つのセグメント化点を決定する工程であって、
前記セグメント化点は、前記第2の複数のICチップの
うちのいずれかのICチップと、前記長いスタックの隣
接ICチップとの間に設けられていることを含む工程
と、 (c)前記長いスタックを、少なくとも2つの小さいス
タックに分離する工程であって、この分離は、前記少な
くとも1つのセグメント化点で行われ、前記電子モジュ
ールは、前記少なくとも2つの小さいスタックのうちの
第1の小さいスタックよりなることを含む工程と、を含
む電子モジュールの形成方法。 - 【請求項11】前記スタックを設ける工程(a)の後、
前記長いスタックの各ICチップのテストを行う工程を
含み、前記セグメント化点を決定する工程(b)は、前
記テストに基づいて、セグメント化点を決定する工程を
含む、ことを特徴とする請求項10記載の電子モジュー
ルの形成方法。 - 【請求項12】前記スタックを設ける工程(a)は、前
記長いスタックに、長いスタックの前記第2の複数のI
Cチップの各々を、長いスタック内の隣接ICチップに
接合する接着層を設ける工程をさらに含み、前記分離す
る工程(c)は、前記少なくとも1つのセグメント化点
に関係した接着層の接着力を減少させて、前記長いスタ
ックから前記電子モジュールの分離を容易にする工程を
含む、ことを特徴とする請求項10記載の電子モジュー
ルの形成方法。 - 【請求項13】前記スタックを設ける工程(a)は、前
記長いスタックの隣接ICチップから分離される前記長
いスタックの各ICチップを与える工程をさらに含み、
前記セグメント化点を決定する工程(b)は、前記長い
スタック内に少なくとも1つのセグメント化点を決定す
る工程をさらに含み、前記セグメント化点は、前記長い
スタックの2つの隣接ICチップ間にある、ことを特徴
とする請求項10記載の電子モジュールの形成方法。 - 【請求項14】複数のスタッキングされた集積回路(I
C)チップを有するスタックであって、各ICチップは
エッジ面を有し、前記エッジ面は少なくとも部分的に前
記スタックの第1の面を定めているスタックと、 前記スタックの前記第1の面上に設けられた第1の薄膜
メタライゼーション層であって、前記スタックの第2の
面に延び、前記第2の面は前記第1の面に垂直である第
1の薄膜メタライゼーション層と、 前記第1の薄膜メタライゼーション層上に設けられた第
1の絶縁層と、 前記スタックの前記第2の面上に設けられた第2の薄膜
メタライゼーション層であって、前記スタックの前記第
1の面を越えて延びて、前記第2の薄膜メタライゼーシ
ョン層が前記第1の薄膜メタライゼーション層に電気的
に接続される第2の薄膜メタライゼーション層と、を有
する電子モジュール。 - 【請求項15】前記第2の薄膜メタライゼーション層
と、前記スタックの端部ICチップとの間に設けられた
前記第2の薄膜絶縁層を備え、前記第2の薄膜メタライ
ゼーション層の形成を容易にする、ことを特徴とする請
求項14記載の電子モジュール。 - 【請求項16】前記第1の薄膜メタライゼーション層を
第2の薄膜メタライゼーション層へ電気的に接続する第
1のT接続部をさらに備える、ことを特徴とする請求項
14記載の電子モジュール。 - 【請求項17】電子モジュールであって、 複数のスタッキングされた集積回路(IC)チップと、
主面を有する前記スタックの少なくとも2つのICチッ
プと、前記主面上に設けられたトランスファ・メタライ
ゼーション層と、前記主面上に設けられた端面メタライ
ゼーション層とを有するスタックであって、各ICチッ
プはエッジ面を有し、前記エッジ面は前記スタックの側
面を少なくとも部分的に定めているスタックと、 前記スタックの前記側面上に設けられた第1のメタライ
ゼーション層とを備え、前記端面メタライゼーション層
は、前記トランスファ・メタライゼーション層を経て、
前記スタックの前記少なくとも2つのICの少なくとも
いくつかに電気的に接続され、前記第1のメタライゼー
ション層は、前記スタックの端部ICチップの端面メタ
ライゼーション層に電気的に接続され、前記スタックの
前記端部ICチップの前記端面メタライゼーション層を
経て、前記電子モジュールへの外部電気接続性を容易に
する、ことを特徴とする電子モジュール。 - 【請求項18】前記スタックの端部ICチップの端面メ
タライゼーション層は、前記スタックの側面に露出して
いる、ことを特徴とする請求項17記載の電子モジュー
ル。 - 【請求項19】前記スタックの端部ICチップは、さら
に、その端面メタライゼーション層上およびそのトラン
スファ・メタライゼーション層上に設けられた薄い絶縁
層を有し、前記端部ICチップは、さらに、前記薄い絶
縁層内に複数の導電バイアを有し、前記複数の導電バイ
アの少なくともいくつかは、前記端部ICチップの前記
端面メタライゼーション層に電気的に接続されて、前記
スタックの端部ICチップの端面メタライゼーション層
への電気的接続を容易にする、ことを特徴とする請求項
17記載の電子モジュール。 - 【請求項20】前記スタックは、第2の複数のスタッキ
ングされたICチップ内に設けられている、ことを特徴
とする請求項17記載の電子モジュール。 - 【請求項21】前記スタックの前記少なくとも2つのI
Cチップの各々は、その端面メタライゼーション層を、
そのトランスファ・メタライゼーション層上に設けて、
前記スタックの側面から、その端面メタライゼーション
層へ、およびそのトランスファ・メタライゼーション層
への別個の電気的接続を容易にする、ことを特徴とする
請求項17記載の電子モジュール。 - 【請求項22】前記スタックの前記少なくとも2つのI
Cチップの各々は、そのトランスファ・メタライゼーシ
ョン層と同一面に設けられたその端面メタライゼーショ
ン層を有する、ことを特徴とする請求項17記載の電子
モジュール。 - 【請求項23】前記スタックは、複数のメモリ・チップ
を有し、前記電子モジュールは、さらに、前記スタック
の端部ICチップ上に設けられたバッファ・チップを有
し、前記バッファ・チップは、前記スタックの前記端部
ICチップの前記端面メタライゼーション層に電気的に
接続されて、メモリ機能を有する電子モジュールを与え
る、ことを特徴とする請求項17記載の電子モジュー
ル。 - 【請求項24】前記スタックの各ICチップは、主面
と、前記主面上に設けられたトランスファ・メタライゼ
ーション層と、前記主面上に設けられた端面メタライゼ
ーション層とを有する、ことを特徴とする請求項17記
載の電子モジュール。
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