JPH0715969B2 - マルチチツプ集積回路パツケージ及びそのシステム - Google Patents

マルチチツプ集積回路パツケージ及びそのシステム

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JPH0715969B2 JP4239042A JP23904292A JPH0715969B2 JP H0715969 B2 JPH0715969 B2 JP H0715969B2 JP 4239042 A JP4239042 A JP 4239042A JP 23904292 A JP23904292 A JP 23904292A JP H0715969 B2 JPH0715969 B2 JP H0715969B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマルチチツプ集積回路パ
ツケージ及びそのシステムに関し、特に所与の容量に含
まれるように回路素子の数を最適化することができると
共に、システムの他の部分と容易に相互接続することが
できる高密度の電子パツケージングについて、マルチプ
ル積層チツプパツケージ及び単一のシステム又はサブシ
ステムにおけるマルチチツプパツケージの組合わせに適
用して好適なものである。
【０００２】
【従来の技術】従来のエレクトロニクス技術、特に集積
回路に関連した技術の進歩により、電子回路、特にデイ
ジタルエレクトロニクス及びコンピユータ関連分野にお
けるコスト及び性能が確実に改善してきている。集積回
路がまず発達して単一の積層チツプパツケージ内に複数
の集積回路チツプを結合することが今日のように普通の
こととなつて以来集積回路は年々かなり複雑になつてき
ている。
【０００３】
【発明が解決しようとする課題】当分野における究極の
目標は集積回路デバイスを容易に高密度に実装する集積
回路パツケージを提供することである。例えばＶＨＳＩ
Ｃ及びＶＬＳＩデバイスの動作速度はそれぞれの集積回
路デバイス間の相互接続リードの長さによつて不利益を
生ずることがある。かくして複数のデバイスを高密度に
パツケージして、考えられる最小の相互接続リードをも
つ構成を提供することが有益である。リードの長さが長
いと望ましくないことにインダクタンスノイズ、容量性
負荷現象が生ずると共に、信号の伝播時間及び信号スキ
ユーが増大する。かくして改善された高密度の電子パツ
ケージングを発展させるのに最初に考慮すべきことはシ
ステム内の集積回路構成要素を相互接続する種々のリー
ドの長さである。本発明はこのような考えを提供するも
のであり、従来のマルチチツプパツケージング技術を大
幅に改善するものである。
【０００４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、金属処理を有し、これにより外部
信号回路に容易に電気的に接続するように構成されたマ
ルチチツプ集積回路パツケージ３２において、少なくと
も１つの側面２１及び少なくとも１つの終端面３３を有
する単一のモジユール３２を形成するように接続された
複数の集積回路チツプ３４を含み、複数の集積回路チツ
プ３４のうちの少なくとも幾つかはモジユール３２の少
なくとも１つの側面２１に延びる導電リードを含み、さ
らにモジユール３２の少なくとも１つの側面２１に堆積
された第１の金属処理パターン３６を含み、これにより
当該側面２１に延びるチツプリードのうちの少なくとも
幾つかを電気的に接続し、かつモジユール３２の少なく
とも１つの終端面３３は当該終端面３３に堆積された第
２の金属処理パターン３７を有し、これによりパツケー
ジ３２及び外部信号回路間が容易に電気的に接続される
ように構成する。
【０００５】
【作用】簡単に述べると本発明の１つの特徴は外部信号
回路に電気的に接続するように構成されたマルチチツプ
集積回路パツケージを含むことである。このパツケージ
は複数の集積回路チツプを含み、この集積回路チツプが
接続されて単一のモジユールを形成する。このパツケー
ジは少なくとも１つの側面及び少なくとも１つの終端面
を有する。複数の集積回路チツプのうちの少なくとも幾
つかはモジユールの少なくとも１つの側面に延びる導電
リードを有する。さらにこのパツケージはモジユールの
側面に堆積された第１の金属処理パターンを含み、これ
により当該側面に延びるチツプリードのうちの少なくと
も幾つかを電気的に接続する。さらに終端面のうちの１
つ又は両面がその上に堆積された第２の金属処理パター
ンを有し、これによりマルチチツプパツケージ及び外部
信号回路間を容易に電気的に接続するように構成され
る。ある特定の実施例においては第１及び第２の金属処
理パターンは電気的に結合され、その上に第２の金属処
理パターンをもつモジユールのいずれかの終端面に隣接
するスタツク内の集積回路チツプは能動チツプを含む。
【０００６】本発明の他の特徴は複数のマルチチツプ集
積回路パツケージの相互接続されたシステムを開示す
る。当該システムの基本的な実施例においては第１のマ
ルチチツプ集積回路パツケージ及び第２のマルチチツプ
集積回路パツケージが準備される。第１のマルチチツプ
パツケージは複数の集積回路チツプを有し、これらの集
積回路チツプが接続されることにより少なくとも１つの
側面及び少なくとも１つの終端面を有する単一の第１の
モジユールが形成される。第１のモジユール内の複数の
集積回路のうちの少なくとも幾つかはモジユールの側面
に延びる導電リードを含む。さらに第１のマルチチツプ
パツケージは第１のモジユールの側面に堆積された第１
の金属処理パターンを含み、これにより当該側面に延び
るチツプリードのうちの少なくとも幾つかを電気的に接
続し、かつ少なくとも１つの終端面に堆積された第２の
金属処理パターンを有する。
【０００７】同様に第２のパツケージは複数の集積回路
チツプを含み、この集積回路チツプが接続されることに
より少なくとも１つの側面及び少なくとも１つの終端面
を有する単一の第２のモジユールが形成される。複数の
集積回路チツプのうちの少なくとも幾つかはその中に第
２のモジユールの側面に延びる導電リードを含む。さら
に第２のマルチチツプパツケージは第２のモジユールの
側面に堆積された第１の金属処理パターンを含み、これ
により当該側面に延びるチツプリードのうちの少なくと
も幾つかを電気的に接続し、かつモジユールの少なくと
も１つの終端面に堆積された第２の金属処理パターンを
含む。第１のパツケージ及び第２のパツケージはパツケ
ージの少なくとも１つの終端面の金属処理パターンを介
して電気的に接続されることにより、集積回路パツケー
ジシステムが形成される。このシステムのさらに特定の
実施例においては新たな集積回路チツプパツケージをシ
ステムに組み入れる。
【０００８】本発明は集積回路チツプ間の接続リードの
長さが削減されたマルチチツプパツケージシステム及び
マルチチツプパツケージを提供するのでリードのインダ
クタンスノイズ、容量性負荷現象、信号の伝播遅延及び
信号スキユーを低減することができる。当該明細書にお
いて述べるパツケージ及びシステム手法を用いると駆動
回路及び再駆動回路は従来の周知の技術のどれを用いる
よりも互いに密接に物理的に配置され得る。さらに実施
例次第では第１のレベルのパツツケージリード、回路ボ
ード、カード対カードの配線及び関連したソケツトをす
べて除去することができる。また従来の多数のコネクタ
及びジヨイント技術を単一形式の接続、例えばはんだ隆
起に置き換えることができ、このはんだ***は製造の複
雑化及びコストを低減すると共に、パツケージ及びシス
テムの歩留まりと信頼性とを改善する。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１０】図５は従来のマルチチツプシステム１０の
一例を示す。マルチチツプシステム１０は多数の層１４
を含むメモリスタツク１２を利用し、各層１４はその中
に集積回路を有する半導体チツプであり、適正な電気リ
ードが（図示せず）１つ又は２つ以上の側面１６に終端
している。実際、メモリスタツク１２は多数のシリコン
チツプ又は基板を含み、隣接するチツプ間を適正な接着
材によつて保護されたサンドウイツチである。
【００１１】図示の実施例において、スタツクメモリの
形状はその中にある各チツプが長方形であるので長方形
の平行六面体として示されている。幾つかの場合におい
てはこのメモリスタツクは本来立方体でもよく又は代わ
りに円柱形でもよい。メモリスタツク１２の一段と低い
面が複数の電気的コンタクト１５を有することにより、
カード２０上に備わつているメモリスタツクキヤリヤ１
８に電気的に結合する。またメモリバス２４（及びキヤ
リヤ１８上のパツド転写コンタクト（図示せず））を介
してメモリスタツク１２と連通するメモリコントローラ
チツプ２２がカード２０に実装される。一般的にカード
２０は中央処理装置２６のような多数の他の従来の回路
要素を支持し、中央処理装置２６はＣＰＵバス２８を介
してメモリコントローラ２２と連通する。
【００１２】一般的にメモリスタツク１２の１つ又は２
つ以上の側面はプレナであり、これによつてチツプ上の
集積回路要素（及び特に集積回路要素から少なくとも１
つの側面に延びる電気リード）をパツケージの側面に沿
つた電気導体１３に容易に接続できる。プレナの側面配
線は従来のフオトリソグラフイ金属堆積及びエツチング
プロセスによつて与えられ得る。ほとんどの場合プレナ
の側面配線はチツプの平面に対して垂直に延びるストラ
イプ（又はバス）１３の形をとる。各ストライプは複数
のチツプ間のインタフエースを横切り、このインタフエ
ースにおいて当該ストライプはチツプ上の電気導体リー
ドと電気的にコンタクトする。チツプに対して導体リー
ドがこのように垂直であることにより、チツプの厚さが
異なる（すなわち公差が異なる）にもかかわらず配線ス
トライプは適正な導体リードと確実にコンタクトするの
でこの垂直性が有用であることが理解できる。
【００１３】従来、Ｔ型電気接合（図示せず）がアクセ
ス平面、すなわちその上に金属処理を接続するパターン
を有するスタツクの少なくとも１つのプレナの側面１６
に形成されることにより、それぞれの集積回路チツプ１
４の側面に形成されたリードと良好に電気的に接合す
る。これはアクセス平面の頂部上に導体パツドを堆積す
ることによつて達成され、各パツドはそれぞれの集積回
路チツプ１４から生ずる電気リードの終端と交差しかつ
接続する。また金属処理パターンは光−線描写に続いて
なされるエツチングのような適正な技術によつてアクセ
ス側面に形成され、一般的にこの金属処理パターンは複
数の導体ストライプ１３（すなわちバス）を含み、各ス
トライプはアクセス側面の適正なリード群の上に置かれ
てこれらとコンタクトする。さらに従来のマルチチツプ
パツケージングにおける情報については米国特許第 4,5
25,921号「高密度電子処理パツケージ構造及び製造」を
参照すべきである。
【００１４】上述のことを背景としたとき、本発明の１
つの特徴は直接一緒に結合されたマルチプル集積回路チ
ツプパツケージを有するシステムを含むことであり、こ
れによりマルチチツプパツケージを図５に示すような回
路ボードに個別に接続する必要がある他の方法と比較し
てリードの長さをかなり削減することができる。当該明
細書に述べる製造技術により種々の大きさの積層チツプ
モジユールを直接相互接続することができる。さらに各
パツケージはＲＡＭ、ＲＯＭ、論理回路、デカツプリン
グコンデンサ及び他の個別の構成要素の組合わせを含ん
でもよく、組み合わせられたときマルチプル積層チツプ
パツケージシステムを形成する回路構成を支持する。ま
た各積層チツプパツケージと共に、その中の個々のチツ
プも例えばＣＭＯＳ、バイポーラ、ＢｉＣＭＯＳ等の種
々の技術型式から形成される。図１はマルチプル積層チ
ツプパツケージシステムの１例を示す。
【００１５】マルチプルチツプパツケージシステム３０
は第１の長方形平行六面体モジユール３２を含み、また
長方形平行六面体モジユール３２は多数の半導体チツプ
層３４を含む。例えば平行六面体モジユール３２は複数
の並列処理装置の他に支援ＲＯＭ、キヤツシユ、キヤツ
シユ制御回路、タグ、メモリ制御回路、Ｉ／Ｏ制御回路
等を含む。この実施例において当該モジユールの少なく
とも３つの側面１７、１９及び２１がプレナアクセス面
を定義し、各プレナアクセス面上に側面１９及び２１の
線形金属処理３６のようなチツプ相互接続金属処理パタ
ーンが堆積される。
【００１６】種々の側面金属処理パターンにより、平行
六面体モジユール３２の半導体チツプ３４を相互接続す
ることができる。しかしながら線形すなわち「バス」相
互接続はほとんどの場合に共通である。図示のような側
面金属処理パターンの重大な欠点は他の形式の接続、す
なわち他のマルチチツプパツケージへの接続又は同一の
パツケージのチツプ間の接続（例えば個々に又は非線形
にパターン化された接続）のいずれかにおいて利用でき
るエリアをかなり削減することである。当業者はチツプ
の側面に形成される導体のすべてが完全に一緒にバス化
される必要はないということを理解する。バス化の範囲
は特定のパツケージ及びその中に積層された集積回路チ
ツプの型式に依存する。
【００１７】図示のようにマルチチツプモジユール３２
の側面１７は基板３８（例えばセラミツク）上に備えら
れ、電気的コネクタ（例えばはんだ***）４０を介して
側面１７上の金属処理パターン（図示せず）に電気的に
接続される。１つの処理実施例において一段と高い共融
温度のはんだ***がマルチチツプモジユール３２のアク
セス面１７及び基板３８間において用いられる。すなわ
ちマルチチツプモジユール３２及び基板３８は当該シス
テムにおいて接続されるべき最初の構造であると考えら
れるからである。その後システムが組み立てられるに従
つて、次第に温度が低くくなつたはんだ***がマルチチ
ツプパツケージの他のすべてのアクセス平面にそれぞれ
配置される。次の組立て段階において一段と低い共融温
度が要求されることにより、他のパツケージのはんだ隆
起が液状にならないようにする。また傾斜の影響を最小
限にする準備がなされると同時に処理は完了する。例え
ば基板に対してマルチチツプモジユール３２が傾斜しな
いようにアウトリガーはんだ***を含む必要がある。
【００１８】マルチチツプモジユール３２の側面１９は
単一の集積回路チツプ４２（例えばモジユール、フイル
ード置換装置（ＦＲＵ）エンハンス、再駆動回路、ＥＣ
Ｃ等の自己試験のための）を受け取り、集積回路チツプ
４２は例えば側面１９の上にある絶縁層５０（例えばポ
リイミド）のバイアホール４８間に堆積されたパツド転
写金属処理４６及び従来のはんだ***４４を介して側面
１９に電気的に結合される。絶縁層５０はパツド転写金
属処理４６を側面１９の金属処理パターン３６から分離
させる。
【００１９】図示のようにマルチチツプパツケージシス
テム３０（又はサブシステム）は幾つかの直接に結合さ
れたマルチチツプパツケージ、例えばモジユール３２及
びモジユール５２並びに７０を含む。マルチチツプモジ
ユール３２の場合のように各モジユール５２は多数の半
導体チツプ層５４を有し、各半導体チツプ層はその中に
集積回路を有する半導体チツプ及びそこから延びて例え
ば側面５６のような少なくとも１つの側面に終端する適
正な電気リードを含む。モジユール５２は適正なパツド
転写金属処理６０に置かれた電気コネクタ５８（例えば
従来のはんだ***）を介してモジユール３２のプレナ側
面２１に電気的に接続され、パツド転写金属処理６０は
絶縁層６２（例えばポリイミド層）に堆積される。絶縁
層６２はその中にバイアホール６１を有し、これにより
モジユールの側面２１の下層の金属処理パターン３６に
電気的にコンタクトすることができる。パツド転写金属
処理６０がモジユール３２のこの金属処理パターン３６
への導体パスを形成し、これによつて積層チツプモジユ
ール５２との接続が整合する。図示のようにモジユール
３２及び５２を直接接続することによつてモジユール３
２及び５２間の相互接続リードの長さは従来の回路手法
から生まれた他の方法による接続の長さと比較してかな
り削減される。この場合回路ボードはこの相互接続を支
持するために用いられる（さらにモジユール５２は例え
ば以下に述べる技術を用いて隣接する終端面５３の金属
処理５１を介して直接一緒に結合される）。
【００２０】上述のように種々の大きさのマルチチツプ
パツケージを相互接続することができる。これによりシ
リコンの利用を改善することができる。さらに単一のマ
ルチチツプパツケージにおけるチツプの大きさは異なつ
ていてもよい。ほとんどの実施例において唯一の必要条
件は当該モジユールの少なくとも１つの側面がプレナで
あることであり、側面がプレナであることによりモジユ
ール上に線形金属処理パターン（バス）を堆積すること
が容易になる。他の手法はマルチチツプパツケージにお
けるすべてのチツプを無理に同一の大きさにさせること
であり、この場合パツケージ全体の大きさはパツケージ
に含まれる最大のチツプの大きさによつて決まる。異な
る大きさのチツプパツケージを直接一緒に接続すること
によつて本発明はチツプシリコンの全領域を最適化する
ことができる。
【００２１】直接相互接続されたマルチチツプパツケー
ジシステムにおける回路密度が改善されたことにより、
他の方法では考えられない新たな機能が付加され得る。
さらにマルチチツプパツケージを直接相互接続すること
によつて、ユニツトを再加工することができる大きさが
一段と合理的になる。例えば問題が生じたときは問題と
なつているパツケージだけを再加工する必要があるだけ
である。さらに個々のモジユールを直接組み合わせるこ
とにより、バス化を一段と良好にして信号の転送特性を
改善することができる。マルチプル積層チツプパツケー
ジを有するサブシステムはモジユール−ボード−モジユ
ールのインタフエースが一段と少ない。これによりリー
ドの長さ、インダクタンスノイズ及び容量性負荷現象が
低減されるので信号の伝播遅延時間が改善される。幾つ
かの相互接続されたマルチチツプモジユールにおける複
数の機能を結合することによつてプロセツサ、階層メモ
リ（ＥＣＣをもつ）、メモリコントローラ、直列及び並
列Ｉ／Ｏポート等を含むシステム全体が単一ユニツトと
して支持され得ることが考えられる。
【００２２】他のシステム拡張の場合、マルチチツプパ
ツケージ内か又はシステム全体のサブアツセンブリとし
てフイルタコンデンサを接続することができる。大型の
回路ボードシステムにおいて通常問題となる電源のフイ
ルタリングは、チツプコンデンサ（例えばトレンチ）か
又は薄いフイルムコンデンサのいずれかを用いることに
よつて本発明により達成され得る。チツプコンデンサは
個々のマルチチツプパツケージ内に挿入されるように設
計され得、薄いフイルムコンデンサはマルチプル積層チ
ツプパツケージング概念を用いるシステムに組み入れる
ことができる。さらに自己試験モジユール又はチツプを
アツセンブリ内に含むことにより、検証可能性を一段と
改善することができる。これはマイクロコードＲＯＭ、
マイクロプロセツサ及び制御回路を含み、これにより、
システム内に診断支援を与える。自己試験回路は自己試
験分析によつて要求されるときメモリを自動的に割り振
つたり、割振りを解除したりするようにシステムをプロ
グラミングすることができる。他の有用な情報はフイー
ルドエンジニアを援助してシステム問題の原因を判定す
るような装置を伴うレジスタ内に収集され得る。さらに
再駆動能力がアツセンブリ内に与えられることにより、
マルチチツプパツケージ内から必要とされる現在の駆動
条件（すなわちチツプからチツプへの）を削減すると共
に、外部の駆動条件（マルチチツプパツケージからマル
チチツプパツケージへの）をも削減する。
【００２３】図２はマルチチツプモジユール３２及び分
離したマルチチツプ集積回路モジユール７０の分解組立
て図を示し、マルチチツプ集積回路モジユール７０はマ
ルチチツプモジユール３２の終端面３３に接続される
（モジユール３２及び５２と同様にモジユール７０は複
数の半導体チツプ層を含み、各半導体チツプ層は好適に
は半導体チツプを含む）。モジユール３２及び７０の終
端面は、これらの終端面がそれぞれ純粋な面、すなわち
スタツク内の半導体チツプ層からの導体リードを全く含
まないという点において唯一の面である。これらの面は
モジユール３２の終端面３３に示すはんだ***３７のア
レイのようなコンタクトパツドのエリアアレイを支持す
ることができると共に、能動回路要素を含むこともでき
る。またモジユール７０はコネクトパツド７３のエリア
アレイを有する終端面７１（図１参照）を含み、コネク
トパツド７３は好適にはモジユール３２の終端面３３の
コンタクトパツド３７のエリアアレイに対応することに
より、モジユール３２及びモジユール７０を電気的に容
易に相互接続することができる。
【００２４】マルチチツプモジユールの終端面にエリア
アレイコンタクトを形成するこの能力は重要である。ほ
とんどの場合従来のマルチチツプスタツクは、外部信号
源が当該スタツクの側面のコンタクトと接続することを
制限して来た。このような制限がマルチチツプパツケー
ジを種々の外部信号源に（及び特に他のマルチチツプパ
ツケージに）接続する能力を実質的に制限することにな
る。これは一般的に積層チツプパツケージの側面は線形
金属処理（バス、これはスタツク内の半導体層のそれぞ
れの表面に形成された導体を相互接続するのに必要であ
る）のために確保され、及び又は当該パツケージを熱シ
ンク（sink）に熱結合してパツケージ内に発生した熱エ
ネルギーを放散するために確保されているからである。
【００２５】比較するとマルチチツプパツケージの各終
端面は非常に多くの分離コネクトパツドを含む。例えば
マルチチツプパツケージは立方体の構成を有し、かつそ
のプレナ側面が 100本まで線形バスを収容できると仮定
すると、当該パツケージの終端面は 100×100 本のコネ
クトのエリアアレイ、すなわち10,000本の独立したコネ
クトを収容することができるということである。従つて
このエリアアレイの収容力により、一段と強力に当該パ
ツケージを１つ又は２つ以上のマルチチツプパツケージ
及び又は支援回路ボードに相互接続することができる。
終端面における考え得るコネクトの密度はスタツクの寸
法、特にスタツク内の終端の半導体チツプの表面エリア
に比例する。本発明によるとマルチチツプパツケージの
終端面はマルチチツプパツケージの側面とはかなり異な
つた方法で用いられ、設計によつて製造されたこの終端
面（上述のように）は一般的に金属処理を含み、これに
より、パツケージを含む種々の半導体層の導体を相互接
続すると共に、インタフエース面を与えて熱を放散す
る。考え得る外部相互接続の数は側面だけを用いて得ら
れる数より桁違いに多くの外部相互接続を得ることがで
き、また複数のマルチチツプパツケージ間の相互接続を
容易にするのに重要であると考えられている。
【００２６】図３は図２のパツケージ３２のような部分
的に完成されたマルチチツプパツケージの平面図であ
る。図示のように一般的に複数の導体３９は当該パツケ
ージの１つ又は２つ以上の側面に形成される。導体３９
は従来の集積回路金属処理、例えば隣接するチツプ間に
堆積された電気的絶縁層（図示せず）間にサンドウイツ
チされたリードを含む。一般的にマルチプルリードはス
タツク内の各集積回路チツプから形成される。独自のコ
ネクトパツド４１は好適には各導体３９の終端上に堆積
されて導体３９と電気的に良好に接続し、これによつて
Ｔ型コネクトパツドを形成する。Ｔ型コネクトパツドに
より集積回路チツプの導体と金属処理の下層（図示せ
ず）との間を確実に電気的に良好にコンタクトする。ほ
とんどの実施例においてＴ型コネクトは一緒にバス化さ
れてチツプを相互接続する（例えば図１の金属処理３６
を参照）。
【００２７】本発明の他の特徴は図３及び図４に示すチ
ツプ８０及び８２のようなマルチチツプパツケージの終
端面の１つ又は両面において能動集積回路チツプを使用
する。従来のほとんどのマルチチツプパツケージにおい
てはこれらの終端チツプは空白又は「疑似」チツプを含
んでおり、この「疑似」チツプが与えられると単に次に
隣接するチツプの側面に形成された導体上にＴ型コネク
トパツドを生成するのが容易になるだけである。図３及
び図４に示すように本発明によると能動終端チツプ８０
は10〜20〔μｍ〕の比較的厚いポリイミドのような誘電
材料層７９を有する。終端面３３におけるコンタクト接
続（例えばはんだ***８３）は絶縁層内（はんだ***８
３が備わつている）の選択されて金属処理されたバイア
（図示せず）とマルチチツプパツケージの所望の側面と
の間の絶縁層７９の下（又は絶縁層７９内）に堆積され
た適正な金属処理パターンを与えることによつて当該パ
ツケージの１つ又は２つ以上の側面における導体又はＴ
型コネクトに電気的に結合され得る。このような相互接
続金属処理の終端パターンは利用できるパターン化技術
及び金属処理技術を用いることにより与えられ得る。
【００２８】図４（図３のエリア９０の拡大図）に最適
に示すように絶縁層７９はパツケージの半導体チツプ層
よりもかなり薄いので（例えば１／10の厚さ）、特定の
Ｔ型パツド８５は当該パツケージの終端面に隣接する半
導体チツプ８０から延びる導体と結合して形成される。
パツケージの終端におけるＴ型パツドコネクト８５は線
形金属処理が容易にこのＴ型パツドコネクトに接続でき
るような十分な大きさにされる。比較的厚い絶縁層７９
は適正なランデイング面を与えてこれらの特定のパツド
を堆積し、Ｔ型コネクトパツド８５を形成する。
【００２９】パツケージの終端面及び側面における導体
の幾つか又はすべてを相互接続するこれらの技術によ
り、パツケージの種々の面において異なつたバスを用い
ることができる。例えば側面におけるバスはパツケージ
の中央における種々のチツプ間を配線し、かつパツケー
ジの終端面に金属処理を与えることができ、終端面にお
ける他のバスは接続のはんだ***アレイを含み、これに
よりマルチチツプパツケージを一段と高レベルのパツケ
ージアツセンブリと結合させることができる。例えばこ
のような柔軟性を有することにより、メモリコントロー
ラチツプをメモリパツケージにかなり容易に付加するこ
とができる。その結果得られた構造が基本的にサブシス
テムとなり、分離したマルチチツプパツケージと直接イ
ンタフエースすることができる。
【００３０】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。
【００３１】
【発明の効果】集積回路チツプのリードの長さが削減さ
れたマルチチツプパツケージシステム及びマルチチツプ
パツケージの説明は上述の説明で明白である。リードの
長さが有益に削減されたことにより、インダクタンスノ
イズ、容量性負荷現象、信号の伝播遅延及び信号スキユ
ーが低減した。さらに上述のパツケージ及びシステム手
法を用いることによつて駆動回路及び再駆動回路は従来
の周知のパツケージング技術のどれを用いるよりも互い
に密接に物理的に配置され得る。
【図面の簡単な説明】
【図１】図１は本発明によるマルチチツプ集積回路パツ
ケージシステムの一例を示す構成図である。
【図２】図２は図１のマルチチツプ集積回路パツケージ
のうちの２つのマルチチツプモジユールを示す構成図で
ある。
【図３】図３は図１及び図２のマルチチツプパツケージ
のうちの１つを部分的に示す平面図である。
【図４】図４は図３のマルチチツプパツケージの角を拡
大して示す平面図である。
【図５】図５は多数の半導体チツプを含むメモリスタツ
クを利用する従来の回路の一部を示す斜視図である。
【符号の説明】
１０、３０……マルチチツプシステム、１２……メモリ
スタツク、１３、３９……電気的導体、１４、３４、５
４……集積回路チツプ層、１５……電気的コンタクト、
１６、１７、１９、２１、５６……側面、１８……メモ
リスタツクキヤリヤ、２０……カード、２２……メモリ
コントローラチツプ、２４……メモリバス、２６……中
央処理装置、２８……ＣＰＵバス、３２……第１の矩形
平行六面体モジユール、３３、７１……終端面、３６…
…線形金属処理パターン、３７、４０、４４、５８、８
３……はんだ***、３８……基板、４１、７３……コネ
クトパツド、４２……集積回路チツプ、４６、５１、６
０……パツド転写金属処理、４８、６１……バイアホー
ル、５０、６２、７９……絶縁層、５２、７０……マル
チチツプ集積回路モジユール、８０、８２……チツプ、
８５……Ｔ型パツド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウド・ルイス・バーテイン アメリカ合衆国、バーモント州05403、サ ウス・バーリントン、フエザント・ウエイ 33番地 (72)発明者 ハワード・レオ・カルター アメリカ合衆国、バーモント州05446、コ ルチエスター、ビレツジ・ドライブ 14番 地 (72)発明者 ゴードン・アーサー・ケリー、ジユニア アメリカ合衆国、バーモント州05452、エ セツクス・ジヤンクション、ハガン・ドラ イブ 13番地 (72)発明者 クリストフアー・ポール・ミラー アメリカ合衆国、バーモント州05489、ア ンダーヒル、アールアール１、ボツクス 7740 （番地なし) (72)発明者 デイル・エドワード・ポンチヤス アメリカ合衆国、バーモント州05446、コ ルチエスター、バーバラ・テラス ４番地 (72)発明者 ウイラム・バーナード・バン・デア・ホー ブン アメリカ合衆国、バーモント州05489、ア ンダーヒル、アールデイー＃２、ボツクス 665 （番地なし) (72)発明者 ステイーブン・プラツト アメリカ合衆国、バーモント州05452、エ セツクス・ジヤンクション、タワーズ・ロ ード 176番地

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】金属処理を有し、これにより外部信号回路
    に容易に電気的に接続するように構成されたマルチチツ
    プ集積回路パツケージにおいて、 少なくとも１つの側面及び少なくとも１つの終端面を有
    する単一のモジユールを形成するように接続された複数
    の集積回路チツプを含み、上記複数の集積回路チツプの
    うちの少なくとも幾つかは上記モジユールの上記少なく
    とも１つの側面に延びる導電リードを含み、さらに上記
    パツケージは上記モジユールの少なくとも１つの側面に
    堆積された第１の金属処理パターンを含み、これにより
    当該側面に延びる上記チツプリードのうちの少なくとも
    幾つかを電気的に接続し、かつ上記モジユールの上記終
    端面のうちの少なくとも１つは当該終端面に堆積された
    第２の金属処理パターンを有し、これにより上記パツケ
    ージ及び外部信号回路間を容易に電気的に接続するよう
    に構成されることを特徴とするマルチチツプ集積回路パ
    ツケージ。
  2. 【請求項２】上記単一のモジユールは４つの側面を有
    し、上記４つの側面のうち少なくとも１つはプレナであ
    り、上記少なくとも１つのプレナ側面は当該側面に堆積
    された上記第１の金属処理パターンを有することを特徴
    とする請求項１に記載のマルチチツプ集積回路パツケー
    ジ。
  3. 【請求項３】さらに上記第１の金属処理パターン及び上
    記第２の金属処理パターンを電気的に相互接続する手段
    を含むことを特徴とする請求項１に記載のマルチチツプ
    集積回路パツケージ。
  4. 【請求項４】上記第１の金属処理パターンは複数の線形
    の電気接続を含み、上記第２の金属処理パターンは電気
    接続のエリアアレイを含むことを特徴とする請求項１に
    記載のマルチチツプ集積回路パツケージ。
  5. 【請求項５】上記第２の金属処理パターンははんだ***
    型接続のエリアアレイを具えることを特徴とする請求項
    １に記載のマルチチツプ集積回路パツケージ。
  6. 【請求項６】その上に上記第２の金属処理パターンを有
    する上記少なくとも１つの終端面に隣接する上記単一の
    モジユール内に堆積された集積回路チツプは能動集積回
    路チツプを具えることを特徴とする請求項１に記載のマ
    ルチチツプ集積回路パツケージ。
  7. 【請求項７】２つのマルチチツプパツケージを含むマル
    チプル集積回路チツプシステムにおいて、 少なくとも１つの側面及び少なくとも１つの終端面を有
    する単一の第１のモジユールを形成するように接続され
    た複数の集積回路チツプを有し、上記複数の集積回路チ
    ツプのうちの少なくとも幾つかは上記第１のモジユール
    の上記少なくとも１つの側面に延びる導電リードを含
    み、さらに上記第１のマルチチツプパツケージは上記少
    なくとも１つの側面に堆積された第１の金属処理パター
    ンを含み、これにより当該側面に延びる上記チツプリー
    ドのうちの少なくとも幾つかを電気的に接続し、かつ上
    記第１のモジユールの上記終端面のうちの少なくとも１
    つは当該終端面に堆積された第２の金属処理パターンを
    有するようになされた第１のマルチチツプ集積回路パツ
    ケージと、 少なくとも１つの側面及び少なくとも１つの終端面を有
    する単一の第２のモジユールを形成するように接続され
    た複数の集積回路チツプを有し、上記複数の集積回路チ
    ツプのうちの少なくとも幾つかは上記第２のモジユール
    の上記少なくとも１つの側面に延びる導電リードを含
    み、さらに上記第２のマルチチツプパツケージは上記少
    なくとも１つの側面に堆積された第１の金属処理パター
    ンを含み、これにより当該側面に延びる上記チツプリー
    ドのうちの少なくとも幾つかを電気的に接続し、かつ上
    記第２のモジユールの上記終端面のうちの少なくとも１
    つは当該終端面に堆積された第２の金属処理パターンを
    有するようになされた第２のマルチチツプ集積回路パツ
    ケージとを具え、 上記第１のマルチチツプ集積回路パツケージ及び上記第
    ２のマルチチツプ集積回路パツケージは上記第１のモジ
    ユールの終端面に堆積された第２の金属処理パターンを
    介して物理的かつ電気的に接続されることにより、単一
    の集積回路パツケージシステムが形成されることを特徴
    とするマルチプル集積回路チツプシステム。
  8. 【請求項８】上記第１のモジユールの終端面に堆積され
    た上記第２の金属処理パターンは上記第２のモジユール
    の終端面に堆積された上記第２の金属処理パターンに物
    理的かつ電気的に接続されることを特徴とする請求項７
    に記載のマルチプル集積回路チツプシステム。
  9. 【請求項９】上記第１のモジユールの終端面に堆積され
    た上記第２の金属処理パターンは上記第２のモジユール
    の終端面に堆積された上記第２の金属処理パターンに物
    理的かつ電気的に接続されることを特徴とする請求項７
    に記載のマルチプル集積回路チツプシステム。
  10. 【請求項１０】さらに複数の新たな集積回路チツプパツ
    ケージを含み、上記各集積回路チツプパツケージは上記
    第１のマルチチツプパツケージ及び上記第２のマルチチ
    ツプパツケージのうちの１つに結合されることを特徴と
    する請求項７に記載のマルチプル集積回路チツプシステ
    ム。
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414637A (en) * 1992-06-24 1995-05-09 International Business Machines Corporation Intra-module spare routing for high density electronic packages
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5523619A (en) * 1993-11-03 1996-06-04 International Business Machines Corporation High density memory structure
JP2531928B2 (ja) * 1993-11-05 1996-09-04 株式会社東芝 半導体スタック
US5561593A (en) * 1994-01-27 1996-10-01 Vicon Enterprises, Inc. Z-interface-board
US5466634A (en) * 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
US5514907A (en) * 1995-03-21 1996-05-07 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5673478A (en) * 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
US5686843A (en) * 1995-06-30 1997-11-11 International Business Machines Corporation Methods and apparatus for burn-in stressing and simultaneous testing of semiconductor device chips in a multichip module
US5661901A (en) * 1995-07-10 1997-09-02 Micron Technology, Inc. Method for mounting and electrically interconnecting semiconductor dice
TW374211B (en) * 1995-08-03 1999-11-11 Ibm Machine structures fabricated of multiple microstructure layers
FR2742293B1 (fr) * 1995-12-07 2000-03-24 Sagem Assemblage de cartes electroniques, et procede de fabrication d'un tel assemblage
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
FR2745973B1 (fr) * 1996-03-08 1998-04-03 Thomson Csf Memoire de masse et procede de fabrication de memoire de masse
US5680342A (en) * 1996-04-10 1997-10-21 International Business Machines Corporation Memory module package with address bus buffering
JP2987101B2 (ja) * 1996-04-15 1999-12-06 株式会社ニッシン 半導体装置の接続方法並びに半導体装置の接続器
US5903045A (en) * 1996-04-30 1999-05-11 International Business Machines Corporation Self-aligned connector for stacked chip module
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US5903437A (en) * 1997-01-17 1999-05-11 International Business Machines Corporation High density edge mounting of chips
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US6075287A (en) * 1997-04-03 2000-06-13 International Business Machines Corporation Integrated, multi-chip, thermally conductive packaging device and methodology
US5892287A (en) * 1997-08-18 1999-04-06 Texas Instruments Semiconductor device including stacked chips having metal patterned on circuit surface and on edge side of chip
US6252780B1 (en) * 1998-07-31 2001-06-26 Xerox Corporation Construction of scanning or imaging arrays suitable for large documents
US6111756A (en) * 1998-09-11 2000-08-29 Fujitsu Limited Universal multichip interconnect systems
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6750521B1 (en) * 1999-10-22 2004-06-15 Delphi Technologies, Inc. Surface mount package for a micromachined device
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
JP3815936B2 (ja) * 2000-01-25 2006-08-30 株式会社ルネサステクノロジ Ｉｃカード
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
AU2001286432A1 (en) 2000-08-14 2002-02-25 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
US7352199B2 (en) 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US6462408B1 (en) 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US7018878B2 (en) * 2001-11-07 2006-03-28 Matrix Semiconductor, Inc. Metal structures for integrated circuits and methods for making the same
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6848177B2 (en) * 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6908845B2 (en) * 2002-03-28 2005-06-21 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US7382043B2 (en) * 2002-09-25 2008-06-03 Maxwell Technologies, Inc. Method and apparatus for shielding an integrated circuit from radiation
US8198576B2 (en) 2003-03-28 2012-06-12 Aprolase Development Co., Llc Three-dimensional LADAR module with alignment reference insert circuitry comprising high density interconnect structure
US7436494B1 (en) 2003-03-28 2008-10-14 Irvine Sensors Corp. Three-dimensional ladar module with alignment reference insert circuitry
US20070052084A1 (en) * 2005-08-26 2007-03-08 Kennedy John V High density interconnect assembly comprising stacked electronic module
US20040207990A1 (en) * 2003-04-21 2004-10-21 Rose Andrew C. Stair-step signal routing
US7191516B2 (en) * 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
JP3896112B2 (ja) 2003-12-25 2007-03-22 エルピーダメモリ株式会社 半導体集積回路装置
US7067910B2 (en) * 2004-04-13 2006-06-27 Sun Microsystems, Inc. Method and apparatus for using capacitively coupled communication within stacks of laminated chips
US20060071316A1 (en) * 2004-09-24 2006-04-06 Emory Garth Three-dimensional stack manufacture for integrated circuit devices and method of manufacture
US7847568B2 (en) * 2007-08-17 2010-12-07 Advanced Micro Devices, Inc. Multi-site probe
US7957153B2 (en) * 2008-01-03 2011-06-07 Apple Inc. Electrical connection interfaces and methods for adjacently positioned circuit components
US7557439B1 (en) * 2008-09-29 2009-07-07 Tdk Corporation Layered chip package that implements memory device
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US10109903B2 (en) * 2016-10-06 2018-10-23 Invensas Corporation Flipped RF filters and components
MY192051A (en) * 2016-12-29 2022-07-25 Intel Corp Stacked dice systems
US10587060B2 (en) * 2017-11-30 2020-03-10 International Business Machines Corporation Electrical contacts on the sidewall of a circuit board
CN110227565B (zh) * 2019-06-25 2021-03-19 京东方科技集团股份有限公司 微流控器件及制作方法、生物分子数量检测方法及***

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2907926A (en) * 1955-12-09 1959-10-06 Ibm Electrical circuit assembly
US3029495A (en) * 1959-04-06 1962-04-17 Norman J Doctor Electrical interconnection of miniaturized modules
US3065384A (en) * 1959-12-18 1962-11-20 Burroughs Corp Modularized electrical network assembly
US3139559A (en) * 1959-12-29 1964-06-30 Burroughs Corp Housing for packaging miniaturized modular electrical network assemblies
US3070729A (en) * 1960-03-30 1962-12-25 Burroughs Corp Modularized electrical network assembly
US3152288A (en) * 1962-04-06 1964-10-06 Mittler Sheldon Circuit assembly
US3370203A (en) * 1965-07-19 1968-02-20 United Aircraft Corp Integrated circuit modules
US3748479A (en) * 1970-02-26 1973-07-24 K Lehovec Arrays of electro-optical elements and associated electric circuitry
US3746934A (en) * 1971-05-06 1973-07-17 Siemens Ag Stack arrangement of semiconductor chips
GB2100064B (en) * 1981-05-29 1984-12-12 Ferranti Ltd Electrical circuit assembly
US4525921A (en) * 1981-07-13 1985-07-02 Irvine Sensors Corporation High-density electronic processing package-structure and fabrication
JPS58103149A (ja) * 1981-12-15 1983-06-20 Matsushita Electric Works Ltd 半導体装置
US4441629A (en) * 1982-08-10 1984-04-10 Mackal Glenn H Compressed gas powered caulking gun
JPS59501564A (ja) * 1982-08-10 1984-08-30 ダウテイ・エレクトロニク・コンポーネンツ・リミテツド 電気回路ユニツト
JPS59205747A (ja) * 1983-05-09 1984-11-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4727410A (en) * 1983-11-23 1988-02-23 Cabot Technical Ceramics, Inc. High density integrated circuit package
JPS6135547A (ja) * 1984-07-27 1986-02-20 Nec Corp 三次元実装回路モジユ−ル
JPS61168951A (ja) * 1985-01-22 1986-07-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路チツプの実装構造
US4894706A (en) * 1985-02-14 1990-01-16 Nippon Telegraph And Telephone Corporation Three-dimensional packaging of semiconductor device chips
JPS61288455A (ja) * 1985-06-17 1986-12-18 Fujitsu Ltd 多層半導体装置の製造方法
JPS6216535A (ja) * 1985-07-16 1987-01-24 Agency Of Ind Science & Technol 電子装置
GB2181445B (en) * 1985-10-09 1989-11-08 Tdk Corp Magnetic recording medium
US4706166A (en) * 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
US4801992A (en) * 1986-12-01 1989-01-31 Motorola Inc. Three dimensional interconnected integrated circuit
US4764846A (en) * 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
JPS63186457A (ja) * 1987-01-29 1988-08-02 Hitachi Ltd 半導体装置及びその製造方法
US4868712A (en) * 1987-02-04 1989-09-19 Woodman John K Three dimensional integrated circuit package
US4862249A (en) * 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US4901136A (en) * 1987-07-14 1990-02-13 General Electric Company Multi-chip interconnection package
JPS6453440A (en) * 1987-08-25 1989-03-01 Hitachi Ltd Three-dimensional semiconductor integrated circuit device
EP0385979B1 (en) * 1987-10-20 1993-08-11 Irvine Sensors Corporation High-density electronic modules, process and product
US5016138A (en) * 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
US4983533A (en) * 1987-10-28 1991-01-08 Irvine Sensors Corporation High-density electronic modules - process and product
US4784970A (en) * 1987-11-18 1988-11-15 Grumman Aerospace Corporation Process for making a double wafer moated signal processor
US4833568A (en) * 1988-01-29 1989-05-23 Berhold G Mark Three-dimensional circuit component assembly and method corresponding thereto
US4926241A (en) * 1988-02-19 1990-05-15 Microelectronics And Computer Technology Corporation Flip substrate for chip mount
JPH0217644A (ja) * 1988-07-06 1990-01-22 Hitachi Ltd 集積回路
JPH0236554A (ja) * 1988-07-27 1990-02-06 Matsushita Electric Ind Co Ltd 電子部品
US5019946A (en) * 1988-09-27 1991-05-28 General Electric Company High density interconnect with high volumetric efficiency
JPH02207562A (ja) * 1989-02-08 1990-08-17 Hitachi Ltd モジュールの実装構造
US4956746A (en) * 1989-03-29 1990-09-11 Hughes Aircraft Company Stacked wafer electronic package
FR2645681B1 (fr) * 1989-04-07 1994-04-08 Thomson Csf Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication
US5104820A (en) * 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5019943A (en) * 1990-02-14 1991-05-28 Unisys Corporation High density chip stack having a zigzag-shaped face which accommodates connections between chips
WO1993023873A1 (en) * 1992-05-15 1993-11-25 Irvine Sensors Corporation Non-conductive end layer for integrated stack of ic chips

Also Published As

Publication number Publication date
EP0535479A1 (en) 1993-04-07
US5426566A (en) 1995-06-20
JPH06177318A (ja) 1994-06-24

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