JP3245006B2 - モノリシック電子モジュールの製造方法とその製造を容易にするためのワークピース - Google Patents

モノリシック電子モジュールの製造方法とその製造を容易にするためのワークピース

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に、高い容積効率を
有する回路搭載層（たとえば集積回路チップ）からのス
タック構造の製造に関し、特に、たとえば少なくとも部
分的に表面の金属被覆によって相互接続された複数の半
導体層の密に積み重ねた列をそれぞれが含む、複数のモ
ノリシック電子モジュール上に同時に表面金属被覆を形
成するための高生産方法に関する。本発明はまた、モノ
リシック電子モジュールの端面上に構造を確立するため
の方法にも関する。
【０００２】
【従来の技術】集積回路技術の発達以来、コンピュータ
およびコンピュータ記憶装置は複数の集積回路を含む半
導体材料のウェーハから製造されてきた。ウェーハの製
造後、通常はウェーハを小さいチップにダイスすること
により、回路を互いに分離する。その後チップを様々な
タイプのキャリアに接着し、配線で相互接続してパッケ
ージする。チップを相互接続するために物理的に配線を
取り付ける工程は、時間と費用がかかり、信頼性が低い
ばかりでなく、望ましくない信号遅延を生じることが多
く、装置の動作周波数が高くなるときは特にそうであ
る。
【０００３】この従来からの技術の改良策として、複数
の半導体チップのスタックまたはパッケージが普及して
きた。たとえば米国特許第４５２５９２１号、第４７０
６１６６号、第４９８３５３３号、第５１０４８２０
号、第５２７０２６１号を参照されたい。
【０００４】典型的なマルチチップ電子モジュールは、
モノリシック構造として一緒に接着固定された複数の集
積回路から構成される。チップの相互接続およびモジュ
ールの外側にある回路への電気的接続のために、金属被
覆パターンがしばしばモジュールの一方（または複数）
の側面に設けられる。金属被覆パターンは個々の接点と
バス接続された接点の両方を含むことができる。通常、
マルチチップ・モジュールは基板の表面上に配置され、
基板も固有の金属被覆パターンを有することがある。
【０００５】
【発明が解決しようとする課題】モノリシック・モジュ
ールの高生産の製造は、表面の金属被覆の存在によって
複雑になる。さらに、モノリシック・モジュールの製造
技術では通常、モジュール上にセラミックのエンド・キ
ャップを使用して、端部半導体チップの露出表面上にあ
る相互接続線を、モジュール内の半導体チップを相互接
続する側面の金属被覆に変形させる必要がある。本明細
書で開示する方法および構造は、既存の高密度電子パッ
ケージング技術の上記およびその他の面倒な問題や欠点
に対処するものである。
【０００６】
【課題を解決するための手段】簡単に要約すると、本発
明は、第１の態様では、複数の電子モジュールの各々の
選択された側面に金属被覆を施すための方法を含む。こ
の金属被覆方法はまず、複数の電子モジュールの選択さ
れた側面が同一平面上になるように、複数の電子モジュ
ールのスタックを形成する段階を含む。このスタック形
成段階は、スタック中の隣接する２個の電子モジュール
間にワークピースを使用することを含む。このワークピ
ースは、電子モジュールの同一平面上の選択された側面
に対応する第１側面を有する。しかし、ワークピースの
第１側面は、少なくとも、電子モジュールの選択された
同一平面上の側面と同一平面上にない領域を有する。こ
の方法は、スタックの形成後、スタックの電子モジュー
ルの選択された側面に金属被覆を施して、スタックの金
属被覆パターンを形成する段階を含む。スタックの金属
被覆パターンは、ワークピースの第１側面で、複数の電
子モジュールの選択された同一平面上の側面と同一平面
上にはない領域において、自動的に断絶する。
【０００７】別の態様では、本発明は、転移層を電子モ
ジュールの端面に付着する方法を含む。このプロセス
は、複数の層を有し、そのうちの１層が転移層を含むワ
ークピースを提供する段階と、転移層が電子モジュール
に接着するように電子モジュールの端面にワークピース
を一時的に付着する段階と、転移層を電子モジュールの
端面に接着させたまま電子モジュールからワークピース
の一部を除去する段階とを含む。
【０００８】さらに別の態様では、本発明は、半導体チ
ップの側面に金属被覆を施す方法を含む。この方法は、
ワークピースを提供する段階と、半導体チップの平面状
の主表面にワークピースを付着する段階と、半導体チッ
プの側面に金属被覆を施して、その上に金属被覆パター
ンを生成する段階と、半導体チップの側面上にある金属
被覆パターンに損傷を与えずに半導体チップからワーク
ピースを分離する段階とを含む。
【０００９】電子モジュールの選択された側面および端
面に金属被覆を施す方法も提示する。この方法は、複数
の層を有し、そのうちの１層が金属被覆層を含むワーク
ピースを用意する段階と、ワークピースの金属被覆層が
電子モジュールの端面に接着されるように電子モジュー
ルにワークピースを一時的に付着する段階と、電子モジ
ュールの選択された側面に金属被覆パターンを形成する
段階と、金属被覆層を電子モジュールの端面に接着させ
たまま電子モジュールからワークピースの一部を分離す
る段階とを含む。
【００１０】代替態様では、本発明は、半導体チップ構
造の製造を容易にする新規なワークピースを含む。この
ワークピースは、複数の半導体チップのスタック中で、
スタック中の隣接する半導体チップの間に含まれるよう
設計されている。スタック中の複数の半導体チップは、
同様のエッチング特性の基板を有すると仮定する。ワー
クピースは、スタック中の半導体チップの基板が持つ同
様のエッチング特性に対応するエッチング特性を有する
セパレータ基板を含む。分離材料層がセパレータ基板に
結合され、分離材料を優先的に除去できるように、分離
材料層は、セパレータ基板とは異なる化学的特性および
材料特性を有する。このワークピースを使用して、選択
された側面の金属被覆の不連続部をパターン化するため
のフォトリソグラフィを必要とせずに、半導体チップの
選択された側面上での金属被覆パターンの形成を容易に
することができる。
【００１１】代替実施例では、ワークピースは、平面状
の主表面を有するセパレータ基板を含み、除去可能な層
が平面状の主表面上に配置される。転移層が、除去可能
な層の露出表面に隣接して配置される。転移層自体は、
セパレータ基板の平面状の主平面に実質的に平行に延び
る露出表面を有する。半導体チップに接着すると、転移
層は半導体チップに永久的に固着され、除去可能な層に
沿ってセパレータ基板を除去したとき、ワークピースか
ら隣接する半導体チップへの転移層の転移が実現され
る。
【００１２】換言すると、本明細書で提示される方法お
よび構造は、複数のモノリシック電子モジュールの側面
または電子モジュールの端面、あるいはその両方上に金
属被覆パターンを確立するための効率的な技法を含む。
好ましい態様では、金属被覆の処理は、スタック内で電
子モジュールと交互配置される新規のワークピースの配
置とともに、既存の半導体製造技術を利用して、スタッ
ク構造を作成することによって達成される。側面の金属
被覆は、ワークピースの領域内で自動的に中断し、それ
によって、側面の金属被覆にもどの絶縁層にも損傷を与
えずに、個々の電子モジュールをスタックから分離でき
るようになる。したがって、ワークピースを避けるため
の側面の金属被覆のパターン化は不要であり、所望の場
合、ワークピースの一部を適切に設計した転移層で構成
すれば、スタックの分割後、端面の金属被覆処理は不要
となる。さらに、各モノリシック電子モジュールの端部
半導体チップは、活動半導体チップを含むことがある
が、それでも本発明の技法によれば、端面の金属被覆と
組み合わせて、側面に直接、金属被覆を施すことが可能
である。
【００１３】本発明の上記その他の目的、長所、および
特徴は、本発明の特定の好ましい実施例に関する以下の
詳細な説明を添付の図面と併せて読めばさらによく理解
されよう。
【００１４】
【実施例】上述したように、本明細書では、１個または
複数の半導体チップを含む電子モジュールを製造するた
めの処理技法および関連の構造を記述する。具体的に
は、１個の電子モジュールまたは複数の電子モジュール
の側面または端面あるいはその両方に金属被覆パターン
を直接配置するのを容易にするための、様々な実施例を
提示する。各実施例では、独特の除去可能なワークピー
スを使用して、所望のモノリシック電子モジュールを生
成する。本発明の実施例は、例示によって提示するが、
添付の特許請求の範囲によって定義される本発明の範囲
から逸脱することなく、記載された方法および構造に多
数の変更が可能であることが当業者には理解されよう。
【００１５】次に図面を参照するが、異なる図で同じ参
照番号は同じまたは同様の構成要素を示す。
【００１６】図１は、長いスタック構造のための２つの
構成要素の最初の実施例を示す。これは、ワークピース
において分割されると、所望の多数のモノリシック電子
モジュールとなる。このスタック構造の主要構成要素は
半導体チップであり、これを１０で示す。話を簡単にす
るために、以下で検討する長いスタック構造の各「セグ
メント」には、複数の半導体チップ１０があると仮定す
る。「セグメント」とは、スタック構造中のひとまとま
りの半導体チップであり、スタックから分離されると、
「電子モジュール」を形成する。半導体チップの様々な
組合せを機械的および電気的に結合して、１個の電子モ
ジュールを形成することができる。例を挙げると、半導
体チップ１０はメモリ・デバイスまたは論理デバイスあ
るいはその両方を含むことができる。チップ１０は半導
体基板１４を含み、これはたとえばシリコンから製造さ
れ、その上に、平面状の第１主表面上に誘電層１６が配
置されている。基板１４の平面状の第２主表面１５は、
半導体チップ１０の主表面を含む。この実施例では、チ
ップ１０の他方の主表面は、誘電層１６上に配置された
永久接着剤１８の露出表面によって画定される。転移配
線２０が、誘電層１６内に配置され、各半導体チップを
チップ１０の縁部に電気的に結合する。チップを電子モ
ジュールに集積すると、その縁部はモジュールの側面を
含む。側面の金属被覆（以下で検討）は、各配線２０に
接続される。各半導体チップの誘電層は、ポリイミド樹
脂などの高分子材料を含むことができ、個々の転移金属
被覆を電気的物理的に分離する。
【００１７】長いスタック構造を形成するのに使用され
る２番目の構成要素は、平行な平面状の主表面を有する
セパレータ基板２１から構成されるワークピース１２を
含み、その主表面上に、分離材料層２２が配置されてい
る。ワークピース１２は、分離材料層２２の露出表面上
にある仮接着剤２４の層によって完成する。セパレータ
基板２１と分離材料層２２は、エッチングや溶解などの
方法によって一方を他方より優先して除去できるよう
に、化学的特性および材料特性が異なることが好まし
い。下記に提示する実施例では、セパレータ基板２１は
シリコンを含み、分離材料層２２は銅を含む。
【００１８】さらに、分離材料の選択基準は、転移金属
被覆２０には影響を与えずに、材料を除去（たとえばエ
ッチング）できるということである。分離材料は金属、
またはこの基準を満たすその他のどんな材料でもよい。
金の転移金属被覆を有する銅も可能である。仮接着層
は、スタックの付着および側面の処理に耐え、しかもス
タックの分割のために除去できる、熱可塑性材料（たと
えばＤｕＰｏｎｔ社から市販されているＤｉｔａｃ）を
含むことができる。永久接着層は、スタックの処理中お
よびその後の分割中に、半導体チップを永久的に結合す
る熱可塑性材料を含む。
【００１９】図２は長いスタック構造を示し、これを全
体として２８で示す。複数の半導体チップ１０が、各チ
ップの平面状の主表面が隣接するチップの平面状の主表
面と向かい合うように、積層されている。長いスタック
構造２８は水平または垂直に延びることができ、やはり
スタック２８の隣接する２個の半導体チップ１０間に複
数のワークピース１２（その１個のみを示す）を含む。
この場合も、ワークピース１２は、その後に長いスタッ
ク構造をモノリシック電子モジュールに分割するため
（図７参照）、所望の位置に配置される。図２は、チッ
プの積層プロセスおよび選択された側面２３の研磨の後
における長いスタック構造２８を示す。研磨は、スタッ
ク構造の選択された側面２３に転移金属被覆２０が露出
するまで行われる。図２において、仮接着層２４に隣接
して示されている永久接着層１８は任意選択のものであ
ることに留意されたい。この層は、スタック構造２８の
半導体チップ１０間の均一性を示すために図示したもの
にすぎない。
【００２０】この実施例の次の段階は、半導体チップの
基板１４とセパレータ基板２１とを優先的にエッチバッ
クすることであり、これらの基板はすべて、前述したよ
うにシリコンを含むものでよい。図３は、エッチングの
結果得られたスタック構造を示す。次に、スタック構造
の部分的にエッチングされた側面上に、絶縁層３０を形
成する。図４に示すように、層３０は、チップ１０から
転移配線２０が露出するように平面化される。
【００２１】この方法実施例の特徴は、次に分離材料層
２２がスタック構造の選択された側面から優先的に除去
されることである。この優先的除去により、長いスタッ
ク構造に溝３２が形成され、ワークピースに側面の中断
領域がなくなる。側面の金属被覆によって溝が橋絡され
るのを防止するため、溝３２は、側面の金属被覆の予想
される厚さより大きな深さに形成することが好ましい。
これらの溝は、スタックの「セグメント」の縁部を画定
し、分離されると、モノリシック電子モジュールを含む
ようになる。
【００２２】図６は、長いスタック構造の選択された側
面に金属被覆３４を施した後のスタック構造を示す。金
属被覆３４は、たとえばフォトレジストを塗布してパタ
ーン化し、金属構造をブランケット付着させ、フォトレ
ジスト／金属構造をリフトオフすることによりスタック
上にパターン化した金属構造を残すなど、利用可能な様
々な処理技法を用いて形成できる。深さに加えて、各溝
３２の幅も、金属被覆３４による溝の橋絡を防止するの
に十分にすべきである。この処理の実施例では、スタッ
ク構造内のセグメント縁部で金属被覆３４を終端させる
のに、特別な段階が不要であることに留意されたい。金
属被覆は、ワークピースの溝３２において自動的に中断
する。また、分離材料層２２の様々な代替実施例をスタ
ック構造に使用することもできる。共通の特徴は、スタ
ック構造の選択された側面上に中断部が存在するか、ま
たは中断部が達成できることである。
【００２３】仮接着層２４でスタック構造を分割する
と、複数のモノリシック電子モジュール３８が得られ
る。その１個の一部を図７に示す。モジュール３８は、
端面４０で次の処理を行える状態にある。たとえば、モ
ジュールを外部回路に接続できる処理である。本実施例
では、これは、側面の金属被覆３４によって容易にな
り、金属被覆３４はモジュール３８の端面４０より距離
「ｘ」だけ延びる。この延長部は、金属被覆の形成後に
仮接着剤２４を除去した結果得られる。従って、側面の
金属被覆が端面４０から延びる距離「ｘ」は、仮接着層
２４の厚さによって決まる。この延長部は、モジュール
３８の端面４０に後で施される金属被覆（図示せず）
が、モジュールの端面上にあるＴ字形接続部を介して側
面の金属被覆３４に接続できる点で有益である。
【００２４】電子モジュール上に端部金属被覆を確立す
るための別の好ましい方法が、米国特許出願第０８／０
００８２６号に記載されている。これは本出願人に譲渡
され、参照により本明細書に合体する。
【００２５】先に簡単に指摘したように、本明細書で提
示する基本的概念に対し、様々な変更が可能である。た
とえば、モジュールは、単独の半導体チップを含むこと
ができ、その側面に金属被覆が施される。この点につい
ては、図３２および３３を参照して後で検討する。側面
の金属被覆のためにチップとワークピースとが交互に重
なる長いスタック構造を作成することによって、取扱い
が簡単になるばかりでなく、スケールメリットも得られ
る。さらに、ワークピースのセパレータ基板（２１）お
よび分離材料層（２２）を、たとえば分離材料のみを含
む単一層に併合することができた。このような実施例で
は、分離材料が多少の構造的剛性をもたらすのに十分な
厚さを有する必要があるが、図１ないし図７の実施例で
は、分離材料にこのような制限が課されない。
【００２６】図８ないし図２０は、図１ないし図７の構
造または方法の代替実施例を示す。これらの代替実施例
では、図５および図６のような分離材料の優先的除去ス
テップは使用しないが、希望するならこのステップを使
用することもできる。その代わりに、フォトリソグラフ
ィなどの技術を使用して、電子モジュールの側面上で金
属被覆の縁部を画定する。図８ないし図２０の実施例の
共通の特徴は、ワークピースが２つの機能を実施するこ
とである。つまり、長いスタック構造中で分離境界面を
画定し、層（本明細書では「転移層」と呼ぶ）を長いス
タックの隣接する「セグメント」の露出表面に転移させ
る機能である。
【００２７】１つの代替ワークピース構造および金属被
覆処理の実施例を、図８ないし図１４に示す。話を簡単
にするため、図１と同じ半導体チップ１０が、長いスタ
ック構造の「セグメント」に積層され、これは垂直また
は水平に延びることができると仮定する。スタック構造
中のセグメント間にワークピース５０が配置され（図
８）、これも、長いスタック構造の様々な「セグメン
ト」がそこで分離して電子モジュールを形成する、縁部
を画定する。
【００２８】図８に示すように、ワークピース５０は、
ほぼ平行な主表面上に仮接着層５４を有するセパレータ
基板５２を含む。絶縁層５６も、基板５２の片側に配置
された仮接着層５４の露出表面に付着する。完成する
と、絶縁層５６は電子モジュールの露出端面に転移され
る。したがって、この層を「転移層」と呼ぶ。図８の代
替実施例は、ワークピース５０上の層５６に隣接する永
久接着層１８を含むことになる。この実施例では、図９
のワークピース５０に隣接するチップ１０上の永久接着
層１８が不要になる。この代替構造の実施例は、以降の
各実施例に適用できる。転移を実施するための１つの工
程実施例を、図９ないし図１４に段階を追って示す。
【００２９】図９は、上述のようにして形成した長いス
タック構造を示す。このスタック構造は研磨された側面
５１を有し、この側面５１は側面の金属被覆を受ける。
まず、ポリイミド樹脂などの絶縁材料６０（図１０）を
長いスタックの側面５１上に付着させ、パターン化した
後、エッチングして、バイア・ホール６２およびワーク
ピースの開口部６４を画定する（図１１）。バイア・ホ
ール６２は、転移金属被覆２０が側面５１に延びる場所
で画定され、開口部６４は分離ワークピース５０を露出
させるように画定される。絶縁層６０のパターン化は、
フォトレジスト、現像、絶縁層のエッチング、レジスト
剥離処理など様々な周知の技術を利用して実施できる。
次に、金属を付着させ、パターン化することによって側
面の金属被覆６６（図１２）を形成し、この場合も利用
可能な技術を利用する。金属被覆６６は、図１２ではバ
イア開口部６２を充填しているが、開口部６４では中断
する。
【００３０】金属被覆６６の上に追加の絶縁層７０（図
１３）を付着させ、開口部６４が残って、少なくとも仮
接着層５４が露出するように、パターン化することがで
きる。次に長いスタックを層５４で分割し、モノリシッ
ク電子モジュール７２を画定する。その１個の一部を図
１４に示す。図のように、このとき絶縁層５６がモジュ
ール７２の一部を形成し、その露出表面はモジュール７
２の新しい端面７４を含む。上記および合体した特許出
願明細書で論じているように、次に露出端面７４上で端
部金属被覆処理が可能となる。
【００３１】図１５ないし図２０は、本発明によるさら
に別の構造または方法の実施例を示す。この方法は図８
ないし図１４の実施例の方法と同様であるが、異なるワ
ークピース８０を使用する。図１５に示すように、ワー
クピース８０は、１つまたは複数の金属被覆層をチップ
・セグメントの隣接する主表面に転移させるように設計
されている。たとえば、この方法を利用したスタック構
造では、薄膜の端面金属被覆パターン９０を隣接するセ
グメントに転移させることができる。
【００３２】ワークピース８０は、ほぼ平行な主表面上
に仮接着層８４を有するセパレータ基板８２を含む。絶
縁層８６が、１つの仮接着層８４の一方の露出表面上に
設けられる。層８６は上述した端面金属被覆９０を含
む。この実施例では、金属被覆９０を埋め込んだ層８６
が「転移層」を含む。
【００３３】金属被覆９０は、端部金属被覆パターン９
４と端部転移配線９６とを相互接続する１つ以上の金属
被覆バイア９２を含む。長いスタック中にワークピース
を適切に配置すると、配線９６は長いスタックの選択さ
れた側面まで延びる。本実施例の利点は、長いスタック
を分割して個々の電子モジュールが確立されると、端面
の処理が不要なことである。端面金属被覆は既に完成
し、スタック構造の形成時には、ワークピース上に形成
され、転移層として隣接する「セグメント」に転移し終
えている。
【００３４】長いスタックの処理は、図９ないし図１４
に関して上述したのとほぼ同じである。具体的には、ス
タック構造９８（図１６）は、永久接着剤１８によって
複数の半導体チップを積層し、スタック構造の「セグメ
ント」間にワークピース８０を散在させることによって
形成される。スタック９８の選択された側面９９は平面
化されて、チップ１０から転移金属被覆２０が露出し、
端面金属被覆９０から転移配線９６が露出している。次
に、絶縁層１００（図１７）を付着し、バイア・ホール
１０２およびワークピースの開口部１０４を付けてパタ
ーン化する。バイア・ホール１０２は露出した転移金属
被覆２０まで延び、開口部１０４は少なくともワークピ
ース８０の仮接着層８４を露出させる。各「セグメン
ト」には追加のバイア開口部１０１も設けられ、これは
露出した端面の金属被覆９０と整列する。この場合も、
金属被覆９０および誘電層８６は、スタック構造９８を
分割するとワークピース８０から隣接する複数の電子モ
ジュールへと転移される「転移層」を含む。次に、側面
の金属被覆１０６（図１８）を付着させ、パターン化す
ることができる。これに続いて側面に絶縁層１０８を付
着させ、パターン化してもよい。開口部１０４は依然と
して、仮接着層８４を露出させるのに十分である。
【００３５】図２０は、長いスタック９８の分割の結果
得られたモノリシック電子モジュール１１０の一部を示
す。モジュール１１０は、外部回路への電気的接続のた
めに露出した転移層の接点パッド９４を有する端面１１
２を含む。したがって、スタック分割後に端面の金属被
覆処理が不要になる。
【００３６】本実施例の１変形例は、得られたモノリシ
ック電子モジュールの端面上に露出した転移層の接点パ
ッド上にハンダ・バンプを含むものである。このような
構造は、転移層とセパレータ基板との間のパッド９４上
にハンダの層を確立することによって設けることができ
る（図１５参照）。このような転移層は、図１６ないし
図１９に関して上述したのと同様の方法で処理できる。
仮接着層の分割と除去に続いて、モノリシック電子モジ
ュールを熱処理にかけて、接点パッド（９４）に隣接す
るハンダ材料を溶融させると、接点パッドの表面上にハ
ンダ・バンプが形成される。パッド９４（図２０）上に
ハンダ・バンプ（図示せず）を形成する代替方法は、分
割後にハンダをパッド上に直接付着させるものである。
これを達成するには、たとえば蒸着、ペースト・スクリ
ーニング等、任意の数の周知の技術、あるいは既に露出
した導体のある位置にしか金属が付着しない無電解メッ
キや電解メッキなどの自己位置合せ式方法を利用するこ
とができる。
【００３７】図２１ないし図２３は、本発明によるさら
に別のワークピース製造の実施例を段階を追って示す。
図２１の構造は、標準的な集積回路デバイス製造技術を
利用して溝付きデバイス・ウェーハを製造することによ
って得られる。このデバイス・ウェーハは、入出力パッ
ド２１０を配設した活動回路層２０８と、導体で満たさ
れた溝２１２（約５０〜１００μｍ）を形成した基板２
０４とを含む。次に、仮接着層２０６によってデバイス
・ウェーハをセパレータ基板２０２に接着する。ワーク
ピース２００は、セパレータ基板上に活動回路をもたな
いと仮定する。これはシリコン製であることが好まし
い。仮接着層２０６は、上記で参照したＤｉｔａｃを含
むことができる。
【００３８】次に、デバイス・ウェーハからの基板は、
共に本出願人に譲渡された米国特許第５２０２７５４号
に記載されているシリコン・エッチング技術または第５
２７０２６１号に記載されている機械的研削／研磨技術
あるいはその両方を利用して、裏側から薄くする。薄化
処理は、溝２１２が露出するまで続ける。溝が露出する
と、それを相互接続バイアとして使用することができ
る。
【００３９】図２３に示すように、活動回路層２０８と
相互接続層２１４とを接続する相互接続溝を有するデバ
イス・ウェーハ上に薄膜相互接続層２１４を構築し、組
み立て後のウェーハをダイスする。デバイス・ウェーハ
を薄くし、デバイス・ウェーハ上に薄膜相互接続層を構
築するのに、セパレータ・ウェーハの使用が重要である
ことに留意されたい。セパレータ・ウェーハは、処理中
にデバイス・ウェーハを支持するのに使用され、薄くな
ったデバイス・ウェーハを半導体チップに、または複数
の半導体チップを含む電子モジュールの端面に転移する
のに使用される。さらに、薄くなったデバイス・チップ
の活動回路は、バッファリング、スペアリング、自己試
験、またはその他の論理プロセスなど、いくつかの機能
を提供することができる。
【００４０】図２４ないし図２６は、基本的にワークピ
ース２００を使用する１つの処理実施例を示す。これら
の図では便宜上、相互接続層２１４が、誘電材料中の単
一金属被覆パターンとして示してある。図２４では、セ
パレータ・ワークピース２２０は、セパレータ基板２０
２がその各主表面上に仮接着層２２１を有するように、
第２の仮接着層２２１を追加したワークピース２００を
含む。長いスタック構造は上述のように形成され、ワー
クピース２２０は、１側面で、スタック構造の隣接する
１つの「セグメント」中の端部半導体チップ１０に永久
的に固定され、他方の側面で、スタックの別の「セグメ
ント」の半導体チップ１０の裏側に一時的に接着され
る。
【００４１】スタックの選択された側面は、上述した標
準の半導体処理技法を利用して、絶縁層２３０および２
３４内で選択された側面上に形成された金属被覆パター
ン２３２を有する。開口部２３６を保持して、仮接着層
２２１を露出させる。仮接着層２２１で分割すると、層
１８が永久接着剤を含むので、活動回路層２０８および
薄膜相互接続層２１４は、隣接する電子モジュールの端
面に転移される。転移されると、活動回路層２０８の露
出表面は、モノリシック電子モジュールの端面２４２に
なる（図２６参照）。
【００４２】簡単に上述したように、ワークピースの
「転移層」を単一半導体チップに設けることができる。
図２７は、この概念の１実施例を示し、ワークピース３
０２は絶縁層３１０を半導体チップ３０４の主表面に転
移する。チップ３０４は基板３１２を有し、その上で誘
電層３１４内に金属被覆パターン３１６がある。永久接
着層３２０を使用して、ワークピース３０２とチップ３
０４とを接着し、仮接着層３０８を、ワークピース内で
絶縁層３１０とセパレータ基板３０６との間に使用す
る。この方法で、ワークピースと半導体チップの分離
後、絶縁層が単独の半導体チップに転移される。
【００４３】さらに、金属被覆パターン３２４と絶縁物
３２２とが単一半導体チップの１側面にある、ワークピ
ース／半導体チップ組合せ構造３００を設けることがで
きる。金属被覆を施したバイア開口部を介して転移配線
３１６に接続する金属被覆パターン３２４を、図２９お
よび図３０に示す。希望するなら、金属被覆パターン３
２４の上に個々の接点金属被覆３２６（たとえばハンダ
・バンプ）を設けることができる。ワークピースを半導
体チップから分離した後のこのような構造を、図３０に
示す。
【００４４】別のワークピース／半導体チップ組合せ構
造３３０を、図２８に示す。この特定の組合せは、半導
体チップのための金属被覆をチップ自体の上に直接形成
する必要がないという概念のために重要である。そうで
はなくて、適切な薄膜の金属被覆をワークピース３３２
の転移層３４４として形成することができる。この転移
層３４４は、仮接着剤３４２を介してセパレータ基板３
４０に接着される。転移金属被覆３４６は、たとえばハ
ンダを用いて、半導体チップ３３４に電気的に結合され
る（３５０）。この結合は、転移層３４４上の入出力パ
ッド３４８および半導体チップ上の入出力パッド３３６
によって容易になる。入出力パッド３４８および３３６
のサイズのおかげで、チップに対するセパレータ基板の
位置合せ要件は、標準のチップのスタッキングより厳し
くはない。電気的接続後、エポキシ等の絶縁層３５２を
層とチップの間のスペースに注入して、接続部を密封す
ることが好ましい。
【００４５】上述の実施例と同様に、次に、組合せ構造
を既存の技術で処理して、組み合わせた半導体チップと
転移層の選択された側面上で、絶縁層３５６の上に金属
被覆パターン３５８を設けることができる。必要に応じ
て、相互接続接点３６０（たとえばハンダ・バンプ）を
金属被覆パターン３５８上に付着させることもできる。
側面の金属被覆の構築後、セパレータ基板と仮接着層と
を組合せから除去すると、金属被覆層３４６の半導体チ
ップへの転移が完了する（図３１参照）。
【００４６】図３２および図３３は、ワークピース／チ
ップ組合せ構造の処理のための１実施例を示す。具体的
には、ワークピース４０２の間に長いスタック構造４０
０の半導体チップ４０４を差し込む。この簡単な実施例
では、半導体チップ４０４は、誘電層４２４を有するチ
ップ基板４２０を含み、誘電層内に転移配線４２２があ
る。仮接着層４１２を、セパレータ基板４１０の主表面
上に配設する。側面の金属被覆処理は、上述したのと同
様に進めることができる。その結果得られるスタック構
造を図３３に示す。この図では、個々の金属被覆パター
ン４３２が各半導体チップ上にあり、その上に相互接続
接点４３４が配置される。図３２および図３３には転移
層が示されていないが、その概念は、ここに提示した容
量側面金属被覆手法に容易に適応できる。図示の「ハン
ダ・バンプ」相互接続接点に代わる技術も利用できる。
たとえば、導電ポリマー／エポキシ樹脂、ワイヤ・ボン
ド・パッド、ＴＡＢパッド、表面実装パッド等がすべて
代わりに使用できる。
【００４７】本発明の特定の実施例について添付の図面
に示し、以上の詳細な説明で述べたが、本発明は本明細
書に記載する特定の実施例に限定されるものではなく、
本発明の範囲から逸脱することなく多数の配置変更、変
形、および置換が可能であることを理解されたい。
【００４８】頭記の特許請求の範囲は、そのような変形
例をすべて包含するものである。
【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５０】（１）複数の電子モジュールの各電子モジ
ュールの選択された側面に金属被覆を施すための方法で
あって、（ａ）複数の電子モジュールの選択された側面
が同一平面上になるように前記複数電子モジュールを含
むスタックを形成する段階（ａ）であって、前記スタッ
クの形成が、ワークピースをスタック中の２個の隣接す
る電子モジュール間に使用し、前記ワークピースが複数
の電子モジュールの同一平面上にある選択された側面に
対応する第１側面を有し、前記第１側面が、複数の電子
モジュールの同一平面上にある選択された側面とは同一
平面上にない少なくとも１つの領域を有する段階（ａ）
と、（ｂ）スタックの金属被覆パターンを形成するため
に、前記スタックの複数の電子モジュールの前記選択さ
れた側面に金属被覆を施す段階（ｂ）であって、前記パ
ターンが前記ワークピースの前記第１側面にあって複数
の電子モジュールの同一平面上にある前記選択された側
面とは同一平面上にない前記領域において自動的に中断
される段階（ｂ）とを含む、金属被覆方法。 （２）前記複数電子モジュールの各電子モジュールが半
導体チップを含み、前記形成段階（ａ）が前記スタック
中で複数のワークピースを使用する段階を含み、各ワー
クピースがスタック中で２個の隣接する半導体チップ間
に配置されることを特徴とする、上記（１）に記載の金
属被覆方法。 （３）前記複数電子モジュールの各電子モジュールがｎ
個の半導体チップを含み、ｎは２以上の整数であり、前
記形成段階（ａ）が前記スタックの形成と同時にｎ個の
半導体チップを積層することによって前記複数電子モジ
ュールの各電子モジュールを形成する段階を含むことを
特徴とする、上記（１）に記載の金属被覆方法。 （４）前記複数電子モジュールの各電子モジュール中に
あるｎ個の前記半導体チップの各半導体チップが、ほぼ
平行な２つの主表面を有し、前記形成段階（ａ）が、前
記複数電子モジュールの各電子モジュールについて、各
半導体チップが隣接する半導体チップの主表面に積層さ
れるように、ｎ個の前記半導体チップを積層する段階を
含むことを特徴とする、上記（３）に記載の金属被覆方
法。 （５）さらに、前記ワークピースにおいて前記スタック
を分割する段階を含み、前記ワークピースにおいて前記
スタックを分割する前記段階が、前記金属被覆段階
（ｂ）の後で、スタック金属被覆パターンの前記自動中
断部において実施されることを特徴とする、上記（１）
に記載の金属被覆方法。 （６）前記形成段階（ａ）が、スタック中の複数の電子
モジュールの隣接する２個の電子モジュール間に各ワー
クピースが位置するように、複数のワークピースを使用
する段階を含むことを特徴とする、上記（１）に記載の
金属被覆方法。 （７）前記形成段階（ａ）がさらに、ワークピースの第
１側面に同一平面上にない前記領域を生成する段階を含
み、前記生成段階が、溝を形成するためにワークピース
から材料を優先的に除去する段階を含み、前記溝が前記
第１側面に、スタック中の複数の電子モジュールの選択
された側面と同一平面上にない領域を含むことを特徴と
する、上記（１）に記載の金属被覆方法。 （８）材料を優先的に除去する前記段階が、前記金属被
覆段階（ｂ）によって形成されたスタックの金属被覆パ
ターンによって溝が橋絡されないように、溝が十分な深
さになるまで材料を除去する段階を含む、上記（７）に
記載の金属被覆方法。 （９）前記ワークピースが、第１主表面と第２主表面と
を有するセパレータ基板を含み、前記第１主表面と前記
第２主表面とが実質的に平行で、前記ワークピースがさ
らに、前記第１主表面と前記第２主表面との少なくとも
一方の上に配置された分離材料の層を含み、前記形成段
階（ａ）が、分離材料の前記層の一部を選択的に除去し
て、スタック中の複数の電子モジュールの同一平面上に
ある選択された側面とは同一平面上にない前記領域をワ
ークピースの前記第１側面に画定する段階を含むことを
特徴とする、上記（１）に記載の金属被覆方法。 （１０）前記ワークピースがさらに仮接着層を含み、前
記金属被覆プロセスがさらに、前記金属被覆段階（ｂ）
の後に前記仮接着層に沿って前記ワークピースにおいて
前記スタックを分割する段階を含むことを特徴とする、
上記（９）に記載の金属被覆方法。 （１１）さらに、前記複数電子モジュールの各電子モジ
ュールを予形成する段階を含み、各電子モジュールがｎ
個の半導体チップを積層することによって予形成され、
ｎが２以上の整数であり、各半導体チップの平面状の主
表面が、電子モジュール中の隣接する半導体チップの平
面状の主表面に固定されるようになることを特徴とす
る、上記（１）に記載の金属被覆方法。 （１２）各電子モジュールが２個の端部半導体チップを
有し、各電子モジュールの２個の端部半導体チップの各
チップが活動半導体チップを含むように、前記半導体チ
ップを積層する段階を含むことを特徴とする、上記（１
１）に記載の金属被覆方法。 （１３）前記形成段階（ａ）が、複数のワークピースを
使用することによってスタックを形成する段階を含み、
複数のワークピースの各ワークピースが、スタック中の
隣接する電子モジュールの端面に接着されることを特徴
とする、上記（１２）に記載の金属被覆方法。 （１４）各ワークピースが複数の層から予形成され、前
記複数層の少なくとも１つが分離材料層を含み、前記形
成段階（ａ）が、各ワークピースの前記分離材料層を優
先的に除去して、スタック中の複数の電子モジュールの
同一平面上にある選択された側面とは同一平面上にない
前記領域をワークピースの前記第１側面内に画定する段
階を含むことを特徴とする、上記（１３）に記載の金属
被覆方法。 （１５）さらに、スタック中の複数の電子モジュールの
選択された側面を絶縁した後に、スタック中の複数の電
子モジュールの各電子モジュールを形成する半導体チッ
プのうちの少なくともいくつかの半導体チップから、選
択された側面において転移配線を露出させることを特徴
とする、上記（１４）に記載の金属被覆方法。 （１６）前記金属被覆プロセス（ｂ）が、スタック中に
配置された前記複数ワークピースに関係なく、複数の電
子モジュールの前記選択された側面上に前記スタック金
属被覆パターンを付着させ、パターン化する段階を含む
ことを特徴とする、上記（１５）に記載の金属被覆方
法。 （１７）さらに、前記金属被覆段階（ｂ）の後に各ワー
クピースにおいてスタックを分割する段階を含み、スタ
ックが、複数の電子モジュールの同一平面上にある選択
された側面上でスタックの金属被覆パターンに損傷を与
えずに分割されるように、前記分割が、複数のワークピ
ースの各第１側面内にある同一平面上にない領域におけ
るスタックの金属被覆パターンの自動的中断を利用する
ことを特徴とする、上記（１６）に記載の金属被覆方
法。 （１８）半導体チップの平面状の主表面に転移層を施す
ための方法であって、（ａ）そのうちの１層が転移層を
含む複数の層を有するワークピースを設ける段階（ａ）
と、（ｂ）転移層が半導体チップの平面状の主表面に接
着されるように、前記ワークピースを半導体チップの平
面状の主表面に付着する段階（ｂ）と、（ｃ）ワークピ
ースの一部を半導体チップから分離する段階（ｃ）とを
含み、前記分離段階（ｃ）が、転移層を半導体チップの
平面状の主表面に接着されたまま残すように実施される
ことを特徴とする方法。 （１９）前記設置段階（ａ）が、転移層を含む複数の層
のうちの１層が絶縁層となるようにワークピースを設け
る段階を含むことを特徴とする、上記（１８）に記載の
方法。 （２０）前記設置段階（ａ）が、転移層を含む複数の層
のうちの１層が金属被覆層となるようにワークピースを
設ける段階を含み、前記仮付着段階（ｂ）が、前記金属
被覆層を半導体チップに電気的に結合する段階を含むこ
とを特徴とする、上記（１８）に記載の方法。 （２１）半導体チップへの前記金属被覆層の前記電気的
結合が、金属被覆層を半導体チップに電気的に結合する
ために、金属被覆層と半導体チップとの間に金属相互接
続を設ける段階を含むことを特徴とする、上記（２０）
に記載の方法。 （２２）転移層が活動回路層を含み、前記仮付着段階
（ｂ）が、金属相互接続を介して前記活動回路層を半導
体チップに電気的に結合する段階を含むことを特徴とす
る、上記（１８）に記載の方法。 （２３）前記仮付着段階（ｂ）が、活動層を半導体チッ
プに電気的に結合する金属相互接続の周りに絶縁を設け
る段階を含むことを特徴とする、上記（２２）に記載の
方法。 （２４）さらに、金属被覆パターンを半導体チップの側
面に施す段階を含み、前記施す段階が前記仮付着段階
（ｂ）の後、前記分離段階（ｃ）の前に実施されること
を特徴とする、上記（１８）に記載の方法。 （２５）さらに、前記分離段階（ｃ）の前に、半導体チ
ップの側面上にある前記金属被覆パターンに少なくとも
１個のハンダ・バンプを設ける段階を含むことを特徴と
する、上記（２４）に記載の方法。 （２６）複数の半導体チップの隣接する半導体チップの
平面状の主表面に各転移層が付着されるように、複数の
転移層が複数の半導体チップに付着され、前記形成段階
（ａ）が、複数のワークピースを設ける段階を含み、各
ワークピースが前記複数転移層のうちの１転移層を有
し、前記仮付着段階（ｂ）が、前記複数ワークピースの
各ワークピースが複数の半導体チップの少なくとも１個
の半導体チップにおいて平面状の主表面に隣接して配置
されるように、前記複数半導体チップと前記複数ワーク
ピースとのスタックを形成する段階を含み、複数の半導
体チップと複数のワークピースとがスタック内で間に差
し込まれることを特徴とする、上記（１８）に記載の方
法。 （２７）半導体チップの側面に金属被覆を施すための方
法であって、（ａ）ワークピースを設ける段階（ａ）
と、（ｂ）ワークピースを半導体チップに付着する段階
（ｂ）と、（ｃ）半導体チップの側面に直接金属被覆を
施して、その上に金属被覆パターンを生成する段階
（ｃ）と、（ｄ）半導体チップの側面上の金属被覆パタ
ーンに損傷を与えずに、半導体チップからワークピース
を分離する段階（ｄ）とを含む方法。 （２８）半導体チップが平面状の主表面を有し、前記付
着段階（ｂ）が半導体チップの平面状の主表面にワーク
ピースを付着する段階を含むことを特徴とする、上記
（２７）に記載の方法。 （２９）ワークピースが複数の層を有し、前記複数層の
うちの１層が転移層を含み、前記付着段階（ｂ）が、前
記分離段階（ｄ）の後も転移層がチップに付着された状
態で残るように、半導体チップにワークピースを付着す
る段階を含むことを特徴とする、上記（２８）に記載の
方法。 （３０）前記形成段階（ａ）が、絶縁層を含む転移層を
有するワークピースを設ける段階を含むことを特徴とす
る、上記（２９）に記載の方法。 （３１）前記形成段階（ａ）が、金属被覆層を含む転移
層を有するワークピースを設ける段階を含むことを特徴
とする、上記（２９）に記載の方法。 （３２）さらに、半導体チップの側面上に形成された金
属被覆パターンまたは半導体チップの少なくともいずれ
かに金属被覆層を電気的に結合する段階を含むことを特
徴とする、上記（３１）に記載の方法。 （３３）前記形成段階（ａ）が、活動回路層を含む転移
層を有するワークピースを設ける段階を含み、前記方法
がさらに、半導体チップの側面上にある前記金属被覆パ
ターンまたは半導体チップの少なくともいずれかに、前
記活動回路層を電気的に結合する段階を含むことを特徴
とする、上記（２９）に記載の方法。 （３４）前記付着段階（ｂ）が、転移層を半導体チップ
に接着する段階を含むことを特徴とする、上記（２９）
に記載の方法。 （３５）前記金属被覆段階（ｃ）が、半導体チップを外
部回路に接続するために、前記金属被覆パターンの一部
として金属の相互接続部を設ける段階を含むことを特徴
とする、上記（２７）に記載の方法。 （３６）電子モジュールの選択された側面と端面とに金
属被覆を施す方法であって、（ａ）そのうちの１層が金
属被覆層を含む、複数の層を有するワークピースを設け
る段階（ａ）と、（ｂ）ワークピースの金属被覆層が電
子モジュールの端面に接着されるように、ワークピース
を電子モジュールに一時的に付着する段階（ｂ）と、
（ｃ）電子モジュールの選択された側面に金属被覆パタ
ーンを形成する段階（ｃ）と、（ｄ）金属被覆層を電子
モジュールの端面に接着された状態で残して、電子モジ
ュールからワークピースの一部を分離する段階（ｄ）と
を含む方法。 （３７）さらに、電子モジュールの選択された側面上に
ある金属被覆パターンを、電子モジュールの端面に接着
された金属被覆層に電気的に結合する段階を含むことを
特徴とする、上記（３６）に記載の方法。 （３８）前記形成段階（ｃ）が、金属被覆パターンが電
子モジュールの端面を越えてワークピースの一部にかか
る延長部を有するように、電子モジュールの選択された
側面上に金属被覆パターンを形成する段階を含み、前記
金属被覆パターンの前記延長部によって、選択された側
面上にある金属被覆パターンを電子モジュールの端面に
接着された金属被覆層と電気的に結合することが容易に
なることを特徴とする、上記（３６）に記載の方法。 （３９）前記設ける段階（ａ）が、複数の層のうちの１
層が仮接着層を含むように、複数層のワークピースを設
ける段階を含み、前記分離段階（ｄ）が、前記仮接着層
において電子モジュールからワークピースの一部を分離
する段階を含むことを特徴とする、上記（３８）に記載
の方法。 （４０）電子モジュールの側面上にある金属被覆パター
ンの延長部が、ワークピースの仮接着層の厚さと実質上
等しいことを特徴とする、上記（３９）に記載の方法。 （４１）前記電子モジュールが複数の半導体チップを含
み、前記形成段階（ｃ）が、複数の半導体チップのうち
の少なくともいくつかが電気的に相互接続されるよう
に、電子モジュールの選択された側面上に金属被覆パタ
ーンを形成する段階を含むことを特徴とする、上記（３
６）に記載の方法。 （４２）電子モジュールが、電子モジュールの端面に隣
接して配置された端部半導体チップを含み、前記端部半
導体チップが活動半導体チップを含み、前記方法がさら
に、電子モジュールの選択された側面上にある金属被覆
パターンを、電子モジュールの端面に接着された金属被
覆層に電気的に結合する段階を含むことを特徴とする、
上記（４１）に記載の方法。 （４３）スタック中の隣接する２個の半導体チップの間
で、同様のエッチング特性を有する基板を有する複数の
半導体チップのスタックに含まれ、半導体チップ構造の
製造を容易にするためのワークピースであって、スタッ
ク中の半導体チップの基板の同様のエッチング特徴に対
応するエッチング特性を有するセパレータ基板と、セパ
レータ基板に結合された分離材料層とを含み、前記分離
材料層が優先的に除去できるように、前記分離材料層が
セパレータ基板の特性とは異なる特性を有する、ワーク
ピース。 （４４）さらに、分離材料層に結合された仮接着層を含
み、前記仮接着層によって、ワークピースを半導体チッ
プのスタックに含むことが容易になることを特徴とす
る、上記（４３）に記載のワークピース。 （４５）前記セパレータ基板が、第１主表面と第２主表
面とを有し、前記第１主表面と前記第２主表面とが平行
であり、前記材料層が前記第１主表面に隣接し、前記ワ
ークピースがさらに、分離材料層に隣接する第１仮接着
層とセパレータ基板の第２主表面に隣接する第２仮接着
層とを含むことを特徴とする、上記（４３）に記載のワ
ークピース。 （４６）さらに、前記第１仮接着層に隣接する転移層を
含み、前記転移層が絶縁層、金属層、および活動表面層
のうちの１つを含むことを特徴とする、上記（４５）に
記載のワークピース。 （４７）前記セパレータ基板が第１主表面と第２主表面
とを有し、前記第１主表面と前記第２主表面とが平行で
あり、前記分離材料層が第１分離材料層と第２分離材料
層とを含み、前記第１分離材料層が前記セパレータ基板
の前記第１表面に隣接し、前記第２分離材料層が前記セ
パレータ基板の前記第２表面に隣接し、前記分離ワーク
ピースがさらに、第１仮接着層と第２仮接着層とを含
み、前記第１接着層が前記第１分離材料層に隣接し、前
記第２仮接着層が前記第２分離材料層に隣接することを
特徴とする、上記（４３）に記載のワークピース。 （４８）同様の表面積を持つ平面状の主表面をそれぞれ
有する半導体チップのスタックに一時的に含まれ、半導
体チップ構造の製造を容易にするためのワークピースで
あって、平面状の主表面を有するセパレータ基板と、セ
パレータ基板の平面状の主表面上に配置された除去可能
な層と、除去可能な層の露出表面上に配置された転移層
とを含み、前記転移層が、セパレータ基板の前記平面状
主表面に実質上平行に延びる露出主表面を有し、前記転
移層の前記主表面が、半導体チップのスタック中の各半
導体チップの各平面状主表面の同様の表面積と同じ表面
積を有する、ワークピース。 （４９）前記転移層が電気的絶縁層を含み、半導体チッ
プのスタック中にワークピースを一時的に含めるとき、
前記電気的絶縁層が、スタック中の隣接する半導体チッ
プに結合されることを特徴とする、上記（４８）に記載
のワークピース。 （５０）転移層が金属被覆層を含み、半導体チップのス
タック中にワークピースを一時的に含めるとき、前記金
属被覆層が、隣接する半導体チップの露出表面に結合さ
れることを特徴とする、上記（４８）に記載のワークピ
ース。 （５１）転移層が活動回路層を含み、半導体チップのス
タック中にワークピースに一時的に含めるとき、前記活
動回路層が、隣接する半導体チップの露出表面に結合さ
れることを特徴とする、上記（４８）に記載のワークピ
ース。 （５２）転移層が永久接着層を含み、半導体チップのス
タック中にワークピースを一時的に含めるとき、前記永
久接着層が、隣接する半導体チップの露出表面に結合さ
れることを特徴とする、上記（４８）に記載のワークピ
ース。 （５３）除去可能な層が仮接着剤を含むことを特徴とす
る、上記（４８）に記載のワークピース。
【図面の簡単な説明】
【図１】本発明の第１の態様による、モノリシック電子
モジュールの製造に使用される２個の構成要素の１実施
例の立面図である。
【図２】本発明による側面の金属被覆のための、複数の
電子モジュールを含み、各電子モジュールが複数の半導
体チップで形成されている、長いスタック構造の部分立
面図である。
【図３】スタック構造の選択された側面から基板を除去
した後の、図２の長いスタック構造の部分立面図であ
る。
【図４】スタック構造の選択された側面の絶縁および研
磨後の、図３の長いスタック構造の部分立面図である。
【図５】スタック構造の選択された側面に沿って分離材
料層を選択的に除去した後の、図４の長いスタック構造
の部分立面図である。
【図６】ワークピースにおける金属被覆の中断を示す、
側面の金属被覆後の、図５の長いスタック構造の部分立
面図である。
【図７】本発明に従って得られるモノリシック電子モジ
ュールの部分立面図である。
【図８】本発明による分離ワークピースの別の実施例の
立面図である。
【図９】図８のワークピースをスタック構造中で隣接す
る２個の半導体チップ間に配置して、複数の半導体チッ
プを積層することから形成された、長いスタック構造の
部分立面図である。
【図１０】スタック構造の選択された側面上に第１絶縁
層を配置した後の、図９の長いスタック構造の部分立面
図である。
【図１１】スタック構造の選択された側面上の絶縁層を
パターン化および除去した後の、図１０の長いスタック
構造の部分立面図である。
【図１２】スタック構造の選択された側面を金属被覆し
た後の、図１１の長いスタック構造の部分立面図であ
る。
【図１３】スタック構造の選択された側面上に第２絶縁
層を配設およびパターン化した後の、図１２の長いスタ
ック構造の部分立面図である。
【図１４】ワークピースの仮接着層に沿って図１３の長
いスタック構造から分離することによって得られるモノ
リシック電子モジュールの部分立面図である。
【図１５】本発明によるワークピースのさらに別の実施
例の立面図である。
【図１６】スタック構造中で、複数の半導体チップと図
１５のワークピースとを積層にすることによって形成さ
れた長いスタック構造の部分立面図である。
【図１７】スタック構造の選択された側面上に絶縁層を
配置しパターン化した後の、図１６の長いスタック構造
の部分立面図である。
【図１８】選択された側面上に金属被覆を配置しパター
ン化した後の、図１７の長いスタック構造の部分立面図
である。
【図１９】選択された側面上の金属被覆を覆って絶縁層
を配置しパターン化した後の、図１８の長いスタック構
造の部分立面図である。
【図２０】ワークピースの仮接着層に沿って図１９の長
いスタック構造を分離することによって得られるモノリ
シック電子モジュールの部分立面図である。
【図２１】本発明の代替実施例による活動回路層を有す
る製造中のワークピースの立面図である。
【図２２】本発明の代替実施例による活動回路層を有す
る製造中のワークピースの図２１に続く立面図である。
【図２３】本発明の代替実施例による活動回路層を有す
る製造中のワークピースの図２２に続く立面図である。
【図２４】図２３のワークピースをスタック構造中で２
個の半導体チップ間に配置し、複数の半導体チップを積
層にすることによって形成された長いスタック構造の部
分立面図である。
【図２５】スタック構造の選択された側面上に金属被覆
処理を施した後の、図２４の長いスタック構造の部分立
面図である。
【図２６】ワークピースの仮接着層に沿って図２５の長
いスタック構造を分割することによって得られるモノリ
シック電子モジュールの部分立面図である。
【図２７】本発明のさらに別の態様による、ワークピー
スおよび半導体チップ構造の１実施例の立面図である。
【図２８】本発明による、ワークピースおよび半導体チ
ップ構造の代替実施例の立面図である。
【図２９】側面を金属被覆し、半導体チップ上にハンダ
・バンプを形成した後の、図２７の立面図である。
【図３０】仮接着層に沿ってワークピースおよび半導体
チップを分離することによって得られるモノリシック電
子モジュールの立面図である。
【図３１】半導体チップの選択された側面上に金属被覆
および接点バンプを形成した後の、図２８のワークピー
スおよび半導体チップ構造の立面図である。
【図３２】ワークピースが本発明のさらに別の実施例を
含む、複数のワークピースと複数の半導体チップとを交
互に積層することによって形成される長いスタック構造
を示す図である。
【図３３】長いスタック構造中の半導体チップの選択さ
れた側面上に金属被覆パターンおよび接点バンプを形成
した後の、図３２の長いスタック構造の部分側面図であ
る。
【符号の説明】
１０ 半導体チップ １２ ワークピース １４ 半導体基板 １５ 平面状の主表面 １６ 誘電層 １８ 永久接着剤 ２０ 転移配線 ２１ セパレータ基板 ２２ 分離材料層 ２３ 選択された側面 ２４ 仮接着層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイン・ジョン・ハウエル アメリカ合衆国05403 バーモント州バ ーリントン ハインズバーク・ロード サウス 1460 (72)発明者 ケネス・エドワード・バイルシュタイ ン・ジュニア アメリカ合衆国05452 バーモント州エ セックス・ジャンクション ウォールデ ン・ウッズ 11 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 23/52 H01L 25/065 H01L 25/07 H01L 25/18

Claims (53)

    (57)【特許請求の範囲】
  1. 【請求項１】スタックされた半導体チップからなる複数
    の電子モジュールの各電子モジュールの選択された側面
    に金属被覆を施すための方法であって、 （ａ）複数の電子モジュールの選択された側面が同一平
    面上になるように前記複数電子モジュールを含むスタッ
    クを形成する段階（ａ）であって、前記スタックの形成
    が、ワークピースをスタック中の２個の隣接する電子モ
    ジュール間に使用し、前記ワークピースが複数の電子モ
    ジュールの同一平面上にある選択された側面に対応する
    第１側面を有し、前記第１側面が、複数の電子モジュー
    ルの同一平面上にある選択された側面とは同一平面上に
    ない少なくとも１つの領域を有する段階（ａ）と、 （ｂ）スタックの金属被覆パターンを形成するために、
    前記スタックの複数の電子モジュールの前記選択された
    側面に金属被覆を施す段階（ｂ）であって、前記パター
    ンが前記ワークピースの前記第１側面にあって複数の電
    子モジュールの同一平面上にある前記選択された側面と
    は同一平面上にない前記領域において自動的に中断され
    る段階（ｂ）とを含む、金属被覆方法。
  2. 【請求項２】前記複数電子モジュールの各電子モジュー
    ルが半導体チップを含み、前記形成段階（ａ）が前記ス
    タック中で複数のワークピースを使用する段階を含み、
    各ワークピースがスタック中で２個の隣接する半導体チ
    ップ間に配置されることを特徴とする、請求項１に記載
    の金属被覆方法。
  3. 【請求項３】前記複数電子モジュールの各電子モジュー
    ルがｎ個の半導体チップを含み、ｎは２以上の整数であ
    り、前記形成段階（ａ）が前記スタックの形成と同時に
    ｎ個の半導体チップを積層することによって前記複数電
    子モジュールの各電子モジュールを形成する段階を含む
    ことを特徴とする、請求項１に記載の金属被覆方法。
  4. 【請求項４】前記複数電子モジュールの各電子モジュー
    ル中にあるｎ個の前記半導体チップの各半導体チップ
    が、ほぼ平行な２つの主表面を有し、前記形成段階
    （ａ）が、前記複数電子モジュールの各電子モジュール
    について、各半導体チップが隣接する半導体チップの主
    表面に積層されるように、ｎ個の前記半導体チップを積
    層する段階を含むことを特徴とする、請求項３に記載の
    金属被覆方法。
  5. 【請求項５】さらに、前記ワークピースにおいて前記ス
    タックを分割する段階を含み、前記ワークピースにおい
    て前記スタックを分割する前記段階が、前記金属被覆段
    階（ｂ）の後で、スタック金属被覆パターンの前記自動
    中断部において実施されることを特徴とする、請求項１
    に記載の金属被覆方法。
  6. 【請求項６】前記形成段階（ａ）が、スタック中の複数
    の電子モジュールの隣接する２個の電子モジュール間に
    各ワークピースが位置するように、複数のワークピース
    を使用する段階を含むことを特徴とする、請求項１に記
    載の金属被覆方法。
  7. 【請求項７】前記形成段階（ａ）がさらに、ワークピー
    スの第１側面に同一平面上にない前記領域を生成する段
    階を含み、前記生成段階が、溝を形成するためにワーク
    ピースから材料を優先的に除去する段階を含み、前記溝
    が前記第１側面に、スタック中の複数の電子モジュール
    の選択された側面と同一平面上にない領域を含むことを
    特徴とする、請求項１に記載の金属被覆方法。
  8. 【請求項８】材料を優先的に除去する前記段階が、前記
    金属被覆段階（ｂ）によって形成されたスタックの金属
    被覆パターンによって溝が橋絡されないように、溝が十
    分な深さになるまで材料を除去する段階を含む、請求項
    ７に記載の金属被覆方法。
  9. 【請求項９】前記ワークピースが、第１主表面と第２主
    表面とを有するセパレータ基板を含み、前記第１主表面
    と前記第２主表面とが実質的に平行で、前記ワークピー
    スがさらに、前記第１主表面と前記第２主表面との少な
    くとも一方の上に配置された分離材料の層を含み、前記
    形成段階（ａ）が、分離材料の前記層の一部を選択的に
    除去して、スタック中の複数の電子モジュールの同一平
    面上にある選択された側面とは同一平面上にない前記領
    域をワークピースの前記第１側面に画定する段階を含む
    ことを特徴とする、請求項１に記載の金属被覆方法。
  10. 【請求項１０】前記ワークピースがさらに仮接着層を含
    み、前記金属被覆プロセスがさらに、前記金属被覆段階
    （ｂ）の後に前記仮接着層に沿って前記ワークピースに
    おいて前記スタックを分割する段階を含むことを特徴と
    する、請求項９に記載の金属被覆方法。
  11. 【請求項１１】さらに、前記複数電子モジュールの各電
    子モジュールを予形成する段階を含み、各電子モジュー
    ルがｎ個の半導体チップを積層することによって予形成
    され、ｎが２以上の整数であり、各半導体チップの平面
    状の主表面が、電子モジュール中の隣接する半導体チッ
    プの平面状の主表面に固定されるようになることを特徴
    とする、請求項１に記載の金属被覆方法。
  12. 【請求項１２】各電子モジュールが２個の端部半導体チ
    ップを有し、各電子モジュールの２個の端部半導体チッ
    プの各チップが活動半導体チップを含むように、前記半
    導体チップを積層する段階を含むことを特徴とする、請
    求項１１に記載の金属被覆方法。
  13. 【請求項１３】前記形成段階（ａ）が、複数のワークピ
    ースを使用することによってスタックを形成する段階を
    含み、複数のワークピースの各ワークピースが、スタッ
    ク中の隣接する電子モジュールの端面に接着されること
    を特徴とする、請求項１２に記載の金属被覆方法。
  14. 【請求項１４】各ワークピースが複数の層から予形成さ
    れ、前記複数層の少なくとも１つが分離材料層を含み、
    前記形成段階（ａ）が、各ワークピースの前記分離材料
    層を優先的に除去して、スタック中の複数の電子モジュ
    ールの同一平面上にある選択された側面とは同一平面上
    にない前記領域をワークピースの前記第１側面内に画定
    する段階を含むことを特徴とする、請求項１３に記載の
    金属被覆方法。
  15. 【請求項１５】さらに、スタック中の複数の電子モジュ
    ールの選択された側面を絶縁した後に、スタック中の複
    数の電子モジュールの各電子モジュールを形成する半導
    体チップのうちの少なくともいくつかの半導体チップか
    ら、選択された側面において転移配線を露出させること
    を特徴とする、請求項１４に記載の金属被覆方法。
  16. 【請求項１６】前記金属被覆プロセス（ｂ）が、スタッ
    ク中に配置された前記複数ワークピースに関係なく、複
    数の電子モジュールの前記選択された側面上に前記スタ
    ック金属被覆パターンを付着させ、パターン化する段階
    を含むことを特徴とする、請求項１５に記載の金属被覆
    方法。
  17. 【請求項１７】さらに、前記金属被覆段階（ｂ）の後に
    各ワークピースにおいてスタックを分割する段階を含
    み、スタックが、複数の電子モジュールの同一平面上に
    ある選択された側面上でスタックの金属被覆パターンに
    損傷を与えずに分割されるように、前記分割が、複数の
    ワークピースの各第１側面内にある同一平面上にない領
    域におけるスタックの金属被覆パターンの自動的中断を
    利用することを特徴とする、請求項１６に記載の金属被
    覆方法。
  18. 【請求項１８】半導体チップの平面状の主表面に転移層
    を施すための方法であって、 （ａ）そのうちの１層が転移層を含む複数の層を有する
    ワークピースを設ける段階（ａ）と、 （ｂ）転移層が半導体チップの平面状の主表面に接着さ
    れるように、前記ワークピースを半導体チップの平面状
    の主表面に付着する段階（ｂ）と、 （ｃ）ワークピースの一部を半導体チップから分離する
    段階（ｃ）とを含み、 前記分離段階（ｃ）が、転移層を半導体チップの平面状
    の主表面に接着されたまま残すように実施されることを
    特徴とする方法。
  19. 【請求項１９】前記設置段階（ａ）が、転移層を含む複
    数の層のうちの１層が絶縁層となるようにワークピース
    を設ける段階を含むことを特徴とする、請求項１８に記
    載の方法。
  20. 【請求項２０】前記設置段階（ａ）が、転移層を含む複
    数の層のうちの１層が金属被覆層となるようにワークピ
    ースを設ける段階を含み、前記仮付着段階（ｂ）が、前
    記金属被覆層を半導体チップに電気的に結合する段階を
    含むことを特徴とする、請求項１８に記載の方法。
  21. 【請求項２１】半導体チップへの前記金属被覆層の前記
    電気的結合が、金属被覆層を半導体チップに電気的に結
    合するために、金属被覆層と半導体チップとの間に金属
    相互接続を設ける段階を含むことを特徴とする、請求項
    ２０に記載の方法。
  22. 【請求項２２】転移層が活動回路層を含み、前記仮付着
    段階（ｂ）が、金属相互接続を介して前記活動回路層を
    半導体チップに電気的に結合する段階を含むことを特徴
    とする、請求項１８に記載の方法。
  23. 【請求項２３】前記仮付着段階（ｂ）が、活動層を半導
    体チップに電気的に結合する金属相互接続の周りに絶縁
    を設ける段階を含むことを特徴とする、請求項２２に記
    載の方法。
  24. 【請求項２４】さらに、金属被覆パターンを半導体チッ
    プの側面に施す段階を含み、前記施す段階が前記仮付着
    段階（ｂ）の後、前記分離段階（ｃ）の前に実施される
    ことを特徴とする、請求項１８に記載の方法。
  25. 【請求項２５】さらに、前記分離段階（ｃ）の前に、半
    導体チップの側面上にある前記金属被覆パターンに少な
    くとも１個のハンダ・バンプを設ける段階を含むことを
    特徴とする、請求項２４に記載の方法。
  26. 【請求項２６】複数の半導体チップの隣接する半導体チ
    ップの平面状の主表面に各転移層が付着されるように、
    複数の転移層が複数の半導体チップに付着され、前記形
    成段階（ａ）が、複数のワークピースを設ける段階を含
    み、各ワークピースが前記複数転移層のうちの１転移層
    を有し、前記仮付着段階（ｂ）が、前記複数ワークピー
    スの各ワークピースが複数の半導体チップの少なくとも
    １個の半導体チップにおいて平面状の主表面に隣接して
    配置されるように、前記複数半導体チップと前記複数ワ
    ークピースとのスタックを形成する段階を含み、複数の
    半導体チップと複数のワークピースとがスタック内で間
    に差し込まれることを特徴とする、請求項１８に記載の
    方法。
  27. 【請求項２７】半導体チップの側面に金属被覆を施すた
    めの方法であって、 （ａ）ワークピースを設ける段階（ａ）と、 （ｂ）ワークピースを半導体チップに付着する段階
    （ｂ）と、 （ｃ）半導体チップの側面に直接金属被覆を施した後、
    パターニングにより金属被覆パターンを生成する段階
    （ｃ）と、 （ｄ）半導体チップの側面上の金属被覆パターンに損傷
    を与えずに、半導体チップからワークピースを分離する
    段階（ｄ）とを含む方法。
  28. 【請求項２８】半導体チップが平面状の主表面を有し、
    前記付着段階（ｂ）が半導体チップの平面状の主表面に
    ワークピースを付着する段階を含むことを特徴とする、
    請求項２７に記載の方法。
  29. 【請求項２９】ワークピースが複数の層を有し、前記複
    数層のうちの１層が転移層を含み、前記付着段階（ｂ）
    が、前記分離段階（ｄ）の後も転移層がチップに付着さ
    れた状態で残るように、半導体チップにワークピースを
    付着する段階を含むことを特徴とする、請求項２８に記
    載の方法。
  30. 【請求項３０】前記形成段階（ａ）が、絶縁層を含む転
    移層を有するワークピースを設ける段階を含むことを特
    徴とする、請求項２９に記載の方法。
  31. 【請求項３１】前記形成段階（ａ）が、金属被覆層を含
    む転移層を有するワークピースを設ける段階を含むこと
    を特徴とする、請求項２９に記載の方法。
  32. 【請求項３２】さらに、半導体チップの側面上に形成さ
    れた金属被覆パターンまたは半導体チップの少なくとも
    いずれかに金属被覆層を電気的に結合する段階を含むこ
    とを特徴とする、請求項３１に記載の方法。
  33. 【請求項３３】前記形成段階（ａ）が、活動回路層を含
    む転移層を有するワークピースを設ける段階を含み、前
    記方法がさらに、半導体チップの側面上にある前記金属
    被覆パターンまたは半導体チップの少なくともいずれか
    に、前記活動回路層を電気的に結合する段階を含むこと
    を特徴とする、請求項２９に記載の方法。
  34. 【請求項３４】前記付着段階（ｂ）が、転移層を半導体
    チップに接着する段階を含むことを特徴とする、請求項
    ２９に記載の方法。
  35. 【請求項３５】前記金属被覆段階（ｃ）が、半導体チッ
    プを外部回路に接続するために、前記金属被覆パターン
    の一部として金属の相互接続部を設ける段階を含むこと
    を特徴とする、請求項２７に記載の方法。
  36. 【請求項３６】スタックされた半導体チップからなる電
    子モジュールの選択された側面と端面とに金属被覆を施
    す方法であって、 （ａ）そのうちの１層が金属被覆層を含む、複数の層を
    有するワークピースを設ける段階（ａ）と、 （ｂ）ワークピースの金属被覆層が電子モジュールの端
    面に接着されるように、ワークピースを電子モジュール
    に一時的に付着する段階（ｂ）と、 （ｃ）電子モジュールの選択された側面に金属被覆パタ
    ーンを形成する段階（ｃ）と、 （ｄ）金属被覆層を電子モジュールの端面に接着された
    状態で残して、電子モジュールからワークピースの一部
    を分離する段階（ｄ）とを含む方法。
  37. 【請求項３７】さらに、電子モジュールの選択された側
    面上にある金属被覆パターンを、電子モジュールの端面
    に接着された金属被覆層に電気的に結合する段階を含む
    ことを特徴とする、請求項３６に記載の方法。
  38. 【請求項３８】前記形成段階（ｃ）が、金属被覆パター
    ンが電子モジュールの端面を越えてワークピースの一部
    にかかる延長部を有するように、電子モジュールの選択
    された側面上に金属被覆パターンを形成する段階を含
    み、前記金属被覆パターンの前記延長部によって、選択
    された側面上にある金属被覆パターンを電子モジュール
    の端面に接着された金属被覆層と電気的に結合すること
    が容易になることを特徴とする、請求項３６に記載の方
    法。
  39. 【請求項３９】前記設ける段階（ａ）が、複数の層のう
    ちの１層が仮接着層を含むように、複数層のワークピー
    スを設ける段階を含み、前記分離段階（ｄ）が、前記仮
    接着層において電子モジュールからワークピースの一部
    を分離する段階を含むことを特徴とする、請求項３８に
    記載の方法。
  40. 【請求項４０】電子モジュールの側面上にある金属被覆
    パターンの延長部が、ワークピースの仮接着層の厚さと
    実質上等しいことを特徴とする、請求項３９に記載の方
    法。
  41. 【請求項４１】前記電子モジュールが複数の半導体チッ
    プを含み、前記形成段階（ｃ）が、複数の半導体チップ
    のうちの少なくともいくつかが電気的に相互接続される
    ように、電子モジュールの選択された側面上に金属被覆
    パターンを形成する段階を含むことを特徴とする、請求
    項３６に記載の方法。
  42. 【請求項４２】電子モジュールが、電子モジュールの端
    面に隣接して配置された端部半導体チップを含み、前記
    端部半導体チップが活動半導体チップを含み、前記方法
    がさらに、電子モジュールの選択された側面上にある金
    属被覆パターンを、電子モジュールの端面に接着された
    金属被覆層に電気的に結合する段階を含むことを特徴と
    する、請求項４１に記載の方法。
  43. 【請求項４３】スタック中の隣接する２個の半導体チッ
    プの間で、同様のエッチング特性を有する基板を有する
    複数の半導体チップのスタックに含まれ、半導体チップ
    構造の製造を容易にするためのワークピースであって、 スタック中の半導体チップの基板の同様のエッチング特
    徴に対応するエッチング特性を有するセパレータ基板
    と、 セパレータ基板に結合された分離材料層とを含み、前記
    分離材料層が優先的に除去できるように、前記分離材料
    層がセパレータ基板の特性とは異なる特性を有する、ワ
    ークピース。
  44. 【請求項４４】さらに、分離材料層に結合された仮接着
    層を含み、前記仮接着層によって、ワークピースを半導
    体チップのスタックに含むことが容易になることを特徴
    とする、請求項４３に記載のワークピース。
  45. 【請求項４５】前記セパレータ基板が、第１主表面と第
    ２主表面とを有し、前記第１主表面と前記第２主表面と
    が平行であり、前記材料層が前記第１主表面に隣接し、
    前記ワークピースがさらに、分離材料層に隣接する第１
    仮接着層とセパレータ基板の第２主表面に隣接する第２
    仮接着層とを含むことを特徴とする、請求項４３に記載
    のワークピース。
  46. 【請求項４６】さらに、前記第１仮接着層に隣接する転
    移層を含み、前記転移層が絶縁層、金属層、および活動
    表面層のうちの１つを含むことを特徴とする、請求項４
    ５に記載のワークピース。
  47. 【請求項４７】前記セパレータ基板が第１主表面と第２
    主表面とを有し、前記第１主表面と前記第２主表面とが
    平行であり、前記分離材料層が第１分離材料層と第２分
    離材料層とを含み、前記第１分離材料層が前記セパレー
    タ基板の前記第１表面に隣接し、前記第２分離材料層が
    前記セパレータ基板の前記第２表面に隣接し、前記分離
    ワークピースがさらに、第１仮接着層と第２仮接着層と
    を含み、前記第１接着層が前記第１分離材料層に隣接
    し、前記第２仮接着層が前記第２分離材料層に隣接する
    ことを特徴とする、請求項４３に記載のワークピース。
  48. 【請求項４８】平面状の主表面をそれぞれ有する半導体
    チップのスタックに一時的に含まれ、半導体チップ構造
    の製造を容易にするためのワークピースであって、 平面状の主表面を有するセパレータ基板と、 セパレータ基板の平面状の主表面上に配置された除去可
    能な層と、 除去可能な層の露出表面上に配置された転移層とを含
    み、前記転移層が、セパレータ基板の前記平面状主表面
    に実質上平行に延びる露出主表面を有し、前記転移層の
    前記主表面が、半導体チップのスタック中の各半導体チ
    ップの各平面状主表面の表面積と同じ表面積を有する、
    ワークピース。
  49. 【請求項４９】前記転移層が電気的絶縁層を含み、半導
    体チップのスタック中にワークピースを一時的に含める
    とき、前記電気的絶縁層が、スタック中の隣接する半導
    体チップに結合されることを特徴とする、請求項４８に
    記載のワークピース。
  50. 【請求項５０】転移層が金属被覆層を含み、半導体チッ
    プのスタック中にワークピースを一時的に含めるとき、
    前記金属被覆層が、隣接する半導体チップの露出表面に
    結合されることを特徴とする、請求項４８に記載のワー
    クピース。
  51. 【請求項５１】転移層が活動回路層を含み、半導体チッ
    プのスタック中にワークピースに一時的に含めるとき、
    前記活動回路層が、隣接する半導体チップの露出表面に
    結合されることを特徴とする、請求項４８に記載のワー
    クピース。
  52. 【請求項５２】転移層が永久接着層を含み、半導体チッ
    プのスタック中にワークピースを一時的に含めるとき、
    前記永久接着層が、隣接する半導体チップの露出表面に
    結合されることを特徴とする、請求項４８に記載のワー
    クピース。
  53. 【請求項５３】除去可能な層が仮接着剤を含むことを特
    徴とする、請求項４８に記載のワークピース。
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