KR100210210B1 - 상호 접속된 표면 금속층을 갖는 전자모듈 및 그 제조 방법 - Google Patents

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에드워드 비일스타인 쥬니어 케네스
루이스 버틴 클로드
에드워드 크로닌 존
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마크 레아스 제임스
버드 필립스 로버트
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포만 제프리 엘
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Abstract

전기적으로 상호 접속된 측부 표면 금속층 및 단부 표면 금속층을 갖는 전자 모듈 및 그와 연관된 전자 모듈을 제조하기 위한 방법들이 기재되어 있다. 이 방법은 복수의 적층된 IC 칩을 포함하는 스택을 제공하는 단계를 포함한다. 측부 표면 박막 금속층이 상기 스택 상에 형성된다. 다음으로, 단부 표면 박막 금속층이 상기 스택 상에 형성되어 상기 측부 표면 및 단부 표면 박막 금속층이 직접 전기적으로 접속되도록 한다. 또한, 스택의 단부 표면 상에 단부 표면 금속층을 별도로 형성할 필요가 없도록 스택의 각각의 IC 칩이 단부 표면 금속층을 포함할 수도 있다. 또한, 이 방법은 IC 칩으로 된 롱 스택을 제공하고, 스택의 칩들을 테스트한 후, 테스트 결과에 기초하여 롱 스택을 제대로 기능하는 IC 칩으로 된 다수의 스몰 스택으로 분할하는 것을 포함한다. 전자 모듈, 전자 모듈 안에 있는 IC 칩들 및 이 IC 칩들로 구성되는 스택들에 대한 구체적인 설명도 제시되어 있다.

Description

상호 접속된 표면 금속층을 갖는 전자 모듈 및 그 제조 방법
제1도는 본 발명의 하나의 실시예에 따라 다수의 IC 칩을 함께 적층시켜 만든 스택의 일부분의 단면도.
제2도는 본 발명의 하나의 실시예에 따라 스택의 단부 표면(end surface)에 두꺼운 절연층을 형성한 후의, 제1도의 스택의 일부분의 단면도.
제3도는 본 발명의 하나의 실시예에 따라 스택의 측부 표면(side surface)에 대한 선택적 에칭(preferential etching)을 한 후의, 제2도의 스택의 일부분의 단면도.
제4도는 본 발명의 하나의 실시예에 따라 에칭된 측부 표면에 절연층을 형성한 후의, 제3도의 스택의 일부분의 단면도.
제5도는 본 발명의 하나의 실시예에 따라 트랜스퍼 금속들(transfer metals)의 끝을 노출시키기 위하여 절연된 측부 표면을 평탄화한 후의, 제4도의 스택의 일부분의 단면도.
제6도는 본 발명의 하나의 실시예에 따라 측부 표면 금속층 및 두꺼운 측부 표면 절연층을 형성한 후의, 제5도의 스택의 일부분의 단면도.
제7도는 본 발명의 하나의 실시예에 따라 측부 표면 금속층을 노출시키기 위하여 모듈의 단부 표면을 선택적으로 에칭(etching)하고 폴리싱(polishing)한 후의, 제6도의 스택의 일부분의 단면도.
제8도는 본 발명의 하나의 실시예에 따라 측부 표면 금속층으로 전기적으로 접속된 단부 표면 금속층을 형성한 후의, 제7도의 스택의 일부분의 단면도.
제9도는 본 발명의 하나의 실시예에 따라 측부 절연층에 대한 선택적 에칭을 한 후의, 제8도의 스택의 일부분의 단면도.
제10도는 본 발명의 하나의 실시예에 따라 스택의 측부 표면에 비아(via)와 전기적 접속부를 형성한 후의, 제9도의 스택의 일부분의 단면도.
제11도는 본 발명의 하나의 실시예에 따른 멀티-업 스택 프로세싱 고정체(multi-upstack processing fixture)의 단면도.
제12도는 본 발명의 하나의 실시예에 따른, 인티그럴 버퍼 칩(integral buffer chop)을 갖는 완성된 전자 모듈의 일부분의 단면도.
제13도는 본 발명의 하나의 실시예에 따른, 인티그럴 버퍼 칩과 측부 표면 접속부를 갖는 완성된 전자 모듈의 일부분의 단면도.
제14도는 본 발명의 하나의 실시예에 따른, 단부 표면 금속층에 본딩된(bonded) 땜납부(solder bump)를 갖는 완성된 전자 모듈의 일부분의 단면도.
제15도는 본 발명의 하나의 실시예에 따른, 반도체 칩의 롱 스택(long stack)의 사시도.
제16도는 본 발명의 하나의 실시예에 따른 제15도의 롱 스택의 칩 사이의 층(interchip layer)을 도시한 부분적 단면도.
제17도는 본 발명의 하나의 실시예에 따라 제15도의 롱 스택으로부터 형성된 스몰 스택(small stack)에 배치된 측부 표면 금속층의 일부분의 개략도.
제18도 내지 제19도는 본 발명의 하나의 실시예에 따른 제17도의 스택의 단면도.
제20도는 롱 스택의 칩 사이의 층(interchip layer)을 확대하여 도시한 도면으로서, 이 롱 스택 위에는 본 발명의 하나의 실시예에 따라 측부 표면 금속층이 배치되어 있는 것으로 도시한 도면.
제21도는 본 발명의 하나의 실시예에 따라 포토레지스트(photoresist) 층을 피착하고 패터닝(patterning)한 후의, 제20도의 스택의 일부분의 단면도.
제22도는 본 발명의 하나의 실시예에 따라 채널을 에칭한 후의 제21도의 스택의 일부분의 단면도.
제23도는 본 발명의 하나의 실시예에 따라 측부 표면 금속층 및 단부 표면 금속층을 갖는 스몰 스택의 단면도.
제24도는 본 발명의 하나의 실시예에 따른 제23도의 스몰 스택의 단부 표면을 개략적으로 도시한 도면.
제25a도는 스몰 스택의 개략적인 사시도로서, 이 스몰 스택의 각각의 IC 칩이 본 발명의 하나의 실시예에 따라 단부 표면 금속층과 트랜스퍼 금속층(transfer metallization layer)을 모두 갖는 것으로 도시한 도면.
제25b도는 스몰 스택의 개략적인 사시도로서, 이 스몰 스택의 각각의 IC 칩이 본 발명의 하나의 실시예에 따라 결합된 단부 표면 금속층과 트랜스퍼 금속층을 갖는 것으로 도시한 사시도.
제26도는 본 발명의 하나의 실시예에 따라 각각의 IC 칩의 트랜스퍼 금속과 연관된 T형 접속부(T-connect)를 형성한 후의, 제25도의 스몰 스택의 측면도.
제27도는 스몰 스택의 측면도로서, 이 스몰 스택의 각각의 IC 칩들이 본 발명의 하나의 실시예에 따라 단부 표면 금속과 트랜스퍼 금속을 모두 포함하는 것으로 도시한 도면.
제28도는 본 발명의 하나의 실시예에 따른 제27도의 스몰 스택의 단부 표면의 단면도.
제29도는 본 발명의 하나의 실시예에 따른, 제27도의 스몰 스택을 포함하는 완성된 전자 모듈의 부분적 단면도.
제30도는 본 발명의 하나의 실시예에 따라 얇은 측부 표면 절연층을 형성한 후의, 제2도의 스택의 일부분의 단면도.
제31도는 본 발명의 하나의 실시예에 따라 얇은 측부 표면 절연층에 개구(openings)를 패터닝하여 형성한 이후의, 제30도의 스택의 일부분의 단면도.
제32도는 측부 표면 금속층을 형성하고 그 위에 보호 절연층을 형성한 후의, 제31도의 스택의 일부분의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : IC칩 17 : 트랜스퍼 금속(transfer metal)
15 : 단부 표면 절연층 27 : 측부 표면 절연층
28 : T형 접속부 12 : 로직 버퍼 칩(logic buffer chip)
본 발명은 일반적으로 고밀도 전자 패키징(electronic packaging)에 관한 것이다. 더욱 구체적으로는, 본 발명은 다수의 반도체 칩으로 된 고밀도로 적층된 어레이(densely stacked array)를 포함하는 전자 모듈의 표면에 금속층을 형성하여 이들을 상호 접속시키는 기법에 관한 것이다. 또한, 본 발명은 다수의 전자 모듈이 형성될 수 있도록 하기 위하여 반도체 칩의 롱 스택(long stack)을 제대로 기능하는 반도체 칩(functional semiconductor chip)으로 된 다수의 스몰 스택(small stacks)으로 분할하는 기법에 관한 것이다.
집적 회로(IC) 기술이 개발된 이래로, 컴퓨터 및 컴퓨터의 기억 장치들은 반도체 물질로 된 웨이퍼로부터 형성된 IC 칩들로 만들어졌다. 웨이퍼를 만든 후, 전형적으로는 이 웨이퍼를 다이싱(dicing)함으로써 칩들을 서로 분리시킨다. 그 후, 개별 칩들은 다양한 종류의 캐리어(carrier)에 본딩(bonding)되고, 와이어(wire)에 의해 상호 접속되어 패키징된다. 그러한 이차원(two-dimensional) 칩 패키징에 따르면, 주어진 공간에 제조할 수 있는 회로 수를 최적화시키지 못하고, 또한 신호들이 칩들 사이로 전달될 때 원하지 않는 신호 지연, 캐패시턴스 및 인덕턴스를 발생시킬 수 있게 된다.
최근에, 3차원의 전자 모듈이 중요한 패키징(packaging) 기법으로 등장하게 되었다. 전형적인 3차원 전자 모듈은 스택(stack)으로서 서로 접착되어 고정된 다수의 IC 칩으로 구성된다. 금속층이 전자 모듈의 측부 표면(side surface) 바로위에 제공되며, 이 측부 표면은 스택의 IC 칩들의 가장자리측 표면(edge surface)에 의해 부분적으로 정의된다. 이 측부 표면 금속층은 스택 내의 칩들을 상호 접속시키고, 스택이 모듈 외부의 회로에 전기적으로 쉽게 접속되도록 한다. 구체적으로는, 금속층은 개별 접속부(individual contacts)와 버스 접속부(bus contacts)를 포함할 수 있다.
전자 모듈의 전체 크기(dimension)는 산업 표준의 패키지에 들어가기 위해서 최소화되어야 하고, 그 크기가 작을수록 값이 올라간다. 전형적인 응용례로서, 이전 세대의 메모리 칩(예를 들어 16 Mbit DRAM)과 동일한 제어 기능들을 가지면서 4배의 비트 수를 갖는 차세대 메모리 칩(예를 들어, 6400만 비트의 다이내믹 랜덤 액세스 메모리, 즉 64 Mbit DRAM)을 들 수 있다 이는 반도체 장비와 프로세스(process)의 발전에 의하여 크기가 현저하게(2x) 감소될 때에만 가능한 것이다. 단일 칩 반도체 장비와 프로세스 상의 필요한 진전이 이루어지기를 기다리는 대신에, 기존의 메모리 칩(16 Mbit)들을 결합하여 그들이 차세대 메모리 칩(64 Mbit) 기능을 발휘하도록 하는 방법을 사용할 수도 있다. 칩 스태킹 기술(chip stacking technology)은 그러한 방법을 제공한다. 예를 들어, 4개의 16 Mbit 메모리 칩과 하나의 버퍼 칩(buffer chip)을 적층(stacking)시킴으로써 64 Mbit 메모리 칩 기능을 하도록 할 수 있다. 그러나, 이러한 전자 모듈은 단일 64 Mbit 메모리 칩의 공간에 들어갈 수 있도록 되어야 한다. 따라서, 크기를 최소화하는 것이 이 기술의 성공에 중요하다. 그러나, 현재의 스태킹 기술은 필요한 만큼 3기를 최소화시키지 못한다.
모듈들을 외부 전기 회로에 접속시키기 위하여 사용되는 수단은 전자 모듈의 전체 크기에 영향을 준다. 전술한 측부 표면 접속 기법에 부가하여, 스택 내의 단부 반도체 칩(end semiconductor chip)의, 실질적으로 평탄한 주표면(main surface)에 의해 정의되는 전자 모듈의 단부 표면(end surface)을 통하여도 접속이 이루어질 수 있다. 전자 모듈의 단부 표면으로부터 외부 회로로 접속하는 것은 전형적으로는 두꺼운 세라믹 엔드 캡(thick ceramic end cap)을 사용하여 수행된다. 엔드 캡의 앞면(front surface)은 외부 접속용의 금속 접속부(metallized contacts)를 포함한다.
세라믹 엔드 캡 기법은 전자 모듈의 크기를 현저히 증가시킨다. 두꺼운 엔드 캡이 필요하게 되는 주요한 이유는, 측부 표면 금속을 엔드 캡 상의 뒷면 트랜스퍼 와이어링(back surface transfer wiring)에 확실하게 접속시키기 위하여, (엔드 캡의 가장자리측 표면에 대응하는,) 전자 모듈의 측부 표면상의 T형 접속부(T-connects를 사용하기 때문이다. 엔드 캡은 측부 표면 T형 접속부를 수용할 수 있을 만큼 충분히 두꺼워야 한다 [즉, 엔드 캡의 가장자리(edge)가 충분히 폭이 넓어야 한다]. 따라서, 엔드 캡은 그들이 포함되는 전자 모듈의 크기를 증가시킨다.
또한, 세라믹 엔드 캡은 일반적으로 후막 와이어링(thick-film wiring)을 사용하기 때문에 와이어링 밀도 문제가 발생하게 된다. 현재 사용되는 후막 와이어링을 위한 와이어링 그라운드 룰(wiring ground rules)은 박막 와이어링(than-film wiring)에 사용되는 것보다 훨씬 크다. 롱 스택에서는, 엔드 캡에서 요구되는 와이어링 밀도가 후막 기술의 최소 와이어링 폭과 공간을 초과할 수 있다. 박막 와이어링을 사용할 수 있지만, 두꺼운 엔드 캡에 박막 와이어링을 부가하는 것은 비용이 많이 들고 복잡하다. 따라서, 두꺼운 엔드 캡은 모듈의 크기를 증가시키고 모듈이 포함할 수 있는 IC 칩의 수를 제한하게 된다.
IC 칩과 두꺼운 세라믹 엔드 캡 사이의 접속은 복잡하고 비용이 많이 든다.
구체적으로는, 엔드 캡의 앞면의 접속부로부터 시작되는 전기적으로 도전성인 비아(via)들은 엔드 캡의 뒷면까지 완전히 에칭된다. 뒷면 트랜스퍼 금속(back surface transfer metallifation)은 비아들로부터(모듈의 측부 표면에 대응하는) 엔드 캡의 가장자리까지 연장되어 측부 표면 금속층으로의 접속을 가능하게 한다.
IC 칩의 스택의 표면 상의 표면 금속층과 관련하여 절연층을 형성하는 것에 특별한 문제들이 있다. 전자 모듈을 위한 현재의 절연층 피착 기법들은 통상 스택의 표면에 액체의 스핀 어플라이(spin applying a liquid)를 수행하는 단계를 포함하게 된다. 이에 의하여, 개개의 스택에(전체 면적과 막 두께의 백분율로서) 큰 에지 효과(egde effect)를 준다는 점 및 단일 고정체(single fixture) 내에서의 다수의 스택 스피닝(multiple stack spinning)을 수행하기 위해서 균형 요구 조건(balance requirements)이 엄격하다는 점을 포함하여 몇몇 문제들이 발생한다. 에지 효과를 최소화하고 다수의 스택 절연체 스핀(multiple stack insulator spin)을 적절히 균형잡기 위한 고유의 비싼 고정체들(fixtures)을 만드는 것도 가능하지만, 이렇게 하면 비용이 증가된다. 이러한 문제들은(본 명세서에서 롱 스택보다 적은 수의 IC 칩으로 이루어진 스택으로 정의되는) 스몰 스택들을 처리하려고 할 때 더 악화된다.
현재로는, 스몰 스택을 형성하는 데에는 롱 스택을 형성하는 것과 그것을 다수의 스몰 스택으로 분할하는 것이 필요하다. 이것은 롱 스택의 선정된 위치에서 수행된다. 예를 들어, 스몰 스택이 네개의 전기적으로 양호한 번드-인 메모리 칩(burned-ln memory chip)과 하나의 엔드 캡을 포함하려면, 번-인 및 프로세스 칩 손실을 감안하여 각각의 스몰 스택에 추가의 IC 칩을 포함시킴으로써 스몰 스택 내에 네개의 양호한 IC 칩이 확실히 포함되도록 해야 한다. 따라서, 롱 스택 내의 각각의 스몰 스택은, 예를 들어 6개의 메모리 칩과 엔드 캡으로 구성될 수 있다.
롱 스택을 스몰 스택들로 분할하는 것은 하나의 스몰 스택의 엔드 캡과 그 다음 스몰 스택의 첫번째 칩 사이에서 수행된다.
현재의 롱 스택/스몰 스택 구조는 분명히 몇몇 제한점이 있다. 4개의 주 메모리 칩(primary memory chip)과 두개의 여분 메모리 칩(spare memory chip)을 포함하는 스몰 스택의 경우에, 만일 여분 칩들이 불필요하게 되면 스몰 스택은 사용도 되지 않는 2개의 전기적으로 양호한 번드-인 메모리 칩을 포함하고 있는 것이 된다. 게다가, 여분 칩들을 포함하게 되면 전자 모듈의 전체 크기가 증가하게 된다. 마찬가지로, 만일 번-인 및 큐브 프로세싱(burn-in and cube processing)에 의하여 스몰 스택 내에 4개 보다 적은 수의 양호한 칩이 남게 되면, 스몰 스택 전체가 쓸모없게 된다. 따라서, 나머지(0개부터 3개 사이의) 전기적으로 양호한 번드-인 칩들은 버리게 된다 즉, 롱 스택을 선정된 분할 지점에서 분할시키는 현재의 기법은 전기적으로 양호한 번드-인 칩들의 불필요한 손실을 가져와서 그만큼 제품 비용에 영향을 주는 결과를 초래한다.
본 발명은 상기와 같은 문제점들을 모두 해결하고자 하는 것이다.
본 발명의 한가지 특징에 따르면, 본 발명은 전자 모듈을 형성하는 방법을 포함한다. 이 방법은 IC 칩들의 가장자리측 표면이 스택의 제1표면을 적어도 부분적으로 정의하도록 적층된 복수의 IC 칩들로 구성된 스택을 제공하는 것을 포함한다. 제1박막 금속층은 스택의 제1표면 상에 형성되고, 제1절연층이 그 위에 형성된다. 다음으로, 제2박막 금속층이 스택의 제2표면 위에 형성되는데, 이 제2표면은 제1표면에 수직이고 제1박막 금속층이 이 제2표면까지 연장된다. 제1박막 금속층으로의 전기적 접속을 위해 제2박막 금속층은 스택의 제1표면을 지나 연장된다.
본 발명의 특징을 개량한 것으로서, 제1절연층은 제1박막 금속층 위에 스택의 제1표면에 다수의 절연층을 가함으로써 형성할 수 있다. 이와 유사하게, 제1박막 금속층의 형성 이전에, 스택의 제2표면에 다수의 박막 절연층을 순차적으로 트랜스퍼(transfer)시킴으로써 제2절연층을 형성할 수 있다. 제2절연층은 그 위에 제2박막 금속층이 형성될 수 있도록 한다.
전술한 본 발명의 특징을 보다 개량한 것으로서, 제2박막 금속층을 형성하기 이전에 제2절연층을 얇게 하여 제2박막 금속층을 그 얇아진 제2절연층 위에 형성시킬 수 있다. 또한, 제2박막 금속층을 형성한 후에, 제1절연층을 얇게 하여 그 제1절연층의 얇아진 표면에서 제2박막 금속층을 노출시킬 수 있다.
전술한 특징을 개량한 것으로서, 본 발명은 전자 모듈을 형성하는 방법을 포함한다. 이 방법은 복수의 적층된 IC 칩을 포함하는 스택을 제공하는 단계를 포함한다. 단부 IC 칩을 포함하는 적어도 두개의 IC 칩은 주표면, 주표면 위에 배치된 트랜스퍼 금속층(transfer metallization layer) 및 주표면 위에 배치된 단부 표면 금속층을 갖고 있다. 또한, 스택의 각각의 IC 칩은 가장자리측 표면을 갖고 있다.
IC 칩들의 가장자리측 표면은 스택의 측부 표면을 적어도 부분적으로 정의한다.
다음으로, 제1금속층이 스택의 측부 표면에 형성되어, 적층된 IC 칩들 중 적어도 몇개를 전기적으로 접속시키도록 한다. 또한, 제1금속층은 스택의 단부 IC 칩의 단부 표면 금속층에 접속되도록 형성된다. 따라서, 전기적으로 상호 접속된 IC 칩들의 외부로의 전기적 접속은 스택의 단부 IC 칩의 단부 표면 금속층을 통하여 할 수 있게 된다. 스택과 제1금속층은 함께 전자 모듈을 구성한다.
전술한 특징을 개량한 것으로서, 제1금속층을 형성하는 단계는 스택의 단부 IC 칩의 단부 표면 금속층을 노출시키는 단계를 더 포함한다. 단부 표면 금속층은(그것이 연장되는) 스택의 측부 표면으로 노출되어 제1금속층으로부터 그 스택의 측부 표면으로 전기적 접속부가 만들어질 수 있도록 한다. 또한, 스택의 IC 칩들에서는 스택의 측부 표면으로부터 금속층들로의 분리된 전기적 접속을 할 수 있도록 하기 위하여 그들의 트랜스퍼 금속층 위에 배치되는 그들의 단부 표면 금속층이 제공될 수 있다.
본 발명의 또 다른 특징에 따르면, 본 발명은 전자 모듈을 형성하는 방법을 포함한다. 이 방법은 제1복수의 적층된 IC 칩을 포함하는 롱 스택으로서, 이 롱 스택의 제2복수의 IC 칩 각각은 롱 스택 내의 인접하는 IC 칩으로부터 분리할 수 있게 되는 롱 스택을 제공하는 단계를 포함한다. 롱 스택을 제공하는 단계 후에, 그 안에서 적어도 하나의 분할 지점(segmentation point)이 결정되는데, 이 분할 지점은 제2복수의 IC 칩 중 임의의 IC 칩과 그 인접하는 IC 칩 사이에 위치할 수 있다. 그 후, 롱 스택은 분할 지점에서 적어도 두개의 스몰 스택으로 분리되고, 이 두개의 스몰 스택들 중 하나는 전자 모듈을 구성한다.
전술한 특징을 개량한 것으로서, 이 방법은 롱 스택의 각각의 IC 칩을 테스팅(testing)하는 단계와 이에 기초하여 분할 지점을 결정하는 단계를 포함할 수 있다. 또한, 테스팅 후에, 이 방법은 롱 스택의 측부 표면에 제1금속층을 형성하는 단계를 포함할 수 있다. 이 제1금속층은 테스팅 단계의 결과에 기초한 패턴을 가져서, 전자 모듈이 상호 접속된 복수의 적층된 제대로 기능하는 IC 칩을 포함하도록 할 수 있다.
전술한 특징들을 요약하면, 본 발명의 기법들은 두꺼운 엔드 캡을 필요로 하지 않으면서 상호 접속된 측부 표면 금속층 및 단부 표면 금속층을 갖는 전자 모듈이 형성될 수 있도록 한다. 또한, 본 명세서에 기술된 기법들은 전자 모듈의 크기를 전체적으로 감소시켜, 이들이 보다 작은 전자 패키지에 들어갈 수 있도록 한다.
하나의 실시예에서, 본 발명의 기법들은 전자 모듈에 전기적으로 상호 접속된 측부 표면 금속층 및 단부 표면 금속층을 형성할 수 있도록 한다. 각각의 측부표면 및 단부 표면과 관련된 절연층들은 얇게 할 수 있어서, 전자 모듈의 전체 크기를 감소시키게 된다.
또 다른 실시예에서, IC 칩의 롱 스택을 테스팅하고, 이를 IC 칩으로 된 다수의 스택으로 분할한다. 이 롱 스택은 임의의 두 인접하는 칩들 사이에서라도 분할을 할 수 있도록 만들어진다. 따라서, 테스팅 단계 후에, 제대로 기능하는 IC 칩들 만으로 구성된 스몰 스택들이 형성된다. 이에 의하여 전자 모듈 내에서 여분 IC 칩들을 제거할 수 있게 되고, 따라서 전자 모듈의 전체 크기가 감소하게 된다.
또한, 본 발명의 전기적으로 상호 접속된 측부 표면 및 단부 표면 금속층 기법과 결합하면, 완전히 기능하고 크기가 감소된 전자 모듈을 형성할 수 있다.
본 발명은 모듈의 각각의 IC 칩이 트랜스퍼 금속층과 단부 표면 금속층을 모두 포함하는 전자 모듈을 형성하는 기법을 더 포함한다 이 단부 표면 금속층은 스택의 단부 IC 칩에 사용된다. 따라서, 전자 모듈을 구성하는 IC 칩 스택에 단부 표면 구조물을 부가하지 않고서도 단부 표면 금속층을 갖는 전자 모듈을 만들 수 있다. 따라서,모듈의 전체 크기는 줄어들게 된다. 또한, 이들 기법을 상기 롱 스택/스몰 스택 분할 프로세스들과 결합하여 스택 내의 여분 IC 칩들이 필요없도록 할 수 있다.
본 명세서에서 설명된 본 발명의 통합 기법들(synergistic techniques)은 상호 접속된 표면 금속층들과 감소한 전체 크기를 갖는 보다 진보한 전자 모듈을 형성할 수 있도록 한다.
본 발명의 주제는 본 명세서의 결론 부분에서 특히 지적되고 명백히 청구되어 있다. 그러나, 본 발명은 그 구성에 있어서나 방법에 있어서나 그 목적 및 장점들과 함께, 다음의 상세한 설명을 참조함으로써 가장 잘 이해할 수 있을 것이다.
본 발명은 전기적으로 상호 접속된 측부 표면 금속층 및 단부 표면 금속층을 갖는 전자 모듈을 포함한다. 이를 위하여, 상호 접속된 측부 표면 금속층 및 단부 표면 금속층을 전자 모듈에 형성하기 위한 바람직한 실시예가 본 명세서에 기술되어 있다. 특별히 지적한 경우 이외에는, 본 명세서에서 이하 설명된 기법들은 IC 칩으로 된 롱 스택과 스몰 스택에 모두 적용된다.
제1도는 거의 직각인 평행 육면체 모양으로 형성된 IC 칩(11)의 스택의 일부분의 단면도이다. IC 칩들(11)에 의하여 수행되는 전형적인 기능들은 예를 들어, 메모리 모듈을 형성하기 위한 메모리 및/또는 메모리 제어 기능들을 포함할 수 있다. 그러나, 각각의 칩은 관련 기술 분야에서 알려진, IC 칩에 고안하기 위한 어떠한 종류의 기능이라도 포함할 수 있다. 트랜스퍼 금속(17)은 스택의 각각의 IC 칩과 관련되어 있고, 이 IC 칩을 스택 내의 다른 칩이나 외부 회로로 접속시키기 위하여 사용된다. 적층되면, 칩들(11)의 트랜스퍼 금속(17)은 IC칩의 스택의 적어도 하나의 선택된 측부 표면으로 연장된다. 각각의 칩(11)의 표면에서 트랜스퍼 금속(17)의 위와 아래에 배치된 절연체(13)는 각각의 트랜스퍼 금속을 전기적으로 절연시키고 분리시킨다. IC 칩들은(도시되지 않은) 얇은 접착층(thin layers of adhesive)에 의하여 적층되어 있다.
구체적인 예로서, 칩들의 스택은 메모리 모듈을 구성할 수 있으며, 여기서 각각의 IC 칩(11)은 그 액티브 표면(active surface) 위에 형성된 폴리이미드(Polyimide)와 같은 각각의 절연층(13)을 갖는다. 또한, 절연층(13)은 각각의 트랜스퍼 금속(17)을 전기적으로 절연시키며, 이는 Ti/Al(Cu) 구조로 구성될 수 있다.
트랜스퍼 금속(17)은 절연체(13) 내에 형성된 종래의 금속으로 된 비아(via)에 의하여 각각의 칩의 액티브 입/출력 패드(I/O pad)로 접속된다. 또한, 트랜스퍼 금속층은 스택의 단부 IC 칩 상의 I/O 패드로부터 이후에 모듈의 단부 표면에 형성되는 전기적 접속부로의 전기적 접속을 할 수 있게 하는 접속 패드들(contact pads: 19)을 포함한다 [접속은 절연층(13)을 통하여 비아를 사용함으로써 이루어짐 - 예를들어, 제8도 참조].(도시되지 않은) 얇은 접착층들은 브리지워터, 엔 제이.(Bridgewater, N.J.)에 위치한 내셔널 스타치 앤드 케미컬 사(National Starch and Chemical Co.)에 의해 제조되는 더미드(Thermid)와 같은 상업적으로 이용가능한 다양한 고온 접착 물질들 중 어느 것이라도 포함할 수 있다.
프로세싱은 계속되어, 스택의 단부 표면에 [예를 들어,25-50㎛의 폴리이미드와 같은] 두꺼운 절연막(15)을 피착하게 된다(제2도). 피착된 폴리이미드의 에지 비딩(edge beading)을 피하고 균일성(uniformity)을 향상시키기 위하여, 발명의 명칭이 매우 얇은 폴리이미드 폴리머 필름 및 그 제조라고 되어 있는, 1989년 11월 14일에 특허가 허여되고 본 명세서에서 참고 문헌으로 사용된 미합중국 특허 제4,880,699호에 개시된 기법을 사용하여, 다수의 얇은 절연층을 단부 표면에 순차적으로 형성시킴으로써 두꺼운 절연체를 만들 수 있다. 이들 기법들은 고리모양(또는 이와 대체할 수 있는 모양) 내에서의 얇은 액체 절연막의 형성을 할 수 있도록 한다. 액체 막 표면력(liquid film surface forces)은 막이 형성되고 스택의 단부 표면에 피착될/트랜스퍼될 수 있을 정도로 충분히 오랫동안 견디도록 해준다.
따라서, 트랜스퍼는 스택을 액체 막을 통하여 통과시키거나 막을 스택에 접촉시킨 후에 고리를 제거함으로써 이루어진다. 이 막 트랜스퍼 기술에 의하여 에지 비딩이 거의 없는 극히 균일한 박막을 만들게 된다. 따라서, 에지 근처에서의 프로세싱이 나빠지지 않는다. 또한, 종래의 스핀 어플라이 기술(spin apply technology)을 이용할 때 생기는 많은 양의 재료 낭비도 제거할 수 있다. 따라서, 프로세싱 비용이 더 절감된다.
박막 절연층 기술은 단일 고정체 내에서의 다수의 스택의 동시 프로세싱을 가능하게 한다. 제11도의 멀티-업(mutli-up) 고정체는 세개의 스택을 동시에 프로세싱할 수 있도록 한다. 이 도면은 동시에 프로세싱할 수 있는, IC 칩 스택들의 다양한 크기, 종류 및 방향(orientation)의 예들을 보여주기 위한 것이다. 다른 크기, 종류 및 방향의 IC 칩 스택들도 사용할 수 있다.
구체적으로는, 다수의 스택을 포함하는 고정체가 박막 절연체를 통과하거나, 이에 접촉된다. 따라서, 이 박막 절연체는 세개의 스택의 노출된 수평 표면(24A-C, 즉 업 표면, 따라서 멀티-업 프로세싱이라고 불림)으로 트랜스퍼된다. 세개의 스택의 세개의 수평 표면(24A-C)은 실질적으로 동일 평면상이므로(coplanar), 모든 세개의 표면이 박막 절연층으로 동시에 접속될 수 있게 된다는 것을 주목해야 할 것이다.
구체적인 프로세스 예로서, 일단 단부 표면 절연체(15)를 가하고 나면, 선택된 측부 표면은 트랜스퍼 금속(17)의 단부(ends)를 노출시키기 위한 프로세싱을 거치게 된다. 예를 들어 선택적 에칭 프로세스를 사용하여 칩(11)의 가장자리가 바람직하게 제거된다(제3도) 그 후, 절연층이 피착되고(제4도), 트랜스퍼 금속(17)의 단부만을 노출시키기 위하여 제거된다(제5도).
그 후, 측부 표면 금속층(25)이 모듈의 선택된 측부 표면 상에 형성된다(제6도). 구체적으로는, 측부 표면 금속층(25)은 트랜스퍼 금속(17)으로 전기적으로 접속되어 스택의 IC 칩들을 상호 접속시키도록 패터닝되는 박막 금속층을 포함할 수 있다. 박막 금속층을 피착함으로써 금속층(25)을 트랜스퍼 금속(17)으로 전기적으로 접속시키는 T형 접속부(38)가 형성되게 된다. 전형적인 프로세스 예로서, 표준광리소그래피 박막 피착 기술(standard photolithographic thin-film apply technique)을 사용하여 박막 측부 표면 금속을 형성하게 된다. 다음으로, 예를 들어 상기 박막 절연층 트랜스퍼 기법들을 사용하여 두꺼운 (25-50㎛) 층으로서 측부 표면 절연층(27)을 형성하게 된다.
IC 칩의 스택에 측부 표면 금속층을 형성하는 또 하나의 방법을 아래에 설명하기로 한다. 제2도의 칩 스택의 선택된 측부 표면이 평탄화되어, 트랜스퍼 금속(17)의 단부를 노출시킨다. 그 후, 얇은 절연층(26)이 모듈의 평탄화된 측부 표면에 피착된다(제30도). 그 후, 표준 광리소그래피 프로세싱을 사용하여 얇은 절연층(26) 내에 비아(28)를 만들어 트랜스퍼 금속(17)의 단부를 노출시킨다(제31도). 그 후, 박막 측부 표면 금속층(25)이 피착되고, 두꺼운 절연층(27)에 의하여 덮이게 된다. 박막 금속층을 피착함으로써 금속층(25)을 트랜스퍼 금속(17)으로 전기적으로 결합시키는 T형 접속부가 형성되게 된다. 상기 실시예들에서와 같이, 박막 절연층 트랜스퍼 기법은 얇은 절연층(26)과 두꺼운 절연층(27)을 형성하기 위하여 사용될 수 있다.
측부 표면 금속층(25) 및 연관된 절연층(27)을 형성한 이후에, 스택의 단부표면을 노출시키기 위하여 멀티-업 고정체(multi-up fixture) 내에서 스택의 방향을 재조정할 수 있다. 사실, 하나의 멀티-업 고정체를 사용하여 많은 스택을 동시에 프로세싱할 수 있다(제11도). 그 후, 화학적 및/또는 기계적 방법을 사용하여 단부 표면 절연체(15)의 두께를 감소시켜서, 측부 표면 금속층(25)의 단부를 노출시키게 된다(제7도). 구체적으로는, 단부 표면 절연체의 두께를 예를 들어 10㎛ 이하로 얇게 하기 위하여 상기 기술한 선택적 에칭 및 기계적 폴리싱 기법들을 사용할 수 있다 사실, 단부 표면 절연층(15)을 완전히 제거할 수도 있다. 그 후, 표준 광리소그래피와 박막 피착 기술을 사용하여 단부 표면 금속층(33)과 전기 접속부(31)를 형성하게 된다(제8도). 도시된 바와 같이, 단부 표면 금속층(33)은 측부 표면 금속(25)에 접속되어 있다 일반적으로, 전기 접속부(31)를 형성하기 이전에, 단부 IC 칩 상의 I/O 패드들을 접속시키는 트랜스퍼 금속 접속부(19)로 비아(32)를 형성하기 위하여 표준 패터닝 에칭 기법을 사용한다. 따라서, T형 접속부(38)를 사용하여 단부 표면 외부 접속부(31)를 갖는 단부 표면 금속층(33)으로 접속된 측부 표면 금속층(25)을 갖는 완성된 전자 모듈이 형성된다.
본 발명의 기법들은 단부 표면 및 측부 표면 모두에 전기 접속부를 갖는 전자 모듈을 형성하기 위하여 활용할 수 있다. 구체적인 프로세스 예로서, 박막 금속층(25)과 연관된 측부 표면(101)을 프로세싱할 수 있도록 칩 스택의 방향을 재조정하게 된다(제9도), 또다시, 화학적 및/또는 기계적 기법을 사용하여, 두꺼운 측부 절연층을 원하는 두께로 [예를 들어 측부 표면 금속(25) 위로 약 2-8㎛로] 얇게 만든다. T형 접속부의 십자가부(cross member: 즉, 위쪽 반)를 위한 공간을 확보하기 위하여 절연층(27)을 두껍게 피착하고, 두꺼운 채로 둘 수 있으나, 만일 측부 표면 패드(34)를 만들고자 한다면, 비아(32)가 너무 깊게 되지 않도록 절연층(27)을 얇게 하는 것이 바람직하다. 절연층(27)을 얇게 하면 전자 모듈의 전체 크기도 감소하게 된다. 비아(32)는 다수의 전기 접속부를 포함하는 측부 표면 금속층(34)의 일부분으로서 얇아진 측부 절연층(27) 내에 형성된다. 이 층(접속부)은 전술한 단부 표면 접속부 형성 기법과 유사한 기법을 사용하여 피착된다.
따라서, 측부 표면 및 단부 표면 외부 전기 접속부 뿐만 아니라, 상호 접속된 측부 표면(101) 및 단부 표면(102) 금속층들을 갖는 전자 모듈이 형성된다 또한, 측부 표면 절연층(27)과 단부 절연층(15)의 두께들이 모두 감소하여 전자 모듈의 크기를 감소시키게 된다.
메모리 모듈을 포함하는 전자 모듈의 전형적인 예가 제12도 내지 제14도에 도시되어 있다. 하나의 실시예에서, 로직 버퍼 칩(logic buffer chip: 12)이 스택에 포함되어 있다(제12도). 로직 버퍼 칩(12)은 발명의 명칭이 집적된 멀티칩 메모리 모듈, 구조 및 제조(Integrated Multichip Memory Module, Structure and Fabrication)인 미합중국 특허 출원 제08/120,876호(1993년 9월 13일에 출원) 및 발명의 명칭이 집적된 메모리 큐브, 구조 및 제조(Integrated Memory Cube, Structure and Fabrication)인 미합중국 특허 출원 제08/120,993호(1993년 9월 13일에 출원)에 설명된 바와 같이 메모리 스택 관리를 한다. 또한, 로직 버퍼 칩(12)은 SRAM, 의사-스태틱 RAM(pseudo-static RAM), 오류 정정 코드(error correction code), 메모리 핸드쉐이킹(memory handshaking) 및 어레이 내장 셀프-테스트(array built-in self test)를 포함하는 사용자용 기능들을 포함할 수 있다.
또한, 발명의 명칭이 모놀리식 전자 모듈 - 제조 및 구조(Monolithic Electronic Modules - Fabrication and Structure) 인 미합중국 특허 출원 제08/252,794호(1994년 6월 2일에 출원)에 설명된 바와 같이 비트 대체(bit replace)를 하는 데에도 이 로직 버퍼 칩(12)를 사용할 수 있다. 단부 표면 전기 접속부(31)는 메모리 모듈로의 전기적 접속을 제공한다. 구체적으로, 이들 접속부는 스택을 포함하는 메모리 칩들(11)로의 액세스(access)를 조정하는 로직 버퍼 칩(12)으로의 전기적 접속을 제공한다. 측부 표면 금속층(25)은 버퍼 칩(12)으로부터 스택 내의 메모리 칩들(11)로의 전기적 접속을 제공한다.
또 하나의 실시예에서, 외부 전기적 접속을 위한 부가적 수단이 제공된다(제13도). 구체적으로, 전자 모듈의 단부 표면에는 동일한 금속층으로부터 형성된 단부 표면 금속층(33)과 접속부(31)가 포함되어 있다. 또한, 측부 표면 접속부(34)가 제공된다. 단부 표면 금속층(33)은 버퍼 칩(12)에 필요한 와이어링(wiring)을 덜 복잡하게 한다. 구체적으로, [버퍼 로직 칩(12)을 통과할 필요없이] 단부 표면 금속층(33)을 통하여 메모리 칩(11)으로 직접 외부 전기 접속을 할 수 있다.
제14도에 도시된 또 다른 하나의 실시예에 따르면, 버퍼 칩(12)은 메모리 칩의 스택의 외부에 위치해 있다. 특히, 버퍼 칩(12)은 단부 표면 전기 접속부(31)와 단부 표면 금속층(33)에 납땜 본딩(solder bump bonded: 65)되어 있다. 모듈의 외부 전기 접속은 버퍼 칩(12)의 자취(footprint)의 바깥에 있는 스택의 단부 표면에 위치한 부가의 단부 표면 접속부(31 또는 33)를 통하여 이루어지게 된다. 이들 접속부는 최상위 칩(11), 측부 표면 금속(25) 또는 버퍼 칩(12)으로 전기적으로 접속될 수 있다.
요약하면, 상기 설명된 세개의 전자 모듈은 모두 메모리 칩과 버퍼 칩을 포함한다. 또한, 단부 표면 절연층(15) 또는 단부 표면 및 측부 표면 절연층(15 및 27) 모두가 얇게 만들어져서, 모듈이 보다 작게 되고 작은 전자 패키지 안에도 들어갈 수 있다.
IC 칩의 스택과 이와 관련된 전자 모듈을 형성하는 하나의 방법은 많은 IC 칩으로 구성된 롱 스택을, 이 롱 스택의 칩들 중 일부분을 각각 포함하는(또는 롱 스택의 IC 칩들 중 단 하나를 포함하는) 다수의 스몰 스택으로 분할하는 것이다. 전형적인 프로세스 예로서, 다수의 IC 칩들이 제조되고, 다이싱되고, 적층되어 IC 칩으로 된 롱 스택을 형성한다(제15도). 그 후, 측부 표면 프로세싱이 수행되어, 롱 스택 내의 IC 칩들의 트랜스퍼 금속 리드들(transfer metallization leads)과 연관된 T형 접속부를 형성한다. 따라서, 스택의 IC 칩들로의 전기적 액세스를 할 수 있도록 하는 T형 접속부를 갖는 IC 칩의 롱 스택이 형성된다.
본 발명의 롱 스택은 스택의 인접하는 IC 칩들 사이에 있는 고유의 칩간 접착 및 분할 층(interchip adhesion and segmentation layer: 37)을 포함한다. 구체적으로는, 각각의 인접하는 IC 칩(11)의 쌍은(제16도) 칩 사이의 층(37) 및 트랜스퍼 금속(17)을 보호하고 지지하는 폴리이미드(13) 층을 포함하는 칩 사이의 층(39)에 의하여 분리된다(이 특수한 칩 사이의 층이 롱 스택 내의 IC 칩들의 일부분이라고 제한하는 것이 가능하다). 폴리이미드 층(13)에 인접하여 롱 스택을 분할할 수 있도록 하기 위하여 완전히 분리할 수 있는 접착제로 구성된 접착/분할 층(37)이 있다. 예를 들어, 이 접착제는 [이. 아이. 듀퐁 드 네무어즈 엔드 사(E. I. Dupont De Nemours and Co.)에 의하여 제조되는] 온도가 상승하면 점성과 접착력이 감소하는 다이탁(Ditac)일 수 있다.
구체적인 분할 프로세스 예에 관하여서는, 제20도에 롱 스택 내의 선택된 분할 지점과 연관된 칩간 영역(interchip region)이 도시되어 있다. 포토레지스트 층(51)이 피착되고, 노출되고, 측면 절연층(49) 상에 현상된다(제21도). 포토레지스트는 채널(53A)이 접착/분할 층(57) 위에 형성되도록 패터닝된다. 그 후, 절연층(49), 측부 표면 금속(43), T형 접속부(38) 및 절연층(26)으로부터 접착/분할 층(37)으로 에칭이 수행되어 채널(53B)을 형성하게 된다(제22도). 따라서, 가열을 하게 되면 접착층(37)의 접착도가 감소하고 롱 스택은 다수의 스몰 스택으로 분할될 수 있다.
구체적으로는, 가열을 하면 전단 분할력(shear segmentation force)이 [채널(53B)에서] 선택된 분할 층을 따라 가해지고 분리가 이루어진다. 그 후, 스몰 스택 상의 과도한 포토레지스트가 제거된다. 따라서, 측부 표면에 피착된 금속층을 갖는 스몰 스택이 형성된다.
그 후, 롱 스택은 그 안의 제대로 기능하는 IC 칩과 기능하지 못하는 IC 칩을 식별할 수 있도록 전기적으로 번-인되고 테스팅된다. 롱 스택 내의 IC 칩들에 대한 기능도(functional map)가 만들어진다. 이 기능도는 측부 표면 금속층(43)을 패터닝하는 데에 사용되어 제대로 기능하는 IC 칩의 그룹(group)들을 롱 스택 내의 스몰 스택으로서 상호 접속시킨다. 스몰 스택 내의 모든 IC 칩들이 기능을 하므로, 테스트와 번-인 도중에 탈락하는 칩들을 대체하기 위한 여분 IC 칩들을 포함시키지 않고서도 제대로 기능하는 스몰 스택들을 만들 수 있는 것이다. 또한, 롱 스택으로부터 제대로 기능하는 스몰 스택들을 최대한 많이 만들도록 측부 표면 금속층을 패터닝할 수 있다(제대로 기능하는 IC 칩의 그룹들이 최대한 많이 사용되도록 롱 스택 내에서 짧은 스택들을 그룹으로 만든다).
제17도 내지 제19도는 상호 접속된 스몰 스택의 구조를 도시한다(이하에 설명하는 롱 스택과는 분리되어 있는 것으로 도시되어 있음). 특히, 각각의 IC 칩(11)은 IC 칩의 표면 상의 1/0 패드(45)로 접속되는 트랜스퍼 금속(17)과 연관된 T형 접속부(38)를 갖는다(제18도). T형 접속부들은 이전에는 롱 스택의 IC 칩들을 테스트하는 데에 사용되었다. 이제는, T형 접속부들은 측부 표면 금속층(43)을 위한 전기적 접속점을 제공한다. 측부 표면 금속층(43) 위에는 절연층(49)이 놓여 있다(제18도 내지 제19도). 절연층(49)은 상기 설명한 박막 절연층 기법을 사용하여 형성할 수 있다. 또한, 후속 프로세싱의 요구 조건에 따라서, 종래의 스핀 어플라이 피착 기법(spin apply deposition techniques)도 사용할 수 있다.
[측부 표면 금속층(43)과] 스몰 스택을 상호 접속한 후에, 롱 스택은 다수의 스몰 스택으로 분할된다. 분할 지점은 제대로 기능하는 스몰 스택들의 경계로 지정된다. 여기에는(만일 IC 칩이 다수의 불합격한 IC 칩들에 인접해 있고, 이를 다른 제대로 기능하는 IC 칩들과 함께 스택에 포함시키는 것이 불가능하면) 하나의 IC 칩을 포함하는 스몰 스택의 분할도 포함할 수 있다. 따라서, 단 하나의 제대로 기능하는 IC 칩도 낭비하지 않게 된다.
상호 접속된 측부 표면 및 단부 표면 금속층들을 형성하기 위한 상기 설명된 본 발명의 기법들은 롱 스택으로부터 형성된 스몰 스택에도 적용할 수 있다.
따라서, 단부 표면 금속층(33: 제23도 내지 제24도)은 결과로 생기는 전자 모듈의 단부 표면으로의 외부 전기적 접속을 할 수 있도록 하기 위하여 스몰 스택 상에 형성된다. 구체적으로는, 스몰 스택의 단부 표면의(예를 들어, 폴리싱이나 에칭 기법과 같은) 제어된 제거 과정에 의하여 측부 표면 금속층(43)과 T형 접속부(38)의 단부들을 노출시키게 된다(제24도). 그 후, 단부 표면 금속층(33)이 거기에 부착되어 형성된다. 따라서, 각각의 전자 모듈 내에 여분 IC 칩들을 제공할 필요없이, 전기적으로 상호 접속된 측부 표면 및 단부 표면 금속층들을 갖는 완전히 제대로 기능하는 전자 모듈이 롱 스택으로부터 형성된다.
상기 설명된 에칭 기법의 대체 수단으로서, 절연층(49), 측부 표면 금속(43), T형 접속부(38) 및 절연층(26)을 선택적으로 제거하기 위하여 레이저 어블레이션(laser ablation)을 사용할 수 있고, 그리하여 접착 분할층(37)을 노출시킬 수 있다.
이 선택적 레이저 어블레이션은 스택의 측부 표면을 레이저 마스크(mask)를 사용하여 패터닝되는 고에너지 레이저광에 노출시키거나, 작은 수광 면적(small spot-size)의 레이저광 빔(laser light beam)을 제어된 방식과 선정된 패턴으로 주사함으로써 수행된다.
본 발명의 또 하나의 실시예에서는, 단부 표면 금속층을 가지며 이 단부 표면 금속층을 각각의 IC 칩의 스몰 스택에 형성할 필요가 없는 전자 모듈이 제조된다. 구체적으로는, 제25도의 개략적 사시도에는 각각이 단부 표면 금속층(33) 뿐만아니라 트랜스퍼 금속(17)을 포함하는 네개의 IC 칩(11)으로 된 스택이 도시되어 있다. 특히, 단부 표면 금속층은 웨이퍼 레벨(wafer level)에서 표준 웨이퍼 프로세싱 기법을 사용하여 트랜스퍼 금속층 위에(둘 모두 절연층 내에) 형성된다. 따라서, 스택의 각각의 IC 칩은 위에 미리 형성된 단부 표면 금속층을 갖고 있다. 또한, 하나의 층 내에 트랜스퍼 금속층과 단부 표면 금속층이 들어갈 만큼의 충분한 공간이 있으므로 그러한 결합을 할 수 있다. 어느 경우에 있어서도, 분할(segmentation)후에 더이상의 단부 표면 프로세싱이 필요하지 않다.
구체적으로는, 본 명세서에 사용된 바와 같이, 트랜스퍼 금속층(17)은 스택의 IC 칩의 I/O 패드(45)를(측부 표면 금속층과 같은) 스택의 측부 표면 상의 접속 패드로 전기적으로 접속시키기 위하여 사용되는 금속층을 가리킨다. 또한, 본 명세서에 사용된 바와 같이, 단부 표면 금속층(33)은 IC 칩 스택의 측부 표면 상의 접속 패드를 [비아(63)를 통하여] 단부 표면 상의 전기 접속 패드로 전기적으로 접속시키기 위하여 사용된다. 따라서, 예를 들어 트랜스퍼 금속 리드를 모듈의 단부 표면으로 전기적으로 결합시키기 위한 별도의 트랜스퍼 금속 및 단부 표면 금속을 갖는 실시예에서는(제25a도), 단부 표면 금속 리드는 트랜스퍼 금속 리드 위에 놓이고, 이들 두 금속은 모듈의 측부 표면 상에서 전기적으로 결합된다 [제27도 내지 제29도 - 측부 표면 금속(25')].
하나의 롱 스택으로부터 다수의 스몰 스택을 형성하기 위한 분할 기법은 IC 칩의 롱 스택을 분할하기 위하여 사용될 수 있고, 여기서 각각의 IC 칩은 트랜스퍼 금속층과 단부 표면 금속층을 모두 포함한다. 특히, 적층 단계(stacking), T형 접속부를 형성하는 단계, 테스팅/번-인 단계들은 본 명세서에서 전술한 것과 실질적으로 동일하다.
롱 스택에 대한 테스트/번-인 후에, 채널(61. 제26도)(또는 비아)이 형성(에칭)되어 단부 표면 금속층(33)의 단부를 노출시킨다. 채널(또는 비아)은 롱 스택 내에서 식별된 스몰 스택의 단부 IC 칩에 대해서만 형성된다. 특히, 스몰 스택들 및 연관된 단부 칩들은 테스트/번-인 프로세스 단계에 기초하여 식별된다. 그후, 측부 표면 금속은 패터닝되고 피착되어, 트랜스퍼 금속 T형 접속부와 각각의 스몰 스택의 단부 칩 상의 노출된 단부 표면 금속을 접속시킨다.
한 예로서, 제27도에는 스몰 스택 측부 표면 접속 패턴이 도시되어 있다.
제27도 내지 제29도에는 각각의 IC 칩이 트랜스퍼 금속층과 단부 표면 금속층을 포함하게 되는 스몰 스택이 도시되어 있다는 것을 주목해야 할 것이다. 제27도 내지 제28도에 도시되어 있는 바와 같이, 제25도 내지 제26도에 도시되어 있는 것보다 훨씬 더 많은 트랜스퍼 금속 라인(17)과 단부 표면 금속층 라인(33)이 있을 수 있다. 단부 IC 칩(11': 제27도 내지 제28도)에서는 트랜스퍼 금속층(17)과 단부 표면 금속층(33)이 스몰 스택의 측부 표면 상에서 전기적으로 상호 접속되어 있다. 이것은 측부 표면 금속층(25)이 단부 IC 칩(11')의 단부 표면 금속과 트랜스퍼 금속 모두에 [T형 접속부(38)을 통하여] 접속되도록 측부 표면 금속층(25)을 패터닝함으로써 이루어진다(제29도 참조). 측부 표면 금속층(25)은 IC 칩들을 버스에 의하여 접속시키는 것과 [단부 표면 금속층(33)으로부터] IC 칩으로의 개별 접속을 할 수 있도록 패터닝할 수 있다. 스택 내의 각각의 다른 칩의 단부 표면 금속층은 측부 표면으로부터 전기적으로 절연된 채로 남아있다. 일반적으로, 보호 측부 표면 절연층은 금속층(25)를 갖는 전자 모듈의 측부 표면 위에 부가될 수 있다.
제28도에 도시된 스택의 단부 IC 칩(11')의 단면도를 보면 더 다음과 같은 점을 더 자세히 알 수 있다. 특히, 단부 표면 금속층(33)은 전자 모듈의 단부 표면상의 개구(63)로 접속되는 것으로 도시되어 있다(제25도 참조). 따라서, 전자 모듈의 외부 전기적 접속을 할 수 있게 된다.
전술한 실시예에서와 같이, 일단 측부 표면 금속층 및 그위의 선택적인(optional) 보호 절연층이 형성되면, 롱 스택은 분할된다. 분할은 테스팅/번-인 단계 후에 결정된 선정된 분할 지점에서 수행되어, 수개의 스몰 스택을 형성한다. 다시, 광리소그래피 에칭 또는 레이저 어블레이션 프로세스에 의하여 전술한 분할을 할 수 있게 된다(제20도 내지 제22도). 분할에 뒤이어서, 개구(63: 제25도, 제28도 및 제29도)가 스택의 단부 IC 칩의 최상위 절연 표면 내에 형성되어 단부 금속층(33) 및/또는 트랜스퍼 금속층(17)을 액세스하게 된다(제25도).
본 발명의 하나의 실시예에서, IC 칩의 스택의 끝에 있는 개구(63)는 형성할 필요가 없다. 구체적으로, 개구(63)는 웨이퍼 프로세싱 중에 모든 칩에 형성된다.
스태킹(stacking)과 분할(segmentation) 후에, 접착층이 스택의 단부 IC 칩으로부터 제거되면, 개구(63)는 노출된다. 따라서, IC 칩의 스택의 끝에 개구를 형성하는 프로세스 단계가 제거되어, 본 발명의 제조 프로세스를 간단하게 한다.
전형적인 응용례로서, 스몰 스택의 맨위에 로직 버퍼 칩(12)을 부가할 수 있고, 이를 단부 표면 금속층으로 적절하게 접속할 수 있다(제29도 - 주의: 보다 분명히 하기 위하여 본 도면은 수직 방향으로 과장되어 있음). 그 후, 전체 패키지를 적절하게 예를 들어 플라스틱 용기(plastic encapsulation: 75)에 패키징할 수 있다.
외부 전기적 접속은 와이어본드(wirebond: 71) 및 리드프레임 접속부(leadframe contact: 73)에 의하여 할 수 있다.
요약하면, 본 발명의 기법에 의하여 두꺼운 엔드 캡이 필요없이 상호 접속된 측부 표면 금속층 및 단부 표면 금속층을 갖는 전자 모듈을 형성할 수 있게 된다. 또한, 본 명세서에서 설명한 기법들은 전자 모듈의 전체 크기를 감소시켜 전자 모듈이 보다 작은 패키지에 포함될 수 있도록 한다.
예를 들어, 하나의 실시예에서, 박막 절연체 트랜스퍼 기법에 의하여 전자 모듈 내의 전기적으로 상호 접속된 측부 표면 금속층 및 단부 표면 금속층을 형성할 수 있게 된다. 또한, 각각의 측부 표면 및 단부 표면과 관련된 절연층들은 현저하게 얇게 만들 수 있어서 전자 모듈의 전체 크기를 감소시키게 된다.
또 하나의 실시예에서, IC 칩의 롱 스택을 테스트하고, 이를 IC 칩의 다수의 스몰 스택으로 분할한다. 롱 스택은 분할이 임의의 두개의 인접하는 칩들 사이에서 수행될 수 있도록 제조된다. 따라서, 테스팅 단계 후에, 제대로 기능하는 IC 칩들만을 포함하는 스몰 스택이 형성된다. 이에 의하여 전자 모듈 내에서 여분 IC 칩들을 제거할 수 있게 된다. 또한, 이에 의하여 전자 모듈의 전체 크기가 감소된다. 또한, 본 발명의 전기적으로 상호 접속된 측부 표면 및 단부 표면 금속층 기법들과 결합하면, 완전히 상호 접속된, 크기가 감소한 전자 모듈을 형성할 수 있다.
본 발명은 모듈의 각각의 IC 칩이 트랜스퍼 금속층과 단부 표면 금속층을 모두 포함하는 전자 모듈을 형성하기 위한 기법을 더 포함한다. 단부 표면 금속층은 스택의 단부 IC 칩에서만 사용된다. 따라서, 스택에(두꺼운 엔드 캡과 같은) 단부 표면 구조물(end surface structures)을 부가하지 않고서도 단부 표면 금속층을 갖는 전자 모듈을 만들 수 있다. 따라서, 모듈의 전체 크기는 감소하게 된다.
또한, 이들 기법들은 전술한 롱 스택/스몰 스택 분할 프로세스와 결합되어 스택 내의 여분 IC 칩들이 불필요하게 할 수 있다.
본 명세서에서 설명한 본 발명의 통합 기법들에 의하여 상호 접속된 표면 금속층들을 갖는, 전체 크기가 감소한 진보된 전자 모듈을 형성할 수 있다.
본 발명은 본 명세서에서 특정 바람직한 실시예에 따라 상세히 설명되었으나, 관련 기술 분야에서 통상의 지식을 가진 자라면 본 발명에 많은 변경과 변형을 가할 수 있을 것이다. 따라서, 본 명세서에 첨부된 특허 청구의 범위는 본 발명의 범위 내에 속하는 모든 변경과 변형을 포함하도록 의도한 것이다.

Claims (20)

  1. 전자 모듈(electronic module)을 형성하기 위한 방법에 있어서, (a) 복수의 적층된 집적 회로 칩[stacked integrated circuit(IC) chip]을 포함하는 스택(stack) - 각각의 IC 칩은 가장자리측 표면(edge surface)을 갖고 있고, 상기 가장자리측 표면들은 상기 스택의 제1표면(first surface)을 적어도 부분적으로 정의하게 됨 - 을 제공하는 단계와, (b) 상기 스택의 상기 제1표면 상에 제1박막 금속층(thin-film metallization layer)을 형성하는 단계와, (c) 상기 제1박막 금속층 상에 제1절연층(insulating layer)을 형성하는 단계와, (d) 상기 스택의 상기 제1표면에 수직인 상기 스택의 제2표면(second surface) 위에 제2박막 금속층을 형성하는 단계로서, 상기 제1박막 금속층은 상기 스택의 상기 제2표면으로 연장되고 상기 제2박막 금속층은 상기 스택의 상기 제1표면을 지나도록 연장되어, 상기 제2박막 금속층이 상기 제1박막 금속층으로 전기적으로 접속되도록 하는, 제2박막 금속층 형성 단계를 포함하는 전자 모듈 형성 방법.
  2. 제1항에 있어서, 상기 제1절연층을 형성하는 단계(c)는 상기 제1박막 금속층 위에서 상기 스택의 상기 제1표면으로 복수의 절연층을 가함으로써(by applying a plurality of insulating layers to said first surface of said stack above said first thin-film metallization layer) 상기 제1절연층을 형성하는 단계를 포함하는 전자 모듈 형성 방법.
  3. 제2항에 있어서, 상기 제1박막 금속층을 형성하는 단계(b) 이전에, 상기 스택의 상기 제2표면 상에 제2절연층을 피착하여 상기 제2박막 금속층이 상기 제2절연층 상에 형성되도록 하는 제2절연층 형성 단계를 더 포함하는 전자 모듈 형성 방법.
  4. 제4항에 있어서, 상기 제2박막 금속층 형성 단계(d) 이전에 상기 제2절연층을 얇게 하여(thinning) 얇은 절연층을 제조하는 단계를 더 포함하고, 상기 제2박막 금속층 형성 단계(d)는 상기 얇아진 절연층 상에 상기 제2박막 금속층을 형성하는 단계를 포함하는 전자 모듈 형성 방법.
  5. 제6항에 있어서, 상기 제2박막 금속층 형성 단계(d) 이후에, 얇은 제1절연층을 형성하여 상기 스택의 상기 제1표면을 지나 연장되는 상기 제2박막 금속층의 일부분이 상기 얇아진 제1절연층의 바깥쪽 표면상에 노출되도록 하기 위하여 상기 제1절연층을 얇게 하는 단계를 더 포함하는 전자 모듈 형성 방법.
  6. 전자 모듈을 형성하기 위한 방법에 있어서, (a) 복수의 적층된 집적 회로 칩[stacked integrated circuit(IC) chip]을 포함하는 스택(stack)을 제공하는 단계로서, 단부 IC 칩(end IC chip)을 포함하는 상기 스택의 적어도 두개의 IC 칩은 주표면(main surface), 상기 주표면 위에 배치된 트랜스퍼 금속층(transfer metallization layer) 및 상기 주표면 위에 배치된 단부 표면 금속층(end surface metallization layer)을 포함하고, 상기 스택의 각각의 IC 칩은 가장자리측 표면(edge surface)을 갖고 있고, 상기 가장자리측 표면들은 상기 스택의 측부 표면(side surface)을 적어도 부분적으로 정의하게 되는, 스택 제공 단계와, (b) 상기 스택의 상기 측부 표면 상에 제1금속층을 형성하여, 상기 제1금속층이 상기 스택의 상기 적층된 IC 칩들 중 적어도 몇개를 전기적으로 상호 접속시키도록 하고, 상기 제1금속층이 상기 스택의 상기 단부 IC 칩의 단부 표면 금속층으로 전기적으로 접속되도록 하여, 상기 스택의 상기 단부 IC 칩의 상기 단부 표면 금속층을 통하여 상기 적어도 몇개의 적층된 IC 칩들로의 외부 전기 접속을 할 수 있도록 하는, 제1금속층 형성 단계를 포함하고, 상기 스택과 상기 제1금속층은 전자 모듈을 구성하게 되는 전자 모듈 형성 방법.
  7. 제11항에 있어서, 상기 스택의 상기 적어도 두개의 IC 칩들 각각의 상기 단부 표면 금속층은 각각의 IC 칩의 가장자리측 표면(edge surface)을 향해 연장되고, 상기 제1금속층 형성 단계(b)는 상기 스택의 상기 측부 표면 상에 상기 스택의 단부 IC 칩의 상기 단부 표면 금속층을 노출시켜 상기 제1표면 금속층의 전기적 접속을 할 수 있도록 하는 단계를 더 포함하는 전자 모듈 형성 방법.
  8. 제12항에 있어서, 상기 스택 제공 단계(a)는 단부 표면 금속층 위와 트랜스퍼 금속층 위에 절연층이 배치되어 있는 상기 스택의 단부 IC 칩을 제공하는 단계를 더 포함하고, 상기 절연층을 통하여 복수의 전기적으로 도전성인 비아(via)를 형성하여 상기 복수의 전기적으로 도전성인 비아들에 의해 상기 스택의 상기 단부 IC 칩의 상기 단부 표면 금속층으로의 외부 전기 접속을 할 수 있도록 하는, 비아 형성 단계를 더 포함하는 전자 모듈 형성 방법.
  9. 전자 모듈을 형성하는 방법에 있어서, (a) 제1복수의 적층된 집적 회로 칩[stacked integrated circuit(IC) chip]을 포함하는 롱 스택(long stack)을 제공하는 단계로서, 상기 롱 스택의 제2복수의 IC 칩들 각각은 상기 롱 스택의 인접하는 IC 칩으로부터 분리할 수 있는, 롱 스택 제공 단계와, (b) 상기 롱 스택 제공 단계(a) 이후에, 상기 롱 스택 내에서 상기 제2복수의 IC 칩들 중 임의의 IC 칩과 상기 롱 스택 중의 인접하는 IC 칩 사이에 위치할 수 있는 적어도 하나의 분할 지점(segmentation point)을 결정하는 결정 단계와, (c) 상기 롱 스택을 적어도 두개의 스몰 스택(Small stack)으로 분리시키는 단계로서, 상기 분리는 상기 적어도 하나의 분할 지점에서 수행되고, 상기 전자 모듈은 상기 적어도 두개의 스몰 스택 중의 제1스몰 스택을 포함하게 되는, 분리 단계를 포함하는 전자 모듈 형성 방법.
  10. 제21항에 있어서, 상기 롱 스택 제공 단계(a) 이후에, 상기 전자 모듈 형성 방법은 상기 롱 스택의 각각의 IC칩을 테스팅(testing)하는 단계를 포함하고, 상기 결정 단계(b)는 상기 테스팅에 기초하여 분할 지점을 결정하는 단계를 포함하는 전자 모듈 형성 방법.
  11. 제22항에 있어서, 상기 롱 스택 제공 단계(a)는 상기 롱 스택의 측부 표면(side surface)을 적어도 부분적으로 정의하는 가장자리측 표면(edge surface)을 갖는 상기 롱 스택의 각각의 IC 칩을 제공하는 단계를 포함하고, 상기 테스팅 단계 이전에 상기 롱 스택의 각각의 IC 칩을 테스팅할 수 있도록 하기 위하여 상기 롱 스택의 상기 측부 표면 상에 상기 복수의 IC 칩으로 전기적으로 접속된 복수의 전기 접속부를 형성하는 단계를 더 포함하는 전자 모듈 형성 방법.
  12. 제23항에 있어서, 상기 테스팅 단계에 뒤이어서, 상기 롱 스택의 상기 측부 표면상에 제1금속층을 형성하여 상기 제1금속층이 상기 복수의 전기 접속부 중 적어도 몇개에 전기적으로 접속되도록 하고, 상기 제1금속층은 상기 테스팅 단계의 결과에 기초한 패턴(pattern)을 가져서 상기 전자 모듈이 복수의 적층된 제대로 기능하는(functional) IC 칩을 포함하도록 하는 제1금속층 형성 단계를 더 포함하는 전자 모듈 형성 방법.
  13. 제24항에 있어서, 상기 결정 단계(b)는 상기 테스팅 단계에 기초하여 복수의 분할 지점을 결정하는 단계를 더 포함하고, 상기 제1금속층 형성 단계는 상기 롱 스택으로부터 복수의 전기적으로 독립적인 전자 모듈을 형성하기 위하여 상기 제1금속층을 패터닝하는 단계를 포함하고, 상기 분리 단계(C)는 상기 롱 스택을 상기 복수의 전기적으로 독립적인 전자 모듈로 분리시키는 단계를 포함하는 전자 모듈 형성 방법.
  14. 제21항에 있어서, 상기 롱 스택 제공 단계(a)는 상기 롱 스택의 상기 제2복수의 IC 칩들 각각을 상기 롱 스택 내의 인접하는 IC 칩으로 결합시키는 접착층(adhesive layer)을 갖는 상기 롱 스택을 제공하는 단계를 더 포함하고, 상기 분리 단계(c)는 상기 롱 스택으로부터 상기 전자 모듈이 분리될 수 있도록 하기 위하여 상기 적어도 하나의 분할 지점과 관련된 접착층의 접착력(adhesivity)을 감소시키는 단계를 포함하는 전자 모듈 형성 방법.
  15. 제26항에 있어서, 상기 분리 단계(c)는 상기 롱 스택으로부터 상기 전자 모듈이 분리될 수 있도록 하기 위하여 상기 적어도 하나와 분할 지점에서 상기 롱 스택의 상기 측부 표면 내에 채널(channel)을 에칭(etching)하는 단계를 더 포함하는 전자 모듈 형성 방법.
  16. 전자 모듈에 있어서, (a) 복수의 적층된 집적 회로 칩[stacked integrated circuit(IC) chip]을 포함하는 스택(stack)으로서, 상기 스택의 각각의 집적 회로 칩은 가장자리측 표면(edge surface)을 갖고, 상기 가장자리측 표면들은 상기 스택의 제1표면을 적어도 부분적으로 정의하게 되는, 스택과, (b) 상기 제1표면에 수직인 상기 스택의 제2표면으로 연장되며, 상기 스택의 상기 제1표면 상에 배치된 제1박막 금속층(thin-film metallization layer)과, (c) 상기 제1박막 금속층 상에 배치된 제1절연층(insulating layer) - 상기 제1박막 금속층은 상기 제1표면과 상기 제1절연층 사이에 배치되게 됨 - 과, (d) 상기 스택의 상기 제2표면 상에 배치된 제2박막 금속층으로서, 상기 제2박막 금속층이 상기 제1박막 금속층에 전기적으로 접속되도록 상기 스택의 상기 제1표면을 지나 연장되는 제2박막 금속층을 포함하는 전자 모듈.
  17. 제33항에 있어서, 상기 제2박막 금속층이 용이하게 형성될 수 있도록 하기 위하여 상기 제2박막 금속층과 상기 스택의 단부 IC 칩(end IC chip) 사이에 배치된 얇은 제2절연층을 더 포함하는 전자 모듈.
  18. 전자 모듈에 있어서, (a) 복수의 적층된 집적 회로 칩[stacked integrated circuit(IC) chip]을 포함하는 스택(stack)으로서, 상기 스택의 적어도 두개의 IC 칩은 주표면(main surface), 상기 주표면 위에 배치된 트랜스퍼 금속층(transfer metallization layer) 및 상기 주표면 위에 배치된 단부 표면(end surface) 금속층을 갖고, 상기 스택의 각각의 IC 칩은 상기 스택의 측부 표면을 적어도 부분적으로 정의하는 가장자리측 표면(edge surface)을 갖게 되는, 스택과, (b) 상기 스택의 상기 측부 표면상에 배치된 제1금속층으로서, 상기 스택의 단부 IC 칩의 상기 단부 표면 금속층을 통하여 상기 전자 모듈로의 외부 전기적 접속을 할 수 있도록 하기 위하여, 상기 측부 표면의 금속층은 상기 트랜스퍼 금속층들을 통하여 상기 스택의 상기 적어도 두개의 IC칩들 중 적어도 몇개에 전기적으로 접속되고, 상기 제1금속층은 상기 스택의 상기 단부 IC 칩의 상기 단부 표면 금속층으로 전기적으로 접속되게 되는, 제1금속층을 포함하되, 상기 적어도 두 개의 IC 칩중, 상기 단부 IC 칩을 제외한, 적어도 하나의 IC 칩의 상기 단부 표면 금속층은 상기 제1금속층으로부터 전기적으로 절연되어 있는 전자 모듈.
  19. 전자 모듈에 있어서, (a) 복수의 적층된 집적 회로 칩[stacked integrated circuit(If) chip]을 포함하는 스택(stack)으로서, 상기 스택의 적어도 두개의 IC 칩은 주표면(main surface), 상기 주표면 위에 배치된 트랜스퍼 금속층(transfer metallization layer) 및 상기 주표면 위에 배치된 단부 표면(end surface) 금속층을 갖고, 상기 스택의 각각의 IC 칩은 상기 스택의 측부 표면을 적어도 부분적으로 정의하는 가장자리측 표면(edge surface)을 갖게 되는, 스택과, (b) 상기 스택의 적어도 한개의 IC 칩의 상기 트랜스퍼 금속층과 상기 단부 표면 금속층 위에 배치되어, 상기 적어도 한개의 IC 칩의 상기 트랜스퍼 금속층과 상기 단부 표면 금속층을 상기 스택의 인접한 IC 칩으로부터 물리적으로 분리함으로써 상기 적어도 한 개의 IC 칩이 직접적으로 상기 인접한 IC 칩과 전기적으로 접촉하지 않도록 하는 분리층(separation layer)과, (c) 상기 스택의 상기 측부 표면 상에 배치된 제1금속층으로서, 상기 스택의 단부 IC 칩의 상기 단부 표면 금속층을 통하여 상기 전자 모듈로의 외부 전기적 접속을 할 수 있도록 하기 위하여, 상기 측부 표면의 금속층은 상기 트랜스퍼 금속층들을 통하여 상기 스택의 상기 적어도 두개의 IC칩들 중 적어도 몇개에 전기적으로 접속되고, 상기 제1금속층은 상기 스택의 상기 단부 IC 칩의 상기 단부 표면 금속층으로 전기적으로 접속되게 되는, 제1금속층을 포함하는 전자 모듈.
  20. 전자 모듈에 있어서, (a) 복수의 적층된 집적 회로 칩[stacked integrated circuit(If) chip]을 포함하는 스택(stack)으로서, 상기 스택의 적어도 두개의 IC 칩은 주표면(main surface), 상기 주표면 위에 배치된 트랜스퍼 금속층(transfer metallization layer) 및 상기 주표면 위에 배치된 단부 표면(end surface) 금속층을 갖고, 상기 트랜스퍼 금속층과 상기 단부 표면 금속층은 각각 박막 금속(thin-film metal)을 포함하고, 상기 스택의 각각의 IC 칩은 상기 스택의 측부 표면을 적어도 부분적으로 정의하는 가장자리측 표면(edge surface)을 갖게 되는, 스택과, (b) 상기 스택의 상기 측부 표면 상에 배치된 제1박막 금속층으로서, 상기 스택의 단부 IC 칩의 상기 단부 표면 금속층을 통하여 상기 전자 모듈로의 외부 전기적 접속을 할 수 있도록 하기 위하여, 상기 측부 표면의 금속층은 상기 트랜스퍼 금속층들을 통하여 상기 스택의 상기 적어도 두개의 IC칩들 중 적어도 몇개에 전기적으로 접속되고, 상기 제1박막 금속층은 상기 스택의 상기 단부 IC 칩의 상기 단부 표면 금속층으로 전기적으로 접속되게 되는, 제1금속층을 포함하는 전자 모듈.
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