JPH08195759A - マルチポートブリッジ - Google Patents

Abstract

(57)【要約】 【目的】 マルチポートブリッジにあって、送受信処理
の高速化が図れるようにする。 【構成】 ＣＰＵ１とインターフェース部３_-1〜３_-Nが
共通のバス２を介して接続され、ＣＰＵ１によりインタ
ーフェース部３_-1〜３_-Nを制御してフレームの送受信を
行うマルチポートブリッジにあって、ＣＰＵ１に接続さ
れるレジスタ１０のほか、正常な送受信完了に関する割
り込み情報をレジスタ１０に書き込むと共にエラー発生
に関する処理を実行する第２のＣＰＵとしてのＣＰＵ９
を設け、ＣＰＵ１を送受信処理の専用にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意のポート間の通信
を複数組で同時に行うことのできるマルチポートブリッ
ジに関するものである。

【０００２】

【従来の技術】近年、多数の通信ポートを有し、任意の
ポート間の通信を複数組で同時に行うことが可能なマル
チポートブリッジ（スイッチングハブ）が注目を集めて
いる。図４はマルチポートブリッジの構成例を示すブロ
ック図である。ＣＰＵ１には、バス２を介してインター
フェース部（通信用ＬＳＩ）３_-1〜３ _-N、及び送受信フ
レームが格納されるバッファメモリ４が接続されてい
る。インターフェース部３_-1〜３_-Nは、夫々ポートを備
えている。ＣＰＵ１とインターフェース部３_-1〜３_-Nの
各々には、割込信号線５_-1〜５_-Nが接続されている。

【０００３】図４の構成にあって、或るポートでフレー
ムが受信された場合、フレームはバッファメモリ４に転
送される。そして、受信が完了すると、その通知が割込
信号線５_-1〜５_-Nを介してＣＰＵ１へ報知される。受信
完了通知を受けたＣＰＵ１は、バッファメモリ４からフ
レーム内の宛て先アドレスの内容を読み取り、そのフレ
ームをどのポートへ転送するか、或いは転送しないかを
決定する。また、フレーム受信において、エラーが発生
した場合、その通知も割込信号によってＣＰＵ１に伝え
られ、これに対応する処理がＣＰＵ１によって実行され
る。

【０００４】図５は図４のシステムにおけるＣＰＵのソ
フトウェアの動作を示す説明図である。アイドル（Ｉｄ
ｌｅ）状態にあるとき、割り込みの通知があると、割り
込み要因の判定が行われた後、送受信処理やエラー処理
へシフトする。これらの処理が終了すると、再びアイド
ル状態になり、割り込みの発生を待つことになる。

【０００５】ところで、ワークステーション、パーソナ
ルコンピュータ等の処理速度の高速化に伴い、より高速
なＬＡＮの開発が要求されている。ＬＡＮの高速化を図
る手段の１つにイーサネット（Ｅｔｈｅｒｎｅｔ）の転
送レートを現在の１０Ｍｂｐｓから１００Ｍｂｐｓに上
げた１００Ｍイーサネットがあり、ＩＥＥＥ（米国電気
電子技術者協会）において標準化が行われている。

【０００６】この場合、全ての端末が一気に１００Ｍイ
ーサネットになることは考え難く、従来の１０Ｍイーサ
ネットと１００Ｍイーサネットを接続する装置が必要に
なるものと思われる。この接続装置として、複数の１０
Ｍイーサネットポートと１つ以上の１００Ｍイーサネッ
トポートを有するマルチポートブリッジ（スイッチング
ハブ）を用いることが考えられる。

【０００７】図６は伝送速度の異なるポートが混在して
いるマルチポートブリッジの構成例を示している。バス
２には、夫々が転送レートが１０Ｍｂｐｓのポートを有
する複数のインターフェース部３_-1〜３_-4が接続される
と共に、転送レートが１００Ｍｂｐｓのポートを有する
インターフェース部６が接続されている。また、ＣＰＵ
１には、アドレス登録用メモリ７が接続されている。こ
のアドレス登録用メモリ７には、各ポートに接続されて
いる端末のアドレスが格納されている。

【０００８】図７はイーサネットのフレーム構成を示し
ている。フレーム１００は、先頭から順次、宛先アドレ
ス（ＤＡ）１０１、送信元アドレス（ＳＡ）１０２、デ
ータ長（ＬＥＮ）１０３、データ（ＤＡＴＡ）１０４及
びフレームチエックシーケンス（ＦＣＳ）１０５が割当
てられている。マルチポートブリッジは、或るポートか
らフレームが受信されると、宛先アドレス（ＤＡ）１０
１が読み取られ、その値とアドレス登録用メモリ７の格
納内容との比較が行われ、そのフレームを破棄（フィル
タリング）するか、或るポートに転送（フォワーディン
グ）するかが決定される。

【０００９】図６に示すように、アドレス登録用メモリ
７が全体で１つしかない場合、複数のポートから同時に
フレームが受信されたとき、転送判定処理を同時に行う
ことはできず、順番に行うことになり、判定待ちのフレ
ームが生じる。図８は複数のポートから同時にフレーム
が受信された場合の宛先ポート判定の処理の順番を示し
ている。ここでは、４つの１０Ｍポートから同時にフレ
ームが受信され、その少し後に１００Ｍポートからのフ
レーム受信が開始されたとする。通常は到着順の処理に
なるため、宛先ポート判定処理は、最初に１０Ｍポート
からの受信に対する処理が４回行われ、続いて１００Ｍ
ポートからの受信フレームに対する処理が行われる。

【００１０】

【発明が解決しようとする課題】しかし、図４に示した
マルチポートブリッジにあっては、レジスタ退避等の操
作を行う必要があるため、割り込みを認識してから、そ
れに対応する処理を行うまでに多大の時間を要するとい
う問題がある。この結果、１回の送受信処理に要する時
間を極端に短縮することは難しい。特に、１つのＣＰＵ
で複数のインターフェース部を扱う場合、複数ポートの
送受信処理を並行して処理せねばならず、各ポートにお
ける最小受信間隔をｔ、ポート数をｎとした場合、受信
処理の時間をｔ／ｎ以下にしないと全フレームの処理が
行えない。このため、処理の時間が大きいと受信フレー
ムの取りこぼしを生じる場合がでてくる。全フレーム受
信を保証しようとすると、ポート数をあまり大きくする
ことはできない。以上の問題は送信処理においても同様
に生じる。また、ＣＰＵではエラー処理も行っているた
め、正常な送受信処理を行う時間が更に少なくなるとい
う問題もある。

【００１１】また、図６の構成においては、先に到着し
た１０Ｍポートからの受信フレームに対する宛先判定処
理を行っている間に、１００Ｍポートから連続してフレ
ームが受信された場合、宛先判定待ちの複数の１００Ｍ
フレームが生じる。この結果、処理遅れが生じ、待ちフ
レーム数が増えてバッファが満杯になり、オーバーラン
の発生や受信フレームの取りこぼしを生じさせる。

【００１２】この場合、オーバーランを生じないように
予めバッファサイズを大きく取ろうとすると、それに見
合う容量のメモリを用意せねばならず、装置コストの増
大を招くことになる。また、フレームの転送（フォワー
ディング）を行う場合、フレーム受信が完了しても、宛
先ポート判定が行われておらず、転送処理を開始するこ
とができないため、ポート受信〜ポート送信までの遅延
時間が大きくなるという問題が生じる。

【００１３】そこで、本発明は、送受信処理の高速化を
図ることのできるマルチポートブリッジを提供すること
を目的としている。また、本発明の他の目的は、宛先判
定待ちの高速転送レートのインターフェース部のフレー
ム数を低減することが可能なマルチポートブリッジを提
供することにある。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、ＣＰＵと複数のインターフェース部
が共通のバスを介して接続され、前記ＣＰＵにより前記
複数のインターフェース部を制御してフレームの送受信
を行うマルチポートブリッジにおいて、前記ＣＰＵに接
続されるレジスタと、正常な送受信完了に関する割り込
み情報を前記レジスタに書き込むと共にエラー発生に関
する処理を実行する第２のＣＰＵとを設ける構成にして
いる。

【００１５】また、上記の他の目的を達成するために、
この発明は、少なくとも２種類の転送レートに分けられ
る複数のインターフェース部と、これらに共通のバスを
介して接続されるＣＰＵと、前記インターフェース部の
ポートにどのアドレスを持つ端末が接続されているかを
示すアドレス登録用メモリとを備え、前記ＣＰＵの制御
のもとにフレームの転送を任意のインターフェース部間
で行うマルチポートブリッジにおいて、フレームが複数
のポートから同時に受信されたとき、転送レートの大き
いインターフェース部からの受信フレームに対する処理
を優先して処理する制御手段を設けるようにしている。

【００１６】

【作用】上記した手段によれば、インターフェース部側
からのフレーム受信や送信終了等の通知は、第２のＣＰ
Ｕによってレジスタに書き込まれるので、このレジスタ
の内容をフレーム送受信用のＣＰＵで監視していれば、
該フレーム送受信用ＣＰＵに対する割り込み処理が不要
になり、プログラムによる処理が可能になる。また、第
２のＣＰＵがエラー処理を担当するので、フレーム送受
信用ＣＰＵは正常な送受信処理のみを実行すればよい。
したがって、送受信の為の処理時間を短縮することがで
きる。また、より多くのポートを制御することが可能に
なる。

【００１７】上記した他の手段によれば、転送レートの
大きいインターフェース部からの受信フレームに対する
処理が優先して処理され、転送レートの大きいインター
フェース部から連続してフレームが受信されてもアドレ
ス登録用メモリに対するアクセスが待たされることはな
い。この結果１００Ｍポートの如き転送レートの大きい
インターフェース部のポートの待ちフレーム数を少なく
することができ、フレームのとりこぼしを無くし、バッ
ファサイズを少なくできることによるメモリの節約、ポ
ート受信〜送信までの遅延時間の低減等が可能になる。

【００１８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。 〔実施例１〕図１は本発明によるマルチポートブリッジ
の第１の実施例を示すブロックである。なお、図１にお
いては、図４に示したと同一であるものには、同一引用
数字を用いたので、ここでは重複する説明を省略する。

【００１９】本実施例においては、ＣＰＵを２つ（ＣＰ
Ｕ８，９）にし、ＣＰＵ８をバス２に接続すると共にＣ
ＰＵ９をインターフェース部３_-1〜３_-Nの割り込み受付
用に用いている。そして、ＣＰＵ８とＣＰＵ９の間にレ
ジスタ１０を設け、送受信に必要な情報についてのみ、
レジスタ１０を介してＣＰＵ８に伝送する構成にしてい
る。

【００２０】図２は図１のシステムにおける各ＣＰＵの
ソフトウェアの動作を示す説明図である。或るポートで
フレームが受信された場合、フレームはバッファメモリ
４に転送され、受信が完了すると、その通知が割込信号
線５_-1〜５_-Nを介してＣＰＵ９に伝達される。割り込み
信号を受けたＣＰＵ９は、フレーム受信や送信終了等の
インターフェース部３_-1〜３_-Nからの通知をレジスタ１
０を監視することにより認識し、割り込み処理ではなく
プログラムによるフラグセンス処理を実行する。このた
め、従来方法に比べ、ＣＰＵ８は正常な送受信処理に専
念することができ、より多くのポートを制御することが
できる。

【００２１】図２は図１のシステムにおけるＣＰＵのソ
フトウェアの動作を示す説明図である。アイドル（Ｉｄ
ｌｅ）状態にあるとき、割り込みの通知があると、ＣＰ
Ｕ９は割り込み要因の判定を行い、それがエラー通知で
あれば、ＣＰＵ９自身がエラーカウンタアップ等のエラ
ー処理を実行する。割り込み要因が正常な送受信に関す
るものの場合、ＣＰＵ９は、その旨を認識できるように
レジスタ１０に書き込みを行う。一方、ＣＰＵ８では、
アイドル状態のときにソフトウェアによりレジスタ１０
の内容を監視する。そして、レジスタ１０にＣＰＵ９か
ら送受信に関する通知が書き込まれると、それを読み取
り、対応する送受信処理を行う。ＣＰＵ９による送受信
処理はソフトウェアの判定のみであり、割り込みに伴う
処理がなくなるため、直ちに送受信処理へ移行すること
ができる。

【００２２】このように、上記実施例によれば、送受信
処理を速くすることができ、かつ、全体として送受信処
理を行う時間の割合を増やすことができる。この結果、
処理が間に合わずに受信フレームをとりこぼすといった
事態の発生を低減することができる。また、より多くの
ポートを制御することが可能になる。 〔実施例２〕図３は本発明のマルチポートブリッジの第
２の実施例の宛先ポート判定の処理の順番を示す説明図
である。なお、その構成は、図６に示した通りである。
また、以下においては、４つの１０Ｍポートから同時に
フレームが受信され、その少し後に１０Ｍポートから連
続してフレームが受信された場合を例に説明する。

【００２３】アドレス検索メモリに対してアクセスを行
い、宛先ポートの判定を行う場合、まず、最初に受信さ
れた１０Ｍポートに対して行うが、その処理が終了し
たとき、前に受信した１０Ｍポート〜（インターフ
ェース部３_-2〜３_-4）に対する処理ではなく、後から受
信された１００Ｍポート（インターフェース部６）に対
する処理を実行する。

【００２４】そして、１０Ｍポート〜に対する処理
は、インターフェース部６のポートからのフレーム受信
が無くなった後、１０Ｍポート→１０Ｍポート→１
０Ｍポートの順で行われる。１００Ｍポートからの受
信フレームは、優先して宛先ポート判定処理が行われる
ため、判定待ちのフレームが増えることはない。また、
１０Ｍポート〜に対する宛先ポート判定処理は遅れ
るが、１０Ｍは１００Ｍに比べて受信にかかる時間が長
いため、図１の例では、１０Ｍのフレームの受信が完了
する前には、判定処理が完了しているため、次に行う転
送（フォワーディング）処理が遅れることはない。

【００２５】即ち、１０Ｍポートに対する単位時間当た
りの受信フレーム数は、フレーム長等の条件が等しいと
仮定すれば、１００Ｍポートの１／１０であり、或る１
０Ｍポートにおける処理待ちフレーム数は、従来方法に
おける１００Ｍポートの処理待ちフレーム数よりも大幅
に少なくすることができる。このように、図３に示した
処理によれば、１００Ｍポートのフレーム数を少なくで
きるため、バッファが満杯になることがなく、フレーム
のとりこぼしが無くなる。また、バッファサイズを少な
く設定することが可能になり、メモリの節約が可能にな
る。更に、ポート受信〜ポート送信までの遅延時間を少
なくすることができる。

【００２６】

【発明の効果】以上説明した通り、この発明は、第１の
ＣＰＵに接続されるレジスタ、及び、正常な送受信完了
に関する割り込み情報を前記レジスタに書き込むと共に
エラー発生に関する処理を実行する第２のＣＰＵを設け
るようにした結果、送受信の為の処理時間を短縮するこ
とができる。また、より多くのポートを制御することが
可能になる。

【００２７】また、フレームが複数のポートから同時に
受信されたとき、転送レートの大きいインターフェース
部からの受信フレームに対する処理を優先して処理する
制御手段を設けることにより、転送レートの大きいイン
ターフェース部のポートの待ちフレーム数を少なくする
ことができ、フレームのとりこぼしを無くし、バッファ
サイズを少なくできることによるメモリの節約、ポート
受信〜ポート送信までの遅延時間の低減等が可能にな
る。

【図面の簡単な説明】

【図１】本発明によるマルチポートブリッジの第１の実
施例を示すブロックである。

【図２】図１のシステムにおける各ＣＰＵの動作を示す
説明図である。

【図３】本発明のマルチポートブリッジの第２の実施例
の宛先ポート判定の処理の順番を示す説明図である。

【図４】マルチポートブリッジの構成例を示すブロック
図である。

【図５】図４のシステムにおけるＣＰＵのソフトウェア
の動作を示す説明図である。

【図６】伝送速度の異なるポートが混在しているマルチ
ポートブリッジの構成例を示すブロック図である。

【図７】イーサネットのフレーム構成を示す説明図であ
る。

【図８】複数のポートから同時にフレームが受信された
場合の宛先ポート判定の処理を示す説明図である。

【符号の説明】

３_-1〜３_-N，６ インターフェース部 ４ バッファメモリ ５_-1〜５_-N 割込信号線 ７ アドレス登録用メモリ ８，９ ＣＰＵ １０ レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと複数のインターフェース部が共
   通のバスを介して接続され、前記ＣＰＵにより前記複数
   のインターフェース部を制御してフレームの送受信を行
   うマルチポートブリッジにおいて、 前記ＣＰＵに接続されるレジスタと、正常な送受信完了
   に関する割り込み情報を前記レジスタに書き込むと共に
   エラー発生に関する処理を実行する第２のＣＰＵとを具
   備することを特徴とするマルチポートブリッジ。
2. 【請求項２】 少なくとも２種類の転送レートに分けら
   れる複数のインターフェース部と、これらに共通のバス
   を介して接続されるＣＰＵと、前記インターフェース部
   のポートにどのアドレスを持つ端末が接続されているか
   を示すアドレス登録用メモリとを備え、前記ＣＰＵの制
   御のもとにフレームの転送を任意のインターフェース部
   間で行うマルチポートブリッジにおいて、 フレームが複数のポートから同時に受信されたとき、転
   送レートの大きいインターフェース部からの受信フレー
   ムに対する処理を優先して処理する制御手段を設けたこ
   とを特徴とするマルチポートブリッジ。