JP2762506B2 - 回線制御装置 - Google Patents
回線制御装置Info
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- JP2762506B2 JP2762506B2 JP1007846A JP784689A JP2762506B2 JP 2762506 B2 JP2762506 B2 JP 2762506B2 JP 1007846 A JP1007846 A JP 1007846A JP 784689 A JP784689 A JP 784689A JP 2762506 B2 JP2762506 B2 JP 2762506B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は回線制御装置に関し、特に処理能力の向上
と、信頼性の向上を可能とする回線制御装置に関する。
と、信頼性の向上を可能とする回線制御装置に関する。
従来、回線制御装置の処理能力を向上させるため、手
順処理プロセッサを送信，受信別々に設けた例として、
アイ・エス・エス'81 プロシーディングスのセッショ
ン23B,ペーパー4,1981年（ISS'81 Proceedings,Session
23B,Paper4,1981）のFigure6に示されているCCITT（国
際電信電話諮問委員会）No.7共通線信号処理装置が挙げ
られる。
順処理プロセッサを送信，受信別々に設けた例として、
アイ・エス・エス'81 プロシーディングスのセッショ
ン23B,ペーパー4,1981年（ISS'81 Proceedings,Session
23B,Paper4,1981）のFigure6に示されているCCITT（国
際電信電話諮問委員会）No.7共通線信号処理装置が挙げ
られる。
この装置は、通信プロトコルは送信側の状態遷移機械
と受信側の状態遷移機械に分けて記述できることから、
送信側と受信側をそれぞれマイクロプロセッサ,ROM,RA
M,SIO（回線制御用周辺LSI）等で構成し、送信側と受信
側をPIO（パラレル入出力用周辺LSI）で接続した構成を
とっている。
と受信側の状態遷移機械に分けて記述できることから、
送信側と受信側をそれぞれマイクロプロセッサ,ROM,RA
M,SIO（回線制御用周辺LSI）等で構成し、送信側と受信
側をPIO（パラレル入出力用周辺LSI）で接続した構成を
とっている。
上記従来技術は、回線速度が高速化した場合について
の配慮がなされておらず、高速回線接続時に、上記SIO
とRAM中の送受信バッファの間のデータ転送速度（単位
時間当りのデータ転送量）が大きくなると、バスの使用
率が高くなりCPUがホールドして、手順処理が行われに
くくなるという問題があった。
の配慮がなされておらず、高速回線接続時に、上記SIO
とRAM中の送受信バッファの間のデータ転送速度（単位
時間当りのデータ転送量）が大きくなると、バスの使用
率が高くなりCPUがホールドして、手順処理が行われに
くくなるという問題があった。
また、高速にバッファとの間のデータ転送を行うため
に、DMAC（Direct Memory Access Controller）を使用
した場合、該DMACが、送受信バッファのアドレス等の管
理情報をメモリから取込むときにバス空き待ちをするた
め、受信時にデータの欠落を生ずる、いわゆるオーバー
ランエラーや、送信時に送信データに欠落を生ずる、い
わゆるアンダーランエラーを発生し、信頼性が低下する
という問題もあった。
に、DMAC（Direct Memory Access Controller）を使用
した場合、該DMACが、送受信バッファのアドレス等の管
理情報をメモリから取込むときにバス空き待ちをするた
め、受信時にデータの欠落を生ずる、いわゆるオーバー
ランエラーや、送信時に送信データに欠落を生ずる、い
わゆるアンダーランエラーを発生し、信頼性が低下する
という問題もあった。
本発明の目的は、従来の技術における上述の如き問題
を解消し、高速回線に接続した場合にも手順処理CPUとD
MACのメモリアクセスを可能とし、手順処理能力を向上
させるとともに、オーバーラン，アンダーランの発生を
なくすることが可能な回線制御装置を提供することにあ
る。
を解消し、高速回線に接続した場合にも手順処理CPUとD
MACのメモリアクセスを可能とし、手順処理能力を向上
させるとともに、オーバーラン，アンダーランの発生を
なくすることが可能な回線制御装置を提供することにあ
る。
本発明の上記目的は、受信回路に接続される受信回線
制御部と、送信回線に接続される送信回線制御部と、上
位プロセッサまたは他の回線制御装置との接続手段と、
送信手順処理プロセッサと、受信手順処理プロセッサ
と、送信バッファと、受信バッファおよびこれらを接続
する内部バスを有する回線制御装置において、前記送信
手順処理プロセッサと受信手順処理プロセッサ間に通信
手段を設け、前記送信バッファを管理する情報と受信バ
ッファを管理する情報とを、前記送信バッファ，受信バ
ッファとは別のメモリ手段にそれぞれ格納するととも
に、前記メモリ手段と前記送信バッファ，受信バッファ
とをそれぞれ独立にアクセス可能とする内部バスアクセ
ス制御回路を設けたことを特徴とする回線制御装置によ
って達成される。
制御部と、送信回線に接続される送信回線制御部と、上
位プロセッサまたは他の回線制御装置との接続手段と、
送信手順処理プロセッサと、受信手順処理プロセッサ
と、送信バッファと、受信バッファおよびこれらを接続
する内部バスを有する回線制御装置において、前記送信
手順処理プロセッサと受信手順処理プロセッサ間に通信
手段を設け、前記送信バッファを管理する情報と受信バ
ッファを管理する情報とを、前記送信バッファ，受信バ
ッファとは別のメモリ手段にそれぞれ格納するととも
に、前記メモリ手段と前記送信バッファ，受信バッファ
とをそれぞれ独立にアクセス可能とする内部バスアクセ
ス制御回路を設けたことを特徴とする回線制御装置によ
って達成される。
本発明に係る回線制御装置においては、送受信バッフ
ァ本体と送・受信バッファの管理情報を分離させ、管理
情報を回線制御部の最も高速にアクセスできる位置に新
たに設けたメモリに格納し、このメモリと送・受信バッ
ファメモリの間にバスアクセス制御回路を設けたもので
ある。
ァ本体と送・受信バッファの管理情報を分離させ、管理
情報を回線制御部の最も高速にアクセスできる位置に新
たに設けたメモリに格納し、このメモリと送・受信バッ
ファメモリの間にバスアクセス制御回路を設けたもので
ある。
具体的に言えば、第１図に示す第２受信用バッファメ
モリ250に、第３図に示すバッファ管理情報6000を格納
する点が特徴である。第１図に示す受信回線制御部200
は、第２受信バッファメモリ250上の上記バッファ管理
情報を読込み、そのバッファポインタが示す第１受信用
バッファメモリ290上のバッファ6100に、受信データを
格納する。受信手順処理CPU270は、受信データの手順処
理を行う。手順処理終了後の受信データは、受信用DMAC
260により、システムバス600を介してメインメモリ800
に転送され、その後、メインCPU700により処理され、上
位装置インタフェース用チャネルアダプタ900によりチ
ャネル3000を介して、後述するホストコンピュータ2000
に転送される。
モリ250に、第３図に示すバッファ管理情報6000を格納
する点が特徴である。第１図に示す受信回線制御部200
は、第２受信バッファメモリ250上の上記バッファ管理
情報を読込み、そのバッファポインタが示す第１受信用
バッファメモリ290上のバッファ6100に、受信データを
格納する。受信手順処理CPU270は、受信データの手順処
理を行う。手順処理終了後の受信データは、受信用DMAC
260により、システムバス600を介してメインメモリ800
に転送され、その後、メインCPU700により処理され、上
位装置インタフェース用チャネルアダプタ900によりチ
ャネル3000を介して、後述するホストコンピュータ2000
に転送される。
バスアクセス制御回路500は、内部バス502と504の間
を電気的，論理的に切離すため、受信用DMAC260が、第
１受信用バッファメモリ290上の受信データを、内部バ
ス504を介してメインメモリ800へ転送中であっても、そ
れと並行して受信回線制御部200のバッファ管理情報読
込みができる。これにより、高速回線からの受信データ
に対しても、オーバーランすることがない。
を電気的，論理的に切離すため、受信用DMAC260が、第
１受信用バッファメモリ290上の受信データを、内部バ
ス504を介してメインメモリ800へ転送中であっても、そ
れと並行して受信回線制御部200のバッファ管理情報読
込みができる。これにより、高速回線からの受信データ
に対しても、オーバーランすることがない。
送信側も、同様である。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
最初に、第一の実施例を説明する。
第２図は、本発明の一実施例である回線制御装置100
を含む通信制御装置1000の構成例を示す図である。本実
施例に示す通信制御装置1000は、チャネル3000を介して
ホストコンピュータ2000に接続される。通信制御装置10
00は、複数の回線制御装置と、メインCPU700,メインメ
モリ800,上位装置インタフェース用チャネルアダプタ90
0を、システムバス600で接続して構成される。
を含む通信制御装置1000の構成例を示す図である。本実
施例に示す通信制御装置1000は、チャネル3000を介して
ホストコンピュータ2000に接続される。通信制御装置10
00は、複数の回線制御装置と、メインCPU700,メインメ
モリ800,上位装置インタフェース用チャネルアダプタ90
0を、システムバス600で接続して構成される。
第１図に、上述の回線制御装置100の構成図を示す。
本実施例に示す回線制御装置100は、送信系と受信系と
が対称に構成されており、両者を共通メモリ400および
バスアクセス制御回路545で接続している。以下、受信
系の構成および動作を例にとって説明する。
本実施例に示す回線制御装置100は、送信系と受信系と
が対称に構成されており、両者を共通メモリ400および
バスアクセス制御回路545で接続している。以下、受信
系の構成および動作を例にとって説明する。
まず、受信系の構成について説明する。
受信系は、システムバス600を介してメインCPU700お
よびメインメモリ800と信号およびデータの授受を行う
受信用DMAC260,受信回線4000から受信したデータを格納
する第１受信用バッファメモリ290,該第１受信用バッフ
ァメモリ290内のデータを用いて受信手順処理を行う受
信手順処理CPU270,該受信手順処理CPU270のプログラム
およびワークエリアを格納する受信手順メモリ280,受信
したデータのフラグ同期,FCSエラー検出およびバッファ
への転送を行う受信回線制御部200,受信バッファのバッ
ファ管理情報を格納する第２受信用バッファメモリ250
から成り、これらがバスアクセス制御回路500,505,510,
515を介して内部バス502,504,512に接続されている。
よびメインメモリ800と信号およびデータの授受を行う
受信用DMAC260,受信回線4000から受信したデータを格納
する第１受信用バッファメモリ290,該第１受信用バッフ
ァメモリ290内のデータを用いて受信手順処理を行う受
信手順処理CPU270,該受信手順処理CPU270のプログラム
およびワークエリアを格納する受信手順メモリ280,受信
したデータのフラグ同期,FCSエラー検出およびバッファ
への転送を行う受信回線制御部200,受信バッファのバッ
ファ管理情報を格納する第２受信用バッファメモリ250
から成り、これらがバスアクセス制御回路500,505,510,
515を介して内部バス502,504,512に接続されている。
上記構成要素のうち、メモリに読み書きする主体（バ
スマスタ）となり得るのは、受信回線制御部200,受信用
DMAC260,受信手順処理CPU270であり、受信回線制御部20
0は、第２受信用バッファメモリ250および第１受信用バ
ッファメモリ290をアクセス可能であり、受信用DMAC260
は第１受信用バッファメモリ290を、受信手順処理CPU27
0は、受信手順メモリ280,第１受信用バッファメモリ29
0,共通メモリ400および第２受信用バッファメモリ250
を、それぞれ、アクセス可能である。
スマスタ）となり得るのは、受信回線制御部200,受信用
DMAC260,受信手順処理CPU270であり、受信回線制御部20
0は、第２受信用バッファメモリ250および第１受信用バ
ッファメモリ290をアクセス可能であり、受信用DMAC260
は第１受信用バッファメモリ290を、受信手順処理CPU27
0は、受信手順メモリ280,第１受信用バッファメモリ29
0,共通メモリ400および第２受信用バッファメモリ250
を、それぞれ、アクセス可能である。
バスアクセス制御回路500,505,510,515は、上記バス
マスタが、バスアクセス制御回路を介してメモリをアク
セスするときのみメモリに対してゲートが開き、バスア
クセス回路を介さない範囲でのメモリアクセス時には、
バスアクセス回路の反対側のバスへのゲートを閉じて、
バスへの影響をなくす機能を有する。
マスタが、バスアクセス制御回路を介してメモリをアク
セスするときのみメモリに対してゲートが開き、バスア
クセス回路を介さない範囲でのメモリアクセス時には、
バスアクセス回路の反対側のバスへのゲートを閉じて、
バスへの影響をなくす機能を有する。
例えば、受信用DMAC260が、バスアクセス制御回路50
5,515を介して、内部バス504を用いて第１受信用バッフ
ァメモリ290をアクセス中であっても、バスアクセス制
御回路510の働きで、内部バス512へ影響を与えない。従
って、受信手順処理CPU270は、内部バス512およびバス
アクセス制御回路510を介して受信手順メモリ280をアク
セスできる。同時に、受信回線制御部200は、内部バス5
02を介して第２受信用バッファメモリ250をアクセスで
きる。
5,515を介して、内部バス504を用いて第１受信用バッフ
ァメモリ290をアクセス中であっても、バスアクセス制
御回路510の働きで、内部バス512へ影響を与えない。従
って、受信手順処理CPU270は、内部バス512およびバス
アクセス制御回路510を介して受信手順メモリ280をアク
セスできる。同時に、受信回線制御部200は、内部バス5
02を介して第２受信用バッファメモリ250をアクセスで
きる。
受信データを格納するデータ構造の一例を、第３図に
示す。データ構造は、受信データそのものを格納するバ
ッファ6100とバッファ管理情報6000に分かれており、バ
ッファ管理情報6000は、次のバッファ管理情報のアドレ
スであるチェインポインタ6010,バッファ6100の先頭ア
ドレスであるバッファポインタ6020,バッファ中の有効
なデータ長を示すデータ長6030,受信終了時の受信回線
制御部200のステータスを格納するステータス6040から
構成されている。
示す。データ構造は、受信データそのものを格納するバ
ッファ6100とバッファ管理情報6000に分かれており、バ
ッファ管理情報6000は、次のバッファ管理情報のアドレ
スであるチェインポインタ6010,バッファ6100の先頭ア
ドレスであるバッファポインタ6020,バッファ中の有効
なデータ長を示すデータ長6030,受信終了時の受信回線
制御部200のステータスを格納するステータス6040から
構成されている。
上記バッファ管理情報6000は、第２受信用バッファメ
モリ250に格納し、バッファは第１受信用バッファメモ
リ290に格納する。
モリ250に格納し、バッファは第１受信用バッファメモ
リ290に格納する。
次に、受信系の動作について説明する。
第４図に示す如きフォーマットを有する受信データ
が、受信回線4000を介して前述の受信回線制御部200に
入力すると、受信回線制御部200は、フラグを検出して
データの受信を認識し、受信回線制御部の内部に保持し
ているバッファ管理情報のアドレスから、第２受信用バ
ッファメモリ250に格納してあるバッファ管理情報6000
を読込む。
が、受信回線4000を介して前述の受信回線制御部200に
入力すると、受信回線制御部200は、フラグを検出して
データの受信を認識し、受信回線制御部の内部に保持し
ているバッファ管理情報のアドレスから、第２受信用バ
ッファメモリ250に格納してあるバッファ管理情報6000
を読込む。
受信回線制御部200は、読込んだバッファ管理情報600
0から、前述のバッファポインタ6020を取出し、該バッ
ファポインタの指す第１受信用バッファメモリ290へ、
受信データのアドレスから情報まで転送する。このと
き、読込んだバッファ管理情報6000のチェインポインタ
6010を、次に読込むべきバッファ管理情報のアドレスと
して保持しておく。
0から、前述のバッファポインタ6020を取出し、該バッ
ファポインタの指す第１受信用バッファメモリ290へ、
受信データのアドレスから情報まで転送する。このと
き、読込んだバッファ管理情報6000のチェインポインタ
6010を、次に読込むべきバッファ管理情報のアドレスと
して保持しておく。
受信データの転送が終了すると、受信回線制御部200
は、バッファ管理情報6000に、データ長6030と受信終了
ステータスを格納する。受信データの長さが、バッファ
6100の大きさを越える場合には、次のバッファに格納す
る。
は、バッファ管理情報6000に、データ長6030と受信終了
ステータスを格納する。受信データの長さが、バッファ
6100の大きさを越える場合には、次のバッファに格納す
る。
第１受信用バッファメモリ290に格納した受信データ
に対して、受信手順処理CPU270は、まず、第２受信用バ
ッファメモリ250中のバッファ管理情報6000中のステー
タス6040を読出し、FCSエラー等がないことを確認す
る。エラーがなければ第１受信用バッファメモリ290内
の受信データのアドレス，制御部を読出し、手順処理を
行う。
に対して、受信手順処理CPU270は、まず、第２受信用バ
ッファメモリ250中のバッファ管理情報6000中のステー
タス6040を読出し、FCSエラー等がないことを確認す
る。エラーがなければ第１受信用バッファメモリ290内
の受信データのアドレス，制御部を読出し、手順処理を
行う。
手順処理中で、送信手順処理と共通なデータ、例え
ば、状態変数，送・受信シーケンス番号等は、共通メモ
リ400に格納する。共通メモリ400中の共通変数のデータ
構造例を、第５図に示す。
ば、状態変数，送・受信シーケンス番号等は、共通メモ
リ400に格納する。共通メモリ400中の共通変数のデータ
構造例を、第５図に示す。
共通変数の同時書込みを禁止する目的で、共通変数全
体に対してセマフォフラグを設け、第６図に示す手順で
アクセスする。すなわち、セマフォフラグ＝“1"を「使
用中」、“0"を「空き」の意味で用い、第６図のａの部
分を１メモリアクセスサイクルで行う。
体に対してセマフォフラグを設け、第６図に示す手順で
アクセスする。すなわち、セマフォフラグ＝“1"を「使
用中」、“0"を「空き」の意味で用い、第６図のａの部
分を１メモリアクセスサイクルで行う。
手順処理の終了後、受信手順処理CPU270が受信用DMAC
260を起動し、手順処理の終了した受信データの情報部
分をシステムバス600を介してメインメモリ800に転送す
る。メインメモリ転送後、メインCPU700が上位装置イン
タフェース用チャネルアダプタ900を起動し、チャネル3
000を介してホストコンピュータ2000に転送する 送信側の処理も、ホストコンピュータ2000から上記受
信側と逆の手順で行う。
260を起動し、手順処理の終了した受信データの情報部
分をシステムバス600を介してメインメモリ800に転送す
る。メインメモリ転送後、メインCPU700が上位装置イン
タフェース用チャネルアダプタ900を起動し、チャネル3
000を介してホストコンピュータ2000に転送する 送信側の処理も、ホストコンピュータ2000から上記受
信側と逆の手順で行う。
上記実施例によれば、既に、第１受信用バッファメモ
リ290に格納済みで、受信手順処理が終了した受信デー
タを、内部バス504と受信用DMAC260を介してメインメモ
リ800へ転送中であっても、受信回路制御部200は、第２
受信用バッファメモリ250中にあるバッファ管理情報600
0を読込むことができるため、バッファチェイン時に、
次の受信バッファのアドレスをバス競合のために読込め
なくてバッファオーバーランになるというエラーを防ぐ
ことができる。
リ290に格納済みで、受信手順処理が終了した受信デー
タを、内部バス504と受信用DMAC260を介してメインメモ
リ800へ転送中であっても、受信回路制御部200は、第２
受信用バッファメモリ250中にあるバッファ管理情報600
0を読込むことができるため、バッファチェイン時に、
次の受信バッファのアドレスをバス競合のために読込め
なくてバッファオーバーランになるというエラーを防ぐ
ことができる。
次に、第二の実施例を説明する。
第７図は、第１図における共通メモリ400を、FIFOバ
ッファ410,420に置換えた構成例を示している。FIFOバ
ッファ410は、受信手順処理CPU270から送信手順処理CPU
370への制御情報を、また、FIFOバッファ410は、これと
逆の方向の制御情報を格納する。
ッファ410,420に置換えた構成例を示している。FIFOバ
ッファ410は、受信手順処理CPU270から送信手順処理CPU
370への制御情報を、また、FIFOバッファ410は、これと
逆の方向の制御情報を格納する。
上記制御情報としては、 （１）P/F＝１ビット受信通知 （２）送信状態変数Ｖ（Ｓ）変更通知 等が、手順処理としては考えられる。
本実施例における受信および送信手順は、先に示した
第一の実施例の共通メモリアクセスの部分を、FIFOバッ
ファに転送する処理に変更し、また、FIFOバッファの読
出しを手順処理CPUが行うことを加える点以外は、先に
示した第一の実施例と同様である。
第一の実施例の共通メモリアクセスの部分を、FIFOバッ
ファに転送する処理に変更し、また、FIFOバッファの読
出しを手順処理CPUが行うことを加える点以外は、先に
示した第一の実施例と同様である。
本実施例によれば、先に示した第一の実施例の効果に
加えて、共通メモリ上の共通データの使用権待ちがなく
なるため、送受信手順プロセッサの待ち時間をなくし、
処理能力をより一層向上させるという効果がある。
加えて、共通メモリ上の共通データの使用権待ちがなく
なるため、送受信手順プロセッサの待ち時間をなくし、
処理能力をより一層向上させるという効果がある。
上記実施例は本発明の一例として示したものであり、
本発明はこれに限定されるべきものではないことは言う
までもない。
本発明はこれに限定されるべきものではないことは言う
までもない。
以上述べた如く、本発明によれば、送受信バッファ本
体と送・受信バッファの管理情報を分離させ、管理情報
を回線制御部の最も高速にアクセスできる位置に新たに
設けたメモリに格納し、このメモリと送・受信バッファ
メモリの間にバスアクセス制御回路を設けたので、高速
回線に接続した場合にも手順処理CPUとDMACのメモリア
クセスを可能とし、手順処理能力を向上させるととも
に、オーバーラン，アンダーランの発生をなくすること
が可能な回線制御装置を実現できるという顕著な効果を
奏するものである。
体と送・受信バッファの管理情報を分離させ、管理情報
を回線制御部の最も高速にアクセスできる位置に新たに
設けたメモリに格納し、このメモリと送・受信バッファ
メモリの間にバスアクセス制御回路を設けたので、高速
回線に接続した場合にも手順処理CPUとDMACのメモリア
クセスを可能とし、手順処理能力を向上させるととも
に、オーバーラン，アンダーランの発生をなくすること
が可能な回線制御装置を実現できるという顕著な効果を
奏するものである。
第１図は本発明の一実施例である回線制御装置の構成
図、第２図は実施例の回線制御装置を含む通信制御装置
の構成例を示す図、第３図はバッファのデータ構造の一
例を示す図、第４図は受信データのフォーマットの一例
を示す図、第５図は共通データのデータ構造の一例を示
す図、第６図は共通データのアクセス手順の一例を示す
フローチャート、第７図は他の実施例を示す回線制御装
置の構成図である。 100:回線制御装置、200:受信回線制御部、250,290:受信
用バッファメモリ、300:送信回線制御部、350,390:送信
用バッファメモリ、260:受信用DMAC、270:受信手順処理
CPU、360:送信用DMAC:370:送信手順処理CPU、400:共通
メモリ、410,420:FIFOバッファ、500および505,510,51
5:バスアクセス制御回路、550および555,560,565:バス
アクセス制御回路、600:システムバス、700:メインCP
U、800:メインメモリ、1000:通信制御装置、4000:受信
回線、5000:送信回線。
図、第２図は実施例の回線制御装置を含む通信制御装置
の構成例を示す図、第３図はバッファのデータ構造の一
例を示す図、第４図は受信データのフォーマットの一例
を示す図、第５図は共通データのデータ構造の一例を示
す図、第６図は共通データのアクセス手順の一例を示す
フローチャート、第７図は他の実施例を示す回線制御装
置の構成図である。 100:回線制御装置、200:受信回線制御部、250,290:受信
用バッファメモリ、300:送信回線制御部、350,390:送信
用バッファメモリ、260:受信用DMAC、270:受信手順処理
CPU、360:送信用DMAC:370:送信手順処理CPU、400:共通
メモリ、410,420:FIFOバッファ、500および505,510,51
5:バスアクセス制御回路、550および555,560,565:バス
アクセス制御回路、600:システムバス、700:メインCP
U、800:メインメモリ、1000:通信制御装置、4000:受信
回線、5000:送信回線。
フロントページの続き (72)発明者 前田 克己 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 小山 俊明 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭63−246055（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/02
Claims (4)
- 【請求項１】受信回線に接続される受信回線制御部と、
送信回線に接続される送信回線制御部と、上位プロセッ
サまたは他の回線制御装置との接続手段と、送信手順処
理プロセッサと、受信手順処理プロセッサと、送信バッ
ファと、受信バッファおよびこれらを接続する内部バス
を有する回線制御装置において、前記送信手順処理プロ
セッサと受信手順処理プロセッサ間に通信手段を設け、
前記送信バッファを管理する情報と受信バッファを管理
する情報とを、前記送信バッファ，受信バッファとは別
のメモリ手段にそれぞれ格納するとともに、前記各メモ
リ手段と前記送信バッファ，受信バッファとをそれぞれ
独立にアクセス可能とする内部バスアクセス制御回路を
設けたことを特徴とする回線制御装置。 - 【請求項２】前記プロセッサ間通信手段が、共通メモリ
であることを特徴とする請求項１記載の回線制御装置。 - 【請求項３】前記プロセッサ間通信手段が、FIFOバッフ
ァであることを特徴とする請求項１記載の回線制御装
置。 - 【請求項４】前記メモリ手段が、前記送信回線制御部，
受信回線制御部にそれぞれ直接接続されていることを特
徴とする請求項１〜３記載の回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007846A JP2762506B2 (ja) | 1989-01-18 | 1989-01-18 | 回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007846A JP2762506B2 (ja) | 1989-01-18 | 1989-01-18 | 回線制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189049A JPH02189049A (ja) | 1990-07-25 |
| JP2762506B2 true JP2762506B2 (ja) | 1998-06-04 |
Family
ID=11676985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007846A Expired - Fee Related JP2762506B2 (ja) | 1989-01-18 | 1989-01-18 | 回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762506B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08149179A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | データ通信制御装置 |
| JP2883834B2 (ja) * | 1995-05-29 | 1999-04-19 | 株式会社ガルフネットコミュニケーション | 多重回線制御装置 |
| JPH10262063A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | セルスイッチング方法及びセル交換システム |
-
1989
- 1989-01-18 JP JP1007846A patent/JP2762506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02189049A (ja) | 1990-07-25 |
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