JPH08195759A - Multi-port bridge - Google Patents

Abstract

PURPOSE: To allow a multi-port bridge to attain high speed transmission/ reception processing. CONSTITUTION: A CPU 1 and interface sections 3-1 -3- N are connected via a common bus 2 and a CPU 8 controls the interface sections 3-1 3- N to conduct frame transmission and reception in the multi-port bridge, in which a register 10 connecting to the CPU 8 and a CPU 9 being a 2nd CPU writing interrupt information relating to normal transmission reception end to the register 10 and executing processing relating to occurrence of an error and the CPU 8 is used exclusively for transmission reception processing.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、任意のポート間の通信
を複数組で同時に行うことのできるマルチポートブリッ
ジに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-port bridge capable of simultaneously performing a plurality of sets of communication between arbitrary ports.

【０００２】[0002]

【従来の技術】近年、多数の通信ポートを有し、任意の
ポート間の通信を複数組で同時に行うことが可能なマル
チポートブリッジ（スイッチングハブ）が注目を集めて
いる。図４はマルチポートブリッジの構成例を示すブロ
ック図である。ＣＰＵ１には、バス２を介してインター
フェース部（通信用ＬＳＩ）３_-1〜３ _-N、及び送受信フ
レームが格納されるバッファメモリ４が接続されてい
る。インターフェース部３_-1〜３_-Nは、夫々ポートを備
えている。ＣＰＵ１とインターフェース部３_-1〜３_-Nの
各々には、割込信号線５_-1〜５_-Nが接続されている。2. Description of the Related Art In recent years, many communication ports have been
It is possible to communicate in multiple groups at the same time between ports.
Chiport Bridge (Switching Hub) attracts attention
There is. Figure 4 shows a block diagram of a multi-port bridge configuration example.
FIG. The CPU 1 is connected to the CPU 1 via the bus 2.
Face part (communication LSI) 3_-1~ 3 _-N, And send / receive frames
The buffer memory 4 for storing frames is connected
It Interface part 3_-1~ 3_-NEach equipped with a port
I am. CPU 1 and interface unit 3_-1~ 3_-Nof
Each has an interrupt signal line 5_-1~ 5_-NAre connected.

【０００３】図４の構成にあって、或るポートでフレー
ムが受信された場合、フレームはバッファメモリ４に転
送される。そして、受信が完了すると、その通知が割込
信号線５_-1〜５_-Nを介してＣＰＵ１へ報知される。受信
完了通知を受けたＣＰＵ１は、バッファメモリ４からフ
レーム内の宛て先アドレスの内容を読み取り、そのフレ
ームをどのポートへ転送するか、或いは転送しないかを
決定する。また、フレーム受信において、エラーが発生
した場合、その通知も割込信号によってＣＰＵ１に伝え
られ、これに対応する処理がＣＰＵ１によって実行され
る。In the configuration of FIG. 4, when a frame is received at a certain port, the frame is transferred to the buffer memory 4. Then, when the reception is completed, the notification is sent to the CPU 1 via the interrupt signal lines 5 _{-1 to} 5- _N . Upon receiving the reception completion notification, the CPU 1 reads the contents of the destination address in the frame from the buffer memory 4, and determines to which port the frame is transferred or not. When an error occurs in frame reception, the notification is also transmitted to the CPU 1 by an interrupt signal, and the CPU 1 executes the corresponding process.

【０００４】図５は図４のシステムにおけるＣＰＵのソ
フトウェアの動作を示す説明図である。アイドル（Ｉｄ
ｌｅ）状態にあるとき、割り込みの通知があると、割り
込み要因の判定が行われた後、送受信処理やエラー処理
へシフトする。これらの処理が終了すると、再びアイド
ル状態になり、割り込みの発生を待つことになる。FIG. 5 is an explanatory diagram showing the operation of the software of the CPU in the system of FIG. Idol (Id
In the le) state, if there is an interrupt notification, after determining the interrupt factor, the process shifts to transmission / reception processing and error processing. When these processes are completed, the process goes into the idle state again and waits for an interrupt to occur.

【０００５】ところで、ワークステーション、パーソナ
ルコンピュータ等の処理速度の高速化に伴い、より高速
なＬＡＮの開発が要求されている。ＬＡＮの高速化を図
る手段の１つにイーサネット（Ｅｔｈｅｒｎｅｔ）の転
送レートを現在の１０Ｍｂｐｓから１００Ｍｂｐｓに上
げた１００Ｍイーサネットがあり、ＩＥＥＥ（米国電気
電子技術者協会）において標準化が行われている。Incidentally, with the increase in processing speed of workstations, personal computers, etc., the development of higher speed LAN is required. One of the means for increasing the speed of a LAN is 100M Ethernet, which has increased the transfer rate of Ethernet from the current 10 Mbps to 100 Mbps, and is standardized by the IEEE (Institute of Electrical and Electronics Engineers).

【０００６】この場合、全ての端末が一気に１００Ｍイ
ーサネットになることは考え難く、従来の１０Ｍイーサ
ネットと１００Ｍイーサネットを接続する装置が必要に
なるものと思われる。この接続装置として、複数の１０
Ｍイーサネットポートと１つ以上の１００Ｍイーサネッ
トポートを有するマルチポートブリッジ（スイッチング
ハブ）を用いることが考えられる。In this case, it is unlikely that all the terminals will suddenly become 100M Ethernet, and a device for connecting the conventional 10M Ethernet and 100M Ethernet is considered necessary. As this connection device, a plurality of 10
It is conceivable to use a multi-port bridge (switching hub) with M Ethernet ports and one or more 100M Ethernet ports.

【０００７】図６は伝送速度の異なるポートが混在して
いるマルチポートブリッジの構成例を示している。バス
２には、夫々が転送レートが１０Ｍｂｐｓのポートを有
する複数のインターフェース部３_-1〜３_-4が接続される
と共に、転送レートが１００Ｍｂｐｓのポートを有する
インターフェース部６が接続されている。また、ＣＰＵ
１には、アドレス登録用メモリ７が接続されている。こ
のアドレス登録用メモリ７には、各ポートに接続されて
いる端末のアドレスが格納されている。FIG. 6 shows a configuration example of a multi-port bridge in which ports having different transmission rates are mixed. The bus 2 is connected to a plurality of interface units 3 _{-1 to} 3 _-4 each having a port having a transfer rate of 10 Mbps, and an interface unit 6 having a port having a transfer rate of 100 Mbps. Also, CPU
An address registration memory 7 is connected to 1. The address registration memory 7 stores the address of the terminal connected to each port.

【０００８】図７はイーサネットのフレーム構成を示し
ている。フレーム１００は、先頭から順次、宛先アドレ
ス（ＤＡ）１０１、送信元アドレス（ＳＡ）１０２、デ
ータ長（ＬＥＮ）１０３、データ（ＤＡＴＡ）１０４及
びフレームチエックシーケンス（ＦＣＳ）１０５が割当
てられている。マルチポートブリッジは、或るポートか
らフレームが受信されると、宛先アドレス（ＤＡ）１０
１が読み取られ、その値とアドレス登録用メモリ７の格
納内容との比較が行われ、そのフレームを破棄（フィル
タリング）するか、或るポートに転送（フォワーディン
グ）するかが決定される。FIG. 7 shows a frame structure of Ethernet. In the frame 100, a destination address (DA) 101, a source address (SA) 102, a data length (LEN) 103, data (DATA) 104, and a frame check sequence (FCS) 105 are sequentially assigned from the beginning. The multi-port bridge receives a destination address (DA) 10 when a frame is received from a certain port.
1 is read, the value is compared with the content stored in the address registration memory 7, and it is determined whether the frame is discarded (filtered) or transferred to a certain port (forwarding).

【０００９】図６に示すように、アドレス登録用メモリ
７が全体で１つしかない場合、複数のポートから同時に
フレームが受信されたとき、転送判定処理を同時に行う
ことはできず、順番に行うことになり、判定待ちのフレ
ームが生じる。図８は複数のポートから同時にフレーム
が受信された場合の宛先ポート判定の処理の順番を示し
ている。ここでは、４つの１０Ｍポートから同時にフレ
ームが受信され、その少し後に１００Ｍポートからのフ
レーム受信が開始されたとする。通常は到着順の処理に
なるため、宛先ポート判定処理は、最初に１０Ｍポート
からの受信に対する処理が４回行われ、続いて１００Ｍ
ポートからの受信フレームに対する処理が行われる。As shown in FIG. 6, when there is only one memory 7 for address registration as a whole, when frames are simultaneously received from a plurality of ports, the transfer determination processing cannot be performed at the same time and is performed sequentially. As a result, a frame awaiting determination occurs. FIG. 8 shows the order of processing for destination port determination when frames are simultaneously received from a plurality of ports. Here, it is assumed that frames are simultaneously received from the four 10M ports, and shortly thereafter, frame reception from the 100M ports is started. Normally, the processing is in the order of arrival, so in the destination port determination processing, the processing for the reception from the 10M port is performed four times first, and then the 100M
The processing for the frame received from the port is performed.

【００１０】[0010]

【発明が解決しようとする課題】しかし、図４に示した
マルチポートブリッジにあっては、レジスタ退避等の操
作を行う必要があるため、割り込みを認識してから、そ
れに対応する処理を行うまでに多大の時間を要するとい
う問題がある。この結果、１回の送受信処理に要する時
間を極端に短縮することは難しい。特に、１つのＣＰＵ
で複数のインターフェース部を扱う場合、複数ポートの
送受信処理を並行して処理せねばならず、各ポートにお
ける最小受信間隔をｔ、ポート数をｎとした場合、受信
処理の時間をｔ／ｎ以下にしないと全フレームの処理が
行えない。このため、処理の時間が大きいと受信フレー
ムの取りこぼしを生じる場合がでてくる。全フレーム受
信を保証しようとすると、ポート数をあまり大きくする
ことはできない。以上の問題は送信処理においても同様
に生じる。また、ＣＰＵではエラー処理も行っているた
め、正常な送受信処理を行う時間が更に少なくなるとい
う問題もある。However, in the multi-port bridge shown in FIG. 4, since it is necessary to perform operations such as register saving, it is necessary to perform processing from the recognition of an interrupt to the corresponding processing. There is a problem that it takes a lot of time. As a result, it is difficult to extremely reduce the time required for one transmission / reception process. Especially one CPU
When handling a plurality of interface units in, the transmission / reception processing of a plurality of ports must be processed in parallel. When the minimum reception interval at each port is t and the number of ports is n, the reception processing time is t / n or less. If not set, all frames cannot be processed. Therefore, if the processing time is long, the received frames may be missed. To guarantee reception of all frames, the number of ports cannot be too large. The above problem similarly occurs in the transmission process. Further, since the CPU also performs error processing, there is a problem that the time required for normal transmission / reception processing is further reduced.

【００１１】また、図６の構成においては、先に到着し
た１０Ｍポートからの受信フレームに対する宛先判定処
理を行っている間に、１００Ｍポートから連続してフレ
ームが受信された場合、宛先判定待ちの複数の１００Ｍ
フレームが生じる。この結果、処理遅れが生じ、待ちフ
レーム数が増えてバッファが満杯になり、オーバーラン
の発生や受信フレームの取りこぼしを生じさせる。Further, in the configuration of FIG. 6, when the frames are continuously received from the 100M port while the destination judgment process is performed on the received frame from the 10M port that arrived first, the waiting for the destination judgment is made. Multiple 100M
A frame is created. As a result, processing delay occurs, the number of waiting frames increases, the buffer becomes full, and overrun occurs and received frames are dropped.

【００１２】この場合、オーバーランを生じないように
予めバッファサイズを大きく取ろうとすると、それに見
合う容量のメモリを用意せねばならず、装置コストの増
大を招くことになる。また、フレームの転送（フォワー
ディング）を行う場合、フレーム受信が完了しても、宛
先ポート判定が行われておらず、転送処理を開始するこ
とができないため、ポート受信〜ポート送信までの遅延
時間が大きくなるという問題が生じる。In this case, if it is attempted to increase the buffer size in advance so as not to cause an overrun, it is necessary to prepare a memory having a capacity corresponding to the buffer size, resulting in an increase in device cost. Also, when performing frame forwarding (forwarding), even if frame reception is completed, the destination port determination has not been performed and the forwarding process cannot be started, so the delay time from port reception to port transmission The problem of becoming large arises.

【００１３】そこで、本発明は、送受信処理の高速化を
図ることのできるマルチポートブリッジを提供すること
を目的としている。また、本発明の他の目的は、宛先判
定待ちの高速転送レートのインターフェース部のフレー
ム数を低減することが可能なマルチポートブリッジを提
供することにある。Therefore, an object of the present invention is to provide a multi-port bridge capable of speeding up transmission / reception processing. Another object of the present invention is to provide a multi-port bridge capable of reducing the number of frames in an interface section having a high transfer rate waiting for destination determination.

【００１４】[0014]

【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、ＣＰＵと複数のインターフェース部
が共通のバスを介して接続され、前記ＣＰＵにより前記
複数のインターフェース部を制御してフレームの送受信
を行うマルチポートブリッジにおいて、前記ＣＰＵに接
続されるレジスタと、正常な送受信完了に関する割り込
み情報を前記レジスタに書き込むと共にエラー発生に関
する処理を実行する第２のＣＰＵとを設ける構成にして
いる。In order to achieve the above object, according to the present invention, a CPU and a plurality of interface units are connected via a common bus, and the CPU controls the plurality of interface units. In a multi-port bridge that transmits and receives frames, a register connected to the CPU and a second CPU that writes interrupt information regarding normal transmission / reception completion to the register and executes processing regarding error occurrence are configured. .

【００１５】また、上記の他の目的を達成するために、
この発明は、少なくとも２種類の転送レートに分けられ
る複数のインターフェース部と、これらに共通のバスを
介して接続されるＣＰＵと、前記インターフェース部の
ポートにどのアドレスを持つ端末が接続されているかを
示すアドレス登録用メモリとを備え、前記ＣＰＵの制御
のもとにフレームの転送を任意のインターフェース部間
で行うマルチポートブリッジにおいて、フレームが複数
のポートから同時に受信されたとき、転送レートの大き
いインターフェース部からの受信フレームに対する処理
を優先して処理する制御手段を設けるようにしている。In order to achieve the above-mentioned other objects,
According to the present invention, a plurality of interface units divided into at least two types of transfer rates, a CPU connected to these via a common bus, and an address having a terminal connected to a port of the interface unit are identified. In a multi-port bridge, which has a memory for address registration as shown and which transfers frames between arbitrary interface units under the control of the CPU, an interface having a large transfer rate when frames are simultaneously received from a plurality of ports. A control means for preferentially processing the received frame from the unit is provided.

【００１６】[0016]

【作用】上記した手段によれば、インターフェース部側
からのフレーム受信や送信終了等の通知は、第２のＣＰ
Ｕによってレジスタに書き込まれるので、このレジスタ
の内容をフレーム送受信用のＣＰＵで監視していれば、
該フレーム送受信用ＣＰＵに対する割り込み処理が不要
になり、プログラムによる処理が可能になる。また、第
２のＣＰＵがエラー処理を担当するので、フレーム送受
信用ＣＰＵは正常な送受信処理のみを実行すればよい。
したがって、送受信の為の処理時間を短縮することがで
きる。また、より多くのポートを制御することが可能に
なる。According to the above-mentioned means, the second CP sends the notification such as the reception of the frame or the end of the transmission from the interface side.
Since it is written to the register by U, if the CPU for frame transmission / reception monitors the contents of this register,
Interrupt processing for the frame transmitting / receiving CPU is not required, and processing by a program becomes possible. Further, since the second CPU takes charge of error processing, the frame transmitting / receiving CPU only needs to execute normal transmission / reception processing.
Therefore, the processing time for transmission / reception can be shortened. Also, it becomes possible to control more ports.

【００１７】上記した他の手段によれば、転送レートの
大きいインターフェース部からの受信フレームに対する
処理が優先して処理され、転送レートの大きいインター
フェース部から連続してフレームが受信されてもアドレ
ス登録用メモリに対するアクセスが待たされることはな
い。この結果１００Ｍポートの如き転送レートの大きい
インターフェース部のポートの待ちフレーム数を少なく
することができ、フレームのとりこぼしを無くし、バッ
ファサイズを少なくできることによるメモリの節約、ポ
ート受信〜送信までの遅延時間の低減等が可能になる。According to the above-mentioned other means, the processing for the frame received from the interface section having a high transfer rate is preferentially processed, and even if the frames are continuously received from the interface section having a high transfer rate, the address registration is performed. There is no need to wait for access to the memory. As a result, it is possible to reduce the number of waiting frames in a port of an interface unit having a high transfer rate such as 100M port, eliminate missing frames, save memory by reducing buffer size, and delay time from port reception to transmission. Can be reduced.

【００１８】[0018]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。 〔実施例１〕図１は本発明によるマルチポートブリッジ
の第１の実施例を示すブロックである。なお、図１にお
いては、図４に示したと同一であるものには、同一引用
数字を用いたので、ここでは重複する説明を省略する。Embodiments of the present invention will be described below with reference to the drawings. [Embodiment 1] FIG. 1 is a block diagram showing a first embodiment of a multiport bridge according to the present invention. Note that, in FIG. 1, the same reference numerals are used for the same components as those shown in FIG.

【００１９】本実施例においては、ＣＰＵを２つ（ＣＰ
Ｕ８，９）にし、ＣＰＵ８をバス２に接続すると共にＣ
ＰＵ９をインターフェース部３_-1〜３_-Nの割り込み受付
用に用いている。そして、ＣＰＵ８とＣＰＵ９の間にレ
ジスタ１０を設け、送受信に必要な情報についてのみ、
レジスタ１０を介してＣＰＵ８に伝送する構成にしてい
る。In this embodiment, two CPUs (CP
U8,9), connect the CPU8 to the bus 2 and C
The PU 9 is used to accept interrupts from the interface units 3 _{-1 to} 3 _-N . A register 10 is provided between the CPU 8 and the CPU 9 so that only the information necessary for transmission / reception is
The data is transmitted to the CPU 8 via the register 10.

【００２０】図２は図１のシステムにおける各ＣＰＵの
ソフトウェアの動作を示す説明図である。或るポートで
フレームが受信された場合、フレームはバッファメモリ
４に転送され、受信が完了すると、その通知が割込信号
線５_-1〜５_-Nを介してＣＰＵ９に伝達される。割り込み
信号を受けたＣＰＵ９は、フレーム受信や送信終了等の
インターフェース部３_-1〜３_-Nからの通知をレジスタ１
０を監視することにより認識し、割り込み処理ではなく
プログラムによるフラグセンス処理を実行する。このた
め、従来方法に比べ、ＣＰＵ８は正常な送受信処理に専
念することができ、より多くのポートを制御することが
できる。FIG. 2 is an explanatory diagram showing the operation of the software of each CPU in the system of FIG. When a frame is received at a certain port, the frame is transferred to the buffer memory 4, and when the reception is completed, the notification is transmitted to the CPU 9 via the interrupt signal lines 5 _{-1 to} 5- _N . Upon receiving the interrupt signal, the CPU 9 registers the notification from the interface units 3 _{-1 to} 3 _-N such as the end of frame reception and the end of transmission in the register 1
It is recognized by monitoring 0, and the flag sense process by the program is executed instead of the interrupt process. Therefore, compared to the conventional method, the CPU 8 can concentrate on normal transmission / reception processing and can control more ports.

【００２１】図２は図１のシステムにおけるＣＰＵのソ
フトウェアの動作を示す説明図である。アイドル（Ｉｄ
ｌｅ）状態にあるとき、割り込みの通知があると、ＣＰ
Ｕ９は割り込み要因の判定を行い、それがエラー通知で
あれば、ＣＰＵ９自身がエラーカウンタアップ等のエラ
ー処理を実行する。割り込み要因が正常な送受信に関す
るものの場合、ＣＰＵ９は、その旨を認識できるように
レジスタ１０に書き込みを行う。一方、ＣＰＵ８では、
アイドル状態のときにソフトウェアによりレジスタ１０
の内容を監視する。そして、レジスタ１０にＣＰＵ９か
ら送受信に関する通知が書き込まれると、それを読み取
り、対応する送受信処理を行う。ＣＰＵ９による送受信
処理はソフトウェアの判定のみであり、割り込みに伴う
処理がなくなるため、直ちに送受信処理へ移行すること
ができる。FIG. 2 is an explanatory diagram showing the operation of the software of the CPU in the system of FIG. Idol (Id
le) state, if there is an interrupt notification, the CP
U9 determines an interrupt factor, and if it is an error notification, the CPU 9 itself executes error processing such as error counter up. When the interrupt factor is related to normal transmission / reception, the CPU 9 writes to the register 10 so that the fact can be recognized. On the other hand, in the CPU 8,
Register 10 by software when idle
Monitor the contents of. When the CPU 9 writes a notification regarding transmission / reception into the register 10, the notification is read and corresponding transmission / reception processing is performed. The transmission / reception processing by the CPU 9 is only software determination, and the processing associated with the interrupt is eliminated, so that the transmission / reception processing can be immediately started.

【００２２】このように、上記実施例によれば、送受信
処理を速くすることができ、かつ、全体として送受信処
理を行う時間の割合を増やすことができる。この結果、
処理が間に合わずに受信フレームをとりこぼすといった
事態の発生を低減することができる。また、より多くの
ポートを制御することが可能になる。 〔実施例２〕図３は本発明のマルチポートブリッジの第
２の実施例の宛先ポート判定の処理の順番を示す説明図
である。なお、その構成は、図６に示した通りである。
また、以下においては、４つの１０Ｍポートから同時に
フレームが受信され、その少し後に１０Ｍポートから連
続してフレームが受信された場合を例に説明する。As described above, according to the above embodiment, the transmission / reception processing can be speeded up, and the ratio of the time for performing the transmission / reception processing can be increased as a whole. As a result,
It is possible to reduce the occurrence of a situation where a received frame is dropped because the processing is not in time. Also, it becomes possible to control more ports. [Embodiment 2] FIG. 3 is an explanatory diagram showing the order of processing of destination port determination in the second embodiment of the multi-port bridge of the present invention. The configuration is as shown in FIG.
Also, in the following, a case will be described as an example in which frames are simultaneously received from four 10M ports, and shortly thereafter, frames are continuously received from 10M ports.

【００２３】アドレス検索メモリに対してアクセスを行
い、宛先ポートの判定を行う場合、まず、最初に受信さ
れた１０Ｍポートに対して行うが、その処理が終了し
たとき、前に受信した１０Ｍポート〜（インターフ
ェース部３_-2〜３_-4）に対する処理ではなく、後から受
信された１００Ｍポート（インターフェース部６）に対
する処理を実行する。When the address search memory is accessed and the destination port is determined, first, the first received 10M port is processed. When the processing is completed, the previously received 10M port ... The process for the 100M port (interface unit 6) received later is executed instead of the process for (interface units 3 _{-2 to} 3 _-4 ).

【００２４】そして、１０Ｍポート〜に対する処理
は、インターフェース部６のポートからのフレーム受信
が無くなった後、１０Ｍポート→１０Ｍポート→１
０Ｍポートの順で行われる。１００Ｍポートからの受
信フレームは、優先して宛先ポート判定処理が行われる
ため、判定待ちのフレームが増えることはない。また、
１０Ｍポート〜に対する宛先ポート判定処理は遅れ
るが、１０Ｍは１００Ｍに比べて受信にかかる時間が長
いため、図１の例では、１０Ｍのフレームの受信が完了
する前には、判定処理が完了しているため、次に行う転
送（フォワーディング）処理が遅れることはない。The processing for the 10M port and so on is performed after the frame reception from the port of the interface unit 6 is stopped, 10M port → 10M port → 1
The order is 0M port. The received frame from the 100M port is preferentially subjected to the destination port determination processing, so that the number of frames waiting for determination does not increase. Also,
Although the destination port determination processing for 10M ports is delayed, 10M takes a longer time to receive than 100M, so in the example of FIG. 1, the determination processing is completed before the reception of the 10M frame is completed. Therefore, the next transfer (forwarding) process is not delayed.

【００２５】即ち、１０Ｍポートに対する単位時間当た
りの受信フレーム数は、フレーム長等の条件が等しいと
仮定すれば、１００Ｍポートの１／１０であり、或る１
０Ｍポートにおける処理待ちフレーム数は、従来方法に
おける１００Ｍポートの処理待ちフレーム数よりも大幅
に少なくすることができる。このように、図３に示した
処理によれば、１００Ｍポートのフレーム数を少なくで
きるため、バッファが満杯になることがなく、フレーム
のとりこぼしが無くなる。また、バッファサイズを少な
く設定することが可能になり、メモリの節約が可能にな
る。更に、ポート受信〜ポート送信までの遅延時間を少
なくすることができる。That is, the number of received frames per unit time for the 10M port is 1/10 of 100M port, assuming that the conditions such as the frame length are equal.
The number of processing-waiting frames at the 0M port can be made significantly smaller than the number of processing-waiting frames at the 100M port in the conventional method. As described above, according to the processing shown in FIG. 3, the number of frames of the 100M port can be reduced, so that the buffer does not become full and the frames are not dropped. In addition, it is possible to set the buffer size to a small value and save the memory. Furthermore, the delay time from port reception to port transmission can be reduced.

【００２６】[0026]

【発明の効果】以上説明した通り、この発明は、第１の
ＣＰＵに接続されるレジスタ、及び、正常な送受信完了
に関する割り込み情報を前記レジスタに書き込むと共に
エラー発生に関する処理を実行する第２のＣＰＵを設け
るようにした結果、送受信の為の処理時間を短縮するこ
とができる。また、より多くのポートを制御することが
可能になる。As described above, according to the present invention, the register connected to the first CPU and the second CPU for writing the interrupt information regarding the normal transmission / reception completion into the register and executing the process regarding the error occurrence. As a result, the processing time for transmission and reception can be shortened. Also, it becomes possible to control more ports.

【００２７】また、フレームが複数のポートから同時に
受信されたとき、転送レートの大きいインターフェース
部からの受信フレームに対する処理を優先して処理する
制御手段を設けることにより、転送レートの大きいイン
ターフェース部のポートの待ちフレーム数を少なくする
ことができ、フレームのとりこぼしを無くし、バッファ
サイズを少なくできることによるメモリの節約、ポート
受信〜ポート送信までの遅延時間の低減等が可能にな
る。Further, when a frame is received from a plurality of ports at the same time, by providing control means for preferentially processing the received frame from the interface section having a high transfer rate, the port of the interface section having a high transfer rate is provided. It is possible to reduce the number of waiting frames, eliminate frames, and reduce the buffer size, thereby saving memory and reducing the delay time from port reception to port transmission.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるマルチポートブリッジの第１の実
施例を示すブロックである。FIG. 1 is a block diagram showing a first embodiment of a multiport bridge according to the present invention.

【図２】図１のシステムにおける各ＣＰＵの動作を示す
説明図である。FIG. 2 is an explanatory diagram showing an operation of each CPU in the system of FIG.

【図３】本発明のマルチポートブリッジの第２の実施例
の宛先ポート判定の処理の順番を示す説明図である。FIG. 3 is an explanatory diagram showing the order of processing for destination port determination according to the second embodiment of the multi-port bridge of the present invention.

【図４】マルチポートブリッジの構成例を示すブロック
図である。FIG. 4 is a block diagram showing a configuration example of a multiport bridge.

【図５】図４のシステムにおけるＣＰＵのソフトウェア
の動作を示す説明図である。5 is an explanatory diagram showing an operation of software of a CPU in the system of FIG.

【図６】伝送速度の異なるポートが混在しているマルチ
ポートブリッジの構成例を示すブロック図である。FIG. 6 is a block diagram showing a configuration example of a multi-port bridge in which ports having different transmission rates are mixed.

【図７】イーサネットのフレーム構成を示す説明図であ
る。FIG. 7 is an explanatory diagram showing a frame structure of Ethernet.

【図８】複数のポートから同時にフレームが受信された
場合の宛先ポート判定の処理を示す説明図である。FIG. 8 is an explanatory diagram showing processing of destination port determination when frames are simultaneously received from a plurality of ports.

【符号の説明】[Explanation of symbols]

３_-1〜３_-N，６ インターフェース部 ４ バッファメモリ ５_-1〜５_-N 割込信号線 ７ アドレス登録用メモリ ８，９ ＣＰＵ １０ レジスタ3 _{-1 to} 3 _-N , 6 interface section 4 buffer memory 5 _{-1 to} 5 _-N interrupt signal line 7 address registration memory 8, 9 CPU 10 register

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ＣＰＵと複数のインターフェース部が共
通のバスを介して接続され、前記ＣＰＵにより前記複数
のインターフェース部を制御してフレームの送受信を行
うマルチポートブリッジにおいて、 前記ＣＰＵに接続されるレジスタと、正常な送受信完了
に関する割り込み情報を前記レジスタに書き込むと共に
エラー発生に関する処理を実行する第２のＣＰＵとを具
備することを特徴とするマルチポートブリッジ。1. A register connected to the CPU in a multi-port bridge in which a CPU and a plurality of interface units are connected via a common bus, and the CPU controls the plurality of interface units to transmit and receive frames. And a second CPU that writes interrupt information regarding normal transmission / reception completion to the register and executes processing regarding error occurrence. 【請求項２】 少なくとも２種類の転送レートに分けら
れる複数のインターフェース部と、これらに共通のバス
を介して接続されるＣＰＵと、前記インターフェース部
のポートにどのアドレスを持つ端末が接続されているか
を示すアドレス登録用メモリとを備え、前記ＣＰＵの制
御のもとにフレームの転送を任意のインターフェース部
間で行うマルチポートブリッジにおいて、 フレームが複数のポートから同時に受信されたとき、転
送レートの大きいインターフェース部からの受信フレー
ムに対する処理を優先して処理する制御手段を設けたこ
とを特徴とするマルチポートブリッジ。2. A plurality of interface units which are divided into at least two types of transfer rates, a CPU which is connected to these through a common bus, and which address has a terminal connected to a port of the interface unit. In a multi-port bridge that transfers a frame between arbitrary interface units under the control of the CPU, and has a high transfer rate when frames are simultaneously received from a plurality of ports. A multi-port bridge characterized by comprising control means for preferentially processing a received frame from an interface section.