JPH08186254A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- JPH08186254A JPH08186254A JP6339295A JP33929594A JPH08186254A JP H08186254 A JPH08186254 A JP H08186254A JP 6339295 A JP6339295 A JP 6339295A JP 33929594 A JP33929594 A JP 33929594A JP H08186254 A JPH08186254 A JP H08186254A
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 絶縁ゲート型半導体装置のオン抵抗を増大さ
せることなく、アバランシェ耐量やラッチアップ耐量を
向上させることである。 【構成】 ドレイン電極９０が接続されたｎ+型半導体
基板１０、ならびにｎ-型半導体基板２０によってドレ
イン領域が構成される。ｎ-型半導体基板２０の表面部
には、ｐ型のボディ領域（ボディｐ層）３０が形成さ
れ、ボディ領域３０の表面部にソース領域（１１０，１
２０）が形成されている。参照番号１１０はｎ+型（高
濃度）ソース領域であり、参照番号１２０はｎ-型（低
濃度）ソース領域である。高濃度ソース領域１１０，低
濃度ソース領域１２０は共に、ポリシリコンからなるゲ
ート電極６０をマスクとして使用するＤＳＡ法を用いて
形成されている。このため、寄生トランジスタＱ１がオ
ンしにくくなる。
せることなく、アバランシェ耐量やラッチアップ耐量を
向上させることである。 【構成】 ドレイン電極９０が接続されたｎ+型半導体
基板１０、ならびにｎ-型半導体基板２０によってドレ
イン領域が構成される。ｎ-型半導体基板２０の表面部
には、ｐ型のボディ領域（ボディｐ層）３０が形成さ
れ、ボディ領域３０の表面部にソース領域（１１０，１
２０）が形成されている。参照番号１１０はｎ+型（高
濃度）ソース領域であり、参照番号１２０はｎ-型（低
濃度）ソース領域である。高濃度ソース領域１１０，低
濃度ソース領域１２０は共に、ポリシリコンからなるゲ
ート電極６０をマスクとして使用するＤＳＡ法を用いて
形成されている。このため、寄生トランジスタＱ１がオ
ンしにくくなる。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型半導体装置
に関し、特に、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓ
ｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓ
ｉｓｔｏｒ）に関する。
に関し、特に、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓ
ｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓ
ｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】最近、車載用スイッチングデバイスとし
て、パワーＭＯＳＦＥＴ等の縦型絶縁ゲート型半導体装
置が注目されている。これは、従来のバイポーラパワー
トランジスタに比べ駆動が容易であること、電流集中を
生じにくい構造である等の長所を有するためである。
て、パワーＭＯＳＦＥＴ等の縦型絶縁ゲート型半導体装
置が注目されている。これは、従来のバイポーラパワー
トランジスタに比べ駆動が容易であること、電流集中を
生じにくい構造である等の長所を有するためである。
【０００３】これまで、パワートランジスタを代表とす
る車載用パワーデバイスでは、使用状態におけるデバイ
スのブレークダウンは、すなわちデバイス破壊であると
考えられてきた。したがって、デバイスのブレークダウ
ンを防止するため、外部素子としてツェナーダイオード
あるいはフライホイールダイオード等を接続し、デバイ
スに耐圧以上の電圧が印加されないような保護が施され
ていた。ところが、近年、より低コスト化をはかるため
に、これらの保護素子なしで使用に耐えられるようなデ
バイスに対する要求が高まってきた。
る車載用パワーデバイスでは、使用状態におけるデバイ
スのブレークダウンは、すなわちデバイス破壊であると
考えられてきた。したがって、デバイスのブレークダウ
ンを防止するため、外部素子としてツェナーダイオード
あるいはフライホイールダイオード等を接続し、デバイ
スに耐圧以上の電圧が印加されないような保護が施され
ていた。ところが、近年、より低コスト化をはかるため
に、これらの保護素子なしで使用に耐えられるようなデ
バイスに対する要求が高まってきた。
【０００４】しかし、インダクタンス負荷駆動時に発生
する逆起電力はデバイス耐圧をはるかに上回るため、特
別の保護回路を持たないデバイスは、そのデバイス自体
がブレークダウンしても決して破壊に至らない構造とな
っていなければならない。
する逆起電力はデバイス耐圧をはるかに上回るため、特
別の保護回路を持たないデバイスは、そのデバイス自体
がブレークダウンしても決して破壊に至らない構造とな
っていなければならない。
【０００５】
【発明が解決しようとする課題】インダクタンス負荷駆
動時の逆起電力によって生じる破壊として最も問題とな
るものが、アバランシェ破壊である。このアバランシェ
破壊のメカニズムについて以下、説明する。
動時の逆起電力によって生じる破壊として最も問題とな
るものが、アバランシェ破壊である。このアバランシェ
破壊のメカニズムについて以下、説明する。
【０００６】まず、縦型パワーＭＯＳＦＥＴのデバイス
構造について述べる。縦型パワーＭＯＳＦＥＴのチップ
は、例えば、数千の縦型ＭＯＳＦＥＴのセルから構成さ
れており、各セルは、例えば、図１１（ａ）に示す平面
構造をしており、その断面構造（図１１（ａ）中のＸ−
Ｙに沿う断面構造）は、例えば、１１（ｂ）のような構
造をしている。
構造について述べる。縦型パワーＭＯＳＦＥＴのチップ
は、例えば、数千の縦型ＭＯＳＦＥＴのセルから構成さ
れており、各セルは、例えば、図１１（ａ）に示す平面
構造をしており、その断面構造（図１１（ａ）中のＸ−
Ｙに沿う断面構造）は、例えば、１１（ｂ）のような構
造をしている。
【０００７】つまり、ドレイン電極９０が接続されるｎ
+型半導体基板１０、ならびにｎ-型半導体基板２０によ
ってドレイン領域が構成される。ｎ-型半導体基板２０
の表面部には、ｐ型のボディ領域３０が形成され、ボデ
ィ領域３０の表面部に、ｎ+型のソース領４０がゲート
電極６０をマスクとして使用するＤＳＡ法を用いて形成
されている。
+型半導体基板１０、ならびにｎ-型半導体基板２０によ
ってドレイン領域が構成される。ｎ-型半導体基板２０
の表面部には、ｐ型のボディ領域３０が形成され、ボデ
ィ領域３０の表面部に、ｎ+型のソース領４０がゲート
電極６０をマスクとして使用するＤＳＡ法を用いて形成
されている。
【０００８】ゲート電極６０はゲート絶縁膜５０上に形
成され、電界効果によってチャネル領域１００における
チャネルの形成を制御する。参照番号７０は層間絶縁膜
であり、参照番号８０はソース電極である。
成され、電界効果によってチャネル領域１００における
チャネルの形成を制御する。参照番号７０は層間絶縁膜
であり、参照番号８０はソース電極である。
【０００９】このような構造を有するＭＯＳＦＥＴの単
位セルのうち、図１１（ｂ）中で太線で囲まれて示され
る部分（Ａ）における、電流が流れる経路に着目する。
位セルのうち、図１１（ｂ）中で太線で囲まれて示され
る部分（Ａ）における、電流が流れる経路に着目する。
【００１０】図１０（ａ）に示されるように、通常パワ
ーＭＯＳオン状態では、ゲート電極６０に正の電圧が印
加されてゲート電極６０の直下のボディ領域（以下、ボ
ディＰ層ともいう）３０の表面がＮ型反転しチャネルが
形成され、したがって、図中の矢印のように電流Ｉが流
れる。
ーＭＯＳオン状態では、ゲート電極６０に正の電圧が印
加されてゲート電極６０の直下のボディ領域（以下、ボ
ディＰ層ともいう）３０の表面がＮ型反転しチャネルが
形成され、したがって、図中の矢印のように電流Ｉが流
れる。
【００１１】一方、ＭＯＳＦＥＴのオフ状態においてブ
レークダウンが生じる場合は、図１０（ｂ）に示される
ように、ブレークダウン電流Ｉは主に、ボディ領域（ボ
ディＰ層）３０の底部を介して流れる。この場合の電流
量は、ＭＯＳＦＥＴのオンからオフへの移行する際の過
渡的状態において発生するブレークダウン電流の電流量
に比べて少なく、また、ブレークダウン電流Ｉはソース
電極８０の全面を介して吸収されるために、デバイスが
破壊に至る確率はそう高くない。
レークダウンが生じる場合は、図１０（ｂ）に示される
ように、ブレークダウン電流Ｉは主に、ボディ領域（ボ
ディＰ層）３０の底部を介して流れる。この場合の電流
量は、ＭＯＳＦＥＴのオンからオフへの移行する際の過
渡的状態において発生するブレークダウン電流の電流量
に比べて少なく、また、ブレークダウン電流Ｉはソース
電極８０の全面を介して吸収されるために、デバイスが
破壊に至る確率はそう高くない。
【００１２】最も警戒しなければならないのは、図９
（ａ）に示される、ＭＯＳＦＥＴのオンからオフへの移
行する際の過渡的状態（インダクタンス負荷駆動直後の
過渡状態）において発生するブレークダウンである。こ
の場合は、それまでオンしていたトランジスタのチャネ
ル近傍にキャリアが集中しているために、チャネル近傍
でブレークダウンが発生するため、図９（ａ）に示され
るように、ｎ+型ソース領域４０ならびに、ボディ領域
（ボディｐ層）３０のピンチ抵抗部をブレークダウン電
流ＩBが流れることになる。
（ａ）に示される、ＭＯＳＦＥＴのオンからオフへの移
行する際の過渡的状態（インダクタンス負荷駆動直後の
過渡状態）において発生するブレークダウンである。こ
の場合は、それまでオンしていたトランジスタのチャネ
ル近傍にキャリアが集中しているために、チャネル近傍
でブレークダウンが発生するため、図９（ａ）に示され
るように、ｎ+型ソース領域４０ならびに、ボディ領域
（ボディｐ層）３０のピンチ抵抗部をブレークダウン電
流ＩBが流れることになる。
【００１３】パワーＭＯＳＦＥＴはその構造上、図９
（ａ）中に示されるように、ソースをエミッタとし、ボ
ディをベースとし、ドレインをコレクタとする寄生ｎｐ
ｎバイポーラトランジスタ（以下、寄生トランジスタと
いう）Ｑ１を必然的に有している。チャネル部近傍にお
けるブレークダウン電流ＩBの電流量は大きく、かつボ
ディ領域（ボディｐ層）３０で発生する電圧降下も大き
く、したがって、寄生ｎｐｎバイポーラトランジスタＱ
１がオンしやすい。
（ａ）中に示されるように、ソースをエミッタとし、ボ
ディをベースとし、ドレインをコレクタとする寄生ｎｐ
ｎバイポーラトランジスタ（以下、寄生トランジスタと
いう）Ｑ１を必然的に有している。チャネル部近傍にお
けるブレークダウン電流ＩBの電流量は大きく、かつボ
ディ領域（ボディｐ層）３０で発生する電圧降下も大き
く、したがって、寄生ｎｐｎバイポーラトランジスタＱ
１がオンしやすい。
【００１４】すなわち、図９（ｂ）に示されるように、
寄生トランジスタＱ１のエミッタとソース（Ｓ）間には
ソース抵抗ＲSが介在し、ベース（Ｂ）とソース（Ｓ）
間にはボディ抵抗ＲBが介在しており、両抵抗で発生す
る電圧降下の差が、寄生トランジスタのベース・エミッ
タ間電圧Ｖbeを越えるとＱ１がオンして大電流が流れ、
この場合、デバイス破壊が生じやすい。
寄生トランジスタＱ１のエミッタとソース（Ｓ）間には
ソース抵抗ＲSが介在し、ベース（Ｂ）とソース（Ｓ）
間にはボディ抵抗ＲBが介在しており、両抵抗で発生す
る電圧降下の差が、寄生トランジスタのベース・エミッ
タ間電圧Ｖbeを越えるとＱ１がオンして大電流が流れ、
この場合、デバイス破壊が生じやすい。
【００１５】寄生トランジスタＱ１のオン条件は以下の
とおりである。
とおりである。
【００１６】 Ｖbe ≦ ＲB×ＩB − ＲS×ＩS・・・・（１） Ｖbe：寄生バイポーラトランジスタのベース・エミッタ
間接合電位 ＲB：ボディ抵抗 ＲS：ソース抵抗 ＩB：ボディ電流（ブレークダウン時にボディを流れる
電流） ＩS：ソース電流（ブレークダウン時にソースを流れる
電流） そして、寄生バイポーラトランジスタＱ１が動作したセ
ルは、その耐圧が（２）式に示す値となる。
間接合電位 ＲB：ボディ抵抗 ＲS：ソース抵抗 ＩB：ボディ電流（ブレークダウン時にボディを流れる
電流） ＩS：ソース電流（ブレークダウン時にソースを流れる
電流） そして、寄生バイポーラトランジスタＱ１が動作したセ
ルは、その耐圧が（２）式に示す値となる。
【００１７】 ＢＶdSS＝Ｖdss/（ｈFE）1/n・・・・（２） ＢＶdss：寄生バイポーラトランジスタ動作状態におけ
るセル耐圧 Ｖdss：寄生バイポーラトランジスタが動作しない状態
におけるセル耐圧（パワーＭＯＳのソース・ドレイン間
耐圧） ｈFE：寄生バイポーラトランジスタの電流利得 ｎ：トランジスタ構造に依存する定数（通常４〜６の
値） すなわち、ｈFEが１より大きければ寄生バイポーラトラ
ンジスタが動作したセルはその他のセルより耐圧が低下
するため、そのセルに電流が集中することとなり、破壊
に至る。通常の構造を有するパワーＭＯＳでは必ずｈFE
が１より大きくなるため、寄生バイポーラトランジスタ
が動作すれば、ほぼ確実に電流集中に伴う破壊に至る。
つまり、アバランシェ破壊が生じる。
るセル耐圧 Ｖdss：寄生バイポーラトランジスタが動作しない状態
におけるセル耐圧（パワーＭＯＳのソース・ドレイン間
耐圧） ｈFE：寄生バイポーラトランジスタの電流利得 ｎ：トランジスタ構造に依存する定数（通常４〜６の
値） すなわち、ｈFEが１より大きければ寄生バイポーラトラ
ンジスタが動作したセルはその他のセルより耐圧が低下
するため、そのセルに電流が集中することとなり、破壊
に至る。通常の構造を有するパワーＭＯＳでは必ずｈFE
が１より大きくなるため、寄生バイポーラトランジスタ
が動作すれば、ほぼ確実に電流集中に伴う破壊に至る。
つまり、アバランシェ破壊が生じる。
【００１８】このアバランシェ破壊を抑止するために
は、過渡的なブレークダウンにおいて（１）式の条件が
満たされにくくする必要がある。
は、過渡的なブレークダウンにおいて（１）式の条件が
満たされにくくする必要がある。
【００１９】特開平５−１２１７４６号（三洋電機）で
は、ソース抵抗増大による破壊耐量の向上を目的に、ソ
ース（ｎ+）とソース電極間に抵抗体（バラスト抵抗）
を挿入することでソース抵抗を増加させ、破壊耐量を向
上させている。この方法によればパワーＭＯＳトランジ
スタのオフ時の破壊耐量は確かに向上する。
は、ソース抵抗増大による破壊耐量の向上を目的に、ソ
ース（ｎ+）とソース電極間に抵抗体（バラスト抵抗）
を挿入することでソース抵抗を増加させ、破壊耐量を向
上させている。この方法によればパワーＭＯＳトランジ
スタのオフ時の破壊耐量は確かに向上する。
【００２０】しかし、この方法ではパワーＭＯＳがオン
状態でも、常にデバイスに直列に抵抗（バラスト抵抗）
が付加されることとなるため、デバイスのオン抵抗が増
大するというデメリットが生じることとなり、その点
は、上記公報でも述べられている。
状態でも、常にデバイスに直列に抵抗（バラスト抵抗）
が付加されることとなるため、デバイスのオン抵抗が増
大するというデメリットが生じることとなり、その点
は、上記公報でも述べられている。
【００２１】本発明は上述した本願発明者の検討に基づ
いてなされたものであり、その目的は、パワーＭＯＳＦ
ＥＴやＩＧＢＴ等の絶縁ゲート型半導体装置の破壊耐量
を、オン抵抗の増大を招くことなく向上させること、な
らびにそのような破壊耐量が向上した半導体装置の製造
方法を提供することにある。
いてなされたものであり、その目的は、パワーＭＯＳＦ
ＥＴやＩＧＢＴ等の絶縁ゲート型半導体装置の破壊耐量
を、オン抵抗の増大を招くことなく向上させること、な
らびにそのような破壊耐量が向上した半導体装置の製造
方法を提供することにある。
【００２２】
【課題を解決するための手段】請求項１記載の本発明の
絶縁ゲート型半導体装置は、半導体基板の一方の表面部
に設けられた、ドレイン電極またはコレクタ電極が接続
される第１の領域と、前記半導体基板の他方の表面部に
設けられた、ボディ領域またはベース領域となる第１導
電型の第２の領域と、この第２の領域の表面部に設けら
れた、ソース領域またはエミッタ領域となる第２導電型
の第３の領域と、この第３の領域と前記半導体基板とに
挟まれた前記第２の領域の表面部に設けられるチャネル
領域における、チャネルの形成／非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに前記第３の領域の一部と重なりを有する形態で
前記半導体基板の他方の表面に設けられた絶縁膜を介し
て設けられており、絶縁ゲートと重なりを有する前記第
３の領域の一部の不純物濃度は、その第３の領域の、前
記絶縁ゲートと重なりを有しない他部の不純物濃度より
低く設定されていることを特徴とする。
絶縁ゲート型半導体装置は、半導体基板の一方の表面部
に設けられた、ドレイン電極またはコレクタ電極が接続
される第１の領域と、前記半導体基板の他方の表面部に
設けられた、ボディ領域またはベース領域となる第１導
電型の第２の領域と、この第２の領域の表面部に設けら
れた、ソース領域またはエミッタ領域となる第２導電型
の第３の領域と、この第３の領域と前記半導体基板とに
挟まれた前記第２の領域の表面部に設けられるチャネル
領域における、チャネルの形成／非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに前記第３の領域の一部と重なりを有する形態で
前記半導体基板の他方の表面に設けられた絶縁膜を介し
て設けられており、絶縁ゲートと重なりを有する前記第
３の領域の一部の不純物濃度は、その第３の領域の、前
記絶縁ゲートと重なりを有しない他部の不純物濃度より
低く設定されていることを特徴とする。
【００２３】請求項２記載の本発明の絶縁ゲート型半導
体装置は、縦型ＭＯＳＦＥＴを具備する絶縁ゲート型半
導体装置であって、ドレインとなる第１導電型の半導体
基板と、この半導体基板の表面部に形成された、ボディ
領域を構成する第２導電型の第１の領域と、この第１の
領域内の表面部に形成された、ソースとなる第１導電型
の第２の領域と、この第２の領域と前記半導体基板とに
挟まれた前記第１の領域の表面部に設けられるチャネル
領域における、チャネルの形成／非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに第２の領域の一部と重なりを有する形態で前記
半導体基板の表面に設けられた絶縁膜を介して設けられ
ており、絶縁ゲートと重なりを有する前記第２の領域の
一部の不純物濃度は、その第２の領域の、前記絶縁ゲー
トと重なりを有しない他部の不純物濃度より低く設定さ
れていることを特徴とする。
体装置は、縦型ＭＯＳＦＥＴを具備する絶縁ゲート型半
導体装置であって、ドレインとなる第１導電型の半導体
基板と、この半導体基板の表面部に形成された、ボディ
領域を構成する第２導電型の第１の領域と、この第１の
領域内の表面部に形成された、ソースとなる第１導電型
の第２の領域と、この第２の領域と前記半導体基板とに
挟まれた前記第１の領域の表面部に設けられるチャネル
領域における、チャネルの形成／非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに第２の領域の一部と重なりを有する形態で前記
半導体基板の表面に設けられた絶縁膜を介して設けられ
ており、絶縁ゲートと重なりを有する前記第２の領域の
一部の不純物濃度は、その第２の領域の、前記絶縁ゲー
トと重なりを有しない他部の不純物濃度より低く設定さ
れていることを特徴とする。
【００２４】請求項３記載の本発明の絶縁ゲート型半導
体装置は、ＭＯＳ・バイポーラ複合トランジスタを具備
する絶縁ゲート型半導体装置であって、半導体基板の一
方の表面部に設けられた、コレクタ電極が接続される第
１導電型の第１の領域と、前記半導体基板の他方の表面
部に設けられた、ベースとなる第１導電型の第２の領域
と、この第２の領域の表面部に設けられた、エミッタと
なる第２導電型の第３の領域と、この第３の領域と前記
半導体基板とに挟まれた前記第２の領域の表面部に設け
られるチャネル領域における、チャネルの形成／非形成
を制御する絶縁ゲートとを有し、この絶縁ゲートは、前
記チャネル領域ならびに第２の領域の一部と重なりを有
する形態で前記半導体基板の他方の表面に設けられた絶
縁膜を介して設けられており、絶縁ゲートと重なりを有
する前記第２の領域の一部の不純物濃度は、その第２の
領域の、前記絶縁ゲートと重なりを有しない他部の不純
物濃度より低く設定されていることを特徴とする。
体装置は、ＭＯＳ・バイポーラ複合トランジスタを具備
する絶縁ゲート型半導体装置であって、半導体基板の一
方の表面部に設けられた、コレクタ電極が接続される第
１導電型の第１の領域と、前記半導体基板の他方の表面
部に設けられた、ベースとなる第１導電型の第２の領域
と、この第２の領域の表面部に設けられた、エミッタと
なる第２導電型の第３の領域と、この第３の領域と前記
半導体基板とに挟まれた前記第２の領域の表面部に設け
られるチャネル領域における、チャネルの形成／非形成
を制御する絶縁ゲートとを有し、この絶縁ゲートは、前
記チャネル領域ならびに第２の領域の一部と重なりを有
する形態で前記半導体基板の他方の表面に設けられた絶
縁膜を介して設けられており、絶縁ゲートと重なりを有
する前記第２の領域の一部の不純物濃度は、その第２の
領域の、前記絶縁ゲートと重なりを有しない他部の不純
物濃度より低く設定されていることを特徴とする。
【００２５】また、請求項４に記載の本発明の絶縁ゲー
ト型半導体装置は、半導体基板の表面部に設けられた第
１導電型のドレイン領域と、前記半導体基板の表面部に
おける前記ドレイン領域の近傍に形成された、ボディ領
域を構成する第２導電型の第２の領域と、この第２の領
域内の表面部に形成された、ソースとなる第１導電型の
第３の領域と、この第３の領域と前記半導体基板とに挟
まれた前記第２の領域の表面部に設けられるチャネル領
域における、チャネルの形成／非形成を制御する絶縁ゲ
ートとを有し、この絶縁ゲートは、前記チャネル領域な
らびに第３の領域の一部と重なりを有する形態で前記半
導体基板の表面に設けられた絶縁膜を介して設けられて
おり、絶縁ゲートと重なりを有する前記第３の領域の一
部の不純物濃度は、その第３の領域の、前記絶縁ゲート
と重なりを有しない他部の不純物濃度より低く設定され
ていることを特徴とするものである。
ト型半導体装置は、半導体基板の表面部に設けられた第
１導電型のドレイン領域と、前記半導体基板の表面部に
おける前記ドレイン領域の近傍に形成された、ボディ領
域を構成する第２導電型の第２の領域と、この第２の領
域内の表面部に形成された、ソースとなる第１導電型の
第３の領域と、この第３の領域と前記半導体基板とに挟
まれた前記第２の領域の表面部に設けられるチャネル領
域における、チャネルの形成／非形成を制御する絶縁ゲ
ートとを有し、この絶縁ゲートは、前記チャネル領域な
らびに第３の領域の一部と重なりを有する形態で前記半
導体基板の表面に設けられた絶縁膜を介して設けられて
おり、絶縁ゲートと重なりを有する前記第３の領域の一
部の不純物濃度は、その第３の領域の、前記絶縁ゲート
と重なりを有しない他部の不純物濃度より低く設定され
ていることを特徴とするものである。
【００２６】請求項５に記載の本発明の絶縁ゲート型半
導体装置は、請求項１〜３のいずれかにおいて、他部に
比べて低不純物濃度となっている第３または第２の領域
の一部の不純物濃度を、１×１０16ａｔｍｓ／ｃｍ3な
いし１×１０21ａｔｍｓ／ｃｍ3の範囲に設定したこと
を特徴とする。
導体装置は、請求項１〜３のいずれかにおいて、他部に
比べて低不純物濃度となっている第３または第２の領域
の一部の不純物濃度を、１×１０16ａｔｍｓ／ｃｍ3な
いし１×１０21ａｔｍｓ／ｃｍ3の範囲に設定したこと
を特徴とする。
【００２７】請求項６記載の本発明の絶縁ゲート型半導
体装置の製造方法は、絶縁ゲートに加えられる電圧によ
ってチャネルの形成／非形成を制御する構造の絶縁ゲー
ト型半導体装置の製造方法であって、半導体基板の一表
面に設けられた絶縁膜上に形成されたゲートをマスクと
して、第１導電型不純物を半導体基板に導入して、ボデ
ィ領域またはベースとなる第１導電型の第１の不純物導
入領域を形成する工程と、前記ゲートをマスクとして、
第２導電型不純物を前記第１の不純物導入領域内に導入
する第１の第２導電型不純物の導入工程と、前記ゲート
をマスクとして、前記第１の第２導電型不純物導入工程
によって不純物が導入された領域の少なくとも一部に重
ねて第２導電型不純物を導入する第２の第２導電型不純
物の導入工程と、前記第１および第２の第２導電型不純
物の導入工程で導入された第２導電型不純物の種類と熱
処理条件の制御によって、高不純物濃度領域と低不純物
濃度領域の２つの領域からなり、かつ、その低不純物濃
度領域が前記ゲートの直下に形成されてなるソースまた
はエミッタとなる第２導電型の第２の不純物導入領域を
形成する工程と、を有することを特徴とする。
体装置の製造方法は、絶縁ゲートに加えられる電圧によ
ってチャネルの形成／非形成を制御する構造の絶縁ゲー
ト型半導体装置の製造方法であって、半導体基板の一表
面に設けられた絶縁膜上に形成されたゲートをマスクと
して、第１導電型不純物を半導体基板に導入して、ボデ
ィ領域またはベースとなる第１導電型の第１の不純物導
入領域を形成する工程と、前記ゲートをマスクとして、
第２導電型不純物を前記第１の不純物導入領域内に導入
する第１の第２導電型不純物の導入工程と、前記ゲート
をマスクとして、前記第１の第２導電型不純物導入工程
によって不純物が導入された領域の少なくとも一部に重
ねて第２導電型不純物を導入する第２の第２導電型不純
物の導入工程と、前記第１および第２の第２導電型不純
物の導入工程で導入された第２導電型不純物の種類と熱
処理条件の制御によって、高不純物濃度領域と低不純物
濃度領域の２つの領域からなり、かつ、その低不純物濃
度領域が前記ゲートの直下に形成されてなるソースまた
はエミッタとなる第２導電型の第２の不純物導入領域を
形成する工程と、を有することを特徴とする。
【００２８】また、請求項７記載の本発明の絶縁ゲート
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成／非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第１導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第１導電型の第１の
不純物導入領域を形成する工程と、前記ゲートをマスク
として第２導電型不純物を前記第１の不純物導入領域内
に導入し、熱処理することによって導入した不純物を拡
散させ、前記第１の不純物導入領域の表面部に前記ゲー
トと重なる部分を有する第２導電型の第２の不純物導入
領域を形成する工程と、前記ゲートをマスクとして前記
第２導電型の第２の不純物導入領域の一部に第２導電型
不純物を重ねて導入し、前記第２の不純物導入領域より
も第２導電型不純物濃度が高い第３の不純物導入領域を
形成する工程とを有することを特徴とする。
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成／非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第１導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第１導電型の第１の
不純物導入領域を形成する工程と、前記ゲートをマスク
として第２導電型不純物を前記第１の不純物導入領域内
に導入し、熱処理することによって導入した不純物を拡
散させ、前記第１の不純物導入領域の表面部に前記ゲー
トと重なる部分を有する第２導電型の第２の不純物導入
領域を形成する工程と、前記ゲートをマスクとして前記
第２導電型の第２の不純物導入領域の一部に第２導電型
不純物を重ねて導入し、前記第２の不純物導入領域より
も第２導電型不純物濃度が高い第３の不純物導入領域を
形成する工程とを有することを特徴とする。
【００２９】また、請求項８記載の本発明の絶縁ゲート
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成／非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第１導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第１導電型の第１の
不純物導入領域を形成する工程と、前記ゲートをマスク
として、第２導電型不純物を斜め方向よりイオン注入法
により打ち込み、前記ゲートの直下の領域を含む前記第
１の不純部物導入領域内の表面部の領域に第２導電型不
純物を導入する工程と、前記ゲートをマスクとして、前
記第２導電型不純物の導入工程により第２導電型不純物
が導入された領域のうちのゲート直下を含まない領域
に、イオン注入法により第２導電型不純物を重ねて導入
する工程と、熱処理によって、導入された第２導電型不
純物のドライブインまたは活性化を行い、ゲート直下に
設けられる低不純物濃度領域ならびに、その低不純物濃
度領域に連なる高不純物濃度領域からなるソースまたは
エミッタ領域を形成する工程と、を有することを特徴と
するものである。
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成／非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第１導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第１導電型の第１の
不純物導入領域を形成する工程と、前記ゲートをマスク
として、第２導電型不純物を斜め方向よりイオン注入法
により打ち込み、前記ゲートの直下の領域を含む前記第
１の不純部物導入領域内の表面部の領域に第２導電型不
純物を導入する工程と、前記ゲートをマスクとして、前
記第２導電型不純物の導入工程により第２導電型不純物
が導入された領域のうちのゲート直下を含まない領域
に、イオン注入法により第２導電型不純物を重ねて導入
する工程と、熱処理によって、導入された第２導電型不
純物のドライブインまたは活性化を行い、ゲート直下に
設けられる低不純物濃度領域ならびに、その低不純物濃
度領域に連なる高不純物濃度領域からなるソースまたは
エミッタ領域を形成する工程と、を有することを特徴と
するものである。
【００３０】
（１）請求項１記載の本発明の作用 特開平５−１２１７４６号に記載される従来技術の問題
は、パワーＭＯＳのオン／オフにかかわらず常に抵抗体
が挿入されることが原因である。このため本発明では、
オフ状態では十分な抵抗値を有し、オン状態では抵抗値
が著しく低下する構造を採用した。
は、パワーＭＯＳのオン／オフにかかわらず常に抵抗体
が挿入されることが原因である。このため本発明では、
オフ状態では十分な抵抗値を有し、オン状態では抵抗値
が著しく低下する構造を採用した。
【００３１】つまり、請求項１中の「第３の領域」は、
ソースまたはエミッタとなる（ＭＯＳＦＥＴの場合はソ
ース，ＩＧＢＴの場合はエミッタ）領域であり、本発明
では、その第３の領域（ソース，エミッタ領域）を高濃
度不純物領域と低濃度不純物領域とで構成し、その低濃
度不純物領域はゲート直下に存在する（つまり、平面レ
イアウト的にゲートと重なっている部分が低濃度不純物
領域となっている）ようにしている。
ソースまたはエミッタとなる（ＭＯＳＦＥＴの場合はソ
ース，ＩＧＢＴの場合はエミッタ）領域であり、本発明
では、その第３の領域（ソース，エミッタ領域）を高濃
度不純物領域と低濃度不純物領域とで構成し、その低濃
度不純物領域はゲート直下に存在する（つまり、平面レ
イアウト的にゲートと重なっている部分が低濃度不純物
領域となっている）ようにしている。
【００３２】このような本発明の構成によれば、デバイ
スのオフ状態では、低濃度不純物領域の存在により、
「第３の領域（ソース，エミッタ領域）」自体のデバイ
ス抵抗が従来より増大している。したがって、チャネル
近傍でブレークダウンが発生した場合、その第３の領域
（ソース，エミッタ領域）におけるブレークダウン電流
による電圧降下は増大し、「第２の領域（ボディ領域，
ベース領域）」における電圧降下との差が従来より縮小
され、したがって、寄生バイポーラトランジスタのベー
ス・エミッタ間電圧が発生しにくくなる。これにより、
デバイス破壊に対する耐量が向上する。
スのオフ状態では、低濃度不純物領域の存在により、
「第３の領域（ソース，エミッタ領域）」自体のデバイ
ス抵抗が従来より増大している。したがって、チャネル
近傍でブレークダウンが発生した場合、その第３の領域
（ソース，エミッタ領域）におけるブレークダウン電流
による電圧降下は増大し、「第２の領域（ボディ領域，
ベース領域）」における電圧降下との差が従来より縮小
され、したがって、寄生バイポーラトランジスタのベー
ス・エミッタ間電圧が発生しにくくなる。これにより、
デバイス破壊に対する耐量が向上する。
【００３３】一方、デバイスのオン状態では、ゲートに
印加される電圧によって、第３の領域（ソース，エミッ
タ領域）中の低濃度不純物領域の表面にはキャリア（電
子またはホール）が誘起され、いわゆるキャリアの蓄積
層が形成される。このため、低濃度不純物領域は本来は
高抵抗であるにもかかわらず、見かけ上高濃度の領域と
なり、抵抗も極めて低くなる。すなわち本発明の構造に
よれば、ゲート電圧によりその抵抗値が可変となる領域
を用いることで、オン抵抗の増加なしに高破壊耐量を実
現するものである。
印加される電圧によって、第３の領域（ソース，エミッ
タ領域）中の低濃度不純物領域の表面にはキャリア（電
子またはホール）が誘起され、いわゆるキャリアの蓄積
層が形成される。このため、低濃度不純物領域は本来は
高抵抗であるにもかかわらず、見かけ上高濃度の領域と
なり、抵抗も極めて低くなる。すなわち本発明の構造に
よれば、ゲート電圧によりその抵抗値が可変となる領域
を用いることで、オン抵抗の増加なしに高破壊耐量を実
現するものである。
【００３４】（２）請求項２，請求項４ならびに請求項
３に記載の本発明の作用 請求項２記載の本発明は、縦型構造の絶縁ゲート型のＭ
ＯＳＦＥＴにおいて、上述した請求項１記載の発明の作
用と同様の作用を発揮させ、オン抵抗の増加なしに破壊
耐量の向上を実現するものである。
３に記載の本発明の作用 請求項２記載の本発明は、縦型構造の絶縁ゲート型のＭ
ＯＳＦＥＴにおいて、上述した請求項１記載の発明の作
用と同様の作用を発揮させ、オン抵抗の増加なしに破壊
耐量の向上を実現するものである。
【００３５】同じく請求項４記載の本発明は、横型構造
の絶縁ゲート型のＭＯＳＦＥＴにおいて、上述した請求
項１記載の発明の作用と同様の作用を発揮させ、オン抵
抗の増加なしに破壊耐量の向上を実現するものである。
の絶縁ゲート型のＭＯＳＦＥＴにおいて、上述した請求
項１記載の発明の作用と同様の作用を発揮させ、オン抵
抗の増加なしに破壊耐量の向上を実現するものである。
【００３６】同じく、請求項３記載の本発明は、ＩＧＢ
Ｔ（第１導電型のＭＯＳトランジスタを入力段とし、第
２導電型のバイポーラトランジスタを出力段とするイン
バーテッドダーリントン構成の、ＭＯＳ・バイポーラ複
合トランジスタ）において、上述した請求項１記載の発
明の作用と同様の作用を発揮させ、オン抵抗の増加なし
に破壊耐量の向上を実現するものである。
Ｔ（第１導電型のＭＯＳトランジスタを入力段とし、第
２導電型のバイポーラトランジスタを出力段とするイン
バーテッドダーリントン構成の、ＭＯＳ・バイポーラ複
合トランジスタ）において、上述した請求項１記載の発
明の作用と同様の作用を発揮させ、オン抵抗の増加なし
に破壊耐量の向上を実現するものである。
【００３７】（３）請求項５記載の本発明では、ソース
またはエミッタとなるｎ型（またはｐ型）領域のゲート
直下の低不純物濃度領域の不純物濃度範囲を規定してい
る。下限値は、ボディまたはベースとなるｐ型（または
ｎ型）領域との関係より、導電型（ｎまたはｐ）を決定
するのに必要な不純物濃度であり、上限値は、破壊耐量
の向上の見地から最低限の抵抗値の増分を確保するため
に必要な不純物濃度である。
またはエミッタとなるｎ型（またはｐ型）領域のゲート
直下の低不純物濃度領域の不純物濃度範囲を規定してい
る。下限値は、ボディまたはベースとなるｐ型（または
ｎ型）領域との関係より、導電型（ｎまたはｐ）を決定
するのに必要な不純物濃度であり、上限値は、破壊耐量
の向上の見地から最低限の抵抗値の増分を確保するため
に必要な不純物濃度である。
【００３８】（４）請求項６記載の本発明では、ボディ
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるｎ型（またはｐ型）領域を、同一導電
型不純物の少なくとも２回の導入工程と熱処理を用いた
ＤＳＡ（ｄｉｆｆｕｓｉｏｎｓｅｌｆ−ａｌｉｇｎ）法
によって形成する。これにより、低濃度不純物領域をゲ
ート直下に高精度に自動的に位置決めして形成できると
共に、その他の部分を高濃度化できる。
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるｎ型（またはｐ型）領域を、同一導電
型不純物の少なくとも２回の導入工程と熱処理を用いた
ＤＳＡ（ｄｉｆｆｕｓｉｏｎｓｅｌｆ−ａｌｉｇｎ）法
によって形成する。これにより、低濃度不純物領域をゲ
ート直下に高精度に自動的に位置決めして形成できると
共に、その他の部分を高濃度化できる。
【００３９】（５）請求項７記載の本発明では、ボディ
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるｎ型（またはｐ型）領域の形成にあた
り、まず低濃度の不純物の導入と熱拡散によってゲート
直下にまで延在する低濃度不純物領域を形成しておき、
続いてゲートをマスクにその一部に重ねて同一導電型の
不純物を導入してゲートとオーバーラップしない部分を
高濃度化するという方法で、高濃度領域ならびに低濃度
領域を形成する。これによって、ＤＳＡ（ｄｉｆｆｕｓ
ｉｏｎ ｓｅｌｆ−ａｌｉｇｎ）の手法を用いて、低濃
度不純物領域をゲート直下に高精度に自動的に位置決め
しつつ形成すると共に、他の部分を高濃度化できる。
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるｎ型（またはｐ型）領域の形成にあた
り、まず低濃度の不純物の導入と熱拡散によってゲート
直下にまで延在する低濃度不純物領域を形成しておき、
続いてゲートをマスクにその一部に重ねて同一導電型の
不純物を導入してゲートとオーバーラップしない部分を
高濃度化するという方法で、高濃度領域ならびに低濃度
領域を形成する。これによって、ＤＳＡ（ｄｉｆｆｕｓ
ｉｏｎ ｓｅｌｆ−ａｌｉｇｎ）の手法を用いて、低濃
度不純物領域をゲート直下に高精度に自動的に位置決め
しつつ形成すると共に、他の部分を高濃度化できる。
【００４０】（６）請求項８記載の本発明では、ボディ
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるｎ型（またはｐ型）領域の形成にあた
り、まず、ゲートをマスクとして用いて、斜めイオン注
入によってゲート直下を含む領域に不純物を導入し、続
いてゲートをマスクとして同一導電型の不純物を通常の
イオン注入法によって導入し、熱処理によって２回のイ
オン注入によって導入された不純物をドライブインある
いは活性化し、高濃度領域と低濃度領域を形成する。こ
れによって、ＤＳＡ（ｄｉｆｆｕｓｉｏｎ ｓｅｌｆ−
ａｌｉｇｎ）の手法を用いて、低濃度不純物領域をゲー
ト直下に高精度に自動的に位置決めしつつ形成すると共
に、他の部分を高濃度化できる。
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるｎ型（またはｐ型）領域の形成にあた
り、まず、ゲートをマスクとして用いて、斜めイオン注
入によってゲート直下を含む領域に不純物を導入し、続
いてゲートをマスクとして同一導電型の不純物を通常の
イオン注入法によって導入し、熱処理によって２回のイ
オン注入によって導入された不純物をドライブインある
いは活性化し、高濃度領域と低濃度領域を形成する。こ
れによって、ＤＳＡ（ｄｉｆｆｕｓｉｏｎ ｓｅｌｆ−
ａｌｉｇｎ）の手法を用いて、低濃度不純物領域をゲー
ト直下に高精度に自動的に位置決めしつつ形成すると共
に、他の部分を高濃度化できる。
【００４１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００４２】（実施例１）図１は、本発明の一実施例で
ある縦型ＭＯＳＦＥＴのデバイス構造を示す断面図であ
る。図示される構造は、図１１（ｂ）の太い点線で囲ま
れる（Ａ）領域部分、すなわち、ＭＯＳＦＥＴセルの要
部の構造である。
ある縦型ＭＯＳＦＥＴのデバイス構造を示す断面図であ
る。図示される構造は、図１１（ｂ）の太い点線で囲ま
れる（Ａ）領域部分、すなわち、ＭＯＳＦＥＴセルの要
部の構造である。
【００４３】本実施例では、ドレイン電極９０が接続さ
れたｎ+型半導体基板１０、ならびにｎ-型半導体基板２
０によってドレイン領域が構成される。ｎ-型半導体基
板２０の表面部には、ｐ型のボディ領域（ボディｐ層）
３０が形成され、ボディ領域３０の表面部にソース領域
（１１０，１２０）が形成されている。
れたｎ+型半導体基板１０、ならびにｎ-型半導体基板２
０によってドレイン領域が構成される。ｎ-型半導体基
板２０の表面部には、ｐ型のボディ領域（ボディｐ層）
３０が形成され、ボディ領域３０の表面部にソース領域
（１１０，１２０）が形成されている。
【００４４】参照番号１１０はｎ+型（高濃度）ソース
領域であり、参照番号１２０はｎ-型（低濃度）ソース
領域である。高濃度ソース領域１１０，低濃度ソース領
域１２０は共に、ポリシリコンからなるゲート電極６０
をマスクとして使用するＤＳＡ法を用いて形成されてい
る。
領域であり、参照番号１２０はｎ-型（低濃度）ソース
領域である。高濃度ソース領域１１０，低濃度ソース領
域１２０は共に、ポリシリコンからなるゲート電極６０
をマスクとして使用するＤＳＡ法を用いて形成されてい
る。
【００４５】ポリシリコンゲート電極６０は、ゲート絶
縁膜５０を介してボディ領域３０の表面部のチャネル領
域１００（ソース１１０，１２０と基板２０に挟まれた
領域）におけるチャネルの形成を制御する。参照番号８
０はソース電極である。
縁膜５０を介してボディ領域３０の表面部のチャネル領
域１００（ソース１１０，１２０と基板２０に挟まれた
領域）におけるチャネルの形成を制御する。参照番号８
０はソース電極である。
【００４６】本実施例における寄生トランジスタＱ１の
等価回路は図２のようになっている。図９（ｂ）の従来
構造における等価回路と比較して、ゲート直下に存在す
る低濃度ソース領域１２０による抵抗ＲXが寄生トラン
ジスタＱ１のエミッタとソース（Ｓ）との間に介在して
いるのが特徴である。
等価回路は図２のようになっている。図９（ｂ）の従来
構造における等価回路と比較して、ゲート直下に存在す
る低濃度ソース領域１２０による抵抗ＲXが寄生トラン
ジスタＱ１のエミッタとソース（Ｓ）との間に介在して
いるのが特徴である。
【００４７】つまり、本実施例の構造では、通常のソー
ス抵抗ＲS（高濃度ソース領域１１０のデバイス抵抗で
ある）の他に、抵抗ＲXが直列に、寄生トランジスタＱ
１のエミッタに接続されている。
ス抵抗ＲS（高濃度ソース領域１１０のデバイス抵抗で
ある）の他に、抵抗ＲXが直列に、寄生トランジスタＱ
１のエミッタに接続されている。
【００４８】次に、本実施例の構造の特徴的な動作を説
明する。
明する。
【００４９】まず、デバイスオフ状態における、寄生ト
ランジスタＱ１オンの条件は、次の（３）式のようにな
る。
ランジスタＱ１オンの条件は、次の（３）式のようにな
る。
【００５０】 Ｖbe ＜ ＲB×ＩB − （ＲS＋ＲX）×ＩS・・・・（３） ＲX：低濃度（ｎ-）ソース領域１２０の抵抗 Ｖbe：寄生バイポーラトランジスタのベース・エミッタ
間接合電位 ＲB：ボディ抵抗 ＲS：ソース抵抗 ＩB：ボディ電流（ブレークダウン時にボディを流れる
電流） ＩS：ソース電流（ブレークダウン時にソースを流れる
電流） 本実施例の構造によれば、ｎ-領域を形成したことによ
りソース抵抗が大きくなっているため、ソース領域にお
ける電圧降下が増大し、したがって、寄生バイポーラト
ランジスタのベース・エミッタ間電圧が発生しにくく、
ゆえに、従来構造に比べ破壊耐量が向上している。
間接合電位 ＲB：ボディ抵抗 ＲS：ソース抵抗 ＩB：ボディ電流（ブレークダウン時にボディを流れる
電流） ＩS：ソース電流（ブレークダウン時にソースを流れる
電流） 本実施例の構造によれば、ｎ-領域を形成したことによ
りソース抵抗が大きくなっているため、ソース領域にお
ける電圧降下が増大し、したがって、寄生バイポーラト
ランジスタのベース・エミッタ間電圧が発生しにくく、
ゆえに、従来構造に比べ破壊耐量が向上している。
【００５１】次に、デバイスのオン状態を考える。
【００５２】オン状態ではゲートに正の電圧が印加され
るため、低濃度ソース領域１２０の表面には電子が誘起
され、いわゆる電子の蓄積層が形成される。このため、
低濃度ソース領域は、本来は低濃度領域にもかかわら
ず、ゲート電圧のため見かけ上高濃度の領域となり、抵
抗も極めて低くなる。すなわち本実施例の構造では、ゲ
ート電圧により、低濃度不純物濃度領域１２０の抵抗値
が可変となるのであり、これによって、オン抵抗の増加
なしに破壊耐量を向上させている。
るため、低濃度ソース領域１２０の表面には電子が誘起
され、いわゆる電子の蓄積層が形成される。このため、
低濃度ソース領域は、本来は低濃度領域にもかかわら
ず、ゲート電圧のため見かけ上高濃度の領域となり、抵
抗も極めて低くなる。すなわち本実施例の構造では、ゲ
ート電圧により、低濃度不純物濃度領域１２０の抵抗値
が可変となるのであり、これによって、オン抵抗の増加
なしに破壊耐量を向上させている。
【００５３】次に、図１の要部の構造の製造プロセス
（高濃度ソース領域１１０，低濃度ソース領域１２０の
製造プロセス）の例を図３〜図５を用いて説明する。
（高濃度ソース領域１１０，低濃度ソース領域１２０の
製造プロセス）の例を図３〜図５を用いて説明する。
【００５４】図３のプロセスでは、まず、（ａ）に示す
ように、ポリシリコンゲート電極６０をマスクとして、
ボロン（Ｂ）をイオン注入法により基板２０の表面部に
打ち込み、例えば、１１００℃で数時間の熱処理を行っ
てボディ領域（ボディｐ層）３０を形成する。
ように、ポリシリコンゲート電極６０をマスクとして、
ボロン（Ｂ）をイオン注入法により基板２０の表面部に
打ち込み、例えば、１１００℃で数時間の熱処理を行っ
てボディ領域（ボディｐ層）３０を形成する。
【００５５】次に、同じくポリシリコンゲート電極６０
をマスクとして、リン（ｐ）をイオン注入法によりボデ
ィ領域（ボディｐ層）３０の表面部に打ち込み、例え
ば、１０００℃で３０分の熱処理（ドライブイン）を行
ってｎ-層（後に、一部が低濃度ソース領域となる）１
３０を形成する。
をマスクとして、リン（ｐ）をイオン注入法によりボデ
ィ領域（ボディｐ層）３０の表面部に打ち込み、例え
ば、１０００℃で３０分の熱処理（ドライブイン）を行
ってｎ-層（後に、一部が低濃度ソース領域となる）１
３０を形成する。
【００５６】次に、同じくポリシリコンゲート電極６０
をマスクとして、砒素（Ａｓ）をイオン注入法によりｎ
-層１３０の表面部に打ち込み、例えば、９００℃で３
０分の熱処理（アニールによるイオンダメージの回復と
イオンの活性化）を行って高濃度（ｎ+）ソース領域１
１０を形成する。このとき、同時にゲート直下に、低濃
度ソース領域１２０が形成される。
をマスクとして、砒素（Ａｓ）をイオン注入法によりｎ
-層１３０の表面部に打ち込み、例えば、９００℃で３
０分の熱処理（アニールによるイオンダメージの回復と
イオンの活性化）を行って高濃度（ｎ+）ソース領域１
１０を形成する。このとき、同時にゲート直下に、低濃
度ソース領域１２０が形成される。
【００５７】次に、図４のプロセスについて説明する。
【００５８】図４（ａ）の工程は、斜めイオン注入の工
程である。つまり、図３（ａ）の工程によって形成され
たボディ領域（ボディｐ層）３０の表面部に、ポリシリ
コンゲート電極６０をマスクとして、リン（Ｐ）を斜め
イオン注入法により打ち込む。
程である。つまり、図３（ａ）の工程によって形成され
たボディ領域（ボディｐ層）３０の表面部に、ポリシリ
コンゲート電極６０をマスクとして、リン（Ｐ）を斜め
イオン注入法により打ち込む。
【００５９】このとき、斜め打ち込みの効果によって、
リン（Ｐ）はゲート電極６０の直下の一部を含んで導入
される。
リン（Ｐ）はゲート電極６０の直下の一部を含んで導入
される。
【００６０】次に、図４（ｂ）に示すように、同じくポ
リシリコンゲート電極６０をマスクとして、砒素（Ａ
ｓ）を通常のイオン注入法により、リン（Ｐ）が打ち込
まれている領域（ゲート直下の領域を除く）に重ねて打
ち込む。
リシリコンゲート電極６０をマスクとして、砒素（Ａ
ｓ）を通常のイオン注入法により、リン（Ｐ）が打ち込
まれている領域（ゲート直下の領域を除く）に重ねて打
ち込む。
【００６１】次に、図４（ｃ）に示すように、例えば、
９００℃で６０分の熱処理（リンイオンのドライブイン
と、アニールによる砒素イオンの注入ダメージの回復な
らびに活性化）を行って高濃度（ｎ+）ソース領域１１
０ならびに低濃度（ｎ-）ソース領域１２０が形成され
る。
９００℃で６０分の熱処理（リンイオンのドライブイン
と、アニールによる砒素イオンの注入ダメージの回復な
らびに活性化）を行って高濃度（ｎ+）ソース領域１１
０ならびに低濃度（ｎ-）ソース領域１２０が形成され
る。
【００６２】次に、図５に示すプロセスについて説明す
る。このプロセスは、ソース領域の形成にサイドウオー
ルを用いるものである。
る。このプロセスは、ソース領域の形成にサイドウオー
ルを用いるものである。
【００６３】図５（ａ）は、ゲート電極６０を覆うマス
ク材（サイドウオール）１４０をマスクとしてリン
（Ｐ）を注入して形成された低不純物濃度（ｎ-）層１
３０の表面部に、同じくマスク材（サイドウオール）を
マスクとして用いて砒素（Ａｓ）をイオン注入する工程
を示している。
ク材（サイドウオール）１４０をマスクとしてリン
（Ｐ）を注入して形成された低不純物濃度（ｎ-）層１
３０の表面部に、同じくマスク材（サイドウオール）を
マスクとして用いて砒素（Ａｓ）をイオン注入する工程
を示している。
【００６４】次に、図５（ｂ）に示すように、熱処理に
よって砒素（Ａｓ）をドライブインし、高不純物濃度
（ｎ-）層１１０を形成する。そして、図５（ｃ）示す
ように、マスク材１４０を除去して、高濃度（ｎ+）領
域１１０ならびに低濃度（ｎ-）領域１２０を有するソ
ース領域が形成される。
よって砒素（Ａｓ）をドライブインし、高不純物濃度
（ｎ-）層１１０を形成する。そして、図５（ｃ）示す
ように、マスク材１４０を除去して、高濃度（ｎ+）領
域１１０ならびに低濃度（ｎ-）領域１２０を有するソ
ース領域が形成される。
【００６５】（実施例２）図６は本発明の絶縁ゲート型
半導体装置の第２の実施例の構造を示す図である。
半導体装置の第２の実施例の構造を示す図である。
【００６６】本実施例は、ＲＩＥ等の異方性エッチング
を用いて形成されたＵ溝の表面が絶縁膜１５０で覆わ
れ、その絶縁膜１５０上にゲート電極６０を形成した構
造をもつ、いわゆるトレンチゲート型のＭＯＳＦＥＴ
（ＵＭＯＳ）において、ソースの構造として、高濃度
（ｎ+）領域１１０ならびに低濃度（ｎ-）領域１２０を
有する構造を採用したものである。
を用いて形成されたＵ溝の表面が絶縁膜１５０で覆わ
れ、その絶縁膜１５０上にゲート電極６０を形成した構
造をもつ、いわゆるトレンチゲート型のＭＯＳＦＥＴ
（ＵＭＯＳ）において、ソースの構造として、高濃度
（ｎ+）領域１１０ならびに低濃度（ｎ-）領域１２０を
有する構造を採用したものである。
【００６７】本実施例においても前掲の実施例と同様
に、オン抵抗を増大させずに、アバランシェ耐量の向上
を図ることができる。
に、オン抵抗を増大させずに、アバランシェ耐量の向上
を図ることができる。
【００６８】（実施例３）図７は、本発明の絶縁ゲート
型半導体装置の第３の実施例の構造を示す図である。
型半導体装置の第３の実施例の構造を示す図である。
【００６９】本実施例は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）において、エミッタ領域の構造として、高濃度（ｎ
+）領域２３０ならびに低濃度（ｎ-）領域２４０を有す
る構造を採用したものである。
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）において、エミッタ領域の構造として、高濃度（ｎ
+）領域２３０ならびに低濃度（ｎ-）領域２４０を有す
る構造を採用したものである。
【００７０】ＩＧＢＴの構造は、図１に示される縦型Ｍ
ＯＳＦＥＴのｎ+基板１０を、ｐ+基板２００に置き換え
た構造であり、参照番号２００がコレクタ領域となり、
参照番号２１０は基板の一部を構成するｎ-層であり、
参照番号２２０がベース領域となる。エミッタ領域は、
高濃度（ｎ+）領域２３０ならびに低濃度（ｎ-）領域２
４０を有する構造となっている。参照番号２５０はゲー
ト電極、参照番号２６０はエミッタ電極、参照番号２７
０はコレクタ電極である。
ＯＳＦＥＴのｎ+基板１０を、ｐ+基板２００に置き換え
た構造であり、参照番号２００がコレクタ領域となり、
参照番号２１０は基板の一部を構成するｎ-層であり、
参照番号２２０がベース領域となる。エミッタ領域は、
高濃度（ｎ+）領域２３０ならびに低濃度（ｎ-）領域２
４０を有する構造となっている。参照番号２５０はゲー
ト電極、参照番号２６０はエミッタ電極、参照番号２７
０はコレクタ電極である。
【００７１】ＩＧＢＴは、図８（図７）に示されるよう
に、入力段のＭＯＳトランジスタＭ１と、ＭＯＳトラン
ジスタと反対の導電型のバイポーラトランジスタＱ３と
で構成されるインバーテッドダーリントントランジスタ
であるが、その構成上、必然的に不要なバイポーラトラ
ンジスタＱ４が寄生しており、これがオンするとラッチ
アップが生じて、デバイスの破壊が生じる。
に、入力段のＭＯＳトランジスタＭ１と、ＭＯＳトラン
ジスタと反対の導電型のバイポーラトランジスタＱ３と
で構成されるインバーテッドダーリントントランジスタ
であるが、その構成上、必然的に不要なバイポーラトラ
ンジスタＱ４が寄生しており、これがオンするとラッチ
アップが生じて、デバイスの破壊が生じる。
【００７２】本実施例では、図１で示される実施例と同
様に、寄生トランジスタＱ４に関し、通常のエミッタ抵
抗ＲSに、低濃度（ｎ-）領域２４０によるエミッタ抵抗
ＲXが直列に接続されており、したがって、寄生トラン
ジスタＱ４がオンしにくい。したがって、本実施例で
は、オン抵抗の増大を招くことなく、ＩＧＢＴのラッチ
アップ耐量を向上できる。
様に、寄生トランジスタＱ４に関し、通常のエミッタ抵
抗ＲSに、低濃度（ｎ-）領域２４０によるエミッタ抵抗
ＲXが直列に接続されており、したがって、寄生トラン
ジスタＱ４がオンしにくい。したがって、本実施例で
は、オン抵抗の増大を招くことなく、ＩＧＢＴのラッチ
アップ耐量を向上できる。
【００７３】（実施例４）図１２は本発明の絶縁ゲート
型半導体装置の第４の実施例の構造を示す断面図であ
る。
型半導体装置の第４の実施例の構造を示す断面図であ
る。
【００７４】本実施例は、横型ＭＯＳＦＥＴにおいて、
ソース領域に高抵抗層（ｎ-層）を設ける構造を採用し
たものである。
ソース領域に高抵抗層（ｎ-層）を設ける構造を採用し
たものである。
【００７５】ｐ型半導体基板３００上には、ドレインの
一部を構成するｎ-層（半導体基板の一部でもある）３
１０が構成され、このｎ-層３１０の表面部に、ドレイ
ン領域（ｎ+）３２０，フィールド酸化膜３３０，ボデ
ィ領域（ボディｐ層）３４０，ソース領域（３５０，３
６０）が形成されている。ソース領域は、低不純物濃度
領域３５０ならびに高不純物濃度領域３６０からなって
いる。参照番号３７０はポリシリコンからなるゲート電
極であり、参照番号３８０はドレイン電極、３９０はソ
ース電極である。
一部を構成するｎ-層（半導体基板の一部でもある）３
１０が構成され、このｎ-層３１０の表面部に、ドレイ
ン領域（ｎ+）３２０，フィールド酸化膜３３０，ボデ
ィ領域（ボディｐ層）３４０，ソース領域（３５０，３
６０）が形成されている。ソース領域は、低不純物濃度
領域３５０ならびに高不純物濃度領域３６０からなって
いる。参照番号３７０はポリシリコンからなるゲート電
極であり、参照番号３８０はドレイン電極、３９０はソ
ース電極である。
【００７６】図中、太い矢印で示されるように、横型パ
ワーＭＯＳＦＥＴの過渡状態におけるブレークダウン電
流ＩBはデバイス表面近傍を流れるが、本実施例では、
ソース抵抗が増大しているため、前掲の実施例と同様に
寄生トランジスタがオンしにくく、従来の横型デバイス
に比べて破壊耐量が向上している。
ワーＭＯＳＦＥＴの過渡状態におけるブレークダウン電
流ＩBはデバイス表面近傍を流れるが、本実施例では、
ソース抵抗が増大しているため、前掲の実施例と同様に
寄生トランジスタがオンしにくく、従来の横型デバイス
に比べて破壊耐量が向上している。
【００７７】本発明の絶縁ゲート型半導体装置の構造な
らびに製造プロセスは、上述の実施例に限定されるもの
ではなく、変形可能である。例えば、ソース（エミッ
タ）を不純物濃度が異なる２以上の領域から構成するこ
ともできる。また、ＳＯＩ基板を用いたデバイスにも、
本発明を適用できる。
らびに製造プロセスは、上述の実施例に限定されるもの
ではなく、変形可能である。例えば、ソース（エミッ
タ）を不純物濃度が異なる２以上の領域から構成するこ
ともできる。また、ＳＯＩ基板を用いたデバイスにも、
本発明を適用できる。
【００７８】
【発明の効果】以上説明したように、請求項１〜５に記
載の本発明の絶縁ゲート型半導体装置は、ソース（エミ
ッタ）領域のうち、ゲートと重なる部分を低濃度化（高
抵抗化）することにより、以下の効果を得ることができ
る。
載の本発明の絶縁ゲート型半導体装置は、ソース（エミ
ッタ）領域のうち、ゲートと重なる部分を低濃度化（高
抵抗化）することにより、以下の効果を得ることができ
る。
【００７９】（１）デバイスのオフ状態では、低濃度領
域の抵抗の付加によってソース（エミッタ）自体のデバ
イス抵抗が増大し、寄生バイポーラトランジスタがオン
しにくくなる。したがって、パワーＭＯＳＦＥＴのアバ
ランシェ耐量、ならびにＩＧＢＴのラッチアップ耐量を
向上できる。
域の抵抗の付加によってソース（エミッタ）自体のデバ
イス抵抗が増大し、寄生バイポーラトランジスタがオン
しにくくなる。したがって、パワーＭＯＳＦＥＴのアバ
ランシェ耐量、ならびにＩＧＢＴのラッチアップ耐量を
向上できる。
【００８０】また、デバイスのオン状態では、ゲートに
印加される電圧によって、ソース領域（エミッタ領域）
中の低不純物濃度領域の表面にはキャリア（電子または
ホール）が誘起され、低不純物濃度領域は見かけ上高濃
度の領域となり、抵抗も極めて低くなる。したがってオ
ン抵抗が増大しない。
印加される電圧によって、ソース領域（エミッタ領域）
中の低不純物濃度領域の表面にはキャリア（電子または
ホール）が誘起され、低不純物濃度領域は見かけ上高濃
度の領域となり、抵抗も極めて低くなる。したがってオ
ン抵抗が増大しない。
【００８１】（２）したがって、特別の保護回路を有し
ない安価なデバイスの信頼性を向上できる。
ない安価なデバイスの信頼性を向上できる。
【００８２】また、請求項６〜８に記載の本発明の絶縁
ゲート型半導体装置の製造方法によれば、以下の効果を
得ることができる。
ゲート型半導体装置の製造方法によれば、以下の効果を
得ることができる。
【００８３】（１）ＤＳＡの手法を用いて、プロセスを
複雑化させることなく、低濃度領域と高濃度領域を有す
るソース（エミッタ）領域を、高精度に形成できる。
複雑化させることなく、低濃度領域と高濃度領域を有す
るソース（エミッタ）領域を、高精度に形成できる。
【００８４】（２）したがって、特別の保護回路を有し
ないデバイスの信頼性を、コストアップを伴うことなく
向上できる。
ないデバイスの信頼性を、コストアップを伴うことなく
向上できる。
【００８５】
【図面の簡単な説明】
【図１】本発明の第１の実施例（ＭＯＳＦＥＴ）の要部
の構造を示す断面図である。
の構造を示す断面図である。
【図２】ドレイン・ソース間に存在する寄生トランジス
タの等価回路図である。
タの等価回路図である。
【図３】（ａ）〜（ｃ）は図１の構造を形成するプロセ
スの一例を示す図である。
スの一例を示す図である。
【図４】（ａ）〜（ｃ）は図１の構造を形成するプロセ
スの他の例を示す図である。
スの他の例を示す図である。
【図５】（ａ）〜（ｃ）は図１の構造を形成するプロセ
スのさらに他の例を示す図である。
スのさらに他の例を示す図である。
【図６】本発明の第２の実施例（ＵＭＯＳＦＥＴ）の要
部の構造を示す断面図である。
部の構造を示す断面図である。
【図７】本発明の第３の実施例（ＩＧＢＴ）の要部の構
造を示す断面図である。
造を示す断面図である。
【図８】図７のＩＧＢＴの、寄生トランジスタを含む等
価回路図である。
価回路図である。
【図９】従来技術の問題点を説明するための図であり、
（ａ）はＭＯＳＦＥＴの要部の構造を示し、（ｂ）は寄
生トランジスタの等価回路を示す。
（ａ）はＭＯＳＦＥＴの要部の構造を示し、（ｂ）は寄
生トランジスタの等価回路を示す。
【図１０】（ａ），（ｂ）は、縦型絶縁ゲート型デバイ
スにおけるブレークダウンの様子を示す図である。
スにおけるブレークダウンの様子を示す図である。
【図１１】パワーＭＯＳＦＥＴのデバイス構造を示す図
であり、（ａ）は基本セルの平面図、（ｂ）はＸ−Ｙに
沿う断面の構造を示す。
であり、（ａ）は基本セルの平面図、（ｂ）はＸ−Ｙに
沿う断面の構造を示す。
【図１２】本発明の第４の実施例（横型ＭＯＳＦＥＴ）
の要部の構造を示す断面図である。
の要部の構造を示す断面図である。
１０・・・ｎ+基板 ２０・・・ｎ-基板 ３０・・・ボディ領域（ボディｐ層） ５０・・・ゲート絶縁膜 ６０・・・ゲート電極 ８０・・・ソース電極 ９０・・・ドレイン電極 １１０・・・高濃度ソース領域（ｎ+） １２０・・・低濃度ソース領域（ｎ-）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ６５８ Ｅ
Claims (8)
- 【請求項１】 半導体基板の一方の表面に設けられた、
ドレイン電極またはコレクタ電極が接続される第１の領
域と、 前記半導体基板の他方の表面部に設けられた、ボディ領
域またはベース領域となる第１導電型の第２の領域と、 この第２の領域の表面部に設けられた、ソース領域また
はエミッタ領域となる第２導電型の第３の領域と、 この第３の領域と前記半導体基板とに挟まれた前記第２
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成／非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに前記第３
の領域の一部と重なりを有する形態で前記半導体基板の
他方の表面に設けられた絶縁膜を介して設けられてお
り、 絶縁ゲートと重なりを有する前記第３の領域の一部の不
純物濃度は、その第３の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 ドレインとなる第１導電型の半導体基板
と、 この半導体基板の表面部に形成された、ボディ領域を構
成する第２導電型の第１の領域と、 この第１の領域内の表面部に形成された、ソースとなる
第１導電型の第２の領域と、 この第２の領域と前記半導体基板とに挟まれた前記第１
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成／非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに第２の領
域の一部と重なりを有する形態で前記半導体基板の表面
に設けられた絶縁膜を介して設けられており、 絶縁ゲートと重なりを有する前記第２の領域の一部の不
純物濃度は、その第２の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする、縦型ＭＯＳＦＥＴを具備する絶縁ゲ
ート型半導体装置。 - 【請求項３】 半導体基板の一方の表面部に設けられ
た、コレクタ電極が接続される第１導電型の第１の領域
と、 前記半導体基板の他方の表面部に設けられた、ベースと
なる第１導電型の第２の領域と、 この第２の領域の表面部に設けられた、エミッタとなる
第２導電型の第３の領域と、 この第３の領域と前記半導体基板とに挟まれた前記第２
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成／非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに第２の領
域の一部と重なりを有する形態で前記半導体基板の他方
の表面に設けられた絶縁膜を介して設けられており、 絶縁ゲートと重なりを有する前記第２の領域の一部の不
純物濃度は、その第２の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする、ＭＯＳ・バイポーラ複合トランジス
タを具備する絶縁ゲート型半導体装置。 - 【請求項４】 半導体基板の表面部に設けられた第１導
電型のドレイン領域と、 前記半導体基板の表面部における前記ドレイン領域の近
傍に形成された、ボディ領域を構成する第２導電型の第
２の領域と、 この第２の領域内の表面部に形成された、ソースとなる
第１導電型の第３の領域と、 この第３の領域と前記半導体基板とに挟まれた前記第２
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成／非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに第３の領
域の一部と重なりを有する形態で前記半導体基板の表面
に設けられた絶縁膜を介して設けられており、 絶縁ゲートと重なりを有する前記第３の領域の一部の不
純物濃度は、その第３の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする、横型ＭＯＳＦＥＴを具備する絶縁ゲ
ート型半導体装置。 - 【請求項５】 他部に比べて低不純物濃度となってい
る、第３の領域または第２の領域の一部の不純物濃度
は、１×１０16ａｔｍｓ／ｃｍ3ないし１×１０21ａｔ
ｍｓ／ｃｍ3の範囲に設定されていることを特徴とする
請求項１〜４のいずれかに記載の絶縁ゲート型半導体装
置。 - 【請求項６】 絶縁ゲートに加えられる電圧によってチ
ャネルの形成／非形成を制御する、絶縁ゲート型半導体
装置の製造方法であって、 半導体基板の一表面に設けられた絶縁膜上に形成された
ゲートをマスクとして、第１導電型不純物を半導体基板
に導入して、ボディ領域またはベースとなる第１導電型
の第１の不純物導入領域を形成する工程と、 前記ゲートをマスクとして、第２導電型不純物を前記第
１の不純物導入領域内に導入する第１の第２導電型不純
物の導入工程と、 前記ゲートをマスクとして、前記第１の第２導電型不純
物導入工程によって不純物が導入された領域の少なくと
も一部に重ねて第２導電型不純物を導入する第２の第２
導電型不純物の導入工程と、 前記第１および第２の第２導電型不純物の導入工程で導
入された第２導電型不純物の種類と熱処理条件の制御に
よって、高不純物濃度領域と低不純物濃度領域の２つの
領域からなり、かつ、その低不純物濃度領域が前記ゲー
トの直下に形成されてなるソースまたはエミッタとなる
第２導電型の第２の不純物導入領域を形成する工程と、
を有することを特徴とする絶縁ゲート型半導体装置の製
造方法。 - 【請求項７】 絶縁ゲートに加えられる電圧によってチ
ャネルの形成／非形成を制御する、絶縁ゲート型半導体
装置の製造方法であって、 半導体基板の一表面に設けられた絶縁膜上に形成された
ゲートをマスクとして、第１導電型不純物を半導体基板
に導入して、ボディ領域またはベースとなる第１導電型
の第１の不純物導入領域を形成する工程と、 前記ゲートをマスクとして第２導電型不純物を前記第１
の不純物導入領域内に導入し、熱処理することによって
導入した不純物を拡散させ、前記第１の不純物導入領域
の表面部に前記ゲートと重なる部分を有する第２導電型
の第２の不純物導入領域を形成する工程と、 前記ゲートをマスクとして前記第２導電型の第２の不純
物導入領域の一部に第２導電型不純物を重ねて導入し、
前記第２の不純物導入領域よりも第２導電型不純物濃度
が高い第３の不純物導入領域を形成する工程とを有する
ことを特徴とする、前記第２の不純物導入領域および第
３の不純物導入領域からなる第２導電型不純物導入領域
をソースまたはエミッタ領域として使用する絶縁ゲート
型半導体装置の製造方法。 - 【請求項８】 絶縁ゲートに加えられる電圧によってチ
ャネルの形成／非形成を制御する、絶縁ゲート型半導体
装置の製造方法であって、 半導体基板の一表面に設けられた絶縁膜上に形成された
ゲートをマスクとして、第１導電型不純物を半導体基板
に導入して、ボディ領域またはベースとなる第１導電型
の第１の不純物導入領域を形成する工程と、 前記ゲートをマスクとして、第２導電型不純物を斜め方
向よりイオン注入法により打ち込み、前記ゲートの直下
の領域を含む前記第１の不純部物導入領域内の表面部の
領域に第２導電型不純物を導入する工程と、 前記ゲートをマスクとして、前記第２導電型不純物の導
入工程により第２導電型不純物が導入された領域のうち
のゲート直下を含まない領域に、イオン注入法により第
２導電型不純物を重ねて導入する工程と、 熱処理によって、導入された第２導電型不純物のドライ
ブインまたは活性化を行い、ゲート直下に設けられる低
不純物濃度領域ならびに、その低不純物濃度領域に連な
る高不純物濃度領域からなるソースまたはエミッタ領域
を形成する工程と、を有することを特徴とする絶縁ゲー
ト型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339295A JPH08186254A (ja) | 1994-12-28 | 1994-12-28 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339295A JPH08186254A (ja) | 1994-12-28 | 1994-12-28 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186254A true JPH08186254A (ja) | 1996-07-16 |
Family
ID=18326110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6339295A Withdrawn JPH08186254A (ja) | 1994-12-28 | 1994-12-28 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186254A (ja) |
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