JPH08186254A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
- Publication number
- JPH08186254A JPH08186254A JP6339295A JP33929594A JPH08186254A JP H08186254 A JPH08186254 A JP H08186254A JP 6339295 A JP6339295 A JP 6339295A JP 33929594 A JP33929594 A JP 33929594A JP H08186254 A JPH08186254 A JP H08186254A
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity
- conductivity type
- gate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000009413 insulation Methods 0.000 title abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims description 133
- 230000015572 biosynthetic process Effects 0.000 claims description 31
- 210000000746 body region Anatomy 0.000 claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 10
- 239000002131 composite material Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 description 42
- 239000010410 layer Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 230000006378 damage Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 絶縁ゲート型半導体装置のオン抵抗を増大さ
せることなく、アバランシェ耐量やラッチアップ耐量を
向上させることである。 【構成】 ドレイン電極90が接続されたn+型半導体
基板10、ならびにn-型半導体基板20によってドレ
イン領域が構成される。n-型半導体基板20の表面部
には、p型のボディ領域(ボディp層)30が形成さ
れ、ボディ領域30の表面部にソース領域(110,1
20)が形成されている。参照番号110はn+型(高
濃度)ソース領域であり、参照番号120はn-型(低
濃度)ソース領域である。高濃度ソース領域110,低
濃度ソース領域120は共に、ポリシリコンからなるゲ
ート電極60をマスクとして使用するDSA法を用いて
形成されている。このため、寄生トランジスタQ1がオ
ンしにくくなる。
せることなく、アバランシェ耐量やラッチアップ耐量を
向上させることである。 【構成】 ドレイン電極90が接続されたn+型半導体
基板10、ならびにn-型半導体基板20によってドレ
イン領域が構成される。n-型半導体基板20の表面部
には、p型のボディ領域(ボディp層)30が形成さ
れ、ボディ領域30の表面部にソース領域(110,1
20)が形成されている。参照番号110はn+型(高
濃度)ソース領域であり、参照番号120はn-型(低
濃度)ソース領域である。高濃度ソース領域110,低
濃度ソース領域120は共に、ポリシリコンからなるゲ
ート電極60をマスクとして使用するDSA法を用いて
形成されている。このため、寄生トランジスタQ1がオ
ンしにくくなる。
Description
【0001】
【産業上の利用分野】本発明は絶縁ゲート型半導体装置
に関し、特に、パワーMOSFETやIGBT(Ins
ulated Gate Bipolar Trans
istor)に関する。
に関し、特に、パワーMOSFETやIGBT(Ins
ulated Gate Bipolar Trans
istor)に関する。
【0002】
【従来の技術】最近、車載用スイッチングデバイスとし
て、パワーMOSFET等の縦型絶縁ゲート型半導体装
置が注目されている。これは、従来のバイポーラパワー
トランジスタに比べ駆動が容易であること、電流集中を
生じにくい構造である等の長所を有するためである。
て、パワーMOSFET等の縦型絶縁ゲート型半導体装
置が注目されている。これは、従来のバイポーラパワー
トランジスタに比べ駆動が容易であること、電流集中を
生じにくい構造である等の長所を有するためである。
【0003】これまで、パワートランジスタを代表とす
る車載用パワーデバイスでは、使用状態におけるデバイ
スのブレークダウンは、すなわちデバイス破壊であると
考えられてきた。したがって、デバイスのブレークダウ
ンを防止するため、外部素子としてツェナーダイオード
あるいはフライホイールダイオード等を接続し、デバイ
スに耐圧以上の電圧が印加されないような保護が施され
ていた。ところが、近年、より低コスト化をはかるため
に、これらの保護素子なしで使用に耐えられるようなデ
バイスに対する要求が高まってきた。
る車載用パワーデバイスでは、使用状態におけるデバイ
スのブレークダウンは、すなわちデバイス破壊であると
考えられてきた。したがって、デバイスのブレークダウ
ンを防止するため、外部素子としてツェナーダイオード
あるいはフライホイールダイオード等を接続し、デバイ
スに耐圧以上の電圧が印加されないような保護が施され
ていた。ところが、近年、より低コスト化をはかるため
に、これらの保護素子なしで使用に耐えられるようなデ
バイスに対する要求が高まってきた。
【0004】しかし、インダクタンス負荷駆動時に発生
する逆起電力はデバイス耐圧をはるかに上回るため、特
別の保護回路を持たないデバイスは、そのデバイス自体
がブレークダウンしても決して破壊に至らない構造とな
っていなければならない。
する逆起電力はデバイス耐圧をはるかに上回るため、特
別の保護回路を持たないデバイスは、そのデバイス自体
がブレークダウンしても決して破壊に至らない構造とな
っていなければならない。
【0005】
【発明が解決しようとする課題】インダクタンス負荷駆
動時の逆起電力によって生じる破壊として最も問題とな
るものが、アバランシェ破壊である。このアバランシェ
破壊のメカニズムについて以下、説明する。
動時の逆起電力によって生じる破壊として最も問題とな
るものが、アバランシェ破壊である。このアバランシェ
破壊のメカニズムについて以下、説明する。
【0006】まず、縦型パワーMOSFETのデバイス
構造について述べる。縦型パワーMOSFETのチップ
は、例えば、数千の縦型MOSFETのセルから構成さ
れており、各セルは、例えば、図11(a)に示す平面
構造をしており、その断面構造(図11(a)中のX−
Yに沿う断面構造)は、例えば、11(b)のような構
造をしている。
構造について述べる。縦型パワーMOSFETのチップ
は、例えば、数千の縦型MOSFETのセルから構成さ
れており、各セルは、例えば、図11(a)に示す平面
構造をしており、その断面構造(図11(a)中のX−
Yに沿う断面構造)は、例えば、11(b)のような構
造をしている。
【0007】つまり、ドレイン電極90が接続されるn
+型半導体基板10、ならびにn-型半導体基板20によ
ってドレイン領域が構成される。n-型半導体基板20
の表面部には、p型のボディ領域30が形成され、ボデ
ィ領域30の表面部に、n+型のソース領40がゲート
電極60をマスクとして使用するDSA法を用いて形成
されている。
+型半導体基板10、ならびにn-型半導体基板20によ
ってドレイン領域が構成される。n-型半導体基板20
の表面部には、p型のボディ領域30が形成され、ボデ
ィ領域30の表面部に、n+型のソース領40がゲート
電極60をマスクとして使用するDSA法を用いて形成
されている。
【0008】ゲート電極60はゲート絶縁膜50上に形
成され、電界効果によってチャネル領域100における
チャネルの形成を制御する。参照番号70は層間絶縁膜
であり、参照番号80はソース電極である。
成され、電界効果によってチャネル領域100における
チャネルの形成を制御する。参照番号70は層間絶縁膜
であり、参照番号80はソース電極である。
【0009】このような構造を有するMOSFETの単
位セルのうち、図11(b)中で太線で囲まれて示され
る部分(A)における、電流が流れる経路に着目する。
位セルのうち、図11(b)中で太線で囲まれて示され
る部分(A)における、電流が流れる経路に着目する。
【0010】図10(a)に示されるように、通常パワ
ーMOSオン状態では、ゲート電極60に正の電圧が印
加されてゲート電極60の直下のボディ領域(以下、ボ
ディP層ともいう)30の表面がN型反転しチャネルが
形成され、したがって、図中の矢印のように電流Iが流
れる。
ーMOSオン状態では、ゲート電極60に正の電圧が印
加されてゲート電極60の直下のボディ領域(以下、ボ
ディP層ともいう)30の表面がN型反転しチャネルが
形成され、したがって、図中の矢印のように電流Iが流
れる。
【0011】一方、MOSFETのオフ状態においてブ
レークダウンが生じる場合は、図10(b)に示される
ように、ブレークダウン電流Iは主に、ボディ領域(ボ
ディP層)30の底部を介して流れる。この場合の電流
量は、MOSFETのオンからオフへの移行する際の過
渡的状態において発生するブレークダウン電流の電流量
に比べて少なく、また、ブレークダウン電流Iはソース
電極80の全面を介して吸収されるために、デバイスが
破壊に至る確率はそう高くない。
レークダウンが生じる場合は、図10(b)に示される
ように、ブレークダウン電流Iは主に、ボディ領域(ボ
ディP層)30の底部を介して流れる。この場合の電流
量は、MOSFETのオンからオフへの移行する際の過
渡的状態において発生するブレークダウン電流の電流量
に比べて少なく、また、ブレークダウン電流Iはソース
電極80の全面を介して吸収されるために、デバイスが
破壊に至る確率はそう高くない。
【0012】最も警戒しなければならないのは、図9
(a)に示される、MOSFETのオンからオフへの移
行する際の過渡的状態(インダクタンス負荷駆動直後の
過渡状態)において発生するブレークダウンである。こ
の場合は、それまでオンしていたトランジスタのチャネ
ル近傍にキャリアが集中しているために、チャネル近傍
でブレークダウンが発生するため、図9(a)に示され
るように、n+型ソース領域40ならびに、ボディ領域
(ボディp層)30のピンチ抵抗部をブレークダウン電
流IBが流れることになる。
(a)に示される、MOSFETのオンからオフへの移
行する際の過渡的状態(インダクタンス負荷駆動直後の
過渡状態)において発生するブレークダウンである。こ
の場合は、それまでオンしていたトランジスタのチャネ
ル近傍にキャリアが集中しているために、チャネル近傍
でブレークダウンが発生するため、図9(a)に示され
るように、n+型ソース領域40ならびに、ボディ領域
(ボディp層)30のピンチ抵抗部をブレークダウン電
流IBが流れることになる。
【0013】パワーMOSFETはその構造上、図9
(a)中に示されるように、ソースをエミッタとし、ボ
ディをベースとし、ドレインをコレクタとする寄生np
nバイポーラトランジスタ(以下、寄生トランジスタと
いう)Q1を必然的に有している。チャネル部近傍にお
けるブレークダウン電流IBの電流量は大きく、かつボ
ディ領域(ボディp層)30で発生する電圧降下も大き
く、したがって、寄生npnバイポーラトランジスタQ
1がオンしやすい。
(a)中に示されるように、ソースをエミッタとし、ボ
ディをベースとし、ドレインをコレクタとする寄生np
nバイポーラトランジスタ(以下、寄生トランジスタと
いう)Q1を必然的に有している。チャネル部近傍にお
けるブレークダウン電流IBの電流量は大きく、かつボ
ディ領域(ボディp層)30で発生する電圧降下も大き
く、したがって、寄生npnバイポーラトランジスタQ
1がオンしやすい。
【0014】すなわち、図9(b)に示されるように、
寄生トランジスタQ1のエミッタとソース(S)間には
ソース抵抗RSが介在し、ベース(B)とソース(S)
間にはボディ抵抗RBが介在しており、両抵抗で発生す
る電圧降下の差が、寄生トランジスタのベース・エミッ
タ間電圧Vbeを越えるとQ1がオンして大電流が流れ、
この場合、デバイス破壊が生じやすい。
寄生トランジスタQ1のエミッタとソース(S)間には
ソース抵抗RSが介在し、ベース(B)とソース(S)
間にはボディ抵抗RBが介在しており、両抵抗で発生す
る電圧降下の差が、寄生トランジスタのベース・エミッ
タ間電圧Vbeを越えるとQ1がオンして大電流が流れ、
この場合、デバイス破壊が生じやすい。
【0015】寄生トランジスタQ1のオン条件は以下の
とおりである。
とおりである。
【0016】 Vbe ≦ RB×IB − RS×IS・・・・(1) Vbe:寄生バイポーラトランジスタのベース・エミッタ
間接合電位 RB:ボディ抵抗 RS:ソース抵抗 IB:ボディ電流(ブレークダウン時にボディを流れる
電流) IS:ソース電流(ブレークダウン時にソースを流れる
電流) そして、寄生バイポーラトランジスタQ1が動作したセ
ルは、その耐圧が(2)式に示す値となる。
間接合電位 RB:ボディ抵抗 RS:ソース抵抗 IB:ボディ電流(ブレークダウン時にボディを流れる
電流) IS:ソース電流(ブレークダウン時にソースを流れる
電流) そして、寄生バイポーラトランジスタQ1が動作したセ
ルは、その耐圧が(2)式に示す値となる。
【0017】 BVdSS=Vdss/(hFE)1/n・・・・(2) BVdss:寄生バイポーラトランジスタ動作状態におけ
るセル耐圧 Vdss:寄生バイポーラトランジスタが動作しない状態
におけるセル耐圧(パワーMOSのソース・ドレイン間
耐圧) hFE:寄生バイポーラトランジスタの電流利得 n:トランジスタ構造に依存する定数(通常4〜6の
値) すなわち、hFEが1より大きければ寄生バイポーラトラ
ンジスタが動作したセルはその他のセルより耐圧が低下
するため、そのセルに電流が集中することとなり、破壊
に至る。通常の構造を有するパワーMOSでは必ずhFE
が1より大きくなるため、寄生バイポーラトランジスタ
が動作すれば、ほぼ確実に電流集中に伴う破壊に至る。
つまり、アバランシェ破壊が生じる。
るセル耐圧 Vdss:寄生バイポーラトランジスタが動作しない状態
におけるセル耐圧(パワーMOSのソース・ドレイン間
耐圧) hFE:寄生バイポーラトランジスタの電流利得 n:トランジスタ構造に依存する定数(通常4〜6の
値) すなわち、hFEが1より大きければ寄生バイポーラトラ
ンジスタが動作したセルはその他のセルより耐圧が低下
するため、そのセルに電流が集中することとなり、破壊
に至る。通常の構造を有するパワーMOSでは必ずhFE
が1より大きくなるため、寄生バイポーラトランジスタ
が動作すれば、ほぼ確実に電流集中に伴う破壊に至る。
つまり、アバランシェ破壊が生じる。
【0018】このアバランシェ破壊を抑止するために
は、過渡的なブレークダウンにおいて(1)式の条件が
満たされにくくする必要がある。
は、過渡的なブレークダウンにおいて(1)式の条件が
満たされにくくする必要がある。
【0019】特開平5−121746号(三洋電機)で
は、ソース抵抗増大による破壊耐量の向上を目的に、ソ
ース(n+)とソース電極間に抵抗体(バラスト抵抗)
を挿入することでソース抵抗を増加させ、破壊耐量を向
上させている。この方法によればパワーMOSトランジ
スタのオフ時の破壊耐量は確かに向上する。
は、ソース抵抗増大による破壊耐量の向上を目的に、ソ
ース(n+)とソース電極間に抵抗体(バラスト抵抗)
を挿入することでソース抵抗を増加させ、破壊耐量を向
上させている。この方法によればパワーMOSトランジ
スタのオフ時の破壊耐量は確かに向上する。
【0020】しかし、この方法ではパワーMOSがオン
状態でも、常にデバイスに直列に抵抗(バラスト抵抗)
が付加されることとなるため、デバイスのオン抵抗が増
大するというデメリットが生じることとなり、その点
は、上記公報でも述べられている。
状態でも、常にデバイスに直列に抵抗(バラスト抵抗)
が付加されることとなるため、デバイスのオン抵抗が増
大するというデメリットが生じることとなり、その点
は、上記公報でも述べられている。
【0021】本発明は上述した本願発明者の検討に基づ
いてなされたものであり、その目的は、パワーMOSF
ETやIGBT等の絶縁ゲート型半導体装置の破壊耐量
を、オン抵抗の増大を招くことなく向上させること、な
らびにそのような破壊耐量が向上した半導体装置の製造
方法を提供することにある。
いてなされたものであり、その目的は、パワーMOSF
ETやIGBT等の絶縁ゲート型半導体装置の破壊耐量
を、オン抵抗の増大を招くことなく向上させること、な
らびにそのような破壊耐量が向上した半導体装置の製造
方法を提供することにある。
【0022】
【課題を解決するための手段】請求項1記載の本発明の
絶縁ゲート型半導体装置は、半導体基板の一方の表面部
に設けられた、ドレイン電極またはコレクタ電極が接続
される第1の領域と、前記半導体基板の他方の表面部に
設けられた、ボディ領域またはベース領域となる第1導
電型の第2の領域と、この第2の領域の表面部に設けら
れた、ソース領域またはエミッタ領域となる第2導電型
の第3の領域と、この第3の領域と前記半導体基板とに
挟まれた前記第2の領域の表面部に設けられるチャネル
領域における、チャネルの形成/非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに前記第3の領域の一部と重なりを有する形態で
前記半導体基板の他方の表面に設けられた絶縁膜を介し
て設けられており、絶縁ゲートと重なりを有する前記第
3の領域の一部の不純物濃度は、その第3の領域の、前
記絶縁ゲートと重なりを有しない他部の不純物濃度より
低く設定されていることを特徴とする。
絶縁ゲート型半導体装置は、半導体基板の一方の表面部
に設けられた、ドレイン電極またはコレクタ電極が接続
される第1の領域と、前記半導体基板の他方の表面部に
設けられた、ボディ領域またはベース領域となる第1導
電型の第2の領域と、この第2の領域の表面部に設けら
れた、ソース領域またはエミッタ領域となる第2導電型
の第3の領域と、この第3の領域と前記半導体基板とに
挟まれた前記第2の領域の表面部に設けられるチャネル
領域における、チャネルの形成/非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに前記第3の領域の一部と重なりを有する形態で
前記半導体基板の他方の表面に設けられた絶縁膜を介し
て設けられており、絶縁ゲートと重なりを有する前記第
3の領域の一部の不純物濃度は、その第3の領域の、前
記絶縁ゲートと重なりを有しない他部の不純物濃度より
低く設定されていることを特徴とする。
【0023】請求項2記載の本発明の絶縁ゲート型半導
体装置は、縦型MOSFETを具備する絶縁ゲート型半
導体装置であって、ドレインとなる第1導電型の半導体
基板と、この半導体基板の表面部に形成された、ボディ
領域を構成する第2導電型の第1の領域と、この第1の
領域内の表面部に形成された、ソースとなる第1導電型
の第2の領域と、この第2の領域と前記半導体基板とに
挟まれた前記第1の領域の表面部に設けられるチャネル
領域における、チャネルの形成/非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに第2の領域の一部と重なりを有する形態で前記
半導体基板の表面に設けられた絶縁膜を介して設けられ
ており、絶縁ゲートと重なりを有する前記第2の領域の
一部の不純物濃度は、その第2の領域の、前記絶縁ゲー
トと重なりを有しない他部の不純物濃度より低く設定さ
れていることを特徴とする。
体装置は、縦型MOSFETを具備する絶縁ゲート型半
導体装置であって、ドレインとなる第1導電型の半導体
基板と、この半導体基板の表面部に形成された、ボディ
領域を構成する第2導電型の第1の領域と、この第1の
領域内の表面部に形成された、ソースとなる第1導電型
の第2の領域と、この第2の領域と前記半導体基板とに
挟まれた前記第1の領域の表面部に設けられるチャネル
領域における、チャネルの形成/非形成を制御する絶縁
ゲートとを有し、この絶縁ゲートは、前記チャネル領域
ならびに第2の領域の一部と重なりを有する形態で前記
半導体基板の表面に設けられた絶縁膜を介して設けられ
ており、絶縁ゲートと重なりを有する前記第2の領域の
一部の不純物濃度は、その第2の領域の、前記絶縁ゲー
トと重なりを有しない他部の不純物濃度より低く設定さ
れていることを特徴とする。
【0024】請求項3記載の本発明の絶縁ゲート型半導
体装置は、MOS・バイポーラ複合トランジスタを具備
する絶縁ゲート型半導体装置であって、半導体基板の一
方の表面部に設けられた、コレクタ電極が接続される第
1導電型の第1の領域と、前記半導体基板の他方の表面
部に設けられた、ベースとなる第1導電型の第2の領域
と、この第2の領域の表面部に設けられた、エミッタと
なる第2導電型の第3の領域と、この第3の領域と前記
半導体基板とに挟まれた前記第2の領域の表面部に設け
られるチャネル領域における、チャネルの形成/非形成
を制御する絶縁ゲートとを有し、この絶縁ゲートは、前
記チャネル領域ならびに第2の領域の一部と重なりを有
する形態で前記半導体基板の他方の表面に設けられた絶
縁膜を介して設けられており、絶縁ゲートと重なりを有
する前記第2の領域の一部の不純物濃度は、その第2の
領域の、前記絶縁ゲートと重なりを有しない他部の不純
物濃度より低く設定されていることを特徴とする。
体装置は、MOS・バイポーラ複合トランジスタを具備
する絶縁ゲート型半導体装置であって、半導体基板の一
方の表面部に設けられた、コレクタ電極が接続される第
1導電型の第1の領域と、前記半導体基板の他方の表面
部に設けられた、ベースとなる第1導電型の第2の領域
と、この第2の領域の表面部に設けられた、エミッタと
なる第2導電型の第3の領域と、この第3の領域と前記
半導体基板とに挟まれた前記第2の領域の表面部に設け
られるチャネル領域における、チャネルの形成/非形成
を制御する絶縁ゲートとを有し、この絶縁ゲートは、前
記チャネル領域ならびに第2の領域の一部と重なりを有
する形態で前記半導体基板の他方の表面に設けられた絶
縁膜を介して設けられており、絶縁ゲートと重なりを有
する前記第2の領域の一部の不純物濃度は、その第2の
領域の、前記絶縁ゲートと重なりを有しない他部の不純
物濃度より低く設定されていることを特徴とする。
【0025】また、請求項4に記載の本発明の絶縁ゲー
ト型半導体装置は、半導体基板の表面部に設けられた第
1導電型のドレイン領域と、前記半導体基板の表面部に
おける前記ドレイン領域の近傍に形成された、ボディ領
域を構成する第2導電型の第2の領域と、この第2の領
域内の表面部に形成された、ソースとなる第1導電型の
第3の領域と、この第3の領域と前記半導体基板とに挟
まれた前記第2の領域の表面部に設けられるチャネル領
域における、チャネルの形成/非形成を制御する絶縁ゲ
ートとを有し、この絶縁ゲートは、前記チャネル領域な
らびに第3の領域の一部と重なりを有する形態で前記半
導体基板の表面に設けられた絶縁膜を介して設けられて
おり、絶縁ゲートと重なりを有する前記第3の領域の一
部の不純物濃度は、その第3の領域の、前記絶縁ゲート
と重なりを有しない他部の不純物濃度より低く設定され
ていることを特徴とするものである。
ト型半導体装置は、半導体基板の表面部に設けられた第
1導電型のドレイン領域と、前記半導体基板の表面部に
おける前記ドレイン領域の近傍に形成された、ボディ領
域を構成する第2導電型の第2の領域と、この第2の領
域内の表面部に形成された、ソースとなる第1導電型の
第3の領域と、この第3の領域と前記半導体基板とに挟
まれた前記第2の領域の表面部に設けられるチャネル領
域における、チャネルの形成/非形成を制御する絶縁ゲ
ートとを有し、この絶縁ゲートは、前記チャネル領域な
らびに第3の領域の一部と重なりを有する形態で前記半
導体基板の表面に設けられた絶縁膜を介して設けられて
おり、絶縁ゲートと重なりを有する前記第3の領域の一
部の不純物濃度は、その第3の領域の、前記絶縁ゲート
と重なりを有しない他部の不純物濃度より低く設定され
ていることを特徴とするものである。
【0026】請求項5に記載の本発明の絶縁ゲート型半
導体装置は、請求項1〜3のいずれかにおいて、他部に
比べて低不純物濃度となっている第3または第2の領域
の一部の不純物濃度を、1×1016atms/cm3な
いし1×1021atms/cm3の範囲に設定したこと
を特徴とする。
導体装置は、請求項1〜3のいずれかにおいて、他部に
比べて低不純物濃度となっている第3または第2の領域
の一部の不純物濃度を、1×1016atms/cm3な
いし1×1021atms/cm3の範囲に設定したこと
を特徴とする。
【0027】請求項6記載の本発明の絶縁ゲート型半導
体装置の製造方法は、絶縁ゲートに加えられる電圧によ
ってチャネルの形成/非形成を制御する構造の絶縁ゲー
ト型半導体装置の製造方法であって、半導体基板の一表
面に設けられた絶縁膜上に形成されたゲートをマスクと
して、第1導電型不純物を半導体基板に導入して、ボデ
ィ領域またはベースとなる第1導電型の第1の不純物導
入領域を形成する工程と、前記ゲートをマスクとして、
第2導電型不純物を前記第1の不純物導入領域内に導入
する第1の第2導電型不純物の導入工程と、前記ゲート
をマスクとして、前記第1の第2導電型不純物導入工程
によって不純物が導入された領域の少なくとも一部に重
ねて第2導電型不純物を導入する第2の第2導電型不純
物の導入工程と、前記第1および第2の第2導電型不純
物の導入工程で導入された第2導電型不純物の種類と熱
処理条件の制御によって、高不純物濃度領域と低不純物
濃度領域の2つの領域からなり、かつ、その低不純物濃
度領域が前記ゲートの直下に形成されてなるソースまた
はエミッタとなる第2導電型の第2の不純物導入領域を
形成する工程と、を有することを特徴とする。
体装置の製造方法は、絶縁ゲートに加えられる電圧によ
ってチャネルの形成/非形成を制御する構造の絶縁ゲー
ト型半導体装置の製造方法であって、半導体基板の一表
面に設けられた絶縁膜上に形成されたゲートをマスクと
して、第1導電型不純物を半導体基板に導入して、ボデ
ィ領域またはベースとなる第1導電型の第1の不純物導
入領域を形成する工程と、前記ゲートをマスクとして、
第2導電型不純物を前記第1の不純物導入領域内に導入
する第1の第2導電型不純物の導入工程と、前記ゲート
をマスクとして、前記第1の第2導電型不純物導入工程
によって不純物が導入された領域の少なくとも一部に重
ねて第2導電型不純物を導入する第2の第2導電型不純
物の導入工程と、前記第1および第2の第2導電型不純
物の導入工程で導入された第2導電型不純物の種類と熱
処理条件の制御によって、高不純物濃度領域と低不純物
濃度領域の2つの領域からなり、かつ、その低不純物濃
度領域が前記ゲートの直下に形成されてなるソースまた
はエミッタとなる第2導電型の第2の不純物導入領域を
形成する工程と、を有することを特徴とする。
【0028】また、請求項7記載の本発明の絶縁ゲート
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成/非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第1導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第1導電型の第1の
不純物導入領域を形成する工程と、前記ゲートをマスク
として第2導電型不純物を前記第1の不純物導入領域内
に導入し、熱処理することによって導入した不純物を拡
散させ、前記第1の不純物導入領域の表面部に前記ゲー
トと重なる部分を有する第2導電型の第2の不純物導入
領域を形成する工程と、前記ゲートをマスクとして前記
第2導電型の第2の不純物導入領域の一部に第2導電型
不純物を重ねて導入し、前記第2の不純物導入領域より
も第2導電型不純物濃度が高い第3の不純物導入領域を
形成する工程とを有することを特徴とする。
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成/非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第1導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第1導電型の第1の
不純物導入領域を形成する工程と、前記ゲートをマスク
として第2導電型不純物を前記第1の不純物導入領域内
に導入し、熱処理することによって導入した不純物を拡
散させ、前記第1の不純物導入領域の表面部に前記ゲー
トと重なる部分を有する第2導電型の第2の不純物導入
領域を形成する工程と、前記ゲートをマスクとして前記
第2導電型の第2の不純物導入領域の一部に第2導電型
不純物を重ねて導入し、前記第2の不純物導入領域より
も第2導電型不純物濃度が高い第3の不純物導入領域を
形成する工程とを有することを特徴とする。
【0029】また、請求項8記載の本発明の絶縁ゲート
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成/非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第1導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第1導電型の第1の
不純物導入領域を形成する工程と、前記ゲートをマスク
として、第2導電型不純物を斜め方向よりイオン注入法
により打ち込み、前記ゲートの直下の領域を含む前記第
1の不純部物導入領域内の表面部の領域に第2導電型不
純物を導入する工程と、前記ゲートをマスクとして、前
記第2導電型不純物の導入工程により第2導電型不純物
が導入された領域のうちのゲート直下を含まない領域
に、イオン注入法により第2導電型不純物を重ねて導入
する工程と、熱処理によって、導入された第2導電型不
純物のドライブインまたは活性化を行い、ゲート直下に
設けられる低不純物濃度領域ならびに、その低不純物濃
度領域に連なる高不純物濃度領域からなるソースまたは
エミッタ領域を形成する工程と、を有することを特徴と
するものである。
型半導体装置の製造方法は、絶縁ゲートに加えられる電
圧によってチャネルの形成/非形成を制御する構造の絶
縁ゲート型半導体装置の製造方法であって、半導体基板
の一表面に設けられた絶縁膜上に形成されたゲートをマ
スクとして、第1導電型不純物を半導体基板に導入し
て、ボディ領域またはベースとなる第1導電型の第1の
不純物導入領域を形成する工程と、前記ゲートをマスク
として、第2導電型不純物を斜め方向よりイオン注入法
により打ち込み、前記ゲートの直下の領域を含む前記第
1の不純部物導入領域内の表面部の領域に第2導電型不
純物を導入する工程と、前記ゲートをマスクとして、前
記第2導電型不純物の導入工程により第2導電型不純物
が導入された領域のうちのゲート直下を含まない領域
に、イオン注入法により第2導電型不純物を重ねて導入
する工程と、熱処理によって、導入された第2導電型不
純物のドライブインまたは活性化を行い、ゲート直下に
設けられる低不純物濃度領域ならびに、その低不純物濃
度領域に連なる高不純物濃度領域からなるソースまたは
エミッタ領域を形成する工程と、を有することを特徴と
するものである。
【0030】
(1)請求項1記載の本発明の作用 特開平5−121746号に記載される従来技術の問題
は、パワーMOSのオン/オフにかかわらず常に抵抗体
が挿入されることが原因である。このため本発明では、
オフ状態では十分な抵抗値を有し、オン状態では抵抗値
が著しく低下する構造を採用した。
は、パワーMOSのオン/オフにかかわらず常に抵抗体
が挿入されることが原因である。このため本発明では、
オフ状態では十分な抵抗値を有し、オン状態では抵抗値
が著しく低下する構造を採用した。
【0031】つまり、請求項1中の「第3の領域」は、
ソースまたはエミッタとなる(MOSFETの場合はソ
ース,IGBTの場合はエミッタ)領域であり、本発明
では、その第3の領域(ソース,エミッタ領域)を高濃
度不純物領域と低濃度不純物領域とで構成し、その低濃
度不純物領域はゲート直下に存在する(つまり、平面レ
イアウト的にゲートと重なっている部分が低濃度不純物
領域となっている)ようにしている。
ソースまたはエミッタとなる(MOSFETの場合はソ
ース,IGBTの場合はエミッタ)領域であり、本発明
では、その第3の領域(ソース,エミッタ領域)を高濃
度不純物領域と低濃度不純物領域とで構成し、その低濃
度不純物領域はゲート直下に存在する(つまり、平面レ
イアウト的にゲートと重なっている部分が低濃度不純物
領域となっている)ようにしている。
【0032】このような本発明の構成によれば、デバイ
スのオフ状態では、低濃度不純物領域の存在により、
「第3の領域(ソース,エミッタ領域)」自体のデバイ
ス抵抗が従来より増大している。したがって、チャネル
近傍でブレークダウンが発生した場合、その第3の領域
(ソース,エミッタ領域)におけるブレークダウン電流
による電圧降下は増大し、「第2の領域(ボディ領域,
ベース領域)」における電圧降下との差が従来より縮小
され、したがって、寄生バイポーラトランジスタのベー
ス・エミッタ間電圧が発生しにくくなる。これにより、
デバイス破壊に対する耐量が向上する。
スのオフ状態では、低濃度不純物領域の存在により、
「第3の領域(ソース,エミッタ領域)」自体のデバイ
ス抵抗が従来より増大している。したがって、チャネル
近傍でブレークダウンが発生した場合、その第3の領域
(ソース,エミッタ領域)におけるブレークダウン電流
による電圧降下は増大し、「第2の領域(ボディ領域,
ベース領域)」における電圧降下との差が従来より縮小
され、したがって、寄生バイポーラトランジスタのベー
ス・エミッタ間電圧が発生しにくくなる。これにより、
デバイス破壊に対する耐量が向上する。
【0033】一方、デバイスのオン状態では、ゲートに
印加される電圧によって、第3の領域(ソース,エミッ
タ領域)中の低濃度不純物領域の表面にはキャリア(電
子またはホール)が誘起され、いわゆるキャリアの蓄積
層が形成される。このため、低濃度不純物領域は本来は
高抵抗であるにもかかわらず、見かけ上高濃度の領域と
なり、抵抗も極めて低くなる。すなわち本発明の構造に
よれば、ゲート電圧によりその抵抗値が可変となる領域
を用いることで、オン抵抗の増加なしに高破壊耐量を実
現するものである。
印加される電圧によって、第3の領域(ソース,エミッ
タ領域)中の低濃度不純物領域の表面にはキャリア(電
子またはホール)が誘起され、いわゆるキャリアの蓄積
層が形成される。このため、低濃度不純物領域は本来は
高抵抗であるにもかかわらず、見かけ上高濃度の領域と
なり、抵抗も極めて低くなる。すなわち本発明の構造に
よれば、ゲート電圧によりその抵抗値が可変となる領域
を用いることで、オン抵抗の増加なしに高破壊耐量を実
現するものである。
【0034】(2)請求項2,請求項4ならびに請求項
3に記載の本発明の作用 請求項2記載の本発明は、縦型構造の絶縁ゲート型のM
OSFETにおいて、上述した請求項1記載の発明の作
用と同様の作用を発揮させ、オン抵抗の増加なしに破壊
耐量の向上を実現するものである。
3に記載の本発明の作用 請求項2記載の本発明は、縦型構造の絶縁ゲート型のM
OSFETにおいて、上述した請求項1記載の発明の作
用と同様の作用を発揮させ、オン抵抗の増加なしに破壊
耐量の向上を実現するものである。
【0035】同じく請求項4記載の本発明は、横型構造
の絶縁ゲート型のMOSFETにおいて、上述した請求
項1記載の発明の作用と同様の作用を発揮させ、オン抵
抗の増加なしに破壊耐量の向上を実現するものである。
の絶縁ゲート型のMOSFETにおいて、上述した請求
項1記載の発明の作用と同様の作用を発揮させ、オン抵
抗の増加なしに破壊耐量の向上を実現するものである。
【0036】同じく、請求項3記載の本発明は、IGB
T(第1導電型のMOSトランジスタを入力段とし、第
2導電型のバイポーラトランジスタを出力段とするイン
バーテッドダーリントン構成の、MOS・バイポーラ複
合トランジスタ)において、上述した請求項1記載の発
明の作用と同様の作用を発揮させ、オン抵抗の増加なし
に破壊耐量の向上を実現するものである。
T(第1導電型のMOSトランジスタを入力段とし、第
2導電型のバイポーラトランジスタを出力段とするイン
バーテッドダーリントン構成の、MOS・バイポーラ複
合トランジスタ)において、上述した請求項1記載の発
明の作用と同様の作用を発揮させ、オン抵抗の増加なし
に破壊耐量の向上を実現するものである。
【0037】(3)請求項5記載の本発明では、ソース
またはエミッタとなるn型(またはp型)領域のゲート
直下の低不純物濃度領域の不純物濃度範囲を規定してい
る。下限値は、ボディまたはベースとなるp型(または
n型)領域との関係より、導電型(nまたはp)を決定
するのに必要な不純物濃度であり、上限値は、破壊耐量
の向上の見地から最低限の抵抗値の増分を確保するため
に必要な不純物濃度である。
またはエミッタとなるn型(またはp型)領域のゲート
直下の低不純物濃度領域の不純物濃度範囲を規定してい
る。下限値は、ボディまたはベースとなるp型(または
n型)領域との関係より、導電型(nまたはp)を決定
するのに必要な不純物濃度であり、上限値は、破壊耐量
の向上の見地から最低限の抵抗値の増分を確保するため
に必要な不純物濃度である。
【0038】(4)請求項6記載の本発明では、ボディ
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるn型(またはp型)領域を、同一導電
型不純物の少なくとも2回の導入工程と熱処理を用いた
DSA(diffusionself−align)法
によって形成する。これにより、低濃度不純物領域をゲ
ート直下に高精度に自動的に位置決めして形成できると
共に、その他の部分を高濃度化できる。
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるn型(またはp型)領域を、同一導電
型不純物の少なくとも2回の導入工程と熱処理を用いた
DSA(diffusionself−align)法
によって形成する。これにより、低濃度不純物領域をゲ
ート直下に高精度に自動的に位置決めして形成できると
共に、その他の部分を高濃度化できる。
【0039】(5)請求項7記載の本発明では、ボディ
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるn型(またはp型)領域の形成にあた
り、まず低濃度の不純物の導入と熱拡散によってゲート
直下にまで延在する低濃度不純物領域を形成しておき、
続いてゲートをマスクにその一部に重ねて同一導電型の
不純物を導入してゲートとオーバーラップしない部分を
高濃度化するという方法で、高濃度領域ならびに低濃度
領域を形成する。これによって、DSA(diffus
ion self−align)の手法を用いて、低濃
度不純物領域をゲート直下に高精度に自動的に位置決め
しつつ形成すると共に、他の部分を高濃度化できる。
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるn型(またはp型)領域の形成にあた
り、まず低濃度の不純物の導入と熱拡散によってゲート
直下にまで延在する低濃度不純物領域を形成しておき、
続いてゲートをマスクにその一部に重ねて同一導電型の
不純物を導入してゲートとオーバーラップしない部分を
高濃度化するという方法で、高濃度領域ならびに低濃度
領域を形成する。これによって、DSA(diffus
ion self−align)の手法を用いて、低濃
度不純物領域をゲート直下に高精度に自動的に位置決め
しつつ形成すると共に、他の部分を高濃度化できる。
【0040】(6)請求項8記載の本発明では、ボディ
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるn型(またはp型)領域の形成にあた
り、まず、ゲートをマスクとして用いて、斜めイオン注
入によってゲート直下を含む領域に不純物を導入し、続
いてゲートをマスクとして同一導電型の不純物を通常の
イオン注入法によって導入し、熱処理によって2回のイ
オン注入によって導入された不純物をドライブインある
いは活性化し、高濃度領域と低濃度領域を形成する。こ
れによって、DSA(diffusion self−
align)の手法を用いて、低濃度不純物領域をゲー
ト直下に高精度に自動的に位置決めしつつ形成すると共
に、他の部分を高濃度化できる。
あるいはベースとなる領域を形成し、次に、ソースまた
はエミッタとなるn型(またはp型)領域の形成にあた
り、まず、ゲートをマスクとして用いて、斜めイオン注
入によってゲート直下を含む領域に不純物を導入し、続
いてゲートをマスクとして同一導電型の不純物を通常の
イオン注入法によって導入し、熱処理によって2回のイ
オン注入によって導入された不純物をドライブインある
いは活性化し、高濃度領域と低濃度領域を形成する。こ
れによって、DSA(diffusion self−
align)の手法を用いて、低濃度不純物領域をゲー
ト直下に高精度に自動的に位置決めしつつ形成すると共
に、他の部分を高濃度化できる。
【0041】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0042】(実施例1)図1は、本発明の一実施例で
ある縦型MOSFETのデバイス構造を示す断面図であ
る。図示される構造は、図11(b)の太い点線で囲ま
れる(A)領域部分、すなわち、MOSFETセルの要
部の構造である。
ある縦型MOSFETのデバイス構造を示す断面図であ
る。図示される構造は、図11(b)の太い点線で囲ま
れる(A)領域部分、すなわち、MOSFETセルの要
部の構造である。
【0043】本実施例では、ドレイン電極90が接続さ
れたn+型半導体基板10、ならびにn-型半導体基板2
0によってドレイン領域が構成される。n-型半導体基
板20の表面部には、p型のボディ領域(ボディp層)
30が形成され、ボディ領域30の表面部にソース領域
(110,120)が形成されている。
れたn+型半導体基板10、ならびにn-型半導体基板2
0によってドレイン領域が構成される。n-型半導体基
板20の表面部には、p型のボディ領域(ボディp層)
30が形成され、ボディ領域30の表面部にソース領域
(110,120)が形成されている。
【0044】参照番号110はn+型(高濃度)ソース
領域であり、参照番号120はn-型(低濃度)ソース
領域である。高濃度ソース領域110,低濃度ソース領
域120は共に、ポリシリコンからなるゲート電極60
をマスクとして使用するDSA法を用いて形成されてい
る。
領域であり、参照番号120はn-型(低濃度)ソース
領域である。高濃度ソース領域110,低濃度ソース領
域120は共に、ポリシリコンからなるゲート電極60
をマスクとして使用するDSA法を用いて形成されてい
る。
【0045】ポリシリコンゲート電極60は、ゲート絶
縁膜50を介してボディ領域30の表面部のチャネル領
域100(ソース110,120と基板20に挟まれた
領域)におけるチャネルの形成を制御する。参照番号8
0はソース電極である。
縁膜50を介してボディ領域30の表面部のチャネル領
域100(ソース110,120と基板20に挟まれた
領域)におけるチャネルの形成を制御する。参照番号8
0はソース電極である。
【0046】本実施例における寄生トランジスタQ1の
等価回路は図2のようになっている。図9(b)の従来
構造における等価回路と比較して、ゲート直下に存在す
る低濃度ソース領域120による抵抗RXが寄生トラン
ジスタQ1のエミッタとソース(S)との間に介在して
いるのが特徴である。
等価回路は図2のようになっている。図9(b)の従来
構造における等価回路と比較して、ゲート直下に存在す
る低濃度ソース領域120による抵抗RXが寄生トラン
ジスタQ1のエミッタとソース(S)との間に介在して
いるのが特徴である。
【0047】つまり、本実施例の構造では、通常のソー
ス抵抗RS(高濃度ソース領域110のデバイス抵抗で
ある)の他に、抵抗RXが直列に、寄生トランジスタQ
1のエミッタに接続されている。
ス抵抗RS(高濃度ソース領域110のデバイス抵抗で
ある)の他に、抵抗RXが直列に、寄生トランジスタQ
1のエミッタに接続されている。
【0048】次に、本実施例の構造の特徴的な動作を説
明する。
明する。
【0049】まず、デバイスオフ状態における、寄生ト
ランジスタQ1オンの条件は、次の(3)式のようにな
る。
ランジスタQ1オンの条件は、次の(3)式のようにな
る。
【0050】 Vbe < RB×IB − (RS+RX)×IS・・・・(3) RX:低濃度(n-)ソース領域120の抵抗 Vbe:寄生バイポーラトランジスタのベース・エミッタ
間接合電位 RB:ボディ抵抗 RS:ソース抵抗 IB:ボディ電流(ブレークダウン時にボディを流れる
電流) IS:ソース電流(ブレークダウン時にソースを流れる
電流) 本実施例の構造によれば、n-領域を形成したことによ
りソース抵抗が大きくなっているため、ソース領域にお
ける電圧降下が増大し、したがって、寄生バイポーラト
ランジスタのベース・エミッタ間電圧が発生しにくく、
ゆえに、従来構造に比べ破壊耐量が向上している。
間接合電位 RB:ボディ抵抗 RS:ソース抵抗 IB:ボディ電流(ブレークダウン時にボディを流れる
電流) IS:ソース電流(ブレークダウン時にソースを流れる
電流) 本実施例の構造によれば、n-領域を形成したことによ
りソース抵抗が大きくなっているため、ソース領域にお
ける電圧降下が増大し、したがって、寄生バイポーラト
ランジスタのベース・エミッタ間電圧が発生しにくく、
ゆえに、従来構造に比べ破壊耐量が向上している。
【0051】次に、デバイスのオン状態を考える。
【0052】オン状態ではゲートに正の電圧が印加され
るため、低濃度ソース領域120の表面には電子が誘起
され、いわゆる電子の蓄積層が形成される。このため、
低濃度ソース領域は、本来は低濃度領域にもかかわら
ず、ゲート電圧のため見かけ上高濃度の領域となり、抵
抗も極めて低くなる。すなわち本実施例の構造では、ゲ
ート電圧により、低濃度不純物濃度領域120の抵抗値
が可変となるのであり、これによって、オン抵抗の増加
なしに破壊耐量を向上させている。
るため、低濃度ソース領域120の表面には電子が誘起
され、いわゆる電子の蓄積層が形成される。このため、
低濃度ソース領域は、本来は低濃度領域にもかかわら
ず、ゲート電圧のため見かけ上高濃度の領域となり、抵
抗も極めて低くなる。すなわち本実施例の構造では、ゲ
ート電圧により、低濃度不純物濃度領域120の抵抗値
が可変となるのであり、これによって、オン抵抗の増加
なしに破壊耐量を向上させている。
【0053】次に、図1の要部の構造の製造プロセス
(高濃度ソース領域110,低濃度ソース領域120の
製造プロセス)の例を図3〜図5を用いて説明する。
(高濃度ソース領域110,低濃度ソース領域120の
製造プロセス)の例を図3〜図5を用いて説明する。
【0054】図3のプロセスでは、まず、(a)に示す
ように、ポリシリコンゲート電極60をマスクとして、
ボロン(B)をイオン注入法により基板20の表面部に
打ち込み、例えば、1100℃で数時間の熱処理を行っ
てボディ領域(ボディp層)30を形成する。
ように、ポリシリコンゲート電極60をマスクとして、
ボロン(B)をイオン注入法により基板20の表面部に
打ち込み、例えば、1100℃で数時間の熱処理を行っ
てボディ領域(ボディp層)30を形成する。
【0055】次に、同じくポリシリコンゲート電極60
をマスクとして、リン(p)をイオン注入法によりボデ
ィ領域(ボディp層)30の表面部に打ち込み、例え
ば、1000℃で30分の熱処理(ドライブイン)を行
ってn-層(後に、一部が低濃度ソース領域となる)1
30を形成する。
をマスクとして、リン(p)をイオン注入法によりボデ
ィ領域(ボディp層)30の表面部に打ち込み、例え
ば、1000℃で30分の熱処理(ドライブイン)を行
ってn-層(後に、一部が低濃度ソース領域となる)1
30を形成する。
【0056】次に、同じくポリシリコンゲート電極60
をマスクとして、砒素(As)をイオン注入法によりn
-層130の表面部に打ち込み、例えば、900℃で3
0分の熱処理(アニールによるイオンダメージの回復と
イオンの活性化)を行って高濃度(n+)ソース領域1
10を形成する。このとき、同時にゲート直下に、低濃
度ソース領域120が形成される。
をマスクとして、砒素(As)をイオン注入法によりn
-層130の表面部に打ち込み、例えば、900℃で3
0分の熱処理(アニールによるイオンダメージの回復と
イオンの活性化)を行って高濃度(n+)ソース領域1
10を形成する。このとき、同時にゲート直下に、低濃
度ソース領域120が形成される。
【0057】次に、図4のプロセスについて説明する。
【0058】図4(a)の工程は、斜めイオン注入の工
程である。つまり、図3(a)の工程によって形成され
たボディ領域(ボディp層)30の表面部に、ポリシリ
コンゲート電極60をマスクとして、リン(P)を斜め
イオン注入法により打ち込む。
程である。つまり、図3(a)の工程によって形成され
たボディ領域(ボディp層)30の表面部に、ポリシリ
コンゲート電極60をマスクとして、リン(P)を斜め
イオン注入法により打ち込む。
【0059】このとき、斜め打ち込みの効果によって、
リン(P)はゲート電極60の直下の一部を含んで導入
される。
リン(P)はゲート電極60の直下の一部を含んで導入
される。
【0060】次に、図4(b)に示すように、同じくポ
リシリコンゲート電極60をマスクとして、砒素(A
s)を通常のイオン注入法により、リン(P)が打ち込
まれている領域(ゲート直下の領域を除く)に重ねて打
ち込む。
リシリコンゲート電極60をマスクとして、砒素(A
s)を通常のイオン注入法により、リン(P)が打ち込
まれている領域(ゲート直下の領域を除く)に重ねて打
ち込む。
【0061】次に、図4(c)に示すように、例えば、
900℃で60分の熱処理(リンイオンのドライブイン
と、アニールによる砒素イオンの注入ダメージの回復な
らびに活性化)を行って高濃度(n+)ソース領域11
0ならびに低濃度(n-)ソース領域120が形成され
る。
900℃で60分の熱処理(リンイオンのドライブイン
と、アニールによる砒素イオンの注入ダメージの回復な
らびに活性化)を行って高濃度(n+)ソース領域11
0ならびに低濃度(n-)ソース領域120が形成され
る。
【0062】次に、図5に示すプロセスについて説明す
る。このプロセスは、ソース領域の形成にサイドウオー
ルを用いるものである。
る。このプロセスは、ソース領域の形成にサイドウオー
ルを用いるものである。
【0063】図5(a)は、ゲート電極60を覆うマス
ク材(サイドウオール)140をマスクとしてリン
(P)を注入して形成された低不純物濃度(n-)層1
30の表面部に、同じくマスク材(サイドウオール)を
マスクとして用いて砒素(As)をイオン注入する工程
を示している。
ク材(サイドウオール)140をマスクとしてリン
(P)を注入して形成された低不純物濃度(n-)層1
30の表面部に、同じくマスク材(サイドウオール)を
マスクとして用いて砒素(As)をイオン注入する工程
を示している。
【0064】次に、図5(b)に示すように、熱処理に
よって砒素(As)をドライブインし、高不純物濃度
(n-)層110を形成する。そして、図5(c)示す
ように、マスク材140を除去して、高濃度(n+)領
域110ならびに低濃度(n-)領域120を有するソ
ース領域が形成される。
よって砒素(As)をドライブインし、高不純物濃度
(n-)層110を形成する。そして、図5(c)示す
ように、マスク材140を除去して、高濃度(n+)領
域110ならびに低濃度(n-)領域120を有するソ
ース領域が形成される。
【0065】(実施例2)図6は本発明の絶縁ゲート型
半導体装置の第2の実施例の構造を示す図である。
半導体装置の第2の実施例の構造を示す図である。
【0066】本実施例は、RIE等の異方性エッチング
を用いて形成されたU溝の表面が絶縁膜150で覆わ
れ、その絶縁膜150上にゲート電極60を形成した構
造をもつ、いわゆるトレンチゲート型のMOSFET
(UMOS)において、ソースの構造として、高濃度
(n+)領域110ならびに低濃度(n-)領域120を
有する構造を採用したものである。
を用いて形成されたU溝の表面が絶縁膜150で覆わ
れ、その絶縁膜150上にゲート電極60を形成した構
造をもつ、いわゆるトレンチゲート型のMOSFET
(UMOS)において、ソースの構造として、高濃度
(n+)領域110ならびに低濃度(n-)領域120を
有する構造を採用したものである。
【0067】本実施例においても前掲の実施例と同様
に、オン抵抗を増大させずに、アバランシェ耐量の向上
を図ることができる。
に、オン抵抗を増大させずに、アバランシェ耐量の向上
を図ることができる。
【0068】(実施例3)図7は、本発明の絶縁ゲート
型半導体装置の第3の実施例の構造を示す図である。
型半導体装置の第3の実施例の構造を示す図である。
【0069】本実施例は、IGBT(Insulate
d Gate Bipolar Transisto
r)において、エミッタ領域の構造として、高濃度(n
+)領域230ならびに低濃度(n-)領域240を有す
る構造を採用したものである。
d Gate Bipolar Transisto
r)において、エミッタ領域の構造として、高濃度(n
+)領域230ならびに低濃度(n-)領域240を有す
る構造を採用したものである。
【0070】IGBTの構造は、図1に示される縦型M
OSFETのn+基板10を、p+基板200に置き換え
た構造であり、参照番号200がコレクタ領域となり、
参照番号210は基板の一部を構成するn-層であり、
参照番号220がベース領域となる。エミッタ領域は、
高濃度(n+)領域230ならびに低濃度(n-)領域2
40を有する構造となっている。参照番号250はゲー
ト電極、参照番号260はエミッタ電極、参照番号27
0はコレクタ電極である。
OSFETのn+基板10を、p+基板200に置き換え
た構造であり、参照番号200がコレクタ領域となり、
参照番号210は基板の一部を構成するn-層であり、
参照番号220がベース領域となる。エミッタ領域は、
高濃度(n+)領域230ならびに低濃度(n-)領域2
40を有する構造となっている。参照番号250はゲー
ト電極、参照番号260はエミッタ電極、参照番号27
0はコレクタ電極である。
【0071】IGBTは、図8(図7)に示されるよう
に、入力段のMOSトランジスタM1と、MOSトラン
ジスタと反対の導電型のバイポーラトランジスタQ3と
で構成されるインバーテッドダーリントントランジスタ
であるが、その構成上、必然的に不要なバイポーラトラ
ンジスタQ4が寄生しており、これがオンするとラッチ
アップが生じて、デバイスの破壊が生じる。
に、入力段のMOSトランジスタM1と、MOSトラン
ジスタと反対の導電型のバイポーラトランジスタQ3と
で構成されるインバーテッドダーリントントランジスタ
であるが、その構成上、必然的に不要なバイポーラトラ
ンジスタQ4が寄生しており、これがオンするとラッチ
アップが生じて、デバイスの破壊が生じる。
【0072】本実施例では、図1で示される実施例と同
様に、寄生トランジスタQ4に関し、通常のエミッタ抵
抗RSに、低濃度(n-)領域240によるエミッタ抵抗
RXが直列に接続されており、したがって、寄生トラン
ジスタQ4がオンしにくい。したがって、本実施例で
は、オン抵抗の増大を招くことなく、IGBTのラッチ
アップ耐量を向上できる。
様に、寄生トランジスタQ4に関し、通常のエミッタ抵
抗RSに、低濃度(n-)領域240によるエミッタ抵抗
RXが直列に接続されており、したがって、寄生トラン
ジスタQ4がオンしにくい。したがって、本実施例で
は、オン抵抗の増大を招くことなく、IGBTのラッチ
アップ耐量を向上できる。
【0073】(実施例4)図12は本発明の絶縁ゲート
型半導体装置の第4の実施例の構造を示す断面図であ
る。
型半導体装置の第4の実施例の構造を示す断面図であ
る。
【0074】本実施例は、横型MOSFETにおいて、
ソース領域に高抵抗層(n-層)を設ける構造を採用し
たものである。
ソース領域に高抵抗層(n-層)を設ける構造を採用し
たものである。
【0075】p型半導体基板300上には、ドレインの
一部を構成するn-層(半導体基板の一部でもある)3
10が構成され、このn-層310の表面部に、ドレイ
ン領域(n+)320,フィールド酸化膜330,ボデ
ィ領域(ボディp層)340,ソース領域(350,3
60)が形成されている。ソース領域は、低不純物濃度
領域350ならびに高不純物濃度領域360からなって
いる。参照番号370はポリシリコンからなるゲート電
極であり、参照番号380はドレイン電極、390はソ
ース電極である。
一部を構成するn-層(半導体基板の一部でもある)3
10が構成され、このn-層310の表面部に、ドレイ
ン領域(n+)320,フィールド酸化膜330,ボデ
ィ領域(ボディp層)340,ソース領域(350,3
60)が形成されている。ソース領域は、低不純物濃度
領域350ならびに高不純物濃度領域360からなって
いる。参照番号370はポリシリコンからなるゲート電
極であり、参照番号380はドレイン電極、390はソ
ース電極である。
【0076】図中、太い矢印で示されるように、横型パ
ワーMOSFETの過渡状態におけるブレークダウン電
流IBはデバイス表面近傍を流れるが、本実施例では、
ソース抵抗が増大しているため、前掲の実施例と同様に
寄生トランジスタがオンしにくく、従来の横型デバイス
に比べて破壊耐量が向上している。
ワーMOSFETの過渡状態におけるブレークダウン電
流IBはデバイス表面近傍を流れるが、本実施例では、
ソース抵抗が増大しているため、前掲の実施例と同様に
寄生トランジスタがオンしにくく、従来の横型デバイス
に比べて破壊耐量が向上している。
【0077】本発明の絶縁ゲート型半導体装置の構造な
らびに製造プロセスは、上述の実施例に限定されるもの
ではなく、変形可能である。例えば、ソース(エミッ
タ)を不純物濃度が異なる2以上の領域から構成するこ
ともできる。また、SOI基板を用いたデバイスにも、
本発明を適用できる。
らびに製造プロセスは、上述の実施例に限定されるもの
ではなく、変形可能である。例えば、ソース(エミッ
タ)を不純物濃度が異なる2以上の領域から構成するこ
ともできる。また、SOI基板を用いたデバイスにも、
本発明を適用できる。
【0078】
【発明の効果】以上説明したように、請求項1〜5に記
載の本発明の絶縁ゲート型半導体装置は、ソース(エミ
ッタ)領域のうち、ゲートと重なる部分を低濃度化(高
抵抗化)することにより、以下の効果を得ることができ
る。
載の本発明の絶縁ゲート型半導体装置は、ソース(エミ
ッタ)領域のうち、ゲートと重なる部分を低濃度化(高
抵抗化)することにより、以下の効果を得ることができ
る。
【0079】(1)デバイスのオフ状態では、低濃度領
域の抵抗の付加によってソース(エミッタ)自体のデバ
イス抵抗が増大し、寄生バイポーラトランジスタがオン
しにくくなる。したがって、パワーMOSFETのアバ
ランシェ耐量、ならびにIGBTのラッチアップ耐量を
向上できる。
域の抵抗の付加によってソース(エミッタ)自体のデバ
イス抵抗が増大し、寄生バイポーラトランジスタがオン
しにくくなる。したがって、パワーMOSFETのアバ
ランシェ耐量、ならびにIGBTのラッチアップ耐量を
向上できる。
【0080】また、デバイスのオン状態では、ゲートに
印加される電圧によって、ソース領域(エミッタ領域)
中の低不純物濃度領域の表面にはキャリア(電子または
ホール)が誘起され、低不純物濃度領域は見かけ上高濃
度の領域となり、抵抗も極めて低くなる。したがってオ
ン抵抗が増大しない。
印加される電圧によって、ソース領域(エミッタ領域)
中の低不純物濃度領域の表面にはキャリア(電子または
ホール)が誘起され、低不純物濃度領域は見かけ上高濃
度の領域となり、抵抗も極めて低くなる。したがってオ
ン抵抗が増大しない。
【0081】(2)したがって、特別の保護回路を有し
ない安価なデバイスの信頼性を向上できる。
ない安価なデバイスの信頼性を向上できる。
【0082】また、請求項6〜8に記載の本発明の絶縁
ゲート型半導体装置の製造方法によれば、以下の効果を
得ることができる。
ゲート型半導体装置の製造方法によれば、以下の効果を
得ることができる。
【0083】(1)DSAの手法を用いて、プロセスを
複雑化させることなく、低濃度領域と高濃度領域を有す
るソース(エミッタ)領域を、高精度に形成できる。
複雑化させることなく、低濃度領域と高濃度領域を有す
るソース(エミッタ)領域を、高精度に形成できる。
【0084】(2)したがって、特別の保護回路を有し
ないデバイスの信頼性を、コストアップを伴うことなく
向上できる。
ないデバイスの信頼性を、コストアップを伴うことなく
向上できる。
【0085】
【図面の簡単な説明】
【図1】本発明の第1の実施例(MOSFET)の要部
の構造を示す断面図である。
の構造を示す断面図である。
【図2】ドレイン・ソース間に存在する寄生トランジス
タの等価回路図である。
タの等価回路図である。
【図3】(a)〜(c)は図1の構造を形成するプロセ
スの一例を示す図である。
スの一例を示す図である。
【図4】(a)〜(c)は図1の構造を形成するプロセ
スの他の例を示す図である。
スの他の例を示す図である。
【図5】(a)〜(c)は図1の構造を形成するプロセ
スのさらに他の例を示す図である。
スのさらに他の例を示す図である。
【図6】本発明の第2の実施例(UMOSFET)の要
部の構造を示す断面図である。
部の構造を示す断面図である。
【図7】本発明の第3の実施例(IGBT)の要部の構
造を示す断面図である。
造を示す断面図である。
【図8】図7のIGBTの、寄生トランジスタを含む等
価回路図である。
価回路図である。
【図9】従来技術の問題点を説明するための図であり、
(a)はMOSFETの要部の構造を示し、(b)は寄
生トランジスタの等価回路を示す。
(a)はMOSFETの要部の構造を示し、(b)は寄
生トランジスタの等価回路を示す。
【図10】(a),(b)は、縦型絶縁ゲート型デバイ
スにおけるブレークダウンの様子を示す図である。
スにおけるブレークダウンの様子を示す図である。
【図11】パワーMOSFETのデバイス構造を示す図
であり、(a)は基本セルの平面図、(b)はX−Yに
沿う断面の構造を示す。
であり、(a)は基本セルの平面図、(b)はX−Yに
沿う断面の構造を示す。
【図12】本発明の第4の実施例(横型MOSFET)
の要部の構造を示す断面図である。
の要部の構造を示す断面図である。
10・・・n+基板 20・・・n-基板 30・・・ボディ領域(ボディp層) 50・・・ゲート絶縁膜 60・・・ゲート電極 80・・・ソース電極 90・・・ドレイン電極 110・・・高濃度ソース領域(n+) 120・・・低濃度ソース領域(n-)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 9055−4M H01L 29/78 658 E
Claims (8)
- 【請求項1】 半導体基板の一方の表面に設けられた、
ドレイン電極またはコレクタ電極が接続される第1の領
域と、 前記半導体基板の他方の表面部に設けられた、ボディ領
域またはベース領域となる第1導電型の第2の領域と、 この第2の領域の表面部に設けられた、ソース領域また
はエミッタ領域となる第2導電型の第3の領域と、 この第3の領域と前記半導体基板とに挟まれた前記第2
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成/非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに前記第3
の領域の一部と重なりを有する形態で前記半導体基板の
他方の表面に設けられた絶縁膜を介して設けられてお
り、 絶縁ゲートと重なりを有する前記第3の領域の一部の不
純物濃度は、その第3の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項2】 ドレインとなる第1導電型の半導体基板
と、 この半導体基板の表面部に形成された、ボディ領域を構
成する第2導電型の第1の領域と、 この第1の領域内の表面部に形成された、ソースとなる
第1導電型の第2の領域と、 この第2の領域と前記半導体基板とに挟まれた前記第1
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成/非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに第2の領
域の一部と重なりを有する形態で前記半導体基板の表面
に設けられた絶縁膜を介して設けられており、 絶縁ゲートと重なりを有する前記第2の領域の一部の不
純物濃度は、その第2の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする、縦型MOSFETを具備する絶縁ゲ
ート型半導体装置。 - 【請求項3】 半導体基板の一方の表面部に設けられ
た、コレクタ電極が接続される第1導電型の第1の領域
と、 前記半導体基板の他方の表面部に設けられた、ベースと
なる第1導電型の第2の領域と、 この第2の領域の表面部に設けられた、エミッタとなる
第2導電型の第3の領域と、 この第3の領域と前記半導体基板とに挟まれた前記第2
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成/非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに第2の領
域の一部と重なりを有する形態で前記半導体基板の他方
の表面に設けられた絶縁膜を介して設けられており、 絶縁ゲートと重なりを有する前記第2の領域の一部の不
純物濃度は、その第2の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする、MOS・バイポーラ複合トランジス
タを具備する絶縁ゲート型半導体装置。 - 【請求項4】 半導体基板の表面部に設けられた第1導
電型のドレイン領域と、 前記半導体基板の表面部における前記ドレイン領域の近
傍に形成された、ボディ領域を構成する第2導電型の第
2の領域と、 この第2の領域内の表面部に形成された、ソースとなる
第1導電型の第3の領域と、 この第3の領域と前記半導体基板とに挟まれた前記第2
の領域の表面部に設けられるチャネル領域における、チ
ャネルの形成/非形成を制御する絶縁ゲートとを有し、 この絶縁ゲートは、前記チャネル領域ならびに第3の領
域の一部と重なりを有する形態で前記半導体基板の表面
に設けられた絶縁膜を介して設けられており、 絶縁ゲートと重なりを有する前記第3の領域の一部の不
純物濃度は、その第3の領域の、前記絶縁ゲートと重な
りを有しない他部の不純物濃度より低く設定されている
ことを特徴とする、横型MOSFETを具備する絶縁ゲ
ート型半導体装置。 - 【請求項5】 他部に比べて低不純物濃度となってい
る、第3の領域または第2の領域の一部の不純物濃度
は、1×1016atms/cm3ないし1×1021at
ms/cm3の範囲に設定されていることを特徴とする
請求項1〜4のいずれかに記載の絶縁ゲート型半導体装
置。 - 【請求項6】 絶縁ゲートに加えられる電圧によってチ
ャネルの形成/非形成を制御する、絶縁ゲート型半導体
装置の製造方法であって、 半導体基板の一表面に設けられた絶縁膜上に形成された
ゲートをマスクとして、第1導電型不純物を半導体基板
に導入して、ボディ領域またはベースとなる第1導電型
の第1の不純物導入領域を形成する工程と、 前記ゲートをマスクとして、第2導電型不純物を前記第
1の不純物導入領域内に導入する第1の第2導電型不純
物の導入工程と、 前記ゲートをマスクとして、前記第1の第2導電型不純
物導入工程によって不純物が導入された領域の少なくと
も一部に重ねて第2導電型不純物を導入する第2の第2
導電型不純物の導入工程と、 前記第1および第2の第2導電型不純物の導入工程で導
入された第2導電型不純物の種類と熱処理条件の制御に
よって、高不純物濃度領域と低不純物濃度領域の2つの
領域からなり、かつ、その低不純物濃度領域が前記ゲー
トの直下に形成されてなるソースまたはエミッタとなる
第2導電型の第2の不純物導入領域を形成する工程と、
を有することを特徴とする絶縁ゲート型半導体装置の製
造方法。 - 【請求項7】 絶縁ゲートに加えられる電圧によってチ
ャネルの形成/非形成を制御する、絶縁ゲート型半導体
装置の製造方法であって、 半導体基板の一表面に設けられた絶縁膜上に形成された
ゲートをマスクとして、第1導電型不純物を半導体基板
に導入して、ボディ領域またはベースとなる第1導電型
の第1の不純物導入領域を形成する工程と、 前記ゲートをマスクとして第2導電型不純物を前記第1
の不純物導入領域内に導入し、熱処理することによって
導入した不純物を拡散させ、前記第1の不純物導入領域
の表面部に前記ゲートと重なる部分を有する第2導電型
の第2の不純物導入領域を形成する工程と、 前記ゲートをマスクとして前記第2導電型の第2の不純
物導入領域の一部に第2導電型不純物を重ねて導入し、
前記第2の不純物導入領域よりも第2導電型不純物濃度
が高い第3の不純物導入領域を形成する工程とを有する
ことを特徴とする、前記第2の不純物導入領域および第
3の不純物導入領域からなる第2導電型不純物導入領域
をソースまたはエミッタ領域として使用する絶縁ゲート
型半導体装置の製造方法。 - 【請求項8】 絶縁ゲートに加えられる電圧によってチ
ャネルの形成/非形成を制御する、絶縁ゲート型半導体
装置の製造方法であって、 半導体基板の一表面に設けられた絶縁膜上に形成された
ゲートをマスクとして、第1導電型不純物を半導体基板
に導入して、ボディ領域またはベースとなる第1導電型
の第1の不純物導入領域を形成する工程と、 前記ゲートをマスクとして、第2導電型不純物を斜め方
向よりイオン注入法により打ち込み、前記ゲートの直下
の領域を含む前記第1の不純部物導入領域内の表面部の
領域に第2導電型不純物を導入する工程と、 前記ゲートをマスクとして、前記第2導電型不純物の導
入工程により第2導電型不純物が導入された領域のうち
のゲート直下を含まない領域に、イオン注入法により第
2導電型不純物を重ねて導入する工程と、 熱処理によって、導入された第2導電型不純物のドライ
ブインまたは活性化を行い、ゲート直下に設けられる低
不純物濃度領域ならびに、その低不純物濃度領域に連な
る高不純物濃度領域からなるソースまたはエミッタ領域
を形成する工程と、を有することを特徴とする絶縁ゲー
ト型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6339295A JPH08186254A (ja) | 1994-12-28 | 1994-12-28 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6339295A JPH08186254A (ja) | 1994-12-28 | 1994-12-28 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08186254A true JPH08186254A (ja) | 1996-07-16 |
Family
ID=18326110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6339295A Withdrawn JPH08186254A (ja) | 1994-12-28 | 1994-12-28 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08186254A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002270838A (ja) * | 2001-03-12 | 2002-09-20 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
JP2005311211A (ja) * | 2004-04-26 | 2005-11-04 | Fuji Electric Device Technology Co Ltd | 横形半導体装置 |
JP2006066438A (ja) * | 2004-08-24 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2008042056A (ja) * | 2006-08-09 | 2008-02-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2008124139A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | トランジスタおよびその製造方法 |
JP2008199048A (ja) * | 2008-03-31 | 2008-08-28 | Siliconix Inc | 側壁スペーサを用いる高密度トレンチ形dmosの製造 |
US8963199B2 (en) | 2011-03-18 | 2015-02-24 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing same |
JP2015073123A (ja) * | 2009-09-07 | 2015-04-16 | ローム株式会社 | 半導体装置 |
JP2015170818A (ja) * | 2014-03-10 | 2015-09-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
WO2017147296A1 (en) * | 2016-02-24 | 2017-08-31 | General Electric Company | Silicon carbide device and method of making thereof |
US10147791B2 (en) | 2014-09-08 | 2018-12-04 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
CN111697079A (zh) * | 2020-07-09 | 2020-09-22 | 全球能源互联网研究院有限公司 | 一种SiC MOSFET器件结构 |
-
1994
- 1994-12-28 JP JP6339295A patent/JPH08186254A/ja not_active Withdrawn
Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002270838A (ja) * | 2001-03-12 | 2002-09-20 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
JP2005311211A (ja) * | 2004-04-26 | 2005-11-04 | Fuji Electric Device Technology Co Ltd | 横形半導体装置 |
JP2006066438A (ja) * | 2004-08-24 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2008042056A (ja) * | 2006-08-09 | 2008-02-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US8405145B2 (en) | 2006-08-09 | 2013-03-26 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US8659078B2 (en) | 2006-08-09 | 2014-02-25 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US8937350B2 (en) | 2006-08-09 | 2015-01-20 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
JP2008124139A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | トランジスタおよびその製造方法 |
JP2008199048A (ja) * | 2008-03-31 | 2008-08-28 | Siliconix Inc | 側壁スペーサを用いる高密度トレンチ形dmosの製造 |
US9496393B2 (en) | 2009-09-07 | 2016-11-15 | Rohm Co., Ltd. | Semiconductor device |
US10319853B2 (en) | 2009-09-07 | 2019-06-11 | Rohm Co., Ltd. | Semiconductor device |
JP2015073123A (ja) * | 2009-09-07 | 2015-04-16 | ローム株式会社 | 半導体装置 |
US11777030B2 (en) | 2009-09-07 | 2023-10-03 | Rohm Co., Ltd. | Semiconductor device |
US11610992B2 (en) | 2009-09-07 | 2023-03-21 | Rohm Co., Ltd. | Semiconductor device |
US11296223B2 (en) | 2009-09-07 | 2022-04-05 | Rohm Co., Ltd. | Semiconductor device |
US11043589B2 (en) | 2009-09-07 | 2021-06-22 | Rohm Co., Ltd. | Semiconductor device |
US9893180B2 (en) | 2009-09-07 | 2018-02-13 | Rohm Co., Ltd. | Semiconductor device |
US10804392B2 (en) | 2009-09-07 | 2020-10-13 | Rohm Co., Ltd. | Semiconductor device |
US10546954B2 (en) | 2009-09-07 | 2020-01-28 | Rohm Co., Ltd. | Semiconductor device |
US8963199B2 (en) | 2011-03-18 | 2015-02-24 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing same |
JP5702460B2 (ja) * | 2011-03-18 | 2015-04-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US9257551B2 (en) | 2011-03-18 | 2016-02-09 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing same |
JP2015170818A (ja) * | 2014-03-10 | 2015-09-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
US10147791B2 (en) | 2014-09-08 | 2018-12-04 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
US9899512B2 (en) | 2016-02-24 | 2018-02-20 | General Electric Company | Silicon carbide device and method of making thereof |
WO2017147296A1 (en) * | 2016-02-24 | 2017-08-31 | General Electric Company | Silicon carbide device and method of making thereof |
CN111697079A (zh) * | 2020-07-09 | 2020-09-22 | 全球能源互联网研究院有限公司 | 一种SiC MOSFET器件结构 |
CN111697079B (zh) * | 2020-07-09 | 2024-02-06 | 全球能源互联网研究院有限公司 | 一种SiC MOSFET器件结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2932429B2 (ja) | Mos電界効果トランジスタ及びその製造方法 | |
JP2988871B2 (ja) | トレンチゲートパワーmosfet | |
US6242787B1 (en) | Semiconductor device and manufacturing method thereof | |
US6060750A (en) | Semiconductor device having SOI-MOSFET | |
US6677622B2 (en) | Semiconductor device having insulated gate bipolar transistor with dielectric isolation structure | |
US7944022B2 (en) | Lateral insulated gate bipolar transistor having a retrograde doping profile in base region and method of manufacture thereof | |
EP2093802A1 (en) | Insulating-gate fet and its manufacturing method | |
JPH09139438A (ja) | 半導体装置およびその製造方法 | |
JPH08186254A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP2718907B2 (ja) | Pic構造体及びその製造方法 | |
JP3485491B2 (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
JP3217554B2 (ja) | 高耐圧半導体装置 | |
JP3869580B2 (ja) | 半導体装置 | |
JP3489404B2 (ja) | 絶縁ゲート型半導体装置 | |
JP2001127294A (ja) | パワーmosトランジスタ | |
EP0665597A1 (en) | IGBT and manufacturing process therefore | |
KR19980082437A (ko) | 전력 반도체 장치 | |
JP4177229B2 (ja) | 半導体装置とその製造方法 | |
JP3240896B2 (ja) | Mos型半導体素子 | |
JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
JP3497716B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
JPH09153609A (ja) | 縦型絶縁ゲート電界効果トランジスタ | |
US6429490B2 (en) | Protection device and protection method for semiconductor device | |
JP3369862B2 (ja) | 半導体装置の製造方法 | |
JPH01132167A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |