JP2002270838A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 イオン注入によって形成される不純物領域の
増速酸化の影響によるデバイス特性の悪化を防止する。
る 【解決手段】 ｎ+型ソース領域４および表面チャネル
層５の上に、表面チャネル層５よりも低濃度となるｎ--
型エピ層２０をエピタキシャル成長させる。そして、こ
のｎ--型エピ層２０を熱酸化することで、ゲート酸化膜
６を形成する。このようにすれば、表面チャネル層５お
よびｎ+型ソース領域４の上の領域、すなわち、ゲート
電極７の下層に位置する領域においては、ｎ+型ソース
領域４の増速酸化の影響を受けることなく、均一な膜厚
かつ平坦なゲート酸化膜６を形成することができる。こ
れにより、増速酸化によってｎ+型ソース領域４が薄く
ならず、デバイス特性の悪化を防止することができる。
増速酸化の影響によるデバイス特性の悪化を防止する。
る 【解決手段】 ｎ+型ソース領域４および表面チャネル
層５の上に、表面チャネル層５よりも低濃度となるｎ--
型エピ層２０をエピタキシャル成長させる。そして、こ
のｎ--型エピ層２０を熱酸化することで、ゲート酸化膜
６を形成する。このようにすれば、表面チャネル層５お
よびｎ+型ソース領域４の上の領域、すなわち、ゲート
電極７の下層に位置する領域においては、ｎ+型ソース
領域４の増速酸化の影響を受けることなく、均一な膜厚
かつ平坦なゲート酸化膜６を形成することができる。こ
れにより、増速酸化によってｎ+型ソース領域４が薄く
ならず、デバイス特性の悪化を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は炭化珪素半導体装置
及びその製造方法に関し、特に絶縁ゲート型電界効果ト
ランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥ
Ｔに関するものである。
及びその製造方法に関し、特に絶縁ゲート型電界効果ト
ランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥ
Ｔに関するものである。
【０００２】
【従来の技術】従来、蓄積型の炭化珪素半導体装置とし
て、例えば、特開平１０−３０８５１０号公報に示され
る縦型パワーＭＯＳＦＥＴが挙げられる。この炭化珪素
半導体装置の断面構成を図１２に示す。
て、例えば、特開平１０−３０８５１０号公報に示され
る縦型パワーＭＯＳＦＥＴが挙げられる。この炭化珪素
半導体装置の断面構成を図１２に示す。
【０００３】この縦型パワーＭＯＳＦＥＴは、主表面及
び裏面を有する炭化珪素からなるｎ +型基板１と、この
ｎ+型基板１の上にエピタキシャル成長されたｎ-型エピ
層２と、ｎ-型エピ層２の表層部に形成されたｐ型ベー
ス領域３及びｎ+型ソース領域４と、ｐ型ベース領域３
の表面上において隣り同士のｎ+型ソース領域４をつな
ぐように形成されたｎ-型層からなる表面チャネル層５
と、この表面チャネル層５の上にゲート酸化膜６を介し
て形成されたゲート電極７と、層間絶縁膜８を介してｎ
+型ソース領域４及びｐ型ベース領域３に電気的に接続
されたソース電極９と、ｎ+型基板１の裏面に電気的に
接続されたドレイン電極１０とを有して構成されてい
る。
び裏面を有する炭化珪素からなるｎ +型基板１と、この
ｎ+型基板１の上にエピタキシャル成長されたｎ-型エピ
層２と、ｎ-型エピ層２の表層部に形成されたｐ型ベー
ス領域３及びｎ+型ソース領域４と、ｐ型ベース領域３
の表面上において隣り同士のｎ+型ソース領域４をつな
ぐように形成されたｎ-型層からなる表面チャネル層５
と、この表面チャネル層５の上にゲート酸化膜６を介し
て形成されたゲート電極７と、層間絶縁膜８を介してｎ
+型ソース領域４及びｐ型ベース領域３に電気的に接続
されたソース電極９と、ｎ+型基板１の裏面に電気的に
接続されたドレイン電極１０とを有して構成されてい
る。
【０００４】そして、このような構成の縦型パワーＭＯ
ＳＦＥＴは、以下の工程によって製造される。図１３
に、従来の縦型パワーＭＯＳＦＥＴの製造工程を示し、
この図に従って従来の縦型パワーＭＯＳＦＥＴの製造方
法について説明する。
ＳＦＥＴは、以下の工程によって製造される。図１３
に、従来の縦型パワーＭＯＳＦＥＴの製造工程を示し、
この図に従って従来の縦型パワーＭＯＳＦＥＴの製造方
法について説明する。
【０００５】まず、図１３（ａ）に示すようにｎ+型基
板１の上にｎ-型エピ層２をエピタキシャル成長させ、
その後、イオン注入等により、ｎ-型エピ層２の表層部
にｐ型ベース領域３を形成する。続いて、図１３（ｂ）
に示すようにｐ型ベース領域３を含むｎ-型エピ層２の
表面にｎ-型層からなる表面チャネル層５を形成したの
ち、イオン注入により、図１３（ｃ）に示すようにｎ+
型ソース領域４を形成する。そして、図１３（ｄ）に示
すように熱酸化（ゲート酸化）によってゲート酸化膜６
を形成したのち、ゲート酸化膜６の上にゲート電極７を
形成し、さらに、ゲート電極７の上に層間絶縁膜８を介
してソース電極９を形成すると共に、ｎ+型基板１の裏
面側にドレイン電極１０を形成することで、縦型パワー
ＭＯＳＦＥＴが完成する。
板１の上にｎ-型エピ層２をエピタキシャル成長させ、
その後、イオン注入等により、ｎ-型エピ層２の表層部
にｐ型ベース領域３を形成する。続いて、図１３（ｂ）
に示すようにｐ型ベース領域３を含むｎ-型エピ層２の
表面にｎ-型層からなる表面チャネル層５を形成したの
ち、イオン注入により、図１３（ｃ）に示すようにｎ+
型ソース領域４を形成する。そして、図１３（ｄ）に示
すように熱酸化（ゲート酸化）によってゲート酸化膜６
を形成したのち、ゲート酸化膜６の上にゲート電極７を
形成し、さらに、ゲート電極７の上に層間絶縁膜８を介
してソース電極９を形成すると共に、ｎ+型基板１の裏
面側にドレイン電極１０を形成することで、縦型パワー
ＭＯＳＦＥＴが完成する。
【０００６】
【発明が解決しようとする課題】上記縦型パワーＭＯＳ
ＦＥＴを製造するに際し、ｐ型ベース領域３やｎ+型ソ
ース領域４を形成する際にイオン注入を行った場合、活
性化アニール時に形成されるＣ（カーボン）層を除去す
る必要があり、そのため犠牲酸化やゲート酸化を行う
と、イオン注入層の注入ダメージによって増速酸化がお
き、以下のような問題が生じた。
ＦＥＴを製造するに際し、ｐ型ベース領域３やｎ+型ソ
ース領域４を形成する際にイオン注入を行った場合、活
性化アニール時に形成されるＣ（カーボン）層を除去す
る必要があり、そのため犠牲酸化やゲート酸化を行う
と、イオン注入層の注入ダメージによって増速酸化がお
き、以下のような問題が生じた。
【０００７】まず、ｐ型ベース領域３の形成に起因する
問題点について、図１４を参照して説明する。図１４
（ａ）に示すように、イオン注入によってｐ型ベース領
域３を形成した後に犠牲酸化を行うと、図１４（ｂ）に
示すように、増速酸化によってｐ型ベース領域３上の犠
牲酸化膜１００が厚く形成される。このため、犠牲酸化
膜１００を除去した後にｐ型ベース領域３の表面とｎ-
型エピ層２の表面との間に段差（傾斜）が残り、図１４
（ｃ）に示すように、後工程で形成される表面チャネル
層５に段差が受け継がれてしまう。
問題点について、図１４を参照して説明する。図１４
（ａ）に示すように、イオン注入によってｐ型ベース領
域３を形成した後に犠牲酸化を行うと、図１４（ｂ）に
示すように、増速酸化によってｐ型ベース領域３上の犠
牲酸化膜１００が厚く形成される。このため、犠牲酸化
膜１００を除去した後にｐ型ベース領域３の表面とｎ-
型エピ層２の表面との間に段差（傾斜）が残り、図１４
（ｃ）に示すように、後工程で形成される表面チャネル
層５に段差が受け継がれてしまう。
【０００８】このように表面チャネル層５の表面に段差
が残っていると、酸化速度の面方位依存性があることか
ら、段差部分とその他の部分とにおいて酸化速度が相違
することになる。そして、酸化速度がＳｉ面において一
番遅く、Ｃ面に近づくに連れて早くなってくることか
ら、ゲート酸化を行った時には、図１４（ｄ）に示すよ
うに、ゲート酸化膜６が表面チャネル層５のうち平坦部
分上に形成された箇所よりも段差部分（傾斜部分）上に
形成された箇所の方が厚くなる。このため、ゲート酸化
膜６が厚くなった箇所では酸化膜直下に十分な蓄積状態
を形成することができず、チャネル抵抗が増大してしま
うという問題が生じる。
が残っていると、酸化速度の面方位依存性があることか
ら、段差部分とその他の部分とにおいて酸化速度が相違
することになる。そして、酸化速度がＳｉ面において一
番遅く、Ｃ面に近づくに連れて早くなってくることか
ら、ゲート酸化を行った時には、図１４（ｄ）に示すよ
うに、ゲート酸化膜６が表面チャネル層５のうち平坦部
分上に形成された箇所よりも段差部分（傾斜部分）上に
形成された箇所の方が厚くなる。このため、ゲート酸化
膜６が厚くなった箇所では酸化膜直下に十分な蓄積状態
を形成することができず、チャネル抵抗が増大してしま
うという問題が生じる。
【０００９】次に、ｎ+型ソース領域４の形成に起因す
る問題点について、図１５を参照して説明する。なお、
図１５では簡略化のため、上述したｐ型ベース領域３の
増速酸化に起因する表面チャネル層５の段差については
記載していないものとする。
る問題点について、図１５を参照して説明する。なお、
図１５では簡略化のため、上述したｐ型ベース領域３の
増速酸化に起因する表面チャネル層５の段差については
記載していないものとする。
【００１０】図１５（ａ）に示すように、表面チャネル
層５を形成したのち、イオン注入によってｎ+型ソース
領域４を形成する。この後、犠牲酸化を行うと、図１５
（ｂ）に示すように、増速酸化によってｎ+型ソース領
域４上の犠牲酸化膜１０１が厚く形成される。このた
め、犠牲酸化膜１０１を除去した後に段差が残り、その
後、ゲート酸化膜６を形成する際に、上述したｐ型ベー
ス領域３の形成に起因する問題点と同様の問題が生じ
る。また、増速酸化によってｎ+型ソース領域４が薄く
なることから、表面チャネル層５との接触部におけるシ
ート抵抗が高くなるという問題も生じる。
層５を形成したのち、イオン注入によってｎ+型ソース
領域４を形成する。この後、犠牲酸化を行うと、図１５
（ｂ）に示すように、増速酸化によってｎ+型ソース領
域４上の犠牲酸化膜１０１が厚く形成される。このた
め、犠牲酸化膜１０１を除去した後に段差が残り、その
後、ゲート酸化膜６を形成する際に、上述したｐ型ベー
ス領域３の形成に起因する問題点と同様の問題が生じ
る。また、増速酸化によってｎ+型ソース領域４が薄く
なることから、表面チャネル層５との接触部におけるシ
ート抵抗が高くなるという問題も生じる。
【００１１】本発明は上記点に鑑みて、イオン注入によ
って形成される不純物領域の増速酸化の影響によるデバ
イス特性の悪化を防止することを目的とする。
って形成される不純物領域の増速酸化の影響によるデバ
イス特性の悪化を防止することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、表面チャネル層（５）
及びソース領域（４）の表面上に、エピタキシャル成長
によって炭化珪素からなる酸化用膜（２０）を備えるこ
とを特徴としている。このように、エピタキシャル成長
によって酸化用膜を形成しておき、この酸化用膜を用い
てゲート酸化膜を形成すれば、ソース領域が増速酸化さ
れることによる影響を無くすことができ、ソース領域と
表面チャネル層との接触部におけるシート抵抗が高くな
る等のデバイス特性の悪化を防止することができる。
め、請求項１に記載の発明では、表面チャネル層（５）
及びソース領域（４）の表面上に、エピタキシャル成長
によって炭化珪素からなる酸化用膜（２０）を備えるこ
とを特徴としている。このように、エピタキシャル成長
によって酸化用膜を形成しておき、この酸化用膜を用い
てゲート酸化膜を形成すれば、ソース領域が増速酸化さ
れることによる影響を無くすことができ、ソース領域と
表面チャネル層との接触部におけるシート抵抗が高くな
る等のデバイス特性の悪化を防止することができる。
【００１３】請求項２に記載の発明では、酸化用膜を表
面チャネル層よりも低濃度で構成することを特徴とす
る。このようにすれば、酸化用膜が形成されたことによ
って実質的に厚くなった表面チャネル層をピンチオフさ
せ易くなり、ノーマリオフ型の炭化珪素半導体装置にし
易くなる。
面チャネル層よりも低濃度で構成することを特徴とす
る。このようにすれば、酸化用膜が形成されたことによ
って実質的に厚くなった表面チャネル層をピンチオフさ
せ易くなり、ノーマリオフ型の炭化珪素半導体装置にし
易くなる。
【００１４】請求項３に記載の発明では、ソース領域
（４）のうち、表面チャネル層（５）側の端部は、表面
チャネル層の下方まで入り込んだ構成となっていること
を特徴としている。このような構成とすれば、ソース領
域を部分的に表面チャネル層の下方にまで入り込ませた
位置では増速酸化が成されない。このため、ソース領域
と表面チャネル層との接触部におけるシート抵抗の低抵
抗化を図ることができ、デバイス特性の悪化を防止する
ことができる。
（４）のうち、表面チャネル層（５）側の端部は、表面
チャネル層の下方まで入り込んだ構成となっていること
を特徴としている。このような構成とすれば、ソース領
域を部分的に表面チャネル層の下方にまで入り込ませた
位置では増速酸化が成されない。このため、ソース領域
と表面チャネル層との接触部におけるシート抵抗の低抵
抗化を図ることができ、デバイス特性の悪化を防止する
ことができる。
【００１５】請求項４に記載の発明では、ソース領域
（４）のうち、表面チャネル層（５）側の端部は、表面
チャネル層と同じ高さになっており、ソース領域のうち
表面チャネル層から離れる部位は、表面チャネル層より
も凹んだ構成となっていることを特徴としている。この
ような構成は、ソース領域を熱拡散させることによって
形成される。このようにすると、ソース領域のうち熱拡
散によって拡大した領域が増速酸化されないようにでき
るため、請求項３と同様の効果を得ることができる。な
お、請求項５は、請求項４に記載の炭化珪素半導体装置
を反転型にしたものに相当し、請求項４と同様の効果を
得ることができる。
（４）のうち、表面チャネル層（５）側の端部は、表面
チャネル層と同じ高さになっており、ソース領域のうち
表面チャネル層から離れる部位は、表面チャネル層より
も凹んだ構成となっていることを特徴としている。この
ような構成は、ソース領域を熱拡散させることによって
形成される。このようにすると、ソース領域のうち熱拡
散によって拡大した領域が増速酸化されないようにでき
るため、請求項３と同様の効果を得ることができる。な
お、請求項５は、請求項４に記載の炭化珪素半導体装置
を反転型にしたものに相当し、請求項４と同様の効果を
得ることができる。
【００１６】請求項６に記載の発明では、ソース領域
（４）を含む、表面チャネル層（５）の表面上に炭化珪
素よりなる第１導電型の酸化用膜（２０）を形成し、熱
酸化により、酸化用膜を酸化させることによってゲート
酸化膜（６）を形成することを特徴としている。このよ
うに、エピタキシャル成長によって酸化用膜を形成して
おき、この酸化用膜を用いてゲート酸化膜を形成すれ
ば、ソース領域が増速酸化されることによる影響を無く
すことができ、ソース領域と表面チャネル層との接触部
におけるシート抵抗が高くなる等のデバイス特性の悪化
を防止することができる。
（４）を含む、表面チャネル層（５）の表面上に炭化珪
素よりなる第１導電型の酸化用膜（２０）を形成し、熱
酸化により、酸化用膜を酸化させることによってゲート
酸化膜（６）を形成することを特徴としている。このよ
うに、エピタキシャル成長によって酸化用膜を形成して
おき、この酸化用膜を用いてゲート酸化膜を形成すれ
ば、ソース領域が増速酸化されることによる影響を無く
すことができ、ソース領域と表面チャネル層との接触部
におけるシート抵抗が高くなる等のデバイス特性の悪化
を防止することができる。
【００１７】なお、この場合において、請求項７に示す
ように、酸化用膜の不純物濃度を表面チャネル層よりも
低濃度とすれば、請求項２と同様の効果を得ることがで
きる。また、請求項８に示すように、ゲート酸化膜を形
成する工程において、酸化用膜が無くなるまでゲート酸
化膜を形成されるようにすること、つまり、ゲート酸化
膜に必要とされる厚さ分だけ酸化用膜を形成しておけ
ば、表面チャネル層５の厚み分だけとなり、より請求項
２に記載の効果が得やすくなる。
ように、酸化用膜の不純物濃度を表面チャネル層よりも
低濃度とすれば、請求項２と同様の効果を得ることがで
きる。また、請求項８に示すように、ゲート酸化膜を形
成する工程において、酸化用膜が無くなるまでゲート酸
化膜を形成されるようにすること、つまり、ゲート酸化
膜に必要とされる厚さ分だけ酸化用膜を形成しておけ
ば、表面チャネル層５の厚み分だけとなり、より請求項
２に記載の効果が得やすくなる。
【００１８】請求項９に記載の発明では、ソース領域
（４）を形成する工程では、イオン注入を傾斜させて行
うことで、ソース領域の一部が表面チャネル層の下方に
入り込むようにすることを特徴としている。このよう
に、イオン注入を斜めに行うことによって、ソース領域
の一部を表面チャネル層の下方まで入り込ませることが
できる。このため、この表面チャネル層の下方まで入り
込んだ領域においてはソース領域が増速酸化されず、請
求項３に示す効果を得ることができる。
（４）を形成する工程では、イオン注入を傾斜させて行
うことで、ソース領域の一部が表面チャネル層の下方に
入り込むようにすることを特徴としている。このよう
に、イオン注入を斜めに行うことによって、ソース領域
の一部を表面チャネル層の下方まで入り込ませることが
できる。このため、この表面チャネル層の下方まで入り
込んだ領域においてはソース領域が増速酸化されず、請
求項３に示す効果を得ることができる。
【００１９】請求項１０に記載の発明では、ソース領域
（４）を形成する工程では、イオン注入を行った後に、
注入されたイオンを熱拡散させ、イオン注入が成された
領域よりも表面チャネル層（５）側にソース領域を拡大
させることを特徴としている。このように、ソース領域
を熱拡散させることによって拡大させた場合、その拡大
された領域においてはイオン注入によるダメージがない
ため、増速酸化が行われず、請求項４に示す効果を得る
ことができる。なお、請求項１１に記載の発明は、請求
項１０に記載の炭化珪素半導体装置を反転型にしたもの
に相当し、請求項１０と同様の効果を得ることができ
る。
（４）を形成する工程では、イオン注入を行った後に、
注入されたイオンを熱拡散させ、イオン注入が成された
領域よりも表面チャネル層（５）側にソース領域を拡大
させることを特徴としている。このように、ソース領域
を熱拡散させることによって拡大させた場合、その拡大
された領域においてはイオン注入によるダメージがない
ため、増速酸化が行われず、請求項４に示す効果を得る
ことができる。なお、請求項１１に記載の発明は、請求
項１０に記載の炭化珪素半導体装置を反転型にしたもの
に相当し、請求項１０と同様の効果を得ることができ
る。
【００２０】請求項１２に記載の発明では、ソース領域
を形成する工程では、イオン注入を行った後、少なくと
も該イオン注入が成された領域（４２）の表面にキャッ
プ層（４３）を配置し、この状態で熱拡散を行うことを
特徴としている。このように、キャップ層を配置した状
態で熱拡散を行うようにすれば、熱拡散時にイオンが外
方拡散することを防止することができる。
を形成する工程では、イオン注入を行った後、少なくと
も該イオン注入が成された領域（４２）の表面にキャッ
プ層（４３）を配置し、この状態で熱拡散を行うことを
特徴としている。このように、キャップ層を配置した状
態で熱拡散を行うようにすれば、熱拡散時にイオンが外
方拡散することを防止することができる。
【００２１】請求項１３に記載の発明では、ベース領域
（３）を形成する工程では、半導体層（２）の所定領域
に凹部を形成した後、該凹部内に選択的にエピタキシャ
ル成長を行うことでベース領域を形成し、ソース領域
（４）を形成する工程では、表面チャネル層およびベー
ス領域の所定領域に凹部を形成した後、該凹部内に選択
的にエピタキシャル成長を行うことでソース領域を形成
することを特徴としている。このように、選択的エピタ
キシャル成長によってベース領域やソース領域を形成す
るようにすれば、イオン注入によるダメージがないた
め、増速酸化による影響を受けず、増速酸化に起因する
デバイス特性の悪化を防止することができる。なお、請
求項１４に記載の発明は、請求項１３に記載の炭化珪素
半導体装置を反転型にしたものに相当し、請求項１３と
同様の効果を得ることができる。
（３）を形成する工程では、半導体層（２）の所定領域
に凹部を形成した後、該凹部内に選択的にエピタキシャ
ル成長を行うことでベース領域を形成し、ソース領域
（４）を形成する工程では、表面チャネル層およびベー
ス領域の所定領域に凹部を形成した後、該凹部内に選択
的にエピタキシャル成長を行うことでソース領域を形成
することを特徴としている。このように、選択的エピタ
キシャル成長によってベース領域やソース領域を形成す
るようにすれば、イオン注入によるダメージがないた
め、増速酸化による影響を受けず、増速酸化に起因する
デバイス特性の悪化を防止することができる。なお、請
求項１４に記載の発明は、請求項１３に記載の炭化珪素
半導体装置を反転型にしたものに相当し、請求項１３と
同様の効果を得ることができる。
【００２２】請求項１５に記載の発明では、ベース領域
（３）を形成する工程では、ベース領域を形成した後、
該ベース領域の表面に形成されたＣ層をエッチングによ
って除去し、ソース領域（４）を形成する工程では、ソ
ース領域を形成した後、該ソース領域の表面に形成され
たＣ層をエッチングによって除去することを特徴として
いる。このように、不純物層の形成後に行うＣ層除去を
犠牲酸化ではなくエッチングによって行うようにするこ
とで、増速酸化の影響を受けないようにできるため、増
速酸化に起因するデバイス特性の悪化を防止することが
できる。なお、請求項１６に記載の発明は、請求項１５
に記載の炭化珪素半導体装置を反転型にしたものに相当
し、請求項１５と同様の効果を得ることができる。
（３）を形成する工程では、ベース領域を形成した後、
該ベース領域の表面に形成されたＣ層をエッチングによ
って除去し、ソース領域（４）を形成する工程では、ソ
ース領域を形成した後、該ソース領域の表面に形成され
たＣ層をエッチングによって除去することを特徴として
いる。このように、不純物層の形成後に行うＣ層除去を
犠牲酸化ではなくエッチングによって行うようにするこ
とで、増速酸化の影響を受けないようにできるため、増
速酸化に起因するデバイス特性の悪化を防止することが
できる。なお、請求項１６に記載の発明は、請求項１５
に記載の炭化珪素半導体装置を反転型にしたものに相当
し、請求項１５と同様の効果を得ることができる。
【００２３】具体的には、請求項１７に示すように、ベ
ース領域を形成する工程、もしくはソース領域を形成す
る工程では、Ｈ2雰囲気によるエッチング、ＨＣｌ雰囲
気によるエッチング、ＳＣ１によるエッチング、もしく
は反応性イオンエッチングのいずれかによってＣ層を除
去することができる。これらのエッチングによれば、化
学反応によるエッチングであるため、Ｃ層除去時のダメ
ージを少なくすることができる。また、反応性イオンエ
ッチングによれば、熱処理装置を用いなくてもエッチン
グを行えるため、製造工程の簡略化を図ることができ
る。
ース領域を形成する工程、もしくはソース領域を形成す
る工程では、Ｈ2雰囲気によるエッチング、ＨＣｌ雰囲
気によるエッチング、ＳＣ１によるエッチング、もしく
は反応性イオンエッチングのいずれかによってＣ層を除
去することができる。これらのエッチングによれば、化
学反応によるエッチングであるため、Ｃ層除去時のダメ
ージを少なくすることができる。また、反応性イオンエ
ッチングによれば、熱処理装置を用いなくてもエッチン
グを行えるため、製造工程の簡略化を図ることができ
る。
【００２４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２５】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における縦型パワーＭＯＳＦＥＴの断面
構成を示す。以下、この図に基づいて本実施形態におけ
る縦型パワーＭＯＳＦＥＴの構成についての説明を行う
が、図１２に示した従来の縦型パワーＭＯＳＦＥＴと同
様の部分については説明を省略し、従来と異なる部分に
ついてのみ説明する。
の第１実施形態における縦型パワーＭＯＳＦＥＴの断面
構成を示す。以下、この図に基づいて本実施形態におけ
る縦型パワーＭＯＳＦＥＴの構成についての説明を行う
が、図１２に示した従来の縦型パワーＭＯＳＦＥＴと同
様の部分については説明を省略し、従来と異なる部分に
ついてのみ説明する。
【００２６】本実施形態では、従来に対して、表面チャ
ネル層５およびｎ+型ソース領域４の上面に、表面チャ
ネル層５よりも低濃度で構成されたｎ--型エピ層２０が
形成された構成となっており、このｎ--型エピ層２０を
熱酸化することによってゲート酸化膜６が形成されてい
るていう点が異なる。
ネル層５およびｎ+型ソース領域４の上面に、表面チャ
ネル層５よりも低濃度で構成されたｎ--型エピ層２０が
形成された構成となっており、このｎ--型エピ層２０を
熱酸化することによってゲート酸化膜６が形成されてい
るていう点が異なる。
【００２７】図２および図３に、図１に示す縦型パワー
ＭＯＳＦＥＴの製造工程を示し、これらの図に従って縦
型パワーＭＯＳＦＥＴの製造方法について説明する。
ＭＯＳＦＥＴの製造工程を示し、これらの図に従って縦
型パワーＭＯＳＦＥＴの製造方法について説明する。
【００２８】〔図２（ａ）に示す工程〕まず、ｎ+型基
板１を用意したのち、ｎ+型基板１の上にエピタキシャ
ル成長によりｎ-型エピ層２を形成する。続いて、ｎ-型
エピ層２の表層部にｐ型ベース領域３を形成したのち、
さらに、ｐ型ベース領域３の表面を含む、ｎ-型エピ層
２の表面上にｎ-型層からなる表面チャネル層５をエピ
タキシャル成長させる。
板１を用意したのち、ｎ+型基板１の上にエピタキシャ
ル成長によりｎ-型エピ層２を形成する。続いて、ｎ-型
エピ層２の表層部にｐ型ベース領域３を形成したのち、
さらに、ｐ型ベース領域３の表面を含む、ｎ-型エピ層
２の表面上にｎ-型層からなる表面チャネル層５をエピ
タキシャル成長させる。
【００２９】〔図２（ｂ）に示す工程〕表面チャネル層
５の所定領域にＬＴＯからなるマスク層２１を配置した
のち、マスク層２１をマスクとしたイオン注入を行うこ
とにより、ｎ-型エピ層２およびｐ型ベース領域３の所
定領域に、ｐ型ベース領域３よりも浅いｎ+型ソース領
域４を形成する。
５の所定領域にＬＴＯからなるマスク層２１を配置した
のち、マスク層２１をマスクとしたイオン注入を行うこ
とにより、ｎ-型エピ層２およびｐ型ベース領域３の所
定領域に、ｐ型ベース領域３よりも浅いｎ+型ソース領
域４を形成する。
【００３０】〔図２（ｃ）に示す工程〕マスク層２１を
除去したのち、ｎ+型ソース領域４および表面チャネル
層５の上に、表面チャネル層５よりも低濃度となるｎ--
型エピ層２０をエピタキシャル成長させる。このｎ--型
エピ層２０が、本発明でいう酸化用膜となる。
除去したのち、ｎ+型ソース領域４および表面チャネル
層５の上に、表面チャネル層５よりも低濃度となるｎ--
型エピ層２０をエピタキシャル成長させる。このｎ--型
エピ層２０が、本発明でいう酸化用膜となる。
【００３１】〔図２（ｄ）、図３（ａ）に示す工程〕ｎ
--型エピ層２０の上に、ＬＴＯからなるマスク層２２を
配置する。そして、マスク層２２の所定領域を開口させ
たのち、マスク層２２をマスクとしたエッチングを行
い、ｎ+型ソース領域４を貫通し、ｐ型ベース領域３ま
で達する凹部を形成する。
--型エピ層２０の上に、ＬＴＯからなるマスク層２２を
配置する。そして、マスク層２２の所定領域を開口させ
たのち、マスク層２２をマスクとしたエッチングを行
い、ｎ+型ソース領域４を貫通し、ｐ型ベース領域３ま
で達する凹部を形成する。
【００３２】〔図３（ｂ）に示す工程〕マスク層２２を
除去したのち、熱酸化を行ってゲート酸化膜６を形成す
る。このとき、表面チャネル層５およびｎ+型ソース領
域４の上にｎ--型エピ層２０が形成されていることか
ら、この領域においてはｎ--型エピ層２０が消費されて
ゲート酸化膜６が形成される。このため、表面チャネル
層５およびｎ+型ソース領域４の上の領域、すなわち、
次の工程で形成されるゲート電極７の下層に位置する領
域においては、ｎ+型ソース領域４の増速酸化の影響を
受けることなく、均一な膜厚かつ平坦なゲート酸化膜６
を形成することができる。
除去したのち、熱酸化を行ってゲート酸化膜６を形成す
る。このとき、表面チャネル層５およびｎ+型ソース領
域４の上にｎ--型エピ層２０が形成されていることか
ら、この領域においてはｎ--型エピ層２０が消費されて
ゲート酸化膜６が形成される。このため、表面チャネル
層５およびｎ+型ソース領域４の上の領域、すなわち、
次の工程で形成されるゲート電極７の下層に位置する領
域においては、ｎ+型ソース領域４の増速酸化の影響を
受けることなく、均一な膜厚かつ平坦なゲート酸化膜６
を形成することができる。
【００３３】〔図３（ｃ）に示す工程〕ゲート酸化膜６
の上にポリシリコン層を形成したのち、ポリシリコン層
をパターニングすることで、少なくとも表面チャネル層
５の上にゲート電極７を形成する。
の上にポリシリコン層を形成したのち、ポリシリコン層
をパターニングすることで、少なくとも表面チャネル層
５の上にゲート電極７を形成する。
【００３４】この後、製造工程については図示しない
が、ゲート電極７を覆うように層間絶縁膜８を形成した
のち、層間絶縁膜８に対してコンタクトホールを形成
し、さらに、層間絶縁膜８の上にソース電極９を形成す
ると共に、ｎ+型基板１の裏面側にドレイン電極１０を
形成することで、図１に示した縦型パワーＭＯＳＦＥＴ
が完成する。
が、ゲート電極７を覆うように層間絶縁膜８を形成した
のち、層間絶縁膜８に対してコンタクトホールを形成
し、さらに、層間絶縁膜８の上にソース電極９を形成す
ると共に、ｎ+型基板１の裏面側にドレイン電極１０を
形成することで、図１に示した縦型パワーＭＯＳＦＥＴ
が完成する。
【００３５】以上説明した縦型パワーＭＯＳＦＥＴにお
いては、ｎ+型ソース領域４および表面チャネル層５の
上にｎ--型エピ層２０を形成し、このｎ--型エピ層２０
によってゲート酸化膜６を形成しているため、ゲート酸
化膜６を均一な膜厚かつ平坦に形成することができる。
このため、ｎ+型ソース領域４が増速酸化されることに
よる影響を無くすことができ、ｎ+型ソース領域４と表
面チャネル層５との接触部におけるシート抵抗が高くな
る等のデバイス特性の悪化を防止することができる。
いては、ｎ+型ソース領域４および表面チャネル層５の
上にｎ--型エピ層２０を形成し、このｎ--型エピ層２０
によってゲート酸化膜６を形成しているため、ゲート酸
化膜６を均一な膜厚かつ平坦に形成することができる。
このため、ｎ+型ソース領域４が増速酸化されることに
よる影響を無くすことができ、ｎ+型ソース領域４と表
面チャネル層５との接触部におけるシート抵抗が高くな
る等のデバイス特性の悪化を防止することができる。
【００３６】また、本実施形態に示す図３（ａ）では、
ｐ型ベース領域３の表面電位を固定するために、表面の
ｎ-型層をエッチングする例を示したが、マスク材２２
を用いてエッチングを行わず、ｎ-型層を貫通するよう
にｐ+型層へ反転するためのイオン注入を行う方法を用
いることもできる。
ｐ型ベース領域３の表面電位を固定するために、表面の
ｎ-型層をエッチングする例を示したが、マスク材２２
を用いてエッチングを行わず、ｎ-型層を貫通するよう
にｐ+型層へ反転するためのイオン注入を行う方法を用
いることもできる。
【００３７】また、ｎ--型エピ層２０を加えた場合、実
質的に表面チャネル層５が厚くなったのと同様となるた
め、ゲート電圧を印加してない時に表面チャネル層５を
ピンチオフすることが難しくなると考えられるが、ｎ--
型エピ層２０を表面チャネル層５よりも低濃度で形成し
ていることから、厚くなった影響は小さくピンチオフさ
せ易くなり、ノーマリオフ型の縦型パワーＭＯＳＦＥＴ
とすることが可能となる。
質的に表面チャネル層５が厚くなったのと同様となるた
め、ゲート電圧を印加してない時に表面チャネル層５を
ピンチオフすることが難しくなると考えられるが、ｎ--
型エピ層２０を表面チャネル層５よりも低濃度で形成し
ていることから、厚くなった影響は小さくピンチオフさ
せ易くなり、ノーマリオフ型の縦型パワーＭＯＳＦＥＴ
とすることが可能となる。
【００３８】なお、ここではｎ--型エピ層２０が残るよ
うにした例を挙げているが、実際には、ｎ--型エピ層２
０の膜厚と熱酸化時間との調整により、ゲート酸化膜６
の完成時にｎ--型エピ層２０がちょうど無くなるように
してもよい。このようにすれば、より容易にノーマリオ
フ型の縦型パワーＭＯＳＦＥＴとすることができる。
うにした例を挙げているが、実際には、ｎ--型エピ層２
０の膜厚と熱酸化時間との調整により、ゲート酸化膜６
の完成時にｎ--型エピ層２０がちょうど無くなるように
してもよい。このようにすれば、より容易にノーマリオ
フ型の縦型パワーＭＯＳＦＥＴとすることができる。
【００３９】（第２実施形態）図４に、本発明の第２実
施形態における縦型パワーＭＯＳＦＥＴの断面構成を示
す。なお、本実施形態の縦型パワーＭＯＳＦＥＴの構成
は、図１２に示す従来のものとほぼ同様であるため、異
なる部分についてのみ説明する。
施形態における縦型パワーＭＯＳＦＥＴの断面構成を示
す。なお、本実施形態の縦型パワーＭＯＳＦＥＴの構成
は、図１２に示す従来のものとほぼ同様であるため、異
なる部分についてのみ説明する。
【００４０】図４に示すように、本実施形態の縦型パワ
ーＭＯＳＦＥＴは、従来に対して、ｎ+型ソース領域４
のうち表面チャネル層５側の端部が傾斜しており、この
傾斜した領域が表面チャネル層５の下方に入り込んでい
る点が異なる。
ーＭＯＳＦＥＴは、従来に対して、ｎ+型ソース領域４
のうち表面チャネル層５側の端部が傾斜しており、この
傾斜した領域が表面チャネル層５の下方に入り込んでい
る点が異なる。
【００４１】図５に、図４に示す縦型パワーＭＯＳＦＥ
Ｔの製造工程を示し、これらの図に従って縦型パワーＭ
ＯＳＦＥＴの製造方法について説明する。
Ｔの製造工程を示し、これらの図に従って縦型パワーＭ
ＯＳＦＥＴの製造方法について説明する。
【００４２】まず、図５（ａ）に示す工程では、上述し
た第１実施形態における図２（ａ）と同様の工程を行
い、ｎ+型基板１の上にｎ-型エピ層２を形成すると共
に、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成
し、さらに、表面チャネル層５を形成する。
た第１実施形態における図２（ａ）と同様の工程を行
い、ｎ+型基板１の上にｎ-型エピ層２を形成すると共
に、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成
し、さらに、表面チャネル層５を形成する。
【００４３】続いて、図５（ｂ）に示す工程では、表面
チャネル層５の所定領域にＬＴＯからなるマスク層３１
を配置したのち、マスク層３１をマスクとしたイオン注
入を行うことにより、ｎ-型エピ層２およびｐ型ベース
領域３の所定領域に、ｐ型ベース領域３よりも浅いｎ+
型ソース領域４を形成する。このとき、イオン注入を傾
斜させて行い、表面チャネル層５の下方にまでｎ+型ソ
ース領域４が部分的に入り込むようにする。
チャネル層５の所定領域にＬＴＯからなるマスク層３１
を配置したのち、マスク層３１をマスクとしたイオン注
入を行うことにより、ｎ-型エピ層２およびｐ型ベース
領域３の所定領域に、ｐ型ベース領域３よりも浅いｎ+
型ソース領域４を形成する。このとき、イオン注入を傾
斜させて行い、表面チャネル層５の下方にまでｎ+型ソ
ース領域４が部分的に入り込むようにする。
【００４４】そして、マスク層３１を除去した後に熱酸
化を行い、図５（ｃ）に示すように、ゲート酸化膜６を
形成する。このとき、ｎ+型ソース領域４において増速
酸化が成されることになるが、ｎ+型ソース領域４を部
分的に表面チャネル層５の下方にまで入り込ませた位置
では増速酸化が成されない。このため、ｎ+型ソース領
域４と表面チャネル層５との接触部におけるシート抵抗
の低抵抗化を図ることができ、デバイス特性の悪化を防
止することができる。
化を行い、図５（ｃ）に示すように、ゲート酸化膜６を
形成する。このとき、ｎ+型ソース領域４において増速
酸化が成されることになるが、ｎ+型ソース領域４を部
分的に表面チャネル層５の下方にまで入り込ませた位置
では増速酸化が成されない。このため、ｎ+型ソース領
域４と表面チャネル層５との接触部におけるシート抵抗
の低抵抗化を図ることができ、デバイス特性の悪化を防
止することができる。
【００４５】なお、この後は、上記第１実施形態に示す
図３（ｃ）の工程以降を同様に行うことで、図４に示す
縦型パワーＭＯＳＦＥＴが完成する。
図３（ｃ）の工程以降を同様に行うことで、図４に示す
縦型パワーＭＯＳＦＥＴが完成する。
【００４６】（第３実施形態）図６に、本発明の第２実
施形態における縦型パワーＭＯＳＦＥＴの断面構成を示
す。なお、本実施形態の縦型パワーＭＯＳＦＥＴの構成
は、図１２に示す従来のものとほぼ同様であるため、異
なる部分についてのみ説明する。
施形態における縦型パワーＭＯＳＦＥＴの断面構成を示
す。なお、本実施形態の縦型パワーＭＯＳＦＥＴの構成
は、図１２に示す従来のものとほぼ同様であるため、異
なる部分についてのみ説明する。
【００４７】図６に示すように、本実施形態の縦型パワ
ーＭＯＳＦＥＴは、従来に対して、ｎ+型ソース領域４
を形成するための不純物を熱拡散させることで、ｎ+型
ソース領域４のうち熱拡散によって拡大した領域が増速
酸化されないようにした点が異なる。このため、ｎ+型
ソース領域４のうち、表面チャネル層５側の端部は、表
面チャネル層５と同じ高さになっており、ｎ+型ソース
領域４のうち表面チャネル層５から離れる部位は、表面
チャネル層５よりも凹んだ構成となっている。
ーＭＯＳＦＥＴは、従来に対して、ｎ+型ソース領域４
を形成するための不純物を熱拡散させることで、ｎ+型
ソース領域４のうち熱拡散によって拡大した領域が増速
酸化されないようにした点が異なる。このため、ｎ+型
ソース領域４のうち、表面チャネル層５側の端部は、表
面チャネル層５と同じ高さになっており、ｎ+型ソース
領域４のうち表面チャネル層５から離れる部位は、表面
チャネル層５よりも凹んだ構成となっている。
【００４８】図７および図８に、図６に示す縦型パワー
ＭＯＳＦＥＴの製造工程を示し、これらの図に従って縦
型パワーＭＯＳＦＥＴの製造方法について説明する。
ＭＯＳＦＥＴの製造工程を示し、これらの図に従って縦
型パワーＭＯＳＦＥＴの製造方法について説明する。
【００４９】まず、図７（ａ）に示す工程では、上述し
た第１実施形態における図２（ａ）と同様の工程を行
い、ｎ+型基板１の上にｎ-型エピ層２を形成すると共
に、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成
し、さらに、表面チャネル層５を形成する。続いて、図
７（ｂ）に示す工程では、表面チャネル層５の所定領域
にＬＴＯからなるマスク層４１を配置したのち、マスク
層３１をマスクとしたイオン注入を行うことにより、ｎ
-型エピ層２およびｐ型ベース領域３の所定領域にｐ型
ベース領域３よりも浅いｎ+型層４２を形成する。
た第１実施形態における図２（ａ）と同様の工程を行
い、ｎ+型基板１の上にｎ-型エピ層２を形成すると共
に、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成
し、さらに、表面チャネル層５を形成する。続いて、図
７（ｂ）に示す工程では、表面チャネル層５の所定領域
にＬＴＯからなるマスク層４１を配置したのち、マスク
層３１をマスクとしたイオン注入を行うことにより、ｎ
-型エピ層２およびｐ型ベース領域３の所定領域にｐ型
ベース領域３よりも浅いｎ+型層４２を形成する。
【００５０】また、図７（ｃ）に示す工程では、ｎ+型
層４２および表面チャネル層５の上に外方拡散防止用の
Ｃキャップ層４３を形成したのち、例えば１９００℃程
度で熱処理することで、ｎ+型層４２内の不純物を熱拡
散させる。これにより、ｎ+型ソース領域４が形成され
る。
層４２および表面チャネル層５の上に外方拡散防止用の
Ｃキャップ層４３を形成したのち、例えば１９００℃程
度で熱処理することで、ｎ+型層４２内の不純物を熱拡
散させる。これにより、ｎ+型ソース領域４が形成され
る。
【００５１】そして、Ｃキャップ層４３を除去したの
ち、図８（ａ）に示すように、フォトエッチングによっ
て表面チャネル層５のうちの不要部分を選択的に除去
し、その後、図８（ｂ）に示されるように、熱酸化によ
ってゲート酸化膜６を形成する。このとき、ｎ+型ソー
ス領域４において増速酸化が成されることになるが、ｎ
+型ソース領域４を熱拡散によって形成し、熱拡散によ
って広がった部分においてイオン注入ダメージが無い状
態とされていることから、この位置では増速酸化が成さ
れない。このため、ｎ+型ソース領域４と表面チャネル
層５との接触部におけるシート抵抗の低抵抗化を図るこ
とができ、デバイス特性の悪化を防止することができ
る。
ち、図８（ａ）に示すように、フォトエッチングによっ
て表面チャネル層５のうちの不要部分を選択的に除去
し、その後、図８（ｂ）に示されるように、熱酸化によ
ってゲート酸化膜６を形成する。このとき、ｎ+型ソー
ス領域４において増速酸化が成されることになるが、ｎ
+型ソース領域４を熱拡散によって形成し、熱拡散によ
って広がった部分においてイオン注入ダメージが無い状
態とされていることから、この位置では増速酸化が成さ
れない。このため、ｎ+型ソース領域４と表面チャネル
層５との接触部におけるシート抵抗の低抵抗化を図るこ
とができ、デバイス特性の悪化を防止することができ
る。
【００５２】なお、この後は、上記第１実施形態に示す
図３（ｃ）の工程以降を同様に行うことで、図６に示す
縦型パワーＭＯＳＦＥＴが完成する。
図３（ｃ）の工程以降を同様に行うことで、図６に示す
縦型パワーＭＯＳＦＥＴが完成する。
【００５３】（第４実施形態）本実施形態では、ｐ型ベ
ース領域３やｎ+型ソース領域４をイオン注入によらず
に形成することで、増速酸化の影響によるデバイス特性
の悪化を防止する。図９〜図１１に、本実施形態におけ
る縦型パワーＭＯＳＦＥＴの製造工程を示し、この図に
基づき本実施形態における縦型パワーＭＯＳＦＥＴの製
造方法を説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴの全体構成としては、図１に示す縦型パ
ワーＭＯＳＦＥＴと同様であるため、ここでは製造方法
についてのみ説明する。
ース領域３やｎ+型ソース領域４をイオン注入によらず
に形成することで、増速酸化の影響によるデバイス特性
の悪化を防止する。図９〜図１１に、本実施形態におけ
る縦型パワーＭＯＳＦＥＴの製造工程を示し、この図に
基づき本実施形態における縦型パワーＭＯＳＦＥＴの製
造方法を説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴの全体構成としては、図１に示す縦型パ
ワーＭＯＳＦＥＴと同様であるため、ここでは製造方法
についてのみ説明する。
【００５４】〔図９（ａ）に示す工程〕まず、ｎ+型基
板１を用意したのち、ｎ+型基板１の上にエピタキシャ
ル成長によりｎ-型エピ層２を形成する。続いて、ｎ-型
エピ層２の上に、第１のマスク材となるＣ層５１、第２
のマスク材となるＬＴＯ膜５２、およびレジスト５３を
順に成膜する。
板１を用意したのち、ｎ+型基板１の上にエピタキシャ
ル成長によりｎ-型エピ層２を形成する。続いて、ｎ-型
エピ層２の上に、第１のマスク材となるＣ層５１、第２
のマスク材となるＬＴＯ膜５２、およびレジスト５３を
順に成膜する。
【００５５】〔図９（ｂ）に示す工程〕フォトリソグラ
フィによってレジスト５３の所定領域を開口させた後、
レジスト５３をマスクとしたエッチングを施すことで、
ＬＴＯ膜５２およびＣ層５１の所定領域を開口させる。
フィによってレジスト５３の所定領域を開口させた後、
レジスト５３をマスクとしたエッチングを施すことで、
ＬＴＯ膜５２およびＣ層５１の所定領域を開口させる。
【００５６】〔図９（ｃ）に示す工程〕レジスト５３を
除去したのち、ＬＴＯ膜５２をマスクとしたエッチン
グ、例えばＣＦ4＋Ｏ2を用いたエッチングにより、ｎ-
型エピ層２のうちｐ型ベース領域３の形成予定領域に凹
部を形成する。
除去したのち、ＬＴＯ膜５２をマスクとしたエッチン
グ、例えばＣＦ4＋Ｏ2を用いたエッチングにより、ｎ-
型エピ層２のうちｐ型ベース領域３の形成予定領域に凹
部を形成する。
【００５７】〔図１０（ａ）に示す工程〕ＬＴＯ膜５２
を除去したのち、Ｃ層５１をマスクとした選択的エピタ
キシャル成長を行い、ｎ-型エピ層２の凹部内にｐ型ベ
ース領域３を形成する。
を除去したのち、Ｃ層５１をマスクとした選択的エピタ
キシャル成長を行い、ｎ-型エピ層２の凹部内にｐ型ベ
ース領域３を形成する。
【００５８】〔図１０（ｂ）に示す工程〕例えば、Ｈ2
雰囲気でのエッチングによってＣ層５１を除去したの
ち、ｐ型ベース領域３の表面を含む、ｎ-型エピ層２の
表面上にｎ-型層からなる表面チャネル層５をエピタキ
シャル成長させる。
雰囲気でのエッチングによってＣ層５１を除去したの
ち、ｐ型ベース領域３の表面を含む、ｎ-型エピ層２の
表面上にｎ-型層からなる表面チャネル層５をエピタキ
シャル成長させる。
【００５９】〔図１０（ｃ）に示す工程〕表面チャネル
層５の所定領域に、第３のマスク材となるＣ層５４、第
４のマスク材となるＬＴＯ膜５５、およびレジスト５６
を順に成膜する。
層５の所定領域に、第３のマスク材となるＣ層５４、第
４のマスク材となるＬＴＯ膜５５、およびレジスト５６
を順に成膜する。
【００６０】〔図１１（ａ）に示す工程〕フォトリソグ
ラフィによってレジスト５３の所定領域を開口させた
後、レジスト５６をマスクとしたエッチングを施すこと
で、ＬＴＯ膜５５およびＣ層５４の所定領域を開口させ
る。
ラフィによってレジスト５３の所定領域を開口させた
後、レジスト５６をマスクとしたエッチングを施すこと
で、ＬＴＯ膜５５およびＣ層５４の所定領域を開口させ
る。
【００６１】〔図１１（ｂ）に示す工程〕レジスト５３
を除去したのち、ＬＴＯ膜５５をマスクとしたエッチン
グ、例えばＣＦ4＋Ｏ2を用いたエッチングにより、表面
チャネル層５およびｐ型ベース領域３のうちｎ+型ソー
ス領域４の形成予定領域に凹部を形成する。
を除去したのち、ＬＴＯ膜５５をマスクとしたエッチン
グ、例えばＣＦ4＋Ｏ2を用いたエッチングにより、表面
チャネル層５およびｐ型ベース領域３のうちｎ+型ソー
ス領域４の形成予定領域に凹部を形成する。
【００６２】〔図１１（ｃ）に示す工程〕ＬＴＯ膜５５
を除去したのち、Ｃ層５４をマスクとした選択的エピタ
キシャル成長を行い、表面チャネル層５およびｐ型ベー
ス領域３の凹部内にｎ+型ソース領域４を形成する。
を除去したのち、Ｃ層５４をマスクとした選択的エピタ
キシャル成長を行い、表面チャネル層５およびｐ型ベー
ス領域３の凹部内にｎ+型ソース領域４を形成する。
【００６３】この後、製造工程については図示しない
が、熱酸化によってゲート酸化膜６を形成すると共に、
ゲート酸化膜６の上にゲート電極７を形成する。そし
て、ゲート電極７を覆うように層間絶縁膜８を形成した
のち、層間絶縁膜８に対してコンタクトホールを形成
し、さらに、層間絶縁膜８の上にソース電極９を形成す
ると共に、ｎ+型基板１の裏面側にドレイン電極１０を
形成することで、本実施形態における縦型パワーＭＯＳ
ＦＥＴが完成する。
が、熱酸化によってゲート酸化膜６を形成すると共に、
ゲート酸化膜６の上にゲート電極７を形成する。そし
て、ゲート電極７を覆うように層間絶縁膜８を形成した
のち、層間絶縁膜８に対してコンタクトホールを形成
し、さらに、層間絶縁膜８の上にソース電極９を形成す
ると共に、ｎ+型基板１の裏面側にドレイン電極１０を
形成することで、本実施形態における縦型パワーＭＯＳ
ＦＥＴが完成する。
【００６４】このような縦型パワーＭＯＳＦＥＴにおい
ては、ｐ型ベース領域３とｎ+型ソース領域４を共に選
択的エピタキシャル成長によって形成しているため、こ
れらの表面にダメージ層が形成されない。このため、犠
牲酸化を行う必要がなく、増速酸化による影響を受けな
い。従って、ｎ+型ソース領域４と表面チャネル層５と
の接触部におけるシート抵抗の低抵抗化を図ることがで
き、デバイス特性の悪化を防止することができる。
ては、ｐ型ベース領域３とｎ+型ソース領域４を共に選
択的エピタキシャル成長によって形成しているため、こ
れらの表面にダメージ層が形成されない。このため、犠
牲酸化を行う必要がなく、増速酸化による影響を受けな
い。従って、ｎ+型ソース領域４と表面チャネル層５と
の接触部におけるシート抵抗の低抵抗化を図ることがで
き、デバイス特性の悪化を防止することができる。
【００６５】（第５実施形態）上記各実施形態では、縦
型パワーＭＯＳＦＥＴの構成やｐ型ベース領域３および
ｎ+型ソース領域の形成方法に基づいて増速酸化の影響
を無くしているが、ｐ型ベース領域３やｎ+型ソース領
域４を形成した後におけるＣ層の除去方法を変更するこ
とによっても同様の効果を得ることができる。
型パワーＭＯＳＦＥＴの構成やｐ型ベース領域３および
ｎ+型ソース領域の形成方法に基づいて増速酸化の影響
を無くしているが、ｐ型ベース領域３やｎ+型ソース領
域４を形成した後におけるＣ層の除去方法を変更するこ
とによっても同様の効果を得ることができる。
【００６６】すなわち、従来の製造工程に対して、ｐ型
ベース領域３やｎ+型ソース領域４の形成後のＣ層の除
去をエッチングによって行うようにする。このように、
Ｃ層の除去を犠牲酸化ではなくエッチングによって行う
ことで、犠牲酸化の際に生じる増速酸化の問題をなくす
ことができ、良好なデバイス特性の縦型パワーＭＯＳＦ
ＥＴを得ることができる。
ベース領域３やｎ+型ソース領域４の形成後のＣ層の除
去をエッチングによって行うようにする。このように、
Ｃ層の除去を犠牲酸化ではなくエッチングによって行う
ことで、犠牲酸化の際に生じる増速酸化の問題をなくす
ことができ、良好なデバイス特性の縦型パワーＭＯＳＦ
ＥＴを得ることができる。
【００６７】具体的には、ｐ型ベース領域３やｎ+型ソ
ース領域４を形成した後、Ｈ2雰囲気中もしくはＨＣｌ
雰囲気中に基板を入れることにより、または、ＳＣ１を
用いることにより、Ｃ層除去のためのエッチングを行う
ことができる。このように、Ｈ 2雰囲気やＨＣｌ雰囲気
に曝したり、ＳＣ１を用いたエッチングを行うことによ
り、化学反応を用いてエッチングを行えるため、Ｃ層除
去時のダメージを少なすることができる。
ース領域４を形成した後、Ｈ2雰囲気中もしくはＨＣｌ
雰囲気中に基板を入れることにより、または、ＳＣ１を
用いることにより、Ｃ層除去のためのエッチングを行う
ことができる。このように、Ｈ 2雰囲気やＨＣｌ雰囲気
に曝したり、ＳＣ１を用いたエッチングを行うことによ
り、化学反応を用いてエッチングを行えるため、Ｃ層除
去時のダメージを少なすることができる。
【００６８】また、反応性イオンエッチング（ＲＩＥ）
法によってＣ層除去のためのエッチングを行うことも可
能である。このようにすると、熱処理装置を用いないで
Ｃ層除去が行えるため、製造工程の簡略化を図ることが
できる。
法によってＣ層除去のためのエッチングを行うことも可
能である。このようにすると、熱処理装置を用いないで
Ｃ層除去が行えるため、製造工程の簡略化を図ることが
できる。
【００６９】（他の実施形態）上記各実施形態において
は蓄積型の縦型パワーＭＯＳＦＥＴに関して、本発明を
適用した場合について説明したが、第３〜第５実施形態
に関しては、反転型の縦型パワーＭＯＳＦＥＴに適用す
ることも可能である。この場合、第３〜第５実施形態に
おける表面チャネル層５を無くした構成となる。
は蓄積型の縦型パワーＭＯＳＦＥＴに関して、本発明を
適用した場合について説明したが、第３〜第５実施形態
に関しては、反転型の縦型パワーＭＯＳＦＥＴに適用す
ることも可能である。この場合、第３〜第５実施形態に
おける表面チャネル層５を無くした構成となる。
【００７０】なお、反転型の縦型パワーＭＯＳＦＥＴに
おいて第４実施形態を適用した場合には、ｎ+型ソース
領域４のうち、ｐ型ベース領域３側の端部は、ｐ型ベー
ス領域３と同じ高さになり、ｎ+型ソース領域４のうち
ｐ型ベース領域３から離れる部位は、ｐ型ベース領域３
よりも凹んだ構成となる。
おいて第４実施形態を適用した場合には、ｎ+型ソース
領域４のうち、ｐ型ベース領域３側の端部は、ｐ型ベー
ス領域３と同じ高さになり、ｎ+型ソース領域４のうち
ｐ型ベース領域３から離れる部位は、ｐ型ベース領域３
よりも凹んだ構成となる。
【図１】本発明の第１実施形態における縦型パワーＭＯ
ＳＦＥＴの断面構成を示す図である。
ＳＦＥＴの断面構成を示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】本発明の第２実施形態における縦型パワーＭＯ
ＳＦＥＴの断面構成を示す図である。
ＳＦＥＴの断面構成を示す図である。
【図５】図４に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図６】本発明の第３実施形態における縦型パワーＭＯ
ＳＦＥＴの断面構成を示す図である。
ＳＦＥＴの断面構成を示す図である。
【図７】図６に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図８】図７に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図９】本発明の第４実施形態における縦型パワーＭＯ
ＳＦＥＴの製造工程を示す図である。
ＳＦＥＴの製造工程を示す図である。
【図１０】図９に続く縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。
程を示す図である。
【図１１】図１０に続く縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図１２】従来の縦型パワーＭＯＳＦＥＴの断面構成を
示す図である。
示す図である。
【図１３】図１２に示す縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図１４】図１２に示す縦型パワーＭＯＳＦＥＴの製造
工程の詳細を示した図である。
工程の詳細を示した図である。
【図１５】図１２に示す縦型パワーＭＯＳＦＥＴの製造
工程の詳細を示した図である。
工程の詳細を示した図である。
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ型ベース領
域、４…ｎ+型ソース領域、５…表面チャネル層、６…
ゲート酸化膜、７…ゲート電極、９…ソース電極、１０
…ドレイン電極、２０…ｎ--型エピ層。
域、４…ｎ+型ソース領域、５…表面チャネル層、６…
ゲート酸化膜、７…ゲート電極、９…ソース電極、１０
…ドレイン電極、２０…ｎ--型エピ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ａ ６５８Ｅ ６５８Ｇ
Claims (17)
- 【請求項１】 主表面及び裏面を有し、炭化珪素よりな
る第１導電型の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面上及び前記半導体層の表面上にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第１導電型の表面チャネル
層（５）と、 前記表面チャネル層の表面に形成されたゲート酸化膜
（６）と、 前記ゲート酸化膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極（１
０）とを備え、 前記表面チャネル層及び前記ソース領域の表面上には、
エピタキシャル成長によって形成された炭化珪素からな
る酸化用膜（２０）が備えられていることを特徴とする
炭化珪素半導体装置。 - 【請求項２】 前記酸化用膜は、前記表面チャネル層よ
りも低濃度で構成された第１導電型の炭化珪素で構成さ
れていることを特徴とする請求項１に記載の炭化珪素半
導体装置。 - 【請求項３】 主表面及び裏面を有し、炭化珪素よりな
る第１導電型の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面上及び前記半導体層の表面上にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第１導電型の表面チャネル
層（５）と、 前記表面チャネル層の表面に形成されたゲート酸化膜
（６）と、 前記ゲート酸化膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極（１
０）とを備え、 前記ソース領域のうち、前記表面チャネル層側の端部
は、前記表面チャネル層の下方まで入り込んだ構成とな
っていることを特徴とする炭化珪素半導体装置。 - 【請求項４】 主表面及び裏面を有し、炭化珪素よりな
る第１導電型の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面上及び前記半導体層の表面上にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第１導電型の表面チャネル
層（５）と、 前記表面チャネル層の表面に形成されたゲート酸化膜
（６）と、 前記ゲート酸化膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極（１
０）とを備え、 前記ソース領域のうち、前記表面チャネル層側の端部
は、前記表面チャネル層と同じ高さになっており、前記
ソース領域のうち前記表面チャネル層から離れる部位
は、前記表面チャネル層よりも凹んだ構成となっている
ことを特徴とする炭化珪素半導体装置。 - 【請求項５】 主表面及び裏面を有し、炭化珪素よりな
る第１導電型の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ソース領域と前記半導体層の間における前記ベース
領域の表面に形成されたゲート酸化膜（６）と、 前記ゲート酸化膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極（１
０）とを備え、 前記ソース領域のうち、前記ベース領域側の端部は、前
記ベース領域と同じ高さになっており、前記ソース領域
のうち前記ベース領域から離れる部位は、前記ベース領
域よりも凹んだ構成となっていることを特徴とする炭化
珪素半導体装置。 - 【請求項６】 主表面及び裏面を有し、炭化珪素よりな
る第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第１導電型の表面チャネル層（５）を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、該ベース領域の深さよりも浅い第１導電型の
ソース領域（４）を形成する工程と、 前記ソース領域を含む、前記表面チャネル層の表面上に
炭化珪素よりなる第１導電型の酸化用膜（２０）を形成
する工程と、 熱酸化により、前記酸化用膜を酸化させることによって
ゲート酸化膜（６）を形成する工程と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有していることを特徴とする炭化珪素半導体
装置の製造方法。 - 【請求項７】 前記酸化用膜を形成する工程では、前記
酸化用膜の不純物濃度を前記表面チャネル層よりも低濃
度とすることを特徴とする請求項６に記載の炭化珪素半
導体装置の製造方法。 - 【請求項８】 前記ゲート酸化膜を形成する工程では、
前記酸化用膜が無くなるまで前記ゲート酸化膜を形成す
ることを特徴とする請求項６又は７に記載の炭化珪素半
導体装置の製造方法。 - 【請求項９】 主表面及び裏面を有し、炭化珪素よりな
る第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第１導電型の表面チャネル層（５）を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、イオン注入により、該ベース領域の深さより
も浅い第１導電型のソース領域（４）を形成する工程
と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜（６）を形成する工程と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有し、 前記ソース領域を形成する工程では、前記イオン注入を
傾斜させて行うことで、前記ソース領域の一部が前記表
面チャネル層の下方に入り込むようにすることを特徴と
する炭化珪素半導体装置の製造方法。 - 【請求項１０】 主表面及び裏面を有し、炭化珪素より
なる第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第１導電型の表面チャネル層（５）を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、イオン注入により、該ベース領域の深さより
も浅い第１導電型のソース領域（４）を形成する工程
と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜（６）を形成する工程と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有し、 前記ソース領域を形成する工程では、前記イオン注入を
行った後に、注入されたイオンを熱拡散させ、前記イオ
ン注入が成された領域よりも前記表面チャネル層側に前
記ソース領域を拡大させることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項１１】 主表面及び裏面を有し、炭化珪素より
なる第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、イオン注入によ
り、該ベース領域の深さよりも浅い第１導電型のソース
領域（４）を形成する工程と、 熱酸化により、前記半導体層、前記ベース領域および前
記ソース領域の上にゲート酸化膜（６）を形成する工程
と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有し、 前記ソース領域を形成する工程では、前記イオン注入を
行った後に、注入されたイオンを熱拡散させ、前記イオ
ン注入が成された領域よりも前記表面チャネル層側に前
記ソース領域を拡大させることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項１２】 前記ソース領域を形成する工程では、
前記イオン注入を行った後、少なくとも該イオン注入が
成された領域（４２）の表面にキャップ層（４３）を配
置し、この状態で前記熱拡散を行うことを特徴とする請
求項１０又は１１に記載の炭化珪素半導体装置の製造方
法。 - 【請求項１３】 主表面及び裏面を有し、炭化珪素より
なる第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第１導電型の表面チャネル層（５）を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、該ベース領域の深さよりも浅い第１導電型の
ソース領域（４）を形成する工程と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜（６）を形成する工程と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記半導体層の所
定領域に凹部を形成した後、該凹部内に選択的にエピタ
キシャル成長を行うことで、前記ベース領域を形成し、 前記ソース領域を形成する工程では、前記表面チャネル
層および前記ベース領域の所定領域に凹部を形成した
後、該凹部内に選択的にエピタキシャル成長を行うこと
で、前記ソース領域を形成することを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項１４】 主表面及び裏面を有し、炭化珪素より
なる第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第１導電型のソース領域（４）を形成す
る工程と、 熱酸化により、前記半導体層、前記ベース領域および前
記ソース領域の上にゲート酸化膜（６）を形成する工程
と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記半導体層の所
定領域に凹部を形成した後、該凹部内に選択的にエピタ
キシャル成長を行うことで、前記ベース領域を形成し、 前記ソース領域を形成する工程では、前記ベース領域の
所定領域に凹部を形成した後、該凹部内に選択的にエピ
タキシャル成長を行うことで、前記ソース領域を形成す
ることを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項１５】 主表面及び裏面を有し、炭化珪素より
なる第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第１導電型の表面チャネル層（５）を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、該ベース領域の深さよりも浅い第１導電型の
ソース領域（４）を形成する工程と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜（６）を形成する工程と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記ベース領域を
形成した後、該ベース領域の表面に形成されたＣ層をエ
ッチングによって除去し、 前記ソース領域を形成する工程では、前記ソース領域を
形成した後、該ソース領域の表面に形成されたＣ層をエ
ッチングによって除去することを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項１６】 主表面及び裏面を有し、炭化珪素より
なる第１導電型の半導体基板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第１導電型のソース領域（４）を形成す
る工程と、 熱酸化により、前記半導体層、前記ベース領域および前
記ソース領域の上にゲート酸化膜（６）を形成する工程
と、 前記ゲート酸化膜の上にゲート電極（７）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（９）を形成する工程と、 前記半導体基板の裏面にドレイン電極（１０）を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記ベース領域を
形成した後、該ベース領域の表面に形成されたＣ層をエ
ッチングによって除去し、 前記ソース領域を形成する工程では、前記ソース領域を
形成した後、該ソース領域の表面に形成されたＣ層をエ
ッチングによって除去することを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項１７】 前記ベース領域を形成する工程、もし
くは前記ソース領域を形成する工程では、Ｈ2雰囲気に
よるエッチング、ＨＣｌ雰囲気によるエッチング、ＳＣ
１によるエッチング、もしくは反応性イオンエッチング
のいずれかによって前記Ｃ層を除去することを特徴とす
る請求項１５又は１６に記載の炭化珪素半導体装置の製
造方法。
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