JP2002270838A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
増速酸化の影響によるデバイス特性の悪化を防止する。
る 【解決手段】 n+型ソース領域4および表面チャネル
層5の上に、表面チャネル層5よりも低濃度となるn--
型エピ層20をエピタキシャル成長させる。そして、こ
のn--型エピ層20を熱酸化することで、ゲート酸化膜
6を形成する。このようにすれば、表面チャネル層5お
よびn+型ソース領域4の上の領域、すなわち、ゲート
電極7の下層に位置する領域においては、n+型ソース
領域4の増速酸化の影響を受けることなく、均一な膜厚
かつ平坦なゲート酸化膜6を形成することができる。こ
れにより、増速酸化によってn+型ソース領域4が薄く
ならず、デバイス特性の悪化を防止することができる。
Description
及びその製造方法に関し、特に絶縁ゲート型電界効果ト
ランジスタ、とりわけ大電力用の縦型パワーMOSFE
Tに関するものである。
て、例えば、特開平10−308510号公報に示され
る縦型パワーMOSFETが挙げられる。この炭化珪素
半導体装置の断面構成を図12に示す。
び裏面を有する炭化珪素からなるn +型基板1と、この
n+型基板1の上にエピタキシャル成長されたn-型エピ
層2と、n-型エピ層2の表層部に形成されたp型ベー
ス領域3及びn+型ソース領域4と、p型ベース領域3
の表面上において隣り同士のn+型ソース領域4をつな
ぐように形成されたn-型層からなる表面チャネル層5
と、この表面チャネル層5の上にゲート酸化膜6を介し
て形成されたゲート電極7と、層間絶縁膜8を介してn
+型ソース領域4及びp型ベース領域3に電気的に接続
されたソース電極9と、n+型基板1の裏面に電気的に
接続されたドレイン電極10とを有して構成されてい
る。
SFETは、以下の工程によって製造される。図13
に、従来の縦型パワーMOSFETの製造工程を示し、
この図に従って従来の縦型パワーMOSFETの製造方
法について説明する。
板1の上にn-型エピ層2をエピタキシャル成長させ、
その後、イオン注入等により、n-型エピ層2の表層部
にp型ベース領域3を形成する。続いて、図13(b)
に示すようにp型ベース領域3を含むn-型エピ層2の
表面にn-型層からなる表面チャネル層5を形成したの
ち、イオン注入により、図13(c)に示すようにn+
型ソース領域4を形成する。そして、図13(d)に示
すように熱酸化(ゲート酸化)によってゲート酸化膜6
を形成したのち、ゲート酸化膜6の上にゲート電極7を
形成し、さらに、ゲート電極7の上に層間絶縁膜8を介
してソース電極9を形成すると共に、n+型基板1の裏
面側にドレイン電極10を形成することで、縦型パワー
MOSFETが完成する。
FETを製造するに際し、p型ベース領域3やn+型ソ
ース領域4を形成する際にイオン注入を行った場合、活
性化アニール時に形成されるC(カーボン)層を除去す
る必要があり、そのため犠牲酸化やゲート酸化を行う
と、イオン注入層の注入ダメージによって増速酸化がお
き、以下のような問題が生じた。
問題点について、図14を参照して説明する。図14
(a)に示すように、イオン注入によってp型ベース領
域3を形成した後に犠牲酸化を行うと、図14(b)に
示すように、増速酸化によってp型ベース領域3上の犠
牲酸化膜100が厚く形成される。このため、犠牲酸化
膜100を除去した後にp型ベース領域3の表面とn-
型エピ層2の表面との間に段差(傾斜)が残り、図14
(c)に示すように、後工程で形成される表面チャネル
層5に段差が受け継がれてしまう。
が残っていると、酸化速度の面方位依存性があることか
ら、段差部分とその他の部分とにおいて酸化速度が相違
することになる。そして、酸化速度がSi面において一
番遅く、C面に近づくに連れて早くなってくることか
ら、ゲート酸化を行った時には、図14(d)に示すよ
うに、ゲート酸化膜6が表面チャネル層5のうち平坦部
分上に形成された箇所よりも段差部分(傾斜部分)上に
形成された箇所の方が厚くなる。このため、ゲート酸化
膜6が厚くなった箇所では酸化膜直下に十分な蓄積状態
を形成することができず、チャネル抵抗が増大してしま
うという問題が生じる。
る問題点について、図15を参照して説明する。なお、
図15では簡略化のため、上述したp型ベース領域3の
増速酸化に起因する表面チャネル層5の段差については
記載していないものとする。
層5を形成したのち、イオン注入によってn+型ソース
領域4を形成する。この後、犠牲酸化を行うと、図15
(b)に示すように、増速酸化によってn+型ソース領
域4上の犠牲酸化膜101が厚く形成される。このた
め、犠牲酸化膜101を除去した後に段差が残り、その
後、ゲート酸化膜6を形成する際に、上述したp型ベー
ス領域3の形成に起因する問題点と同様の問題が生じ
る。また、増速酸化によってn+型ソース領域4が薄く
なることから、表面チャネル層5との接触部におけるシ
ート抵抗が高くなるという問題も生じる。
って形成される不純物領域の増速酸化の影響によるデバ
イス特性の悪化を防止することを目的とする。
め、請求項1に記載の発明では、表面チャネル層(5)
及びソース領域(4)の表面上に、エピタキシャル成長
によって炭化珪素からなる酸化用膜(20)を備えるこ
とを特徴としている。このように、エピタキシャル成長
によって酸化用膜を形成しておき、この酸化用膜を用い
てゲート酸化膜を形成すれば、ソース領域が増速酸化さ
れることによる影響を無くすことができ、ソース領域と
表面チャネル層との接触部におけるシート抵抗が高くな
る等のデバイス特性の悪化を防止することができる。
面チャネル層よりも低濃度で構成することを特徴とす
る。このようにすれば、酸化用膜が形成されたことによ
って実質的に厚くなった表面チャネル層をピンチオフさ
せ易くなり、ノーマリオフ型の炭化珪素半導体装置にし
易くなる。
(4)のうち、表面チャネル層(5)側の端部は、表面
チャネル層の下方まで入り込んだ構成となっていること
を特徴としている。このような構成とすれば、ソース領
域を部分的に表面チャネル層の下方にまで入り込ませた
位置では増速酸化が成されない。このため、ソース領域
と表面チャネル層との接触部におけるシート抵抗の低抵
抗化を図ることができ、デバイス特性の悪化を防止する
ことができる。
(4)のうち、表面チャネル層(5)側の端部は、表面
チャネル層と同じ高さになっており、ソース領域のうち
表面チャネル層から離れる部位は、表面チャネル層より
も凹んだ構成となっていることを特徴としている。この
ような構成は、ソース領域を熱拡散させることによって
形成される。このようにすると、ソース領域のうち熱拡
散によって拡大した領域が増速酸化されないようにでき
るため、請求項3と同様の効果を得ることができる。な
お、請求項5は、請求項4に記載の炭化珪素半導体装置
を反転型にしたものに相当し、請求項4と同様の効果を
得ることができる。
(4)を含む、表面チャネル層(5)の表面上に炭化珪
素よりなる第1導電型の酸化用膜(20)を形成し、熱
酸化により、酸化用膜を酸化させることによってゲート
酸化膜(6)を形成することを特徴としている。このよ
うに、エピタキシャル成長によって酸化用膜を形成して
おき、この酸化用膜を用いてゲート酸化膜を形成すれ
ば、ソース領域が増速酸化されることによる影響を無く
すことができ、ソース領域と表面チャネル層との接触部
におけるシート抵抗が高くなる等のデバイス特性の悪化
を防止することができる。
ように、酸化用膜の不純物濃度を表面チャネル層よりも
低濃度とすれば、請求項2と同様の効果を得ることがで
きる。また、請求項8に示すように、ゲート酸化膜を形
成する工程において、酸化用膜が無くなるまでゲート酸
化膜を形成されるようにすること、つまり、ゲート酸化
膜に必要とされる厚さ分だけ酸化用膜を形成しておけ
ば、表面チャネル層5の厚み分だけとなり、より請求項
2に記載の効果が得やすくなる。
(4)を形成する工程では、イオン注入を傾斜させて行
うことで、ソース領域の一部が表面チャネル層の下方に
入り込むようにすることを特徴としている。このよう
に、イオン注入を斜めに行うことによって、ソース領域
の一部を表面チャネル層の下方まで入り込ませることが
できる。このため、この表面チャネル層の下方まで入り
込んだ領域においてはソース領域が増速酸化されず、請
求項3に示す効果を得ることができる。
(4)を形成する工程では、イオン注入を行った後に、
注入されたイオンを熱拡散させ、イオン注入が成された
領域よりも表面チャネル層(5)側にソース領域を拡大
させることを特徴としている。このように、ソース領域
を熱拡散させることによって拡大させた場合、その拡大
された領域においてはイオン注入によるダメージがない
ため、増速酸化が行われず、請求項4に示す効果を得る
ことができる。なお、請求項11に記載の発明は、請求
項10に記載の炭化珪素半導体装置を反転型にしたもの
に相当し、請求項10と同様の効果を得ることができ
る。
を形成する工程では、イオン注入を行った後、少なくと
も該イオン注入が成された領域(42)の表面にキャッ
プ層(43)を配置し、この状態で熱拡散を行うことを
特徴としている。このように、キャップ層を配置した状
態で熱拡散を行うようにすれば、熱拡散時にイオンが外
方拡散することを防止することができる。
(3)を形成する工程では、半導体層(2)の所定領域
に凹部を形成した後、該凹部内に選択的にエピタキシャ
ル成長を行うことでベース領域を形成し、ソース領域
(4)を形成する工程では、表面チャネル層およびベー
ス領域の所定領域に凹部を形成した後、該凹部内に選択
的にエピタキシャル成長を行うことでソース領域を形成
することを特徴としている。このように、選択的エピタ
キシャル成長によってベース領域やソース領域を形成す
るようにすれば、イオン注入によるダメージがないた
め、増速酸化による影響を受けず、増速酸化に起因する
デバイス特性の悪化を防止することができる。なお、請
求項14に記載の発明は、請求項13に記載の炭化珪素
半導体装置を反転型にしたものに相当し、請求項13と
同様の効果を得ることができる。
(3)を形成する工程では、ベース領域を形成した後、
該ベース領域の表面に形成されたC層をエッチングによ
って除去し、ソース領域(4)を形成する工程では、ソ
ース領域を形成した後、該ソース領域の表面に形成され
たC層をエッチングによって除去することを特徴として
いる。このように、不純物層の形成後に行うC層除去を
犠牲酸化ではなくエッチングによって行うようにするこ
とで、増速酸化の影響を受けないようにできるため、増
速酸化に起因するデバイス特性の悪化を防止することが
できる。なお、請求項16に記載の発明は、請求項15
に記載の炭化珪素半導体装置を反転型にしたものに相当
し、請求項15と同様の効果を得ることができる。
ース領域を形成する工程、もしくはソース領域を形成す
る工程では、H2雰囲気によるエッチング、HCl雰囲
気によるエッチング、SC1によるエッチング、もしく
は反応性イオンエッチングのいずれかによってC層を除
去することができる。これらのエッチングによれば、化
学反応によるエッチングであるため、C層除去時のダメ
ージを少なくすることができる。また、反応性イオンエ
ッチングによれば、熱処理装置を用いなくてもエッチン
グを行えるため、製造工程の簡略化を図ることができ
る。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
の第1実施形態における縦型パワーMOSFETの断面
構成を示す。以下、この図に基づいて本実施形態におけ
る縦型パワーMOSFETの構成についての説明を行う
が、図12に示した従来の縦型パワーMOSFETと同
様の部分については説明を省略し、従来と異なる部分に
ついてのみ説明する。
ネル層5およびn+型ソース領域4の上面に、表面チャ
ネル層5よりも低濃度で構成されたn--型エピ層20が
形成された構成となっており、このn--型エピ層20を
熱酸化することによってゲート酸化膜6が形成されてい
るていう点が異なる。
MOSFETの製造工程を示し、これらの図に従って縦
型パワーMOSFETの製造方法について説明する。
板1を用意したのち、n+型基板1の上にエピタキシャ
ル成長によりn-型エピ層2を形成する。続いて、n-型
エピ層2の表層部にp型ベース領域3を形成したのち、
さらに、p型ベース領域3の表面を含む、n-型エピ層
2の表面上にn-型層からなる表面チャネル層5をエピ
タキシャル成長させる。
5の所定領域にLTOからなるマスク層21を配置した
のち、マスク層21をマスクとしたイオン注入を行うこ
とにより、n-型エピ層2およびp型ベース領域3の所
定領域に、p型ベース領域3よりも浅いn+型ソース領
域4を形成する。
除去したのち、n+型ソース領域4および表面チャネル
層5の上に、表面チャネル層5よりも低濃度となるn--
型エピ層20をエピタキシャル成長させる。このn--型
エピ層20が、本発明でいう酸化用膜となる。
--型エピ層20の上に、LTOからなるマスク層22を
配置する。そして、マスク層22の所定領域を開口させ
たのち、マスク層22をマスクとしたエッチングを行
い、n+型ソース領域4を貫通し、p型ベース領域3ま
で達する凹部を形成する。
除去したのち、熱酸化を行ってゲート酸化膜6を形成す
る。このとき、表面チャネル層5およびn+型ソース領
域4の上にn--型エピ層20が形成されていることか
ら、この領域においてはn--型エピ層20が消費されて
ゲート酸化膜6が形成される。このため、表面チャネル
層5およびn+型ソース領域4の上の領域、すなわち、
次の工程で形成されるゲート電極7の下層に位置する領
域においては、n+型ソース領域4の増速酸化の影響を
受けることなく、均一な膜厚かつ平坦なゲート酸化膜6
を形成することができる。
の上にポリシリコン層を形成したのち、ポリシリコン層
をパターニングすることで、少なくとも表面チャネル層
5の上にゲート電極7を形成する。
が、ゲート電極7を覆うように層間絶縁膜8を形成した
のち、層間絶縁膜8に対してコンタクトホールを形成
し、さらに、層間絶縁膜8の上にソース電極9を形成す
ると共に、n+型基板1の裏面側にドレイン電極10を
形成することで、図1に示した縦型パワーMOSFET
が完成する。
いては、n+型ソース領域4および表面チャネル層5の
上にn--型エピ層20を形成し、このn--型エピ層20
によってゲート酸化膜6を形成しているため、ゲート酸
化膜6を均一な膜厚かつ平坦に形成することができる。
このため、n+型ソース領域4が増速酸化されることに
よる影響を無くすことができ、n+型ソース領域4と表
面チャネル層5との接触部におけるシート抵抗が高くな
る等のデバイス特性の悪化を防止することができる。
p型ベース領域3の表面電位を固定するために、表面の
n-型層をエッチングする例を示したが、マスク材22
を用いてエッチングを行わず、n-型層を貫通するよう
にp+型層へ反転するためのイオン注入を行う方法を用
いることもできる。
質的に表面チャネル層5が厚くなったのと同様となるた
め、ゲート電圧を印加してない時に表面チャネル層5を
ピンチオフすることが難しくなると考えられるが、n--
型エピ層20を表面チャネル層5よりも低濃度で形成し
ていることから、厚くなった影響は小さくピンチオフさ
せ易くなり、ノーマリオフ型の縦型パワーMOSFET
とすることが可能となる。
うにした例を挙げているが、実際には、n--型エピ層2
0の膜厚と熱酸化時間との調整により、ゲート酸化膜6
の完成時にn--型エピ層20がちょうど無くなるように
してもよい。このようにすれば、より容易にノーマリオ
フ型の縦型パワーMOSFETとすることができる。
施形態における縦型パワーMOSFETの断面構成を示
す。なお、本実施形態の縦型パワーMOSFETの構成
は、図12に示す従来のものとほぼ同様であるため、異
なる部分についてのみ説明する。
ーMOSFETは、従来に対して、n+型ソース領域4
のうち表面チャネル層5側の端部が傾斜しており、この
傾斜した領域が表面チャネル層5の下方に入り込んでい
る点が異なる。
Tの製造工程を示し、これらの図に従って縦型パワーM
OSFETの製造方法について説明する。
た第1実施形態における図2(a)と同様の工程を行
い、n+型基板1の上にn-型エピ層2を形成すると共
に、n-型エピ層2の表層部にp型ベース領域3を形成
し、さらに、表面チャネル層5を形成する。
チャネル層5の所定領域にLTOからなるマスク層31
を配置したのち、マスク層31をマスクとしたイオン注
入を行うことにより、n-型エピ層2およびp型ベース
領域3の所定領域に、p型ベース領域3よりも浅いn+
型ソース領域4を形成する。このとき、イオン注入を傾
斜させて行い、表面チャネル層5の下方にまでn+型ソ
ース領域4が部分的に入り込むようにする。
化を行い、図5(c)に示すように、ゲート酸化膜6を
形成する。このとき、n+型ソース領域4において増速
酸化が成されることになるが、n+型ソース領域4を部
分的に表面チャネル層5の下方にまで入り込ませた位置
では増速酸化が成されない。このため、n+型ソース領
域4と表面チャネル層5との接触部におけるシート抵抗
の低抵抗化を図ることができ、デバイス特性の悪化を防
止することができる。
図3(c)の工程以降を同様に行うことで、図4に示す
縦型パワーMOSFETが完成する。
施形態における縦型パワーMOSFETの断面構成を示
す。なお、本実施形態の縦型パワーMOSFETの構成
は、図12に示す従来のものとほぼ同様であるため、異
なる部分についてのみ説明する。
ーMOSFETは、従来に対して、n+型ソース領域4
を形成するための不純物を熱拡散させることで、n+型
ソース領域4のうち熱拡散によって拡大した領域が増速
酸化されないようにした点が異なる。このため、n+型
ソース領域4のうち、表面チャネル層5側の端部は、表
面チャネル層5と同じ高さになっており、n+型ソース
領域4のうち表面チャネル層5から離れる部位は、表面
チャネル層5よりも凹んだ構成となっている。
MOSFETの製造工程を示し、これらの図に従って縦
型パワーMOSFETの製造方法について説明する。
た第1実施形態における図2(a)と同様の工程を行
い、n+型基板1の上にn-型エピ層2を形成すると共
に、n-型エピ層2の表層部にp型ベース領域3を形成
し、さらに、表面チャネル層5を形成する。続いて、図
7(b)に示す工程では、表面チャネル層5の所定領域
にLTOからなるマスク層41を配置したのち、マスク
層31をマスクとしたイオン注入を行うことにより、n
-型エピ層2およびp型ベース領域3の所定領域にp型
ベース領域3よりも浅いn+型層42を形成する。
層42および表面チャネル層5の上に外方拡散防止用の
Cキャップ層43を形成したのち、例えば1900℃程
度で熱処理することで、n+型層42内の不純物を熱拡
散させる。これにより、n+型ソース領域4が形成され
る。
ち、図8(a)に示すように、フォトエッチングによっ
て表面チャネル層5のうちの不要部分を選択的に除去
し、その後、図8(b)に示されるように、熱酸化によ
ってゲート酸化膜6を形成する。このとき、n+型ソー
ス領域4において増速酸化が成されることになるが、n
+型ソース領域4を熱拡散によって形成し、熱拡散によ
って広がった部分においてイオン注入ダメージが無い状
態とされていることから、この位置では増速酸化が成さ
れない。このため、n+型ソース領域4と表面チャネル
層5との接触部におけるシート抵抗の低抵抗化を図るこ
とができ、デバイス特性の悪化を防止することができ
る。
図3(c)の工程以降を同様に行うことで、図6に示す
縦型パワーMOSFETが完成する。
ース領域3やn+型ソース領域4をイオン注入によらず
に形成することで、増速酸化の影響によるデバイス特性
の悪化を防止する。図9〜図11に、本実施形態におけ
る縦型パワーMOSFETの製造工程を示し、この図に
基づき本実施形態における縦型パワーMOSFETの製
造方法を説明する。なお、本実施形態における縦型パワ
ーMOSFETの全体構成としては、図1に示す縦型パ
ワーMOSFETと同様であるため、ここでは製造方法
についてのみ説明する。
板1を用意したのち、n+型基板1の上にエピタキシャ
ル成長によりn-型エピ層2を形成する。続いて、n-型
エピ層2の上に、第1のマスク材となるC層51、第2
のマスク材となるLTO膜52、およびレジスト53を
順に成膜する。
フィによってレジスト53の所定領域を開口させた後、
レジスト53をマスクとしたエッチングを施すことで、
LTO膜52およびC層51の所定領域を開口させる。
除去したのち、LTO膜52をマスクとしたエッチン
グ、例えばCF4+O2を用いたエッチングにより、n-
型エピ層2のうちp型ベース領域3の形成予定領域に凹
部を形成する。
を除去したのち、C層51をマスクとした選択的エピタ
キシャル成長を行い、n-型エピ層2の凹部内にp型ベ
ース領域3を形成する。
雰囲気でのエッチングによってC層51を除去したの
ち、p型ベース領域3の表面を含む、n-型エピ層2の
表面上にn-型層からなる表面チャネル層5をエピタキ
シャル成長させる。
層5の所定領域に、第3のマスク材となるC層54、第
4のマスク材となるLTO膜55、およびレジスト56
を順に成膜する。
ラフィによってレジスト53の所定領域を開口させた
後、レジスト56をマスクとしたエッチングを施すこと
で、LTO膜55およびC層54の所定領域を開口させ
る。
を除去したのち、LTO膜55をマスクとしたエッチン
グ、例えばCF4+O2を用いたエッチングにより、表面
チャネル層5およびp型ベース領域3のうちn+型ソー
ス領域4の形成予定領域に凹部を形成する。
を除去したのち、C層54をマスクとした選択的エピタ
キシャル成長を行い、表面チャネル層5およびp型ベー
ス領域3の凹部内にn+型ソース領域4を形成する。
が、熱酸化によってゲート酸化膜6を形成すると共に、
ゲート酸化膜6の上にゲート電極7を形成する。そし
て、ゲート電極7を覆うように層間絶縁膜8を形成した
のち、層間絶縁膜8に対してコンタクトホールを形成
し、さらに、層間絶縁膜8の上にソース電極9を形成す
ると共に、n+型基板1の裏面側にドレイン電極10を
形成することで、本実施形態における縦型パワーMOS
FETが完成する。
ては、p型ベース領域3とn+型ソース領域4を共に選
択的エピタキシャル成長によって形成しているため、こ
れらの表面にダメージ層が形成されない。このため、犠
牲酸化を行う必要がなく、増速酸化による影響を受けな
い。従って、n+型ソース領域4と表面チャネル層5と
の接触部におけるシート抵抗の低抵抗化を図ることがで
き、デバイス特性の悪化を防止することができる。
型パワーMOSFETの構成やp型ベース領域3および
n+型ソース領域の形成方法に基づいて増速酸化の影響
を無くしているが、p型ベース領域3やn+型ソース領
域4を形成した後におけるC層の除去方法を変更するこ
とによっても同様の効果を得ることができる。
ベース領域3やn+型ソース領域4の形成後のC層の除
去をエッチングによって行うようにする。このように、
C層の除去を犠牲酸化ではなくエッチングによって行う
ことで、犠牲酸化の際に生じる増速酸化の問題をなくす
ことができ、良好なデバイス特性の縦型パワーMOSF
ETを得ることができる。
ース領域4を形成した後、H2雰囲気中もしくはHCl
雰囲気中に基板を入れることにより、または、SC1を
用いることにより、C層除去のためのエッチングを行う
ことができる。このように、H 2雰囲気やHCl雰囲気
に曝したり、SC1を用いたエッチングを行うことによ
り、化学反応を用いてエッチングを行えるため、C層除
去時のダメージを少なすることができる。
法によってC層除去のためのエッチングを行うことも可
能である。このようにすると、熱処理装置を用いないで
C層除去が行えるため、製造工程の簡略化を図ることが
できる。
は蓄積型の縦型パワーMOSFETに関して、本発明を
適用した場合について説明したが、第3〜第5実施形態
に関しては、反転型の縦型パワーMOSFETに適用す
ることも可能である。この場合、第3〜第5実施形態に
おける表面チャネル層5を無くした構成となる。
おいて第4実施形態を適用した場合には、n+型ソース
領域4のうち、p型ベース領域3側の端部は、p型ベー
ス領域3と同じ高さになり、n+型ソース領域4のうち
p型ベース領域3から離れる部位は、p型ベース領域3
よりも凹んだ構成となる。
SFETの断面構成を示す図である。
を示す図である。
を示す図である。
SFETの断面構成を示す図である。
を示す図である。
SFETの断面構成を示す図である。
を示す図である。
を示す図である。
SFETの製造工程を示す図である。
程を示す図である。
工程を示す図である。
示す図である。
工程を示す図である。
工程の詳細を示した図である。
工程の詳細を示した図である。
域、4…n+型ソース領域、5…表面チャネル層、6…
ゲート酸化膜、7…ゲート電極、9…ソース電極、10
…ドレイン電極、20…n--型エピ層。
Claims (17)
- 【請求項1】 主表面及び裏面を有し、炭化珪素よりな
る第1導電型の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第1導電型の半導体層
(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第2導電型のベース領域(3)と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第1導電型のソース領域(4)
と、 前記ベース領域の表面上及び前記半導体層の表面上にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第1導電型の表面チャネル
層(5)と、 前記表面チャネル層の表面に形成されたゲート酸化膜
(6)と、 前記ゲート酸化膜の上に形成されたゲート電極(7)
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極(9)と、 前記半導体基板の裏面に形成されたドレイン電極(1
0)とを備え、 前記表面チャネル層及び前記ソース領域の表面上には、
エピタキシャル成長によって形成された炭化珪素からな
る酸化用膜(20)が備えられていることを特徴とする
炭化珪素半導体装置。 - 【請求項2】 前記酸化用膜は、前記表面チャネル層よ
りも低濃度で構成された第1導電型の炭化珪素で構成さ
れていることを特徴とする請求項1に記載の炭化珪素半
導体装置。 - 【請求項3】 主表面及び裏面を有し、炭化珪素よりな
る第1導電型の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第1導電型の半導体層
(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第2導電型のベース領域(3)と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第1導電型のソース領域(4)
と、 前記ベース領域の表面上及び前記半導体層の表面上にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第1導電型の表面チャネル
層(5)と、 前記表面チャネル層の表面に形成されたゲート酸化膜
(6)と、 前記ゲート酸化膜の上に形成されたゲート電極(7)
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極(9)と、 前記半導体基板の裏面に形成されたドレイン電極(1
0)とを備え、 前記ソース領域のうち、前記表面チャネル層側の端部
は、前記表面チャネル層の下方まで入り込んだ構成とな
っていることを特徴とする炭化珪素半導体装置。 - 【請求項4】 主表面及び裏面を有し、炭化珪素よりな
る第1導電型の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第1導電型の半導体層
(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第2導電型のベース領域(3)と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第1導電型のソース領域(4)
と、 前記ベース領域の表面上及び前記半導体層の表面上にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第1導電型の表面チャネル
層(5)と、 前記表面チャネル層の表面に形成されたゲート酸化膜
(6)と、 前記ゲート酸化膜の上に形成されたゲート電極(7)
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極(9)と、 前記半導体基板の裏面に形成されたドレイン電極(1
0)とを備え、 前記ソース領域のうち、前記表面チャネル層側の端部
は、前記表面チャネル層と同じ高さになっており、前記
ソース領域のうち前記表面チャネル層から離れる部位
は、前記表面チャネル層よりも凹んだ構成となっている
ことを特徴とする炭化珪素半導体装置。 - 【請求項5】 主表面及び裏面を有し、炭化珪素よりな
る第1導電型の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第1導電型の半導体層
(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第2導電型のベース領域(3)と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第1導電型のソース領域(4)
と、 前記ソース領域と前記半導体層の間における前記ベース
領域の表面に形成されたゲート酸化膜(6)と、 前記ゲート酸化膜の上に形成されたゲート電極(7)
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極(9)と、 前記半導体基板の裏面に形成されたドレイン電極(1
0)とを備え、 前記ソース領域のうち、前記ベース領域側の端部は、前
記ベース領域と同じ高さになっており、前記ソース領域
のうち前記ベース領域から離れる部位は、前記ベース領
域よりも凹んだ構成となっていることを特徴とする炭化
珪素半導体装置。 - 【請求項6】 主表面及び裏面を有し、炭化珪素よりな
る第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第1導電型の表面チャネル層(5)を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、該ベース領域の深さよりも浅い第1導電型の
ソース領域(4)を形成する工程と、 前記ソース領域を含む、前記表面チャネル層の表面上に
炭化珪素よりなる第1導電型の酸化用膜(20)を形成
する工程と、 熱酸化により、前記酸化用膜を酸化させることによって
ゲート酸化膜(6)を形成する工程と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有していることを特徴とする炭化珪素半導体
装置の製造方法。 - 【請求項7】 前記酸化用膜を形成する工程では、前記
酸化用膜の不純物濃度を前記表面チャネル層よりも低濃
度とすることを特徴とする請求項6に記載の炭化珪素半
導体装置の製造方法。 - 【請求項8】 前記ゲート酸化膜を形成する工程では、
前記酸化用膜が無くなるまで前記ゲート酸化膜を形成す
ることを特徴とする請求項6又は7に記載の炭化珪素半
導体装置の製造方法。 - 【請求項9】 主表面及び裏面を有し、炭化珪素よりな
る第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第1導電型の表面チャネル層(5)を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、イオン注入により、該ベース領域の深さより
も浅い第1導電型のソース領域(4)を形成する工程
と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜(6)を形成する工程と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有し、 前記ソース領域を形成する工程では、前記イオン注入を
傾斜させて行うことで、前記ソース領域の一部が前記表
面チャネル層の下方に入り込むようにすることを特徴と
する炭化珪素半導体装置の製造方法。 - 【請求項10】 主表面及び裏面を有し、炭化珪素より
なる第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第1導電型の表面チャネル層(5)を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、イオン注入により、該ベース領域の深さより
も浅い第1導電型のソース領域(4)を形成する工程
と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜(6)を形成する工程と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有し、 前記ソース領域を形成する工程では、前記イオン注入を
行った後に、注入されたイオンを熱拡散させ、前記イオ
ン注入が成された領域よりも前記表面チャネル層側に前
記ソース領域を拡大させることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項11】 主表面及び裏面を有し、炭化珪素より
なる第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表層部の所定領域に、イオン注入によ
り、該ベース領域の深さよりも浅い第1導電型のソース
領域(4)を形成する工程と、 熱酸化により、前記半導体層、前記ベース領域および前
記ソース領域の上にゲート酸化膜(6)を形成する工程
と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有し、 前記ソース領域を形成する工程では、前記イオン注入を
行った後に、注入されたイオンを熱拡散させ、前記イオ
ン注入が成された領域よりも前記表面チャネル層側に前
記ソース領域を拡大させることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項12】 前記ソース領域を形成する工程では、
前記イオン注入を行った後、少なくとも該イオン注入が
成された領域(42)の表面にキャップ層(43)を配
置し、この状態で前記熱拡散を行うことを特徴とする請
求項10又は11に記載の炭化珪素半導体装置の製造方
法。 - 【請求項13】 主表面及び裏面を有し、炭化珪素より
なる第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第1導電型の表面チャネル層(5)を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、該ベース領域の深さよりも浅い第1導電型の
ソース領域(4)を形成する工程と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜(6)を形成する工程と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記半導体層の所
定領域に凹部を形成した後、該凹部内に選択的にエピタ
キシャル成長を行うことで、前記ベース領域を形成し、 前記ソース領域を形成する工程では、前記表面チャネル
層および前記ベース領域の所定領域に凹部を形成した
後、該凹部内に選択的にエピタキシャル成長を行うこと
で、前記ソース領域を形成することを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項14】 主表面及び裏面を有し、炭化珪素より
なる第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第1導電型のソース領域(4)を形成す
る工程と、 熱酸化により、前記半導体層、前記ベース領域および前
記ソース領域の上にゲート酸化膜(6)を形成する工程
と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記半導体層の所
定領域に凹部を形成した後、該凹部内に選択的にエピタ
キシャル成長を行うことで、前記ベース領域を形成し、 前記ソース領域を形成する工程では、前記ベース領域の
所定領域に凹部を形成した後、該凹部内に選択的にエピ
タキシャル成長を行うことで、前記ソース領域を形成す
ることを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項15】 主表面及び裏面を有し、炭化珪素より
なる第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表面を含む、前記半導体層の表面上に
炭化珪素よりなる第1導電型の表面チャネル層(5)を
形成する工程と、 前記表面チャネル層および前記ベース領域の表層部の所
定領域に、該ベース領域の深さよりも浅い第1導電型の
ソース領域(4)を形成する工程と、 熱酸化により、前記表面チャネル層及び前記ソース領域
の上にゲート酸化膜(6)を形成する工程と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記ベース領域を
形成した後、該ベース領域の表面に形成されたC層をエ
ッチングによって除去し、 前記ソース領域を形成する工程では、前記ソース領域を
形成した後、該ソース領域の表面に形成されたC層をエ
ッチングによって除去することを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項16】 主表面及び裏面を有し、炭化珪素より
なる第1導電型の半導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも高
抵抗な炭化珪素よりなる第1導電型の半導体層(2)を
形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第2導電型のベース領域(3)を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第1導電型のソース領域(4)を形成す
る工程と、 熱酸化により、前記半導体層、前記ベース領域および前
記ソース領域の上にゲート酸化膜(6)を形成する工程
と、 前記ゲート酸化膜の上にゲート電極(7)を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極(9)を形成する工程と、 前記半導体基板の裏面にドレイン電極(10)を形成す
る工程とを有し、 前記ベース領域を形成する工程では、前記ベース領域を
形成した後、該ベース領域の表面に形成されたC層をエ
ッチングによって除去し、 前記ソース領域を形成する工程では、前記ソース領域を
形成した後、該ソース領域の表面に形成されたC層をエ
ッチングによって除去することを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項17】 前記ベース領域を形成する工程、もし
くは前記ソース領域を形成する工程では、H2雰囲気に
よるエッチング、HCl雰囲気によるエッチング、SC
1によるエッチング、もしくは反応性イオンエッチング
のいずれかによって前記C層を除去することを特徴とす
る請求項15又は16に記載の炭化珪素半導体装置の製
造方法。
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