JP2001127294A - パワーｍｏｓトランジスタ - Google Patents
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Abstract
(57)【要約】
【課題】新規な構成にて耐圧差が大きいとともにシート
抵抗が小さい保護ダイオードを有するパワーＭＯＳトラ
ンジスタを提供する。 【解決手段】アップドレイン型ＭＯＳＦＥＴにおいて、
ｎウェル層６の表層部にはディーブｎ+ 領域（ドレイン
領域）１５に隣接してｐ型ベース領域１７が延設され、
ｐ型ベース領域１７は、ディーブｎ+ 領域１５と一部が
重なるように形成されている。ｐ+ 型領域１８（ｐ型ベ
ース領域１７）がソース電極１４と接続されている。こ
れにより、ソース・ドレイン間にサージバイパス用ダイ
オードＤ１が形成されている。
抵抗が小さい保護ダイオードを有するパワーＭＯＳトラ
ンジスタを提供する。 【解決手段】アップドレイン型ＭＯＳＦＥＴにおいて、
ｎウェル層６の表層部にはディーブｎ+ 領域（ドレイン
領域）１５に隣接してｐ型ベース領域１７が延設され、
ｐ型ベース領域１７は、ディーブｎ+ 領域１５と一部が
重なるように形成されている。ｐ+ 型領域１８（ｐ型ベ
ース領域１７）がソース電極１４と接続されている。こ
れにより、ソース・ドレイン間にサージバイパス用ダイ
オードＤ１が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、パワーＭＯＳト
ランジスタに係り、サージから保護するための技術に関
するものである。
ランジスタに係り、サージから保護するための技術に関
するものである。
【０００２】
【従来の技術】自動車用に使用されるパワーＭＯＳトラ
ンジスタ（パワーＭＯＳＦＥＴ等）は、一般に低オン抵
抗、高耐量、低コストが要求される。
ンジスタ（パワーＭＯＳＦＥＴ等）は、一般に低オン抵
抗、高耐量、低コストが要求される。
【０００３】自動車用複合ＩＣに搭載されるパワーＭＯ
ＳＦＥＴには、縦型パワーＭＯＳＦＥＴ（アップドレイ
ンＭＯＳ等）、あるいは横型のパワーＭＯＳＦＥＴ（Ｌ
ＤＭＯＳ等）がよく利用されている。
ＳＦＥＴには、縦型パワーＭＯＳＦＥＴ（アップドレイ
ンＭＯＳ等）、あるいは横型のパワーＭＯＳＦＥＴ（Ｌ
ＤＭＯＳ等）がよく利用されている。
【０００４】ランプ、リレー等の負荷駆動に使用され
る、こうしたパワーＭＯＳには、その出力端子から静電
気、Ｌ負荷など各種のサージ、ノイズが印加される。そ
のため、耐圧、オン抵抗以外に一定のサージ耐量が要求
される。
る、こうしたパワーＭＯＳには、その出力端子から静電
気、Ｌ負荷など各種のサージ、ノイズが印加される。そ
のため、耐圧、オン抵抗以外に一定のサージ耐量が要求
される。
【０００５】これまで、サージ耐量、特にＥＳＤ（静電
気放電）サージからパワーＭＯＳを保護するために、
（i)チャネルウェルの濃度を濃くして寄生トランジスタ
動作を抑えるなどパワー素子自身を強化する方法、（i
i）ドレイン・ゲート間にコンデンサなどトリガー回路
を入れてＭＯＳ動作でサージを流す方法、（iii)コンデ
ンサ、パワーツェナーダイオードなどをパワーＭＯＳＦ
ＥＴと並列に入れるサージバイパス方法が使われてきた
（図２０参照）。
気放電）サージからパワーＭＯＳを保護するために、
（i)チャネルウェルの濃度を濃くして寄生トランジスタ
動作を抑えるなどパワー素子自身を強化する方法、（i
i）ドレイン・ゲート間にコンデンサなどトリガー回路
を入れてＭＯＳ動作でサージを流す方法、（iii)コンデ
ンサ、パワーツェナーダイオードなどをパワーＭＯＳＦ
ＥＴと並列に入れるサージバイパス方法が使われてきた
（図２０参照）。
【０００６】しかし、（i)，（ii）の方法は、閾値電圧
Ｖthが上がってオン抵抗が増加したり、パワーＭＯＳの
電流容量からパワーＭＯＳ自身のサイズでＥＳＤサージ
耐量が変わるといった不具合があった。また、（iii)の
サージバイパス方式では、ＩＣ外付け部品が増える、配
線の寄生インダクタンス（図２０参照）によりＥＳＤ耐
量が低下するなど種々問題があった。
Ｖthが上がってオン抵抗が増加したり、パワーＭＯＳの
電流容量からパワーＭＯＳ自身のサイズでＥＳＤサージ
耐量が変わるといった不具合があった。また、（iii)の
サージバイパス方式では、ＩＣ外付け部品が増える、配
線の寄生インダクタンス（図２０参照）によりＥＳＤ耐
量が低下するなど種々問題があった。
【０００７】一方、特開平１０−４１８０号公報には、
サージ耐量がパワー素子のサイズ、配線等に影響されな
い手法が開示されている。この技術を図２１を用いて説
明する。
サージ耐量がパワー素子のサイズ、配線等に影響されな
い手法が開示されている。この技術を図２１を用いて説
明する。
【０００８】図２１において、Ｒｅｓｕｒｆ型のＬＤＭ
ＯＳ構造におけるＥＳＤ対策として、ＬＤＭＯＳの外周
部に内部セルより低い耐圧でブレークする保護ダイオー
ドＤ１１を内蔵させている。そして、ドレイン側からの
サージ電流は保護ダイオードＤ１１を通してソース側に
抜ける。
ＯＳ構造におけるＥＳＤ対策として、ＬＤＭＯＳの外周
部に内部セルより低い耐圧でブレークする保護ダイオー
ドＤ１１を内蔵させている。そして、ドレイン側からの
サージ電流は保護ダイオードＤ１１を通してソース側に
抜ける。
【０００９】ところが、この構造においても改良すべき
点が見いだせる。つまり、この構造では、ＬＤＭＯＳセ
ル部、保護ダイオード部とも同一のＬＤｐウェル領域１
００上のｎ型拡散層１０１を利用する、いわゆるＲｅｓ
ｕｒｆ構造（ＬＤｐウェル領域１００上のＬＤｎウェル
領域１０１の濃度と拡散深さで耐圧を決める）を前提と
している。そのため、ＬＤＭＯＳセル部の耐圧が約７０
ボルト、保護ダイオードＤ１１はセル部のＬＤｎウェル
領域１０１にさらにドレインｎ領域１０２を重ねている
ので、その耐圧は約６０ボルトとなり、その差は約１０
ボルト程度と小さい。
点が見いだせる。つまり、この構造では、ＬＤＭＯＳセ
ル部、保護ダイオード部とも同一のＬＤｐウェル領域１
００上のｎ型拡散層１０１を利用する、いわゆるＲｅｓ
ｕｒｆ構造（ＬＤｐウェル領域１００上のＬＤｎウェル
領域１０１の濃度と拡散深さで耐圧を決める）を前提と
している。そのため、ＬＤＭＯＳセル部の耐圧が約７０
ボルト、保護ダイオードＤ１１はセル部のＬＤｎウェル
領域１０１にさらにドレインｎ領域１０２を重ねている
ので、その耐圧は約６０ボルトとなり、その差は約１０
ボルト程度と小さい。
【００１０】また、図２１の構成では、保護ダイオード
Ｄ１１のアノード領域であるｐ層１００がｎ型のＬＤｎ
ウェル領域１０１（もしくはｎ型ドレイン領域１０２）
とｎ層１０３，１０４の間に挟まれた、いわゆるピンチ
抵抗の構造をしているため、そのシート抵抗は約１０ｋ
Ω／□と非常に高い。
Ｄ１１のアノード領域であるｐ層１００がｎ型のＬＤｎ
ウェル領域１０１（もしくはｎ型ドレイン領域１０２）
とｎ層１０３，１０４の間に挟まれた、いわゆるピンチ
抵抗の構造をしているため、そのシート抵抗は約１０ｋ
Ω／□と非常に高い。
【００１１】さらに、図２１の構成では、保護ダイオー
ドＤ１１の下にｎ型のエピ層１０４が存在するため、純
粋なダイオード構造ではなく、寄生のｎｐｎトランジス
タ（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン
領域１０２を重ねた表面のｎ領域、ベースはその下のＬ
Ｄｐウェル層１００、エミッタは基板のｎ- 層１０４）
を内蔵したものとなっている。このため、サージ電流が
多くなると、寄生トランジスタのｐ型ベース層の電位が
上昇してバイポーラ動作が起きる。すなわち、保護ダイ
オードＤ１１がバイポーラ動作による電流集中作用で破
壊されやすくなる。
ドＤ１１の下にｎ型のエピ層１０４が存在するため、純
粋なダイオード構造ではなく、寄生のｎｐｎトランジス
タ（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン
領域１０２を重ねた表面のｎ領域、ベースはその下のＬ
Ｄｐウェル層１００、エミッタは基板のｎ- 層１０４）
を内蔵したものとなっている。このため、サージ電流が
多くなると、寄生トランジスタのｐ型ベース層の電位が
上昇してバイポーラ動作が起きる。すなわち、保護ダイ
オードＤ１１がバイポーラ動作による電流集中作用で破
壊されやすくなる。
【００１２】
【発明が解決しようとする課題】そこで、この発明の目
的は、新規な構成にて耐圧差が大きいとともにシート抵
抗が小さい保護ダイオードを有するパワーＭＯＳトラン
ジスタを提供することにある。
的は、新規な構成にて耐圧差が大きいとともにシート抵
抗が小さい保護ダイオードを有するパワーＭＯＳトラン
ジスタを提供することにある。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、アップドレイン型ＭＯＳＦＥＴにおいて、表面側半
導体層の表層部においてディープドレイン領域と一部が
重なるように第２導電型のベース領域を形成し、当該ベ
ース領域をソース側に接続することにより、ソース・ド
レイン間にサージバイパス用ダイオードを形成したこと
を特徴としている。
は、アップドレイン型ＭＯＳＦＥＴにおいて、表面側半
導体層の表層部においてディープドレイン領域と一部が
重なるように第２導電型のベース領域を形成し、当該ベ
ース領域をソース側に接続することにより、ソース・ド
レイン間にサージバイパス用ダイオードを形成したこと
を特徴としている。
【００１４】請求項２に記載の発明は、アップドレイン
型ＭＯＳＦＥＴにおいて、表面側半導体層の表層部にお
いて第１導電型の半導体領域を形成するとともに当該半
導体領域と一部が重なるように第２導電型のベース領域
を形成し、当該ベース領域をソース側に、又、前記第１
導電型の半導体領域をドレイン側に接続することによ
り、ソース・ドレイン間にサージバイパス用ダイオード
を形成したことを特徴としている。
型ＭＯＳＦＥＴにおいて、表面側半導体層の表層部にお
いて第１導電型の半導体領域を形成するとともに当該半
導体領域と一部が重なるように第２導電型のベース領域
を形成し、当該ベース領域をソース側に、又、前記第１
導電型の半導体領域をドレイン側に接続することによ
り、ソース・ドレイン間にサージバイパス用ダイオード
を形成したことを特徴としている。
【００１５】請求項３に記載の発明は、ＬＤＭＯＳＦＥ
Ｔにおいて、表面側半導体層の表層部において第１導電
型の半導体領域を形成するとともに当該半導体領域と一
部が重なるように第２導電型のベース領域を形成し、当
該ベース領域をソース側に、又、第１導電型の半導体領
域をドレイン側に接続することにより、ソース・ドレイ
ン間にサージバイパス用ダイオードを形成したことを特
徴としている。
Ｔにおいて、表面側半導体層の表層部において第１導電
型の半導体領域を形成するとともに当該半導体領域と一
部が重なるように第２導電型のベース領域を形成し、当
該ベース領域をソース側に、又、第１導電型の半導体領
域をドレイン側に接続することにより、ソース・ドレイ
ン間にサージバイパス用ダイオードを形成したことを特
徴としている。
【００１６】請求項４に記載の発明は、ＶＤＭＯＳＦＥ
Ｔにおいて、表面側半導体層の表層部から半導体基板に
達する第１導電型のディープ領域を形成するとともに表
面側半導体層の表層部に当該ディープ領域と一部が重な
るように第２導電型のベース領域を形成し、当該ベース
領域をソース側に接続することにより、ソース・ドレイ
ン間にサージバイパス用ダイオードを形成したことを特
徴としている。
Ｔにおいて、表面側半導体層の表層部から半導体基板に
達する第１導電型のディープ領域を形成するとともに表
面側半導体層の表層部に当該ディープ領域と一部が重な
るように第２導電型のベース領域を形成し、当該ベース
領域をソース側に接続することにより、ソース・ドレイ
ン間にサージバイパス用ダイオードを形成したことを特
徴としている。
【００１７】請求項５に記載の発明は、横型ＩＧＢＴに
おいて、表面側半導体層の表層部において第１導電型の
半導体領域を形成するとともに当該半導体領域と一部が
重なるように第２導電型のベース領域を形成し、当該ベ
ース領域をエミッタ側に接続し、又、第１導電型の半導
体領域をコレクタ側に接続することにより、エミッタ・
コレクタ間にサージバイパス用ダイオードを形成したこ
とを特徴としている。
おいて、表面側半導体層の表層部において第１導電型の
半導体領域を形成するとともに当該半導体領域と一部が
重なるように第２導電型のベース領域を形成し、当該ベ
ース領域をエミッタ側に接続し、又、第１導電型の半導
体領域をコレクタ側に接続することにより、エミッタ・
コレクタ間にサージバイパス用ダイオードを形成したこ
とを特徴としている。
【００１８】このような構造を採用することにより、Ｒ
ｅｓｕｒｆ型のＭＯＳ構造と比較して、ソースセル部
（またはエミッタセル部）の耐圧はセル集積による電界
の曲率緩和効果で高い（例えば、約１２０ボルト）。一
方、保護ダイオードであるサージバイパス用ダイオード
の耐圧は２つの拡散領域の間隔で決まり低くできる（例
えば、約７０ボルト）。つまり、保護ダイオードの耐圧
はセル部の耐圧とはまったく独立に設計できるため、耐
圧差を十分に確保できる。
ｅｓｕｒｆ型のＭＯＳ構造と比較して、ソースセル部
（またはエミッタセル部）の耐圧はセル集積による電界
の曲率緩和効果で高い（例えば、約１２０ボルト）。一
方、保護ダイオードであるサージバイパス用ダイオード
の耐圧は２つの拡散領域の間隔で決まり低くできる（例
えば、約７０ボルト）。つまり、保護ダイオードの耐圧
はセル部の耐圧とはまったく独立に設計できるため、耐
圧差を十分に確保できる。
【００１９】また、２つの拡散領域でダイオードを形成
するため、アノードのシート抵抗はベース領域で低くで
き（例えば、約２００Ω／□）、図２１の装置よりも保
護ダイオードの動作抵抗を下げることができる。さら
に、保護ダイオードがバイポーラ動作による電流集中作
用を受けにくく耐量の改善が図られる。
するため、アノードのシート抵抗はベース領域で低くで
き（例えば、約２００Ω／□）、図２１の装置よりも保
護ダイオードの動作抵抗を下げることができる。さら
に、保護ダイオードがバイポーラ動作による電流集中作
用を受けにくく耐量の改善が図られる。
【００２０】以上のようにして、耐圧差が大きいととも
にシート抵抗が小さい保護ダイオードを有するパワーＭ
ＯＳトランジスタとすることができる。
にシート抵抗が小さい保護ダイオードを有するパワーＭ
ＯＳトランジスタとすることができる。
【００２１】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１に、本実施の形態
における複合ＩＣの平面図を示す。また、図１のＡ−Ａ
線での縦断面を図２に示す。この複合ＩＣは自動車用コ
ントローラを構成する部材として使用されるものであっ
て、ランプやリレー等の負荷を駆動するためのものであ
る。さらに、複合ＩＣに搭載されるパワーＭＯＳトラン
ジスタとしてアップドレイン型ＭＯＳＦＥＴを用いてお
り、図３にはアップドレイン型ＭＯＳＦＥＴの要部の拡
大図を示す。さらに、図４には配線図を示す。
の形態を図面に従って説明する。図１に、本実施の形態
における複合ＩＣの平面図を示す。また、図１のＡ−Ａ
線での縦断面を図２に示す。この複合ＩＣは自動車用コ
ントローラを構成する部材として使用されるものであっ
て、ランプやリレー等の負荷を駆動するためのものであ
る。さらに、複合ＩＣに搭載されるパワーＭＯＳトラン
ジスタとしてアップドレイン型ＭＯＳＦＥＴを用いてお
り、図３にはアップドレイン型ＭＯＳＦＥＴの要部の拡
大図を示す。さらに、図４には配線図を示す。
【００２２】図２において、ＳＯＩ基板１が使用されて
おり、ＳＯＩ基板１はｐ+ 型シリコン基板２の上にシリ
コン酸化膜３を介して薄膜のシリコン層４を配置した構
成となっている。シリコン層４においては、ｎウェル層
６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導
体層）５が埋め込まれている。つまり、ｎウェル層（第
１導電型の表面側半導体層）６は、ｎ+ 型シリコン層５
上に形成され、同シリコン層５よりも低濃度である。
おり、ＳＯＩ基板１はｐ+ 型シリコン基板２の上にシリ
コン酸化膜３を介して薄膜のシリコン層４を配置した構
成となっている。シリコン層４においては、ｎウェル層
６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導
体層）５が埋め込まれている。つまり、ｎウェル層（第
１導電型の表面側半導体層）６は、ｎ+ 型シリコン層５
上に形成され、同シリコン層５よりも低濃度である。
【００２３】シリコン層４にはトレンチ（溝）７が形成
され、その内壁面にはシリコン酸化膜が形成されるとと
もに同トレンチ７内にはポリシリコンが充填されてい
る。このトレンチ７により図１に示すごとく、島が区画
形成されている。そして、多数の島の内の１つの島にア
ップドレインＭＯＳＦＥＴが形成されている。
され、その内壁面にはシリコン酸化膜が形成されるとと
もに同トレンチ７内にはポリシリコンが充填されてい
る。このトレンチ７により図１に示すごとく、島が区画
形成されている。そして、多数の島の内の１つの島にア
ップドレインＭＯＳＦＥＴが形成されている。
【００２４】アップドレインＭＯＳ形成島において、図
３に示すように、ｎウェル層６の表層部にはゲート酸化
膜８を介してポリシリコンゲート電極９が配置されてい
る。ポリシリコンゲート電極９の端部でのｎウェル層６
の表層部にはチャネルｐウェル領域１０が形成されると
ともに、チャネルｐウェル領域１０の内部においてその
表層部にはｎ+ 型領域（第１導電型のソース領域）１１
およびｐ+ 型領域１２が形成されている。このように、
ｎウェル層６での少なくともチャネルｐウェル領域１０
の一部領域に対しゲート酸化膜８を介してポリシリコン
ゲート電極９が配置されている。また、ポリシリコンゲ
ート電極９の上はシリコン酸化膜１３にて覆われてい
る。シリコン酸化膜１３の上にはソース電極（アルミ
層）１４が配置されている。このソース電極（アルミ
層）１４はｎ+ 型領域１１およびｐ+ 型領域１２と接触
している。このようなソースセルが、図１に示すように
多数形成されている。
３に示すように、ｎウェル層６の表層部にはゲート酸化
膜８を介してポリシリコンゲート電極９が配置されてい
る。ポリシリコンゲート電極９の端部でのｎウェル層６
の表層部にはチャネルｐウェル領域１０が形成されると
ともに、チャネルｐウェル領域１０の内部においてその
表層部にはｎ+ 型領域（第１導電型のソース領域）１１
およびｐ+ 型領域１２が形成されている。このように、
ｎウェル層６での少なくともチャネルｐウェル領域１０
の一部領域に対しゲート酸化膜８を介してポリシリコン
ゲート電極９が配置されている。また、ポリシリコンゲ
ート電極９の上はシリコン酸化膜１３にて覆われてい
る。シリコン酸化膜１３の上にはソース電極（アルミ
層）１４が配置されている。このソース電極（アルミ
層）１４はｎ+ 型領域１１およびｐ+ 型領域１２と接触
している。このようなソースセルが、図１に示すように
多数形成されている。
【００２５】さらに、図３のｎウェル層６の表層部には
ディープｎ+ 領域（第１導電型のディープドレイン領
域）１５が形成され、ディーブｎ+ 領域１５はｎ+ 型シ
リコン層５に達している。ディーブｎ+ 領域１５の内部
においてその表層部にはｎ+ 型領域１６が形成されてい
る。
ディープｎ+ 領域（第１導電型のディープドレイン領
域）１５が形成され、ディーブｎ+ 領域１５はｎ+ 型シ
リコン層５に達している。ディーブｎ+ 領域１５の内部
においてその表層部にはｎ+ 型領域１６が形成されてい
る。
【００２６】一方、図３のｎ型シリコン層４上のＬＯＣ
ＯＳ酸化膜１９の上にはドレイン電極（アルミ層）２０
が配置され、このドレイン電極（アルミ層）２０はｎ+
型領域１６と接触している。図２において、ドレイン電
極（アルミ層）２０およびソース電極（アルミ層）１４
の上にはシリコン酸化膜２１が形成されている。また、
ソース電極（アルミ層）１４の上には２層目のアルミ層
２２が形成されるとともに、ドレイン電極（アルミ層）
２０の上には２層目のアルミ層２３が形成されている。
アルミ層２２，２３の上はパッシベーション膜２４で覆
われている。
ＯＳ酸化膜１９の上にはドレイン電極（アルミ層）２０
が配置され、このドレイン電極（アルミ層）２０はｎ+
型領域１６と接触している。図２において、ドレイン電
極（アルミ層）２０およびソース電極（アルミ層）１４
の上にはシリコン酸化膜２１が形成されている。また、
ソース電極（アルミ層）１４の上には２層目のアルミ層
２２が形成されるとともに、ドレイン電極（アルミ層）
２０の上には２層目のアルミ層２３が形成されている。
アルミ層２２，２３の上はパッシベーション膜２４で覆
われている。
【００２７】このようなアップドレインＭＯＳＦＥＴに
おいては、図４に示すように、ポリシリコンゲート電極
９への電圧印加により、ドレイン電極（アルミ層）２０
から電流が、ｎ+ 型領域１６→ディーブｎ+ 領域１５→
ｎ+ 型シリコン層５→ｎウェル層６→チャネルｐウェル
領域１０の表層部→ｎ+ 型領域１１およびｐ+ 型領域１
２→ソース電極（アルミ層）１４へと流れる。
おいては、図４に示すように、ポリシリコンゲート電極
９への電圧印加により、ドレイン電極（アルミ層）２０
から電流が、ｎ+ 型領域１６→ディーブｎ+ 領域１５→
ｎ+ 型シリコン層５→ｎウェル層６→チャネルｐウェル
領域１０の表層部→ｎ+ 型領域１１およびｐ+ 型領域１
２→ソース電極（アルミ層）１４へと流れる。
【００２８】さらに本例では、図３のｎウェル層６の表
層部においてディープｎ+ 領域１５と一部が重なるよう
にｐ型ベース領域１７が形成されている。また、ｐ型ベ
ース領域１７の内部においてその表層部にはｐ+ 型領域
１８が形成されている。ｐ+型領域１８（ｐ型ベース領
域１７）がソース電極１４と接続されている。これによ
り、ソース・ドレイン間にサージバイパス用ダイオード
Ｄ１が形成されることになる。
層部においてディープｎ+ 領域１５と一部が重なるよう
にｐ型ベース領域１７が形成されている。また、ｐ型ベ
ース領域１７の内部においてその表層部にはｐ+ 型領域
１８が形成されている。ｐ+型領域１８（ｐ型ベース領
域１７）がソース電極１４と接続されている。これによ
り、ソース・ドレイン間にサージバイパス用ダイオード
Ｄ１が形成されることになる。
【００２９】ディープｎ+ 領域１５及びｐ型ベース領域
１７のレイアウトに関して説明する。図１に示すよう
に、全ソースセルが４つに区画され、４つのソースセル
群を構成しており、このブロック化されたソースセル群
の周囲にディーブｎ+ 領域１５が形成されている。この
ディーブｎ+ 領域１５に隣接してｐ型ベース領域１７が
延設されている。
１７のレイアウトに関して説明する。図１に示すよう
に、全ソースセルが４つに区画され、４つのソースセル
群を構成しており、このブロック化されたソースセル群
の周囲にディーブｎ+ 領域１５が形成されている。この
ディーブｎ+ 領域１５に隣接してｐ型ベース領域１７が
延設されている。
【００３０】回路構成としては、図５に示すように、Ｉ
Ｃ内においてパワーＭＯＳＦＥＴ（アップドレインＭＯ
ＳＦＥＴ）およびゲート駆動回路が形成され、パワーＭ
ＯＳＦＥＴにはボディーダイオードＤ６が形成されると
ともに、寄生のｎｐｎトランジスタＱ１が形成されてい
る。つまり、図３において、チャネルｐウェル領域１０
とｎウェル層６によりボディーダイオードＤ６が形成さ
れるとともに、ソースｎ+ 領域１１、チャネルｐウェル
領域１０、ｎウェル層（ドリフトｎ層）６により寄生の
ｎｐｎトランジスタＱ１が形成されている。さらに、デ
ィーブｎ+ 領域１５とｐ型ベース領域１７にて図５のバ
イパスダイオード（サージバイパス用ダイオード）Ｄ１
が形成されている。
Ｃ内においてパワーＭＯＳＦＥＴ（アップドレインＭＯ
ＳＦＥＴ）およびゲート駆動回路が形成され、パワーＭ
ＯＳＦＥＴにはボディーダイオードＤ６が形成されると
ともに、寄生のｎｐｎトランジスタＱ１が形成されてい
る。つまり、図３において、チャネルｐウェル領域１０
とｎウェル層６によりボディーダイオードＤ６が形成さ
れるとともに、ソースｎ+ 領域１１、チャネルｐウェル
領域１０、ｎウェル層（ドリフトｎ層）６により寄生の
ｎｐｎトランジスタＱ１が形成されている。さらに、デ
ィーブｎ+ 領域１５とｐ型ベース領域１７にて図５のバ
イパスダイオード（サージバイパス用ダイオード）Ｄ１
が形成されている。
【００３１】そして、本例のサージバイパス用ダイオー
ドＤ１が無い場合には、ＥＳＤサージがドレイン端子に
印加されると、最初はボディーダイオードＤ６だけでサ
ージ電流を流しているが電流量が時間とともに増大して
いくと、寄生トランジスタＱ１のベース抵抗Ｒｂによる
電圧降下が大きくなり、ベースが十分にバイアスされる
と寄生トランジスタ動作を引き起こす。バイポーラトラ
ンジスタＱ１はその正帰還作用からますます電流を流
し、ついには永久破壊に至る。
ドＤ１が無い場合には、ＥＳＤサージがドレイン端子に
印加されると、最初はボディーダイオードＤ６だけでサ
ージ電流を流しているが電流量が時間とともに増大して
いくと、寄生トランジスタＱ１のベース抵抗Ｒｂによる
電圧降下が大きくなり、ベースが十分にバイアスされる
と寄生トランジスタ動作を引き起こす。バイポーラトラ
ンジスタＱ１はその正帰還作用からますます電流を流
し、ついには永久破壊に至る。
【００３２】実際のＬＤＭＯＳやアップドレインＭＯＳ
といったパワーＭＯＳＦＥＴは、およそ１０μｍ前後の
非常に微細なサイズのＭＯＳＦＥＴ（セル）を無数に並
列配置したもので（１ｍｍ□なら約１００００個）、各
トランジスタ（セル）の配線抵抗は同一ではなく、一般
的にパッドに近いトランジスタ（セル）の配線抵抗は当
然小さく、また、２層アルミ配線をベタで（太く）レイ
アウトする場合ではドレイン・ソースの２層目のアルミ
が接近する個所の配線抵抗が小さくなるなど、素子、ア
ルミ配線レイアウトで大きく変わる（例えば１ｍｍ□に
ＬＤＭＯＳをレイアウトし、厚さ０．４５μｍの１層目
のアルミにてストライプ状に斜め４５度にドレイン、ソ
ースを交互につなぎ、０．９μｍ厚の２層目のアルミを
三角形ベタでレイアウトすると、トランジスタ間の配線
抵抗差は最大でおよそ１０Ωにもなる）。従って、最終
的に破壊されるトランジスタ（セル）は配線抵抗が小さ
い極一部のトランジスタ（セル）に限定され、パワーＭ
ＯＳ全体が破壊されるわけではない。
といったパワーＭＯＳＦＥＴは、およそ１０μｍ前後の
非常に微細なサイズのＭＯＳＦＥＴ（セル）を無数に並
列配置したもので（１ｍｍ□なら約１００００個）、各
トランジスタ（セル）の配線抵抗は同一ではなく、一般
的にパッドに近いトランジスタ（セル）の配線抵抗は当
然小さく、また、２層アルミ配線をベタで（太く）レイ
アウトする場合ではドレイン・ソースの２層目のアルミ
が接近する個所の配線抵抗が小さくなるなど、素子、ア
ルミ配線レイアウトで大きく変わる（例えば１ｍｍ□に
ＬＤＭＯＳをレイアウトし、厚さ０．４５μｍの１層目
のアルミにてストライプ状に斜め４５度にドレイン、ソ
ースを交互につなぎ、０．９μｍ厚の２層目のアルミを
三角形ベタでレイアウトすると、トランジスタ間の配線
抵抗差は最大でおよそ１０Ωにもなる）。従って、最終
的に破壊されるトランジスタ（セル）は配線抵抗が小さ
い極一部のトランジスタ（セル）に限定され、パワーＭ
ＯＳ全体が破壊されるわけではない。
【００３３】いずれにせよ、寄生バイポーラトランジス
タＱ１の動作が引き金になることから、サージ耐量を確
保するにはバイポーラトランジスタ動作させないことが
第一であり、そのためには、まずパワーＭＯＳＦＥＴを
ブレーク動作させないのがベストである。
タＱ１の動作が引き金になることから、サージ耐量を確
保するにはバイポーラトランジスタ動作させないことが
第一であり、そのためには、まずパワーＭＯＳＦＥＴを
ブレーク動作させないのがベストである。
【００３４】そこで本例では、図５において、ＩＣ内部
に設けられたサージバイパス用ダイオード（バイパスダ
イオード）Ｄ１に全サージ電流Ｉesd を流したとき、そ
の耐圧ＢＶｄと動作抵抗Ｒｄによる電圧降下分Ｒｄ・Ｉ
esd を足しあわせた電圧がパワーＭＯＳＦＥＴの耐圧Ｂ
Ｖｍ以下となるようにしている。すなわち、 ＢＶｍ＞ＢＶｄ＋Ｒｄ・Ｉesd ∴Ｒｄ＜（ＢＶｍ−ＢＶｄ）／Ｉesd・・・（１） つまり、バイパスダイオードＤ１の動作抵抗（寄生抵
抗）Ｒｄが（１）式を満足するように、そのサイズ、形
状をレイアウトしている。サイズをなるだけ小さくレイ
アウトするには、高濃度のｐｎ接合（例えば、ディープ
ｎ+ ／ベースなど）の長さ（総対向長）を長くするのが
よい。
に設けられたサージバイパス用ダイオード（バイパスダ
イオード）Ｄ１に全サージ電流Ｉesd を流したとき、そ
の耐圧ＢＶｄと動作抵抗Ｒｄによる電圧降下分Ｒｄ・Ｉ
esd を足しあわせた電圧がパワーＭＯＳＦＥＴの耐圧Ｂ
Ｖｍ以下となるようにしている。すなわち、 ＢＶｍ＞ＢＶｄ＋Ｒｄ・Ｉesd ∴Ｒｄ＜（ＢＶｍ−ＢＶｄ）／Ｉesd・・・（１） つまり、バイパスダイオードＤ１の動作抵抗（寄生抵
抗）Ｒｄが（１）式を満足するように、そのサイズ、形
状をレイアウトしている。サイズをなるだけ小さくレイ
アウトするには、高濃度のｐｎ接合（例えば、ディープ
ｎ+ ／ベースなど）の長さ（総対向長）を長くするのが
よい。
【００３５】なお、図５の場合、サージ印加条件とし
て、電圧Ｖesd ＝２５ｋＶ、抵抗Ｒesd ＝１５０Ωとし
ており、サージ電流Ｉesd は次のようになる。 Ｉesd ＝Ｖesd ／Ｒesd ＝２５ｋ／１５０≒１７０Ａ このように、本実施形態は、ＥＳＤサージ電流にはその
印加条件に応じた最大値があり、その最大電流をバイパ
スダイオードＤ１に流した際、バイパスダイオードＤ１
のカソード電位がパワーＭＯＳのドレイン耐圧以下にな
るよう、バイパスダイオードＤ１の動作抵抗、耐圧を設
計することで、サージ耐量がパワー素子のサイズ、配線
等に影響されないサージ保護回路を構築している。
て、電圧Ｖesd ＝２５ｋＶ、抵抗Ｒesd ＝１５０Ωとし
ており、サージ電流Ｉesd は次のようになる。 Ｉesd ＝Ｖesd ／Ｒesd ＝２５ｋ／１５０≒１７０Ａ このように、本実施形態は、ＥＳＤサージ電流にはその
印加条件に応じた最大値があり、その最大電流をバイパ
スダイオードＤ１に流した際、バイパスダイオードＤ１
のカソード電位がパワーＭＯＳのドレイン耐圧以下にな
るよう、バイパスダイオードＤ１の動作抵抗、耐圧を設
計することで、サージ耐量がパワー素子のサイズ、配線
等に影響されないサージ保護回路を構築している。
【００３６】次に、図２１の装置と本実施形態の装置を
比較しつつ説明を加える。図２１の装置は、Ｒｅｓｕｒ
ｆ型のＬＤＭＯＳ構造におけるＥＳＤ対策として、ＬＤ
ＭＯＳの外周部に内部セルより低い耐圧でブレークする
保護ダイオードＤ１１を内蔵させる構造となっている。
この構造では、ＬＤＭＯＳセル部、保護ダイオード部と
も同一のＬＤｐウェル領域１００上のｎ型拡散層１０１
を利用する、いわゆるＲｅｓｕｒｆ構造（ＬＤｐウェル
領域１００上のＬＤｎウェル領域１０１の濃度と拡散深
さで耐圧を決める）を前提としている。そのため、ＬＤ
ＭＯＳセル部の耐圧が約７０ボルト、保護ダイオードＤ
１１はセル部のＬＤｎウェル領域１０１にさらにドレイ
ンｎ領域１０２を重ねているので、その耐圧は約６０ボ
ルトとなり、その差は約１０ボルト程度と小さい。
比較しつつ説明を加える。図２１の装置は、Ｒｅｓｕｒ
ｆ型のＬＤＭＯＳ構造におけるＥＳＤ対策として、ＬＤ
ＭＯＳの外周部に内部セルより低い耐圧でブレークする
保護ダイオードＤ１１を内蔵させる構造となっている。
この構造では、ＬＤＭＯＳセル部、保護ダイオード部と
も同一のＬＤｐウェル領域１００上のｎ型拡散層１０１
を利用する、いわゆるＲｅｓｕｒｆ構造（ＬＤｐウェル
領域１００上のＬＤｎウェル領域１０１の濃度と拡散深
さで耐圧を決める）を前提としている。そのため、ＬＤ
ＭＯＳセル部の耐圧が約７０ボルト、保護ダイオードＤ
１１はセル部のＬＤｎウェル領域１０１にさらにドレイ
ンｎ領域１０２を重ねているので、その耐圧は約６０ボ
ルトとなり、その差は約１０ボルト程度と小さい。
【００３７】これに対し、本実施形態のアップドレイン
（Ｕｐｄｒａｉｎ）構造では、ソースセル部の耐圧はセ
ル集積による電界の曲率緩和効果で約１２０ボルトと高
い。一方、外周の保護ダイオードＤ１の耐圧は外周に設
けられたディープｎ+ ／ベース領域の間隔で決まり約７
０ボルトである。
（Ｕｐｄｒａｉｎ）構造では、ソースセル部の耐圧はセ
ル集積による電界の曲率緩和効果で約１２０ボルトと高
い。一方、外周の保護ダイオードＤ１の耐圧は外周に設
けられたディープｎ+ ／ベース領域の間隔で決まり約７
０ボルトである。
【００３８】つまり、本実施形態のアップドレイン構造
では、ダイオードＤ１の耐圧はセル部の耐圧とはまった
く独立に設計できるため、耐圧差を十分に確保できる。
そのため、ＥＳＤ耐量をより一層向上させることができ
る。
では、ダイオードＤ１の耐圧はセル部の耐圧とはまった
く独立に設計できるため、耐圧差を十分に確保できる。
そのため、ＥＳＤ耐量をより一層向上させることができ
る。
【００３９】さらに、図２１の装置では、保護ダイオー
ドＤ１１のアノード領域であるｐ層１００がｎ型のＬＤ
ｎウェル領域１０１（もしくはｎ型ドレイン領域１０
２）とｎ層１０３，１０４の間に挟まれた、いわゆるピ
ンチ抵抗の構造をしているため、そのシート抵抗は約１
０ｋΩ／□と非常に高い。
ドＤ１１のアノード領域であるｐ層１００がｎ型のＬＤ
ｎウェル領域１０１（もしくはｎ型ドレイン領域１０
２）とｎ層１０３，１０４の間に挟まれた、いわゆるピ
ンチ抵抗の構造をしているため、そのシート抵抗は約１
０ｋΩ／□と非常に高い。
【００４０】これに対し、本実施形態では、ディープｎ
+ ／ベース層でダイオードを形成するため、アノードの
シート抵抗はベース領域１７の約２００Ω／□と低い。
このため、図２１の装置よりも保護ダイオードの動作抵
抗を下げることができ、ＥＳＤ耐量を図２１の装置より
も上げることができる。
+ ／ベース層でダイオードを形成するため、アノードの
シート抵抗はベース領域１７の約２００Ω／□と低い。
このため、図２１の装置よりも保護ダイオードの動作抵
抗を下げることができ、ＥＳＤ耐量を図２１の装置より
も上げることができる。
【００４１】また、図２１の装置では、保護ダイオード
Ｄ１１の下にｎ型のエピ層１０４が存在するため純粋な
ダイオード構造ではなく、寄生のｎｐｎトランジスタ
（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン領
域１０２を重ねた表面のｎ領域、ベースはその下のＬＤ
ｐウェル層１００、エミッタは基板のｎ層１０４）を内
蔵したものとなっている。このため、サージ電流が多く
なると、寄生トランジスタのｐ型ベース層の電位が上昇
してバイポーラ動作が起きる。すなわち、保護ダイオー
ドＤ１１がバイポーラ動作による電流集中作用で破壊さ
れやすくなるという欠点がある。実際、同一素子サイズ
でＥＳＤ耐量を比較実験すると、図２１の場合では約３
ｋＶ、本実施形態では１８ｋＶと大幅に耐量が改善され
ており、本実施形態の優位性は明らかである。
Ｄ１１の下にｎ型のエピ層１０４が存在するため純粋な
ダイオード構造ではなく、寄生のｎｐｎトランジスタ
（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン領
域１０２を重ねた表面のｎ領域、ベースはその下のＬＤ
ｐウェル層１００、エミッタは基板のｎ層１０４）を内
蔵したものとなっている。このため、サージ電流が多く
なると、寄生トランジスタのｐ型ベース層の電位が上昇
してバイポーラ動作が起きる。すなわち、保護ダイオー
ドＤ１１がバイポーラ動作による電流集中作用で破壊さ
れやすくなるという欠点がある。実際、同一素子サイズ
でＥＳＤ耐量を比較実験すると、図２１の場合では約３
ｋＶ、本実施形態では１８ｋＶと大幅に耐量が改善され
ており、本実施形態の優位性は明らかである。
【００４２】次に、製造方法を図６〜図１１を用いて説
明する。まず、図６（ａ）に示すように、ＳＯＩウエハ
１を形成する。詳しくは、ボロン（Ｂ）の濃度が約１×
１０18ｃｍ-3のｐ+ 支持基板２上に、厚さ約１μｍの埋
め込み酸化膜３を形成する。さらに、その上に、リン
（Ｐ）の濃度１×１０15ｃｍ-3、厚さ１５μｍのｎ型デ
バイス形成層４を形成する。この際、埋め込みｎ+層５
としてアンチモン（Ｓｂ）をウエハ全面に拡散（シート
抵抗が約２０Ω／□、拡散深さが約３μｍ）する。
明する。まず、図６（ａ）に示すように、ＳＯＩウエハ
１を形成する。詳しくは、ボロン（Ｂ）の濃度が約１×
１０18ｃｍ-3のｐ+ 支持基板２上に、厚さ約１μｍの埋
め込み酸化膜３を形成する。さらに、その上に、リン
（Ｐ）の濃度１×１０15ｃｍ-3、厚さ１５μｍのｎ型デ
バイス形成層４を形成する。この際、埋め込みｎ+層５
としてアンチモン（Ｓｂ）をウエハ全面に拡散（シート
抵抗が約２０Ω／□、拡散深さが約３μｍ）する。
【００４３】そして、図６（ｂ）に示すように、酸化膜
をトレンチマスクとしてドライエッチにて素子分離領域
となる溝（トレンチ）７を形成する。トレンチ形成後、
ダメージ回復のためのＣＤＥ（ケミカルドライエッ
チ）、アニール等を行う。そして、トレンチの側壁酸
化、ポリシリコンの埋め込みを行う。また、余分なポリ
シリコンをエッチバックもしくはＣＭＰ（ケミカルメカ
ニカルポリッシュ）で除去してシリコン面（デバイス形
成面）を露出させる。
をトレンチマスクとしてドライエッチにて素子分離領域
となる溝（トレンチ）７を形成する。トレンチ形成後、
ダメージ回復のためのＣＤＥ（ケミカルドライエッ
チ）、アニール等を行う。そして、トレンチの側壁酸
化、ポリシリコンの埋め込みを行う。また、余分なポリ
シリコンをエッチバックもしくはＣＭＰ（ケミカルメカ
ニカルポリッシュ）で除去してシリコン面（デバイス形
成面）を露出させる。
【００４４】さらに、図６（ｃ）に示すように、アップ
ドレイン素子のドレイン、保護ダイオードのカソードと
なるディープｎ+ 領域１５を形成する。詳しくは、約４
０ｎｍの酸化膜をスルー酸化膜としてリン（Ｐ）を３×
１０15ｃｍ-2インプラドーズし熱処理（約１０５０℃、
１時間）でウエハ内部に拡散させる。さらに、素子のド
リフト抵抗を下げるために、ｎウェル層６を形成する。
詳しくは、リン（Ｐ）を約３×１０12ｃｍ-2インプラド
ーズし、熱処理（約１１７０℃、１０時間）でウエハ内
部に拡散させる。その結果、図７（ａ）のようになる。
ドレイン素子のドレイン、保護ダイオードのカソードと
なるディープｎ+ 領域１５を形成する。詳しくは、約４
０ｎｍの酸化膜をスルー酸化膜としてリン（Ｐ）を３×
１０15ｃｍ-2インプラドーズし熱処理（約１０５０℃、
１時間）でウエハ内部に拡散させる。さらに、素子のド
リフト抵抗を下げるために、ｎウェル層６を形成する。
詳しくは、リン（Ｐ）を約３×１０12ｃｍ-2インプラド
ーズし、熱処理（約１１７０℃、１０時間）でウエハ内
部に拡散させる。その結果、図７（ａ）のようになる。
【００４５】そして、図７（ｂ）に示すように、保護ダ
イオードのアノードとなるｐ型ベース領域１７を形成す
る。詳しくは、ボロン（Ｂ）を２×１０14ｃｍ-2インプ
ラドーズし、熱処理（約１１５０℃、０．５時間）でウ
エハ内部に拡散させる。なお、ｐ型ベース領域１７は保
護ダイオード部だけでなく、ソースセル部に入れてもよ
い。入れた方がセル部の寄生ｎｐｎトランジスタのベー
ス濃度が下がり、寄生トランジスタ動作しにくいのでセ
ル自身のサージ耐圧を上げることができる。
イオードのアノードとなるｐ型ベース領域１７を形成す
る。詳しくは、ボロン（Ｂ）を２×１０14ｃｍ-2インプ
ラドーズし、熱処理（約１１５０℃、０．５時間）でウ
エハ内部に拡散させる。なお、ｐ型ベース領域１７は保
護ダイオード部だけでなく、ソースセル部に入れてもよ
い。入れた方がセル部の寄生ｎｐｎトランジスタのベー
ス濃度が下がり、寄生トランジスタ動作しにくいのでセ
ル自身のサージ耐圧を上げることができる。
【００４６】引き続き、図７（ｃ）に示すように、フィ
ールド部にＳｉＮをマスクとして熱酸化膜（ＬＯＣＯ
Ｓ）１９を形成する（９５０℃、１１時間）。そして、
図８（ａ）に示すように、ゲート電極９となるゲートポ
リシリコンをデポし、リンデポ後にパターニングする
（デポ厚さ約３７０ｎｍ、シート抵抗約２５Ω／□）。
その後、ポリシリコン９の丸め酸化を行う（１０００
℃、１時間）。
ールド部にＳｉＮをマスクとして熱酸化膜（ＬＯＣＯ
Ｓ）１９を形成する（９５０℃、１１時間）。そして、
図８（ａ）に示すように、ゲート電極９となるゲートポ
リシリコンをデポし、リンデポ後にパターニングする
（デポ厚さ約３７０ｎｍ、シート抵抗約２５Ω／□）。
その後、ポリシリコン９の丸め酸化を行う（１０００
℃、１時間）。
【００４７】さらに、図８（ｂ）に示すように、チャネ
ルｐウェル領域１０をポリシリコン９をマスクにして形
成する。詳しくは、ボロン（Ｂ）のドーズ量が約３×１
０13ｃｍ-2であり、約１０５０℃、７時間の熱処理を行
う。
ルｐウェル領域１０をポリシリコン９をマスクにして形
成する。詳しくは、ボロン（Ｂ）のドーズ量が約３×１
０13ｃｍ-2であり、約１０５０℃、７時間の熱処理を行
う。
【００４８】引き続き、図８（ｃ）に示すように、ｐ+
型領域１２，１８を形成するとともに、図９（ａ）に示
すように、ｎ+ 型領域１１，１６を形成する。ドーズ量
はそれぞれ、ＢＦ2 で５×１０15ｃｍ-2、Ａｓで５×１
０15ｃｍ-2である。
型領域１２，１８を形成するとともに、図９（ａ）に示
すように、ｎ+ 型領域１１，１６を形成する。ドーズ量
はそれぞれ、ＢＦ2 で５×１０15ｃｍ-2、Ａｓで５×１
０15ｃｍ-2である。
【００４９】そして、図９（ｂ）に示すように、ＢＰＳ
Ｇ膜１３を約６７０ｎｍデポするとともにドライエッチ
にてコンタクトを形成する。その後、図１０（ａ）に示
すように、１層目のアルミ１４，２０を約４５０ｎｍデ
ポおよびパターニングする。
Ｇ膜１３を約６７０ｎｍデポするとともにドライエッチ
にてコンタクトを形成する。その後、図１０（ａ）に示
すように、１層目のアルミ１４，２０を約４５０ｎｍデ
ポおよびパターニングする。
【００５０】その後、図１０（ｂ）に示すように、ＴＥ
ＯＳ層間膜２１をデポし、ビアホールをエッチングによ
り形成する。そして、図１１（ａ）に示すように、２層
目のアルミ２２，２３を約９００ｎｍデポおよびパター
ニングする。さらに、図１１（ｂ）に示すように、Ｓｉ
Ｎ２４をデポし、パッド部のＳｉＮ２４をエッチングに
て除去する。これにより、素子工程は完了する。
ＯＳ層間膜２１をデポし、ビアホールをエッチングによ
り形成する。そして、図１１（ａ）に示すように、２層
目のアルミ２２，２３を約９００ｎｍデポおよびパター
ニングする。さらに、図１１（ｂ）に示すように、Ｓｉ
Ｎ２４をデポし、パッド部のＳｉＮ２４をエッチングに
て除去する。これにより、素子工程は完了する。
【００５１】このように、本実施形態は下記の特徴を有
する。 （イ）図３に示すように、アップドレイン型ＭＯＳＦＥ
Ｔにおいて、ｎウェル層（表面側半導体層）６の表層部
においてディーブｎ+ 領域（ディープドレイン領域）１
５と一部が重なるようにｐ型ベース領域（第２導電型の
ベース領域）１７を形成し、ベース領域１７をソース側
に接続することにより、ソース・ドレイン間にサージバ
イパス用ダイオードＤ１を形成したので、Ｒｅｓｕｒｆ
型のＭＯＳ構造と比較して、ソースセル部の耐圧はセル
集積による電界の曲率緩和効果で約１２０ボルトと高
い。また、保護ダイオードの耐圧はセル部の耐圧とはま
ったく独立に設計でき、外周の保護ダイオードＤ１の耐
圧は外周に設けられたディープｎ+ ／ベース領域の間隔
で決まり約７０ボルトであり、耐圧差を十分に確保でき
る。そのため、ＥＳＤ耐量をより一層向上させることが
できる。さらに、ｎ+ ／ベース層でダイオードを形成す
るため、アノードのシート抵抗はベース層の約２００Ω
／□と低くでき、図２１の装置よりも保護ダイオードの
動作抵抗を下げることができ、ＥＳＤ耐量を図２１の装
置よりも上げることができる。また、保護ダイオードが
バイポーラ動作による電流集中作用を受けにくく耐量の
改善が図られる。以上のようにして、耐圧差が大きいと
ともにシート抵抗が小さい保護ダイオードＤ１を有する
パワーＭＯＳトランジスタとなる。（ロ）ＭＯＳでセル
外周部にフィールドプレート構造を設けた素子（一般的
な素子）では、セル外周部の耐圧が内部セル部の耐圧よ
り高いのでサージが印加されるとセル内部が先にブレー
クしてしまい、保護ダイオードのようなサージバイパス
効果は期待できない。これに対し、本実施形態では、サ
ージ電流の印加条件に応じた最大電流をサージバイパス
用ダイオードＤ１に流した際の同ダイオードＤ１のカソ
ード電位がトランジスタのドレイン耐圧以下になるよう
に設定したので、実用上好ましいものとなる。
する。 （イ）図３に示すように、アップドレイン型ＭＯＳＦＥ
Ｔにおいて、ｎウェル層（表面側半導体層）６の表層部
においてディーブｎ+ 領域（ディープドレイン領域）１
５と一部が重なるようにｐ型ベース領域（第２導電型の
ベース領域）１７を形成し、ベース領域１７をソース側
に接続することにより、ソース・ドレイン間にサージバ
イパス用ダイオードＤ１を形成したので、Ｒｅｓｕｒｆ
型のＭＯＳ構造と比較して、ソースセル部の耐圧はセル
集積による電界の曲率緩和効果で約１２０ボルトと高
い。また、保護ダイオードの耐圧はセル部の耐圧とはま
ったく独立に設計でき、外周の保護ダイオードＤ１の耐
圧は外周に設けられたディープｎ+ ／ベース領域の間隔
で決まり約７０ボルトであり、耐圧差を十分に確保でき
る。そのため、ＥＳＤ耐量をより一層向上させることが
できる。さらに、ｎ+ ／ベース層でダイオードを形成す
るため、アノードのシート抵抗はベース層の約２００Ω
／□と低くでき、図２１の装置よりも保護ダイオードの
動作抵抗を下げることができ、ＥＳＤ耐量を図２１の装
置よりも上げることができる。また、保護ダイオードが
バイポーラ動作による電流集中作用を受けにくく耐量の
改善が図られる。以上のようにして、耐圧差が大きいと
ともにシート抵抗が小さい保護ダイオードＤ１を有する
パワーＭＯＳトランジスタとなる。（ロ）ＭＯＳでセル
外周部にフィールドプレート構造を設けた素子（一般的
な素子）では、セル外周部の耐圧が内部セル部の耐圧よ
り高いのでサージが印加されるとセル内部が先にブレー
クしてしまい、保護ダイオードのようなサージバイパス
効果は期待できない。これに対し、本実施形態では、サ
ージ電流の印加条件に応じた最大電流をサージバイパス
用ダイオードＤ１に流した際の同ダイオードＤ１のカソ
ード電位がトランジスタのドレイン耐圧以下になるよう
に設定したので、実用上好ましいものとなる。
【００５２】なお、これまで説明したもの以外にも次の
ように実施してもよい。図１に示す構成では、トランジ
スタ形成島の内部においてサージバイパス用ダイオード
Ｄ１を形成したが、図１２，１３に示すように、サージ
バイパス用ダイオード（Ｄ２）を、トランジスタ形成島
（トランジスタ形成領域）とは別の島（別の領域）に形
成してもよい。つまり、図１３に示すように、トレンチ
島においてｎウェル層（表面側半導体層）６の表層部に
はディープｎ+ 領域（第１導電型の半導体領域）３０が
形成され、このディープｎ+ 領域３０は、図１２に示す
ように、直線状に延び、かつ、複数並設されている。デ
ィープｎ+ 領域３０は図２のディーブｎ+ 領域（ディー
プドレイン領域）１５を形成する際に同時に形成したも
のである。また、図１３のディープｎ+ 領域３０と一部
が重なるようにｐ型ベース領域（第２導電型のベース領
域）３１が形成され、このｐ型ベース領域３１は図１２
に示すようにディープｎ+ 領域３０に隣接して直線的に
延びている。さらに、図１２のカソード電極（２層目ア
ルミ）３２およびアノード電極（２層目アルミ）３３を
用いて、別の島に形成したトランジスタに対し、ｐ型ベ
ース領域３１がソース側に、又、ディープｎ+ 領域３０
がドレイン側に接続されている。このように、ソース・
ドレイン間にサージバイパス用ダイオードＤ２が形成さ
れている。
ように実施してもよい。図１に示す構成では、トランジ
スタ形成島の内部においてサージバイパス用ダイオード
Ｄ１を形成したが、図１２，１３に示すように、サージ
バイパス用ダイオード（Ｄ２）を、トランジスタ形成島
（トランジスタ形成領域）とは別の島（別の領域）に形
成してもよい。つまり、図１３に示すように、トレンチ
島においてｎウェル層（表面側半導体層）６の表層部に
はディープｎ+ 領域（第１導電型の半導体領域）３０が
形成され、このディープｎ+ 領域３０は、図１２に示す
ように、直線状に延び、かつ、複数並設されている。デ
ィープｎ+ 領域３０は図２のディーブｎ+ 領域（ディー
プドレイン領域）１５を形成する際に同時に形成したも
のである。また、図１３のディープｎ+ 領域３０と一部
が重なるようにｐ型ベース領域（第２導電型のベース領
域）３１が形成され、このｐ型ベース領域３１は図１２
に示すようにディープｎ+ 領域３０に隣接して直線的に
延びている。さらに、図１２のカソード電極（２層目ア
ルミ）３２およびアノード電極（２層目アルミ）３３を
用いて、別の島に形成したトランジスタに対し、ｐ型ベ
ース領域３１がソース側に、又、ディープｎ+ 領域３０
がドレイン側に接続されている。このように、ソース・
ドレイン間にサージバイパス用ダイオードＤ２が形成さ
れている。
【００５３】また、これまでの説明ではアップドレイン
構造を例示したが、ＬＤＭＯＳ構造に適用してもよい。
詳しくは、図１４に示す平面構造をなし、図１４のＣ−
Ｃ断面を図１５に示す。
構造を例示したが、ＬＤＭＯＳ構造に適用してもよい。
詳しくは、図１４に示す平面構造をなし、図１４のＣ−
Ｃ断面を図１５に示す。
【００５４】図１５において、ＳＯＩ基板４１が使用さ
れており、ＳＯＩ基板４１はｐ+ 型シリコン基板４２の
上にシリコン酸化膜４３を介して薄膜のシリコン層４４
を配置した構成となっている。シリコン層４４において
は、ｎ- 型シリコン層４６の下にｎ+ 型シリコン層（第
１導電型の埋め込み半導体層）４５が埋め込まれてい
る。つまり、ｎ- 型シリコン層（第１導電型の表面側半
導体層）４６は、ｎ+ 型シリコン層４５上に形成され、
同シリコン層４５よりも低濃度である。
れており、ＳＯＩ基板４１はｐ+ 型シリコン基板４２の
上にシリコン酸化膜４３を介して薄膜のシリコン層４４
を配置した構成となっている。シリコン層４４において
は、ｎ- 型シリコン層４６の下にｎ+ 型シリコン層（第
１導電型の埋め込み半導体層）４５が埋め込まれてい
る。つまり、ｎ- 型シリコン層（第１導電型の表面側半
導体層）４６は、ｎ+ 型シリコン層４５上に形成され、
同シリコン層４５よりも低濃度である。
【００５５】シリコン層４４にはトレンチ４７が形成さ
れ、トレンチ７により図１４に示すごとく、島が区画形
成されている。１つの島にＬＤＭＯＳＦＥＴが形成され
ている。
れ、トレンチ７により図１４に示すごとく、島が区画形
成されている。１つの島にＬＤＭＯＳＦＥＴが形成され
ている。
【００５６】ＬＤＭＯＳＦＥＴ形成島において、図１５
に示すように、ｎ- 型シリコン層４６の表層部にはゲー
ト酸化膜４８を介してポリシリコンゲート電極４９が配
置されている。ポリシリコンゲート電極４９の端部での
ｎ- 型シリコン層４６の表層部にはチャネルｐウェル領
域５０が形成されるとともに、チャネルｐウェル領域５
０の内部においてその表層部にはｎ+ 型領域（第１導電
型のソース領域）５１およびｐ+ 型領域５２が形成され
ている。このように、ｎ- 型シリコン層４６での少なく
ともチャネルｐウェル領域５０の一部領域に対しゲート
酸化膜４８を介してポリシリコンゲート電極４９が配置
されている。
に示すように、ｎ- 型シリコン層４６の表層部にはゲー
ト酸化膜４８を介してポリシリコンゲート電極４９が配
置されている。ポリシリコンゲート電極４９の端部での
ｎ- 型シリコン層４６の表層部にはチャネルｐウェル領
域５０が形成されるとともに、チャネルｐウェル領域５
０の内部においてその表層部にはｎ+ 型領域（第１導電
型のソース領域）５１およびｐ+ 型領域５２が形成され
ている。このように、ｎ- 型シリコン層４６での少なく
ともチャネルｐウェル領域５０の一部領域に対しゲート
酸化膜４８を介してポリシリコンゲート電極４９が配置
されている。
【００５７】また、ｎ- 型シリコン層４６の表層部にｎ
型ドレイン領域５３が形成され、さらに、ドレイン領域
５３の表層部にはｎ+ 型領域５４が形成されている。さ
らに本例では、ｎ- 型シリコン層４６の表層部において
ディープｎ+ 領域（第１導電型の半導体領域）５５が形
成されるとともに、ディープｎ+ 領域５５と一部が重な
るようにｐ型ベース領域５６が形成され、ベース領域５
６がソース端子と、又、ディープｎ+ 領域５５がドレイ
ン端子と接続されている。これにより、ソース・ドレイ
ン間にサージバイパス用ダイオードＤ３が形成されてい
る。
型ドレイン領域５３が形成され、さらに、ドレイン領域
５３の表層部にはｎ+ 型領域５４が形成されている。さ
らに本例では、ｎ- 型シリコン層４６の表層部において
ディープｎ+ 領域（第１導電型の半導体領域）５５が形
成されるとともに、ディープｎ+ 領域５５と一部が重な
るようにｐ型ベース領域５６が形成され、ベース領域５
６がソース端子と、又、ディープｎ+ 領域５５がドレイ
ン端子と接続されている。これにより、ソース・ドレイ
ン間にサージバイパス用ダイオードＤ３が形成されてい
る。
【００５８】また、サージ電流の印加条件に応じた最大
電流をサージバイパス用ダイオードＤ３に流した際のダ
イオードＤ３のカソード電位がトランジスタのドレイン
耐圧以下になるように設定している。
電流をサージバイパス用ダイオードＤ３に流した際のダ
イオードＤ３のカソード電位がトランジスタのドレイン
耐圧以下になるように設定している。
【００５９】このＬＤＭＯＳ構造においても、Ｒｅｓｕ
ｒｆ構造ではないため、従来例のような寄生トランジス
タは保護ダイオード部には存在しないので破壊されにく
い。配線方法としては、ドレインと保護ダイオードのカ
ソード（ディープｎ+ 領域５５）とつなぎ、ソースとア
ノード（ベース領域５６）をつないでいるので、ゲート
を駆動させる通常のＭＯＳ動作時には保護ダイオードＤ
３には電流は流れない。オフ状態でドレインにＥＳＤの
ような過電圧が印加されると、耐圧の低い保護ダイオー
ドＤ３がブレークしてサージ電流を流す。
ｒｆ構造ではないため、従来例のような寄生トランジス
タは保護ダイオード部には存在しないので破壊されにく
い。配線方法としては、ドレインと保護ダイオードのカ
ソード（ディープｎ+ 領域５５）とつなぎ、ソースとア
ノード（ベース領域５６）をつないでいるので、ゲート
を駆動させる通常のＭＯＳ動作時には保護ダイオードＤ
３には電流は流れない。オフ状態でドレインにＥＳＤの
ような過電圧が印加されると、耐圧の低い保護ダイオー
ドＤ３がブレークしてサージ電流を流す。
【００６０】また、図１６，１７に示すように、ＶＤＭ
ＯＳＦＥＴに適用してもよい。図１７において、ドレイ
ン領域となるｎ+ 型シリコン基板（第１導電型の半導体
基板）６０上にはｎ- 型シリコン層（第１導電型の表面
側半導体層）６１がエピタキシャル成長されている。つ
まり、ｎ- 型シリコン層６１はｎ+ 型シリコン基板６０
上に形成され、同基板６０よりも低濃度である。ｎ- 型
シリコン層６１の表層部にはゲート酸化膜６２を介して
ポリシリコンゲート電極６３が配置されている。ポリシ
リコンゲート電極６３の端部でのｎ- 型シリコン層６１
の表層部にはチャネルｐウェル領域６４が形成されると
ともに、チャネルｐウェル領域６４の内部においてその
表層部にはｎ+ 型領域（第１導電型のソース領域）６５
が形成されている。このように、ｎ- 型シリコン層６１
での少なくともチャネルｐウェル領域６４の一部領域に
対しゲート酸化膜６２を介してポリシリコンゲート電極
６３が配置されている。
ＯＳＦＥＴに適用してもよい。図１７において、ドレイ
ン領域となるｎ+ 型シリコン基板（第１導電型の半導体
基板）６０上にはｎ- 型シリコン層（第１導電型の表面
側半導体層）６１がエピタキシャル成長されている。つ
まり、ｎ- 型シリコン層６１はｎ+ 型シリコン基板６０
上に形成され、同基板６０よりも低濃度である。ｎ- 型
シリコン層６１の表層部にはゲート酸化膜６２を介して
ポリシリコンゲート電極６３が配置されている。ポリシ
リコンゲート電極６３の端部でのｎ- 型シリコン層６１
の表層部にはチャネルｐウェル領域６４が形成されると
ともに、チャネルｐウェル領域６４の内部においてその
表層部にはｎ+ 型領域（第１導電型のソース領域）６５
が形成されている。このように、ｎ- 型シリコン層６１
での少なくともチャネルｐウェル領域６４の一部領域に
対しゲート酸化膜６２を介してポリシリコンゲート電極
６３が配置されている。
【００６１】さらに本例では、ｎ- 型シリコン層６１の
表層部からｎ+ 型シリコン基板６０に達するディープｎ
+ 領域６６が形成されるとともに、ｎ- 型シリコン層６
１の表層部にディープｎ+ 領域６６と一部が重なるよう
にｐ型ベース領域６７が形成されている。ベース領域６
７がソース端子と接続され、ソース・ドレイン間にサー
ジバイパス用ダイオードＤ４を形成している。
表層部からｎ+ 型シリコン基板６０に達するディープｎ
+ 領域６６が形成されるとともに、ｎ- 型シリコン層６
１の表層部にディープｎ+ 領域６６と一部が重なるよう
にｐ型ベース領域６７が形成されている。ベース領域６
７がソース端子と接続され、ソース・ドレイン間にサー
ジバイパス用ダイオードＤ４を形成している。
【００６２】さらに、図１８，１９に示すように、横型
ＩＧＢＴ（Ｌ−ＩＧＢＴ）に適用してもよい。図１９に
おいて、ＳＯＩ基板７１が使用されており、ＳＯＩ基板
７１はｐ+ 型シリコン基板７２の上にシリコン酸化膜７
３を介して薄膜のシリコン層７４を配置した構成となっ
ている。シリコン層７４においては、ｎ- 型シリコン層
７６の下にｎ+ 型シリコン層（第１導電型の埋め込み半
導体層）７５が埋め込まれている。つまり、ｎ- 型シリ
コン層（第１導電型の表面側半導体層）７６はｎ+ 型シ
リコン層７５上に形成され、同シリコン層７５よりも低
濃度である。
ＩＧＢＴ（Ｌ−ＩＧＢＴ）に適用してもよい。図１９に
おいて、ＳＯＩ基板７１が使用されており、ＳＯＩ基板
７１はｐ+ 型シリコン基板７２の上にシリコン酸化膜７
３を介して薄膜のシリコン層７４を配置した構成となっ
ている。シリコン層７４においては、ｎ- 型シリコン層
７６の下にｎ+ 型シリコン層（第１導電型の埋め込み半
導体層）７５が埋め込まれている。つまり、ｎ- 型シリ
コン層（第１導電型の表面側半導体層）７６はｎ+ 型シ
リコン層７５上に形成され、同シリコン層７５よりも低
濃度である。
【００６３】シリコン層７４にはトレンチ７７が形成さ
れ、トレンチ７７により図１８に示すごとく、島が区画
形成されている。１つの島に横型ＩＧＢＴが形成されて
いる。
れ、トレンチ７７により図１８に示すごとく、島が区画
形成されている。１つの島に横型ＩＧＢＴが形成されて
いる。
【００６４】横型ＩＧＢＴ形成島において、図１９に示
すように、ｎ- 型シリコン層７６の表層部にはゲート酸
化膜７８を介してポリシリコンゲート電極７９が配置さ
れている。ポリシリコンゲート電極７９の端部でのｎ-
型シリコン層７６の表層部にはチャネルｐウェル領域８
０が形成されるとともに、チャネルｐウェル領域８０の
内部においてその表層部にはｎ+ 型領域（第１導電型の
エミッタ領域）８１およびｐ+ 型領域８２が形成されて
いる。このように、ｎ- 型シリコン層７６での少なくと
もチャネルｐウェル領域８０の一部領域に対しゲート酸
化膜７８を介してポリシリコンゲート電極７９が配置さ
れている。また、ｎ- 型シリコン層７６の表層部にｐ型
コレクタ領域８３が形成されるとともに、その表層部に
はｐ+ 型領域８４が形成されている。
すように、ｎ- 型シリコン層７６の表層部にはゲート酸
化膜７８を介してポリシリコンゲート電極７９が配置さ
れている。ポリシリコンゲート電極７９の端部でのｎ-
型シリコン層７６の表層部にはチャネルｐウェル領域８
０が形成されるとともに、チャネルｐウェル領域８０の
内部においてその表層部にはｎ+ 型領域（第１導電型の
エミッタ領域）８１およびｐ+ 型領域８２が形成されて
いる。このように、ｎ- 型シリコン層７６での少なくと
もチャネルｐウェル領域８０の一部領域に対しゲート酸
化膜７８を介してポリシリコンゲート電極７９が配置さ
れている。また、ｎ- 型シリコン層７６の表層部にｐ型
コレクタ領域８３が形成されるとともに、その表層部に
はｐ+ 型領域８４が形成されている。
【００６５】さらに本例では、ｎ- 型シリコン層７６の
表層部にディープｎ+ 領域（第１導電型の半導体領域）
８５が形成されるとともに、ｎ- 型シリコン層７６の表
層部にディープｎ+ 領域８５と一部が重なるようにｐ型
ベース領域８６が形成されている。ベース領域８６がエ
ミッタ端子と接続され、又、ディープｎ+ 領域８５がコ
レクタ端子と接続されている。これにより、エミッタ・
コレクタ間にサージバイパス用ダイオードＤ５が形成さ
れている。
表層部にディープｎ+ 領域（第１導電型の半導体領域）
８５が形成されるとともに、ｎ- 型シリコン層７６の表
層部にディープｎ+ 領域８５と一部が重なるようにｐ型
ベース領域８６が形成されている。ベース領域８６がエ
ミッタ端子と接続され、又、ディープｎ+ 領域８５がコ
レクタ端子と接続されている。これにより、エミッタ・
コレクタ間にサージバイパス用ダイオードＤ５が形成さ
れている。
【００６６】なお、ＶＤＭＯＳ構造（図１７）、横型Ｉ
ＧＢＴ構造（図１９）においても、サージ電流の印加条
件に応じた最大電流をサージバイパス用ダイオードに流
した際の同ダイオードのカソード電位がトランジスタの
ドレイン耐圧（またはコレクタ耐圧）以下になるように
設定している。
ＧＢＴ構造（図１９）においても、サージ電流の印加条
件に応じた最大電流をサージバイパス用ダイオードに流
した際の同ダイオードのカソード電位がトランジスタの
ドレイン耐圧（またはコレクタ耐圧）以下になるように
設定している。
【００６７】また、ＬＤＭＯＳ構造（図１５）、ＶＤＭ
ＯＳ構造（図１７）、横型ＩＧＢＴ構造（図１９）にお
いても、図１２，１３を用いて説明したごとく、サージ
バイパス用ダイオードを、トランジスタ形成島とは別の
領域に形成してもよい。
ＯＳ構造（図１７）、横型ＩＧＢＴ構造（図１９）にお
いても、図１２，１３を用いて説明したごとく、サージ
バイパス用ダイオードを、トランジスタ形成島とは別の
領域に形成してもよい。
【００６８】さらには、これまで説明してきた素子はＮ
チャネル素子であったが、Ｐチャネル素子でもよく、上
記各パワー素子のｐ，ｎを全て反対にすればよい。
チャネル素子であったが、Ｐチャネル素子でもよく、上
記各パワー素子のｐ，ｎを全て反対にすればよい。
【図１】 実施の形態における複合ＩＣの平面図。
【図２】 図１のＡ−Ａ線での縦断面図。
【図３】 要部の拡大図。
【図４】 配線図。
【図５】 回路構成を示す図。
【図６】 製造工程を説明するための断面図。
【図７】 製造工程を説明するための断面図。
【図８】 製造工程を説明するための断面図。
【図９】 製造工程を説明するための断面図。
【図１０】 製造工程を説明するための断面図。
【図１１】 製造工程を説明するための断面図。
【図１２】 複合ＩＣの平面図。
【図１３】 図１２のＢ−Ｂ線での縦断面図。
【図１４】 複合ＩＣの平面図。
【図１５】 図１４のＣ−Ｃ線での縦断面図。
【図１６】 複合ＩＣの平面図。
【図１７】 図１６のＤ−Ｄ線での縦断面図。
【図１８】 複合ＩＣの平面図。
【図１９】 図１８のＥ−Ｅ線での縦断面図。
【図２０】 従来技術を説明するための回路構成を示す
図。
図。
【図２１】 従来技術を説明するための半導体装置の断
面図。
面図。
５…ｎ+ 型シリコン層、６…ｎ- 型シリコン層、８…ゲ
ート酸化膜、９…ポリシリコンゲート電極、１０…チャ
ネルｐウェル領域、１１…ｎ+ 型領域、１５…ディープ
ｎ+ 領域、１７…ｐ型ベース領域、４５…ｎ+ 型シリコ
ン層、４６…ｎ - 型シリコン層、４８…ゲート酸化膜、
４９…ポリシリコンゲート電極、５０…チャネルｐウェ
ル領域、５１…ｎ+ 型領域、５５…ディープｎ+ 領域、
５６…ｐ型ベース領域、６０…ｎ+ 型シリコン基板、６
１…ｎ- 型シリコン層、６２…ゲート酸化膜、６３…ポ
リシリコンゲート電極、６４…チャネルｐウェル領域、
６５…ｎ+ 型領域、６６…ディープｎ+ 領域、６７…ｐ
型ベース領域、７５…ｎ+型シリコン層、７６…ｎ- 型
シリコン層、７８…ゲート酸化膜、７９…ポリシリコン
ゲート電極、８０…チャネルｐウェル領域、８１…ｎ+
型領域、８５…ディープｎ+ 領域、８６…ｐ型ベース領
域。
ート酸化膜、９…ポリシリコンゲート電極、１０…チャ
ネルｐウェル領域、１１…ｎ+ 型領域、１５…ディープ
ｎ+ 領域、１７…ｐ型ベース領域、４５…ｎ+ 型シリコ
ン層、４６…ｎ - 型シリコン層、４８…ゲート酸化膜、
４９…ポリシリコンゲート電極、５０…チャネルｐウェ
ル領域、５１…ｎ+ 型領域、５５…ディープｎ+ 領域、
５６…ｐ型ベース領域、６０…ｎ+ 型シリコン基板、６
１…ｎ- 型シリコン層、６２…ゲート酸化膜、６３…ポ
リシリコンゲート電極、６４…チャネルｐウェル領域、
６５…ｎ+ 型領域、６６…ディープｎ+ 領域、６７…ｐ
型ベース領域、７５…ｎ+型シリコン層、７６…ｎ- 型
シリコン層、７８…ゲート酸化膜、７９…ポリシリコン
ゲート電極、８０…チャネルｐウェル領域、８１…ｎ+
型領域、８５…ディープｎ+ 領域、８６…ｐ型ベース領
域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786
Claims (7)
- 【請求項１】 第１導電型の埋め込み半導体層（５）上
での同半導体層（５）よりも低濃度である第１導電型の
表面側半導体層（６）における表層部に形成された第２
導電型のチャネル領域（１０）と、 前記チャネル領域（１０）の表層部に形成された第１導
電型のソース領域（１１）と、 前記表面側半導体層（６）での少なくとも前記チャネル
領域（１０）の一部領域に対しゲート絶縁膜（８）を介
して配置されたゲート電極（９）と、 前記表面側半導体層（６）の表層部から前記埋め込み半
導体層（５）に達する第１導電型のディープドレイン領
域（１５）と、を備えたアップドレイン型ＭＯＳＦＥＴ
であって、 前記表面側半導体層（６）の表層部において前記ディー
プドレイン領域（１５）と一部が重なるように第２導電
型のベース領域（１７）を形成し、当該ベース領域（１
７）をソース側に接続することにより、ソース・ドレイ
ン間にサージバイパス用ダイオード（Ｄ１）を形成した
ことを特徴とするパワーＭＯＳトランジスタ。 - 【請求項２】 第１導電型の埋め込み半導体層（５）上
での同半導体層（５）よりも低濃度である第１導電型の
表面側半導体層（６）における表層部に形成された第２
導電型のチャネル領域（１０）と、 前記チャネル領域（１０）の表層部に形成された第１導
電型のソース領域（１１）と、 前記表面側半導体層（６）での少なくとも前記チャネル
領域（１０）の一部領域に対しゲート絶縁膜（８）を介
して配置されたゲート電極（９）と、 前記表面側半導体層（６）の表層部から前記埋め込み半
導体層（５）に達する第１導電型のディープドレイン領
域（１５）と、を備えたアップドレイン型ＭＯＳＦＥＴ
であって、 前記表面側半導体層（６）の表層部において第１導電型
の半導体領域（３０）を形成するとともに当該半導体領
域（３０）と一部が重なるように第２導電型のベース領
域（３１）を形成し、当該ベース領域（３１）をソース
側に、又、前記第１導電型の半導体領域（３０）をドレ
イン側に接続することにより、ソース・ドレイン間にサ
ージバイパス用ダイオード（Ｄ２）を形成したことを特
徴とするパワーＭＯＳトランジスタ。 - 【請求項３】 第１導電型の埋め込み半導体層（４５）
上での同半導体層（４５）よりも低濃度である第１導電
型の表面側半導体層（４６）における表層部に形成され
た第２導電型のチャネル領域（５０）と、 前記チャネル領域（５０）の表層部に形成された第１導
電型のソース領域（５１）と、 前記表面側半導体層（４６）での少なくとも前記チャネ
ル領域（５０）の一部領域に対しゲート絶縁膜（４８）
を介して配置されたゲート電極（４９）と、 前記表面側半導体層（４６）の表層部に形成された第１
導電型のドレイン領域（５３）と、を備えたＬＤＭＯＳ
ＦＥＴであって、 前記表面側半導体層（４６）の表層部において第１導電
型の半導体領域（５５）を形成するとともに当該半導体
領域（５５）と一部が重なるように第２導電型のベース
領域（５６）を形成し、当該ベース領域（５６）をソー
ス側に、又、前記第１導電型の半導体領域（５５）をド
レイン側に接続することにより、ソース・ドレイン間に
サージバイパス用ダイオード（Ｄ３）を形成したことを
特徴とするパワーＭＯＳトランジスタ。 - 【請求項４】 ドレイン領域となる第１導電型の半導体
基板（６０）上での同半導体基板（６０）よりも低濃度
である第１導電型の表面側半導体層（６１）における表
層部に形成された第２導電型のチャネル領域（６４）
と、 前記チャネル領域（６４）の表層部に形成された第１導
電型のソース領域（６５）と、 前記表面側半導体層（６１）での少なくとも前記チャネ
ル領域（６４）の一部領域に対しゲート絶縁膜（６２）
を介して配置されたゲート電極（６３）と、を備えたＶ
ＤＭＯＳＦＥＴであって、 前記表面側半導体層（６１）の表層部から前記半導体基
板（６０）に達する第１導電型のディープ領域（６６）
を形成するとともに前記表面側半導体層（６１）の表層
部に当該ディープ領域（６６）と一部が重なるように第
２導電型のベース領域（６７）を形成し、当該ベース領
域（６７）をソース側に接続することにより、ソース・
ドレイン間にサージバイパス用ダイオード（Ｄ４）を形
成したことを特徴とするパワーＭＯＳトランジスタ。 - 【請求項５】 第１導電型の埋め込み半導体層（７５）
上での同半導体層（７５）よりも低濃度である第１導電
型の表面側半導体層（７６）における表層部に形成され
た第２導電型のチャネル領域（８０）と、 前記チャネル領域（８０）の表層部に形成された第１導
電型のエミッタ領域（８１）と、 前記表面側半導体層（７６）での少なくとも前記チャネ
ル領域（８０）の一部領域に対しゲート絶縁膜（７８）
を介して配置されたゲート電極（７９）と、 前記表面側半導体層（７６）の表層部に形成された第２
導電型のコレクタ領域（８３）と、を備えた横型ＩＧＢ
Ｔであって、 前記表面側半導体層（７６）の表層部において第１導電
型の半導体領域（８５）を形成するとともに当該半導体
領域（８５）と一部が重なるように第２導電型のベース
領域（８６）を形成し、当該ベース領域（８６）をエミ
ッタ側に接続し、又、前記第１導電型の半導体領域（８
５）をコレクタ側に接続することにより、エミッタ・コ
レクタ間にサージバイパス用ダイオード（Ｄ５）を形成
したことを特徴とするパワーＭＯＳトランジスタ。 - 【請求項６】 請求項２〜５のいずれか１項に記載のパ
ワーＭＯＳトランジスタにおいて、 前記サージバイパス用ダイオードを、トランジスタ形成
領域とは別の領域に形成したことを特徴とするパワーＭ
ＯＳトランジスタ。 - 【請求項７】 請求項１〜６のいずれか１項に記載のパ
ワーＭＯＳトランジスタにおいて、 サージ電流の印加条件に応じた最大電流を前記サージバ
イパス用ダイオードに流した際の同ダイオードのカソー
ド電位がトランジスタのドレイン耐圧またはコレクタ耐
圧以下になるように設定したことを特徴とするパワーＭ
ＯＳトランジスタ。
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|---|---|---|---|
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| US09/626,479 US6365932B1 (en) | 1999-08-20 | 2000-07-26 | Power MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30765499A JP4872141B2 (ja) | 1999-10-28 | 1999-10-28 | パワーｍｏｓトランジスタ |
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| Publication Number | Publication Date |
|---|---|
| JP2001127294A true JP2001127294A (ja) | 2001-05-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30765499A Expired - Lifetime JP4872141B2 (ja) | 1999-08-20 | 1999-10-28 | パワーｍｏｓトランジスタ |
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