JP2718907B2 - Ｐｉｃ構造体及びその製造方法 - Google Patents

Ｐｉｃ構造体及びその製造方法

Info

Publication number
JP2718907B2
JP2718907B2 JP7117168A JP11716895A JP2718907B2 JP 2718907 B2 JP2718907 B2 JP 2718907B2 JP 7117168 A JP7117168 A JP 7117168A JP 11716895 A JP11716895 A JP 11716895A JP 2718907 B2 JP2718907 B2 JP 2718907B2
Authority
JP
Japan
Prior art keywords
region
impurity concentration
conductivity type
semiconductor layer
concentration semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7117168A
Other languages
English (en)
Other versions
JPH07321321A (ja
Inventor
ザンブラノ ラファエレ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno filed Critical CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Publication of JPH07321321A publication Critical patent/JPH07321321A/ja
Application granted granted Critical
Publication of JP2718907B2 publication Critical patent/JP2718907B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/126—Power FETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、縦型絶縁ゲート型バイ
ポーラトライジスタ（ＩＧＢＴ）を有する電力集積回路
構造体（ＰＩＣ）及びその製造方法に関するものであ
る。
【０００２】電力集積回路（ＰＩＣ）は、１個又はそれ
以上の電力部分及び駆動、制御兼保護回路を有するモノ
リシック集積回路である。製造プロセスの複雑さを最小
にしたＰＩＣを製造するため種々の提案がなされてお
り、例えば以下に示す文献に記載されている。 （１）１９８９年５月にロスアンゼルスで行われた“シ
ンポジューム オン ＨＶ アンド スマート パワー
ＩＣ（Symposium on HV & Smart Power ICs)の会報第
５１７〜５２５頁に記載されている文献 （２）１９９３年３月４日に発行された“エレクトロニ
ック デザイン(Electronic Design) の第２７〜２８頁
に記載されている文献。
【０００３】上記文献には、縦型二重拡散ＭＯＳＦＥＴ
（ＶＤＭＯＳＦＥＴ）及び／又はｎｐｎバイポーラ接合
型トランジスタ電力段を有するＰＩＣを得る製造プロセ
スが記載されている。駆動兼制御回路はＮチャネルＭＯ
ＳＦＥＴ（エンハンスメント型及びデプレッション型の
両方）を具えている。この駆動兼制御回路のＮチャネル
ＭＯＳＦＥＴは、高不純物濃度のｎ+ シリコン基板と共
にＶＤＭＯＳＦＥＴのドレインを構成する低不純物濃度
のｎ形エピタキシャル層に拡散形成されたｐ形ウエルに
形成され、駆動兼制御回路の電力段からの電気的分離は
ｐ形ウエルとｎ形エピタキシャル層との接合に反転バイ
アスを印加することにより行われている（この技術はセ
ルフ分離として既知である。）
【０００４】ＶＤＭＯＳの製造プロセスに関して、ｐ形
ウエルの形成工程及びデプレッション工程を追加するだ
けが必要になる。
【０００５】縦型ＩＧＢＴは、個別の電力部分の形成で
みられるように、ｎ+ 形基板の代わりにｐ+ 形基板を用
いて処理を開始することにより容易に集積化することが
できる。
【０００６】
【発明が解決しようとする課題】実際には、上述した考
え方は表面的な考え方にすぎない。ＩＧＢＴはシリコン
コントロールド レクチファイア（ＳＣＲ）を形成する
ように接続された一対の寄生ＮＰＮ及びＰＮＰトランジ
スタを本来的に含んでいることは既知であり、この寄生
ＳＣＲがターンオン（ラッチアップ）すると、ＰＩＣは
動作不良をおこし永久的な損傷を生ずるおそれがある。
ラッチアップ防止するため、ＮＰＮ寄生ＢＪＴのベース
領域（すなわち、ＩＧＢＴの素子セル）の本体及び深い
半導体領域）は、高濃度の不純物が添加された（ゲイン
を低下させるため）エミッタ領域（ＩＧＢＴのセルのソ
ース領域と一致している）に短絡されている。ＮＰＮ及
びＰＮＰ寄生ＢＪＴ対もＰＩＣの駆動兼制御回路の各Ｎ
チャネルＭＯＳＦＥＴと関連している。この場合、ＮＰ
Ｎ寄生ＢＪＴのベース領域はｐ形ウエルと一致し、この
ｐ形ウエルはＩＧＢＴセルの本体及び深い半導体領域よ
りも不純物濃度が低く、寄生ＮＰＮのゲインはより高
く、この結果ラッチアップはほとんど防止されなくなっ
てしまう。
【０００７】本発明の目的は、少なくともＮチャネルＭ
ＯＳＦＥＴを具える駆動兼制御回路を有するＰＩＣ構造
体の縦型ＩＧＢＴの集積化を行うに際し、上述した欠点
を解消することにある。
【０００８】
【課題を解決するための手段並びに作用】上記目的を達
成するため、本発明によるＰＩＣ構造体は、第２導電形
の高不純物濃度の半導体基板上に形成された第１導電形
の低不純物濃度半導体層を具え、縦型のＩＧＢＴ素子及
び駆動兼制御回路が一体的に形成され、縦型のＩＧＢＴ
素子が複数の素子セルを有し、各素子セルが前記低不純
物濃度の半導体層の表面から内部に向けて延在する第２
導電形の深い高不純物濃度半導体領域及び第２導電形の
半導体領域を少なくとも有し、前記駆動兼制御回路が第
２導電形のウエル領域に形成した第１導電形チャネルの
ＭＯＳＦＥＴを少なくとも有し、前記ウエル領域が第２
導電形の分離領域により前記低不純物濃度半導体層から
分離されて、前記分離領域が、第２導電形の埋込領域
と、前記低不純物濃度の半導体層の表面から埋込領域ま
で延在すると共に前記ウエル領域を横方向において規定
する第２導電形の高不純物濃度の環状領域とを有するＰ
ＩＣ構造体において、前記環状領域及び深い高不純物濃
度半導体領域が、前記低不純物濃度半導体層の表面から
ほぼ同一の深さを有することを特徴とする。
【０００９】本発明によれば、ＩＧＢＴ電力段から分離
されたＮチャネルＭＯＳＦＥＴを少なくとも有する駆動
兼制御回路を具えるＰＩＣ構造体を形成することができ
る。この分離領域はＮチャネルＭＯＳＦＥＴが集積化さ
れているｐ形ウエル領域を完全に包囲し、ｐ形ウエル領
域に比べて一層高い不純物濃度を有することができるの
で、ＮＰＮ寄生トランジスタ（ＢＪＴ）のゲインを低下
させることができ、従って寄生ＳＣＲのラッチアップを
防止することができる。
【００１０】
【実施例】本発明の第１実施例のＰＩＣ構造体は、第１
のチイップ領域に縦方向に電流が流れる絶縁ゲート型の
バイポーラトランジスタ（ＩＧＢＴ）を具える。このＩ
ＧＢＴは低不純物濃度のｎ形（ｎ- ）エピタキシャル層
２に形成した素子セルのアレイを既知の態様で構成し、
エピタキシャル層２は高不純物濃度のｎ形（ｎ+ ）のバ
ッファ層４を介在させて高不純物濃度のｐ形（ｐ+ ）半
導体基板３上に成長させる。
【００１１】各セル１はｐ+ の深い半導体領域４０、低
不純物のｐ形（ｐ- ）半導体領域５及びｎ+ 形ソース領
域６を具える。薄いゲート酸化膜８によりｎ- エピタキ
シャル層２の表面から絶縁されているポリシリコンゲー
ト７をｐ- 形の半導体領域５に重ねるように形成し、従
ってこのｐ- 半導体領域５はポリシリコンゲート７に適
切なバイアス電圧を印加した場合チャネル領域を構成す
る。ポリシリコンゲート７を絶縁層９により被覆する。
絶縁層９上に形成された金属層１０は全てのセル１のソ
ース領域６及び深い半導体領域４０と接触する。この金
属層はＩＧＢＴのソース電極Ｓを構成する。別の金属層
１１を基板３の表面に形成し、この金属層１１はＩＧＢ
Ｔのコレクタ電極Ｃを構成する（図１）。
【００１２】駆動兼制御回路をＰＩＣチィップの第２の
領域に集積化する。図１の実施例において、Ｎチャネル
ＭＯＳＦＥＴ（エンハンスメント型）だけを示す。
【００１３】ｎ- 層２から分離された部分に形成したｐ
形のウエル１５にＮチャネルＭＯＳＦＥＴを形成する。
このＭＯＳＦＥＴは低部側がｐ形の埋込領域１２により
包囲され横方向はｐ+ 形の環状領域１３により包囲す
る。ｐ+ 形の環状領域１３はｎ- 層の表面から下方に向
けて延在しｐ形の埋込層１２と接触する。ｐ形のウエル
１５は下方に向いて延在してｐ形の埋込領域１２と接触
する。
【００１４】ｐ形のウエル１５はＮチャネルＭＯＳＦＥ
Ｔのチャネル領域を構成する。ｐ形ウエル１５はｎ- 層
２から分離された部分に形成され、低不純物濃度を有し
ている。その不純物濃度レベルはＮチャネルＭＯＳＦＥ
Ｔについて所望の閾値電圧が得られるように調整するこ
とができる。
【００１５】ｐ形ウエル１５にＮチャネルＭＯＳＦＥＴ
のｎ+ ソース領域１８及びドレイン領域を形成する。ポ
リシリコンゲート２０は薄いゲート酸化膜４２（酸化膜
８と一致させることができる）によりｐ形ウエルの表面
から絶縁され、ｎチャネルＭＯＳＦＥＴのソース領域と
ドレイン領域との間に延在する。
【００１６】ｐ+ 領域１３は最も低い電位（基準電位）
に接続される金属層２１と接触しているので、ｎ- 層２
とｐ形領域１２及び１３との間の接合部は全ての動作条
件に対して逆方向バイアスされ、この結果駆動兼制御回
路はＩＧＢＴから電気的に絶縁されることになる。金属
層２１はＮチャネルＭＯＳＦＥＴのソース領域１８とも
接触する（本例ではＮチャネルＭＯＳＦＥＴは接地ソー
スを有し、デバイスに対する基準電位となる）。金属層
２４はｎチャネルＭＯＳＦＥＴのドレイン領域１８と接
触する。
【００１７】本発明によるＰＩＣ構造体の第２実施例を
図２に示す。この第２実施例は小型化を一層図ることが
でき、特に電力段がロー サイド ドライバ（ＬＳＤ）
として作用するように設計されているＰＩＣ構造体にお
いて一層小型化を図ることができる。本例では、ＩＧＢ
Ｔのソース電極Ｓを回路の基準電位接続点とし、ｐ+領
域１３をこの基準電位点に接続する。これは、ｐ+ 領域
１７を少なくとも１個のセル１のｐ+ 形の深い半導体領
域４０と合併させることにより行われる。
【００１８】セル１のｐ+ 形の深い半導体領域４０の下
側にｐ形の埋込領域１２´を形成して各セルと関連する
寄生ｎｐｎトランジスタのゲイン及びベース抵抗（ｒb
ｂ´）を低減させることができる。この寄生ｎｐｎトラ
ンジスタは、ｎ+ ソース領域６、ｐ形領域５とｐ+ 形の
深い領域４０、及びｎ形層２とｎ+ バッファ層４により
それぞれエミッタ、ベース及びコレクタが構成される。
【００１９】本発明によるＰＩＣ構造体の第３実施例を
図３に示す。この第３実施例は、ｎ+ バッファ層を形成
していないこと及びＩＧＢＴ及び駆動兼制御回路がそれ
ぞれ形成されている２個の領域を意図的に分離した点に
おいて図１の実施例と相異している。このため、ｎ- 層
２のｐ+ 基板３とＩＧＢＴセル１との間の部分並びにｎ
- 層２のｐ+ 基板３と駆動兼制御回路のＮチャネルＭＯ
ＳＦＥＴを絶縁するｐ形埋込領域１２との間の部分に抵
抗Ｒが形成されてしまう。８００Ｖに耐えるように設計
されたＩＧＢＴの場合ｎ- 層２の抵抗値は約１０ｋΩ／
ｃｍ2 にもなる高抵抗であるため、抵抗Ｒは容易に数１
００Ωの値をとるようになる。また、図３に示すよう
に、ＩＧＢＴを構成する領域及び駆動兼制御回路を構成
する領域のｐ+ 基板とｎ- 層２との間のｐｎ接合により
２個のダイオードＤＩ及びＤＰがそれぞれ形成され、こ
れらダイオードは電力デバイスがアクティブになったと
き変動するようにバイアスされ、ダイオードＤＩは順方
向にバイアス（両端間電圧が０．５〜０．８Ｖの範囲）
されるので、導電率の変動が生じてしまう。一方、ダイ
オードＤＰ（ｐ型領域１２，１３及び１５で構成される
コレクタを有し寄生ｎｐｎトランジスタと一緒になって
ＳＣＲを構成する寄生ｐｎｐトランジスタのエミッタ−
ベース接合に一致する）はオフに維持される（両端間電
圧が０．４Ｖ以下）。幅の狭いｎ+ 形のチャネルストッ
パ領域６０により、ｎ- 層２のＩＧＢＴ領域と駆動兼制
御回路領域との間における寄生ＭＯＳＦＥＴの導通を阻
止する。
【００２０】図４に示す本発明のＰＩＣ構造体の第４実
施例においては、ｎ+ バッファ層４´を駆動兼制御回路
の下側に選択的に形成し、ＩＧＢＴの下側には形成せ
ず、寄生ｎｐｎトランジスタのゲインを低減する。
【００２１】図５に示す本発明のＰＩＣ構造体の第５実
施例においては、駆動兼制御回路の下側及びＩＧＢＴの
下側にそれぞれｎ+ バッファ層４´及び４″を形成し、
ｎ-層２のこれらの領域の間の部分にはｎ+ バッファ層
を形成しない。ｎ+ バッファ層４´及び４″は不純物濃
度を互いに相異させてデバイスとしての特性を容易に最
良のものとすることができる。
【００２２】図１に示すＰＩＣ構造体を製造するのに好
適な製造プロセスは、低抵抗のｐ+基板３上にｎ形層を
エピタキシャル成長させることから開始する。このｎ形
エピタキシャル層は基板３上に直接形成され中間又は高
不純物濃度で薄いｎ+ バッファ層を構成する第１の部分
と、低不純物濃度でより厚く第１のｎ- 形エピタキシャ
ル層２´を構成する第２の部分とを有する。
【００２３】次に、ｎ- エピタキシャル層２´にｐ形不
純物を選択的に導入して少なくとも１個のｐ形埋込層１
２を形成する。この場合、通常の半導体技術を利用し
て、第１のｎ- エピタキシャル層２´上に酸化膜を形成
し、第１のｎ- エピタキシャル層２´の選択された領域
の酸化膜を選択的に除去し、次にｐ形不純物を注入又は
拡散させる。次に、第１のｎ- エピタキシャル層２´か
ら残りの酸化膜を完全に除去する（図６）。
【００２４】次に、第１のｎ- エピタキシャル層２´上
に第２の低不純物濃度のｎ- 層２″をエピタキシャル成
長させる。この第２のｎ- エピタキシャル層２″の不純
物濃度は第１のｎ- エピタキシャル層２´の不純物濃度
と同程度であってもよく或は相異させることもできる。
この工程の後、ｐ形領域１２が第２のｎ- エピタキシャ
ル層１２の下側に埋込み形成される。
【００２５】次に、ｐ形の不純物を第２のｎ- エピタキ
シャル層２″に選択的に導入してｐ形の埋込領域１２上
にｐ形ウエル１５を形成する（図７）。駆動兼制御回路
のＮチャネルＭＯＳＦＥＴはｐ形ウエル１５に形成す
る。
【００２６】高ドーズ量のｐ形ドーパントを第２のｎ-
エピタキシャル層２″に選択的に導入して各セル１の深
いｐ+ 半導体領域４０を形成すると共に、ｐ形埋込層１
２と共に第２のエピタキシャル層２″の分離された部分
を規定するｐ+ 形領域１３を形成する。このｐ+ 形領域
１３はｐ形埋込領域１２に対する電気的コンタクトを構
成する（図８）。好適実施例において、ｐ+ 形の環状領
域１３は適切なリソグラフィマスクを用いて深いｐ+ 形
半導体領域４０と共に形成することができる。この処理
は、第２のｎ- エピタキシャル層２″の表面に酸化膜を
形成し、この酸化膜を選択的に除去し、第２のｎ- エピ
タキシャル層２″にｐ形ドーパントを注入及び拡散させ
ることにより行なうことができる。これらの処理工程の
後、第２のｎ- エピタキシャル層２″の少なくとも１個
の分離部分を完全に包囲し第２のｎ- エピタキシャル層
２のバルクから分離する。
【００２７】第２のエピタキシャル層２″の表面上にア
クティブ領域を形成した後（厚いフィールド酸化膜２６
により互いに分離されている）、これらアクティブ領域
上に薄いゲート酸化膜８を形成する。次に、ポリシリコ
ン層をゲート酸化膜８及びフィールド酸化膜２６上に堆
積する。
【００２８】次に、ポリシリコン層を選択的に除去して
セル１のゲート７及び駆動兼制御回路のＮチャネルＭＯ
ＳＦＥＴのゲート２０を形成する。
【００２９】第２のｎ- エピタキシャル層２″に低ドー
ズ量のｐ形ドーパントを注入して各セル１のｐ- 半導体
領域５を形成する（図９）。
【００３０】次に、高ドーズ量のｎ形ドーパントを深い
ｐ+ 形半導体領域４０及びｐ- 形半導体領域５に選択的
に注入してセル１のソース領域６を形成する。このｎ形
ドーパントは同時にｐ形ウエル１５にも注入して自己整
合によりＮチャネルＭＯＳＦＥＴのｎ+ ソース領域及び
ドレイン領域も形成する（図１０）。
【００３１】次に、リン添加シリコンガラスのようなパ
ッシベーション層９を堆積し、その後セル１のｎ+ ソー
ス領域６及び深いｐ+ 形半導体領域４０に対するコンタ
クト領域並びにＭＯＳＦＥＴのソース及びドレインに対
するコンタクト領域を形成する（図１１）。次に、金属
層を堆積し選択的にエッチングして所望の相互接続パタ
ーン１０，２１及び２４を形成する。最後に、ガラスの
ようなパッシベーション材料（図示せず）を金属の相互
接続層上に堆積する。基板３の底面も金属層１１で被覆
してＩＧＢＴのコレクタ領域に対する電気接点を形成す
る。
【００３２】当業者に明らかなように、上述した処理シ
ーケンスは本発明の範囲から逸脱しない範囲において変
更することができ、例えばセル１の深いｐ+ 形半導体領
域４０及び第２のｎ- エピタキシャル層２″の境界を規
定するｐ+ 形領域１３はｐ形ウエル１５を形成する前に
形成することができる。
【００３３】ｐ形ウエル１５は深いｐ+ 形半導体領域４
０及びｐ+ 形の環状領域１３よりも一層深くなるように
形成し、ｐ形埋込領域１２との電気的連続性を確実なも
のとし並びにｐ形埋込領域１２の表面濃度を低くするこ
とができる。
【００３４】図１のＰＩＣ構造体を製造するのに好適な
別の製造プロセスは、図１２に示すように、高不純物濃
度のｐ形基板３上にｎ形層をエピタキシャル成長させる
ことから開始する。ｎ形エピタキシャル層は、基板３上
に直接形成され薄く中間又は高不純物濃度の第１の部分
と、厚く低不純物濃度でｎ- 形エピタキシャル層２を構
成する第２の部分とを有する。
【００３５】次に、ｎ- エピタキシャル層２にｐ形ドー
パントを選択的に注入して、ＮチャネルＭＯＳＦＥＴが
画成される予定の位置にｐ形ウエル１５を形成する（図
１２）。
【００３６】次に、高ドーズ量のｐ形ドーパントをｎ-
形エピタキシャル層２に選択的に注入してセル１の深い
ｐ+ 形半導体領域４０及びｐ+ 形半導体領域１３を形成
する（図１３）。上述した製造プロセスで説明したよう
に、ｐ+ 形領域１３はｐ+ 形の深い半導体領域４０と共
に形成することが好ましい。
【００３７】次に、高エネルギー注入技術を用いてｐ形
ドーパントをｎ- エピタキシャル層２に選択的に注入し
て得られるドーピングプロファイルのピーク（数μm ）
をｎ - エピタキシャル層２の表面の下側に形成し、その
表面濃度をｎ- エピタキシャル層２の表面濃度よりも一
層低くする。このようにして形成されたｐ形埋込層１２
は、ｐ形領域１３と共にＮチャネルＭＯＳＦＥＴを低不
純物濃度のｎ形層２から分離する（図１４）。
【００３８】この処理工程から以後は、上述した製造プ
ロセスと同一の処理工程を行なう。
【００３９】この場合でも、ｐ形ウエル１５は、図１２
〜１４の破線で示すように、深いｐ形半導体領域４０及
びｐ+ 形半導体領域１３よりも深くすることができる。
【００４０】上述した２個の製造プロセスは図１のＰＩ
Ｃ構造体との関連において説明したが、当業者にとって
明らかな僅かな変更を加えるだけで図２〜図５に示すＰ
ＩＣ構造体の製造にも適用することができる。特に、図
４及び図５の構造体を製造する場合、欧州特許出願第９
４８３００２８号に記載したような既知の技術を用いて
２個のバッファ層４´及び４″を形成することができ
る。
【図面の簡単な説明】
【図１】本発明の第１実施例によるＰＩＣ構造体を示す
線図的断面図である。
【図２】本発明の第２実施例によるＰＩＣ構造体を示す
線図的断面図である。
【図３】本発明の第３実施例によるＰＩＣ構造体を示す
線図的断面図である。
【図４】本発明の第４実施例によるＰＩＣ構造体を示す
線図的断面図である。
【図５】本発明の第５実施例によるＰＩＣ構造体を示す
線図的断面図である。
【図６】図１のＰＩＣ構造体の製造工程を示す線図的断
面図である。
【図７】図１のＰＩＣ構造体の製造工程を示す線図的断
面図である。
【図８】図１のＰＩＣ構造体の製造工程を示す線図的断
面図である。
【図９】図１のＰＩＣ構造体の製造工程を示す線図的断
面図である。
【図１０】図１のＰＩＣ構造体の製造工程を示す線図的
断面図である。
【図１１】図１のＰＩＣ構造体の製造工程を示す線図的
断面図である。
【図１２】図１のＰＩＣ構造体の別の製造工程を示す線
図的断面図である。
【図１３】図１のＰＩＣ構造体の別の製造工程を示す線
図的断面図である。
【図１４】図１のＰＩＣ構造体の別の製造工程を示す線
図的断面図である。
【符号の説明】
１ セル ２ ｎ形エピタキシャル層 ３ 基板 ４ バッファ層 ６ ソース領域 ７ ポリシリコンゲート ８ ゲート酸化膜 １０ 金属層 １２ 埋込領域 １３ 環状領域 １５ ｐ形ウエル ４０ 深い半導体領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−74665（ＪＰ，Ａ) 特開 平３−209879（ＪＰ，Ａ)

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 第２導電形の高不純物濃度の半導体基板
    （３）上に形成された第１導電形の低不純物濃度半導体
    層（２，２′，２″）を具え、縦型のＩＧＢＴ素子及び
    駆動兼制御回路が一体的に形成され、縦型のＩＧＢＴ素
    子が複数の素子セル（１）を有し、各素子セル（１）が
    前記低不純物濃度の半導体層（２，２′，２″）の表面
    から内部に向けて延在する第２導電形の深い高不純物濃
    度半導体領域（４０）及び第２導電形の半導体領域
    （５）を少なくとも有し、前記駆動兼制御回路が第２導
    電形のウエル領域（１５）に形成した第１導電形チャネ
    ルのＭＯＳＦＥＴを少なくとも有し、前記ウエル領域
    （１５）が第２導電形の分離領域（１２，１３）により
    前記低不純物濃度半導体層（２，２′，２″）から分離
    され、前記分離領域（１２，１３）が、第２導電形の埋
    込領域（１２）と、前記低不純物濃度の半導体層（２，
    ２′，２″）の表面から埋込領域（１２）まで延在する
    と共に前記ウエル領域を横方向において規定する第２導
    電形の高不純物濃度の環状領域（１３）とを有するＰＩ
    Ｃ構造体において、 前記環状領域（１３）及び深い高不純物濃度半導体領域
    （４０）が、前記低不純物濃度半導体層（２，２′，
    ２″）の表面からほぼ同一の深さを有することを特徴と
    するＰＩＣ構造体。
  2. 【請求項２】 前記環状領域及び深い高不純物濃度半導
    体領域がほぼ同一の不純物濃度プロファイルを有するこ
    とを特徴とする請求項１に記載のＰＩＣ構造体。
  3. 【請求項３】 前記環状領域（１３）が、ＩＧＢＴ素子
    の少なくとも１個の素子セル（１）の深い高不純物濃度
    半導体領域（４０）と合併されていることを特徴とする
    請求項１又は２に記載のＰＩＣ構造体。
  4. 【請求項４】 前記基板（３）と低不純物濃度半導体層
    （２，２′，２″）との間に第１導電形の高不純物濃度
    半導体層（４）を介在させたことを特徴とする請求項１
    から３までのいずれか１項に記載のＰＩＣ構造体。
  5. 【請求項５】 前記基板（３）と低不純物濃度半導体層
    との間の前記駆動兼制御回路が形成されている部分の下
    側に第１導電形の高不純物濃度半導体層（４′）を介在
    させたことを特徴とする請求項１から３までのいずれか
    １項に記載のＰＩＣ構造体。
  6. 【請求項６】 前記基板（３）と低不純物濃度半導体層
    （２，２′，２″）との間の前記駆動兼制御回路が形成
    されている部分の下側及びＩＧＢＴ素子が形成されてい
    る部分の下側にそれぞれ第１導電形の高不純物濃度半導
    体層（４′，４″）を介在させたことを特徴とする請求
    項１から３までのいずれか１項に記載のＰＩＣ構造体。
  7. 【請求項７】 前記第２導電形のウエル領域（１５）が
    前記埋込領域（１２）と接触することを特徴とする請求
    項１から６までのいずれか１項に記載のＰＩＣ構造体。
  8. 【請求項８】 前記第２導電形のウエル領域（１５）
    が、前記低不純物濃度半導体領域（２，２′，２″）の
    表面から前記環状領域（１３）及び深い高不純物濃度半
    導体領域（４０）よりも深く形成されていることを特徴
    とする請求項７に記載のＰＩＣ構造体。
  9. 【請求項９】 前記第１導電形をｎ形とし、第２導電形
    をｐ形としたことを特徴とする請求項１から８までのい
    ずれか１項に記載のＰＩＣ構造体。
  10. 【請求項１０】 前記第１導電形をｐ形とし、第２導電
    形をｎ形としたことを特徴とする請求項１から８までの
    いずれか１項に記載のＰＩＣ構造体。
  11. 【請求項１１】 第１導電形チャネルのＭＯＳＦＥＴを
    少なくとも有する駆動兼制御回路と、縦型のＩＧＢＴ素
    子とを具えるＰＩＣ構造体を製造するに当り、 ａ）縦型ＩＧＢＴ素子の第１電極（ｃ）を構成する第２
    導電形の高不純物濃度半導体基板（３）上に形成されて
    いる第１導電形の低不純物濃度半導体層（２，２′，
    ２″）に少なくとも１個の第２導電形の埋込層（１２）
    を形成する工程と、 ｂ）前記低不純物濃度半導体層（２，２′，２″）に第
    ２導電形のドーパントを選択的に導入して少なくとも１
    個の第２導電形のウエル領域（１５）を形成する工程
    と、 ｃ）前記低不純物濃度半導体層（２，２′，２″）に高
    ドーズ量の第２導電形のドーパントを選択的に導入し
    て、ＩＧＢＴ素子用の深い高不純物濃度半導体領域（４
    ０）と、前記第１導電形の低不純物濃度半導体層（２，
    ２′，２″）から分離されている少なくとも１個の第２
    導電形のウエル領域（１５）を前記埋込領域（１２）と
    共に規定する少なくとも１個の高不純物濃度の環状領域
    （１３）とを同時に形成する工程と、 ｄ）前記低不純物濃度半導体層（２，２′，２″）上に
    薄いゲート酸化膜（８）を形成する工程と、 ｅ）前記ゲート酸化膜（８）上にポリシリコン層を形成
    する工程と、 ｆ）前記ポリシリコン層を選択的に除去して、ＩＧＢＴ
    素子用の絶縁ゲート領域（７）及び駆動兼制御回路のＭ
    ＯＳＦＥＴ用の絶縁ゲート領域（２０）を形成する工程
    と、 ｇ）前記低不純物濃度半導体層（２，２′，２″）に第
    ２導電形のドーパントを選択的に導入して、ＩＧＢＴ素
    子用の第２導電形の半導体領域（５）を形成する工程
    と、 ｈ）前記深い高不純物濃度半導体領域（４０）及びＩＧ
    ＢＴ素子用の第２導電形の半導体領域（５）に高ドーズ
    量の第１導電形のドーパントを選択的に導入してＩＧＢ
    Ｔ素子の第２電極（Ｓ）を形成すると共に、前記ウエル
    領域（１５）の絶縁ゲート領域（２０）の側に上記ドー
    パントを選択的に導入して駆動兼制御回路のＭＯＳＦＥ
    Ｔ用のソース領域及びドレイン領域（１８）を形成する
    工程とを具えることを特徴とするＰＩＣ構造体の製造方
    法。
  12. 【請求項１２】 前記低不純物濃度半導体層（２，
    ２′，２″）が第１導電形の底部高不純物濃度層（４，
    ４′，４″）を含むことを特徴とする請求項１１に記載
    のＰＩＣ構造体の製造方法。
  13. 【請求項１３】 前記工程（ａ）が、 ａ１）前記半導体基板（３）上に第１の第１導電形の低
    不純物濃度半導体層（２′）を形成する工程と、 ａ２）この第１の低不純物濃度半導体層（２′）に第２
    導電形のドーパントを導入して少なくとも１個の第２導
    電形の埋込領域（１２）を形成する工程と、 ａ３）前記第１の低不純物濃度半導体層（２′）上及び
    前記少なくとも１個の第２導電形領域（１２）上に第１
    導電形の第２の低不純物濃度半導体層（２″）を形成す
    る工程とを具えることを特徴とする請求項１１に記載の
    ＰＩＣ構造体の製造方法。
  14. 【請求項１４】 前記工程（ｂ）を工程（ｃ）の後であ
    って工程（ｄ）の前に行うことを特徴とする請求項１３
    に記載のＰＩＣ構造体の製造方法。
  15. 【請求項１５】 前記第１の低不純物濃度半導体層
    （２′）及び第２の低不純物濃度半導体層（２″）をエ
    ピタキシャル層としたことを特徴とする請求項１３に記
    載のＰＩＣ構造体の製造方法。
  16. 【請求項１６】 前記第１の低不純物濃度半導体層
    （２′）及び第２の低不純物濃度半導体層（２″）が同
    一抵抗値を有することを特徴とする請求項１３に記載の
    ＰＩＣ構造体の製造方法。
  17. 【請求項１７】 前記第１の低不純物濃度半導体層
    （２′）及び第２の低不純物濃度半導体層（２″）が互
    いに異なる抵抗値を有することを特徴とする請求項１３
    に記載のＰＩＣ構造体の製造方法。
  18. 【請求項１８】 前記工程（ａ）が、 ａ１）高不純物濃度の半導体基板（３）上に第１導電形
    の低不純物濃度半導体層（２）を形成する工程と、 ａ２）前記低不純物濃度半導体層（２）に第２導電形の
    ドーパントを高エネルギーで選択的に注入して、少なく
    とも１個の第２導電形の埋込領域を形成する工程とを有
    することを特徴とする請求項１１に記載のＰＩＣ構造体
    の製造方法。
  19. 【請求項１９】 前記工程（ａ２）を工程（ｅ）の後で
    あって工程（ｄ）の前に行うことを特徴とする請求項１
    ８に記載のＰＩＣ構造体の製造方法。
  20. 【請求項２０】 前記低不純物濃度半導体層（２）をエ
    ピタキシャル層としたことを特徴とする請求項１８に記
    載のＰＩＣ構造体の製造方法。
JP7117168A 1994-05-19 1995-05-16 Ｐｉｃ構造体及びその製造方法 Expired - Fee Related JP2718907B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT94830230:2 1994-05-19
EP94830230A EP0683529B1 (en) 1994-05-19 1994-05-19 Power integrated circuit ("PIC") structure with a vertical IGBT, and manufacturing process thereof

Publications (2)

Publication Number Publication Date
JPH07321321A JPH07321321A (ja) 1995-12-08
JP2718907B2 true JP2718907B2 (ja) 1998-02-25

Family

ID=8218443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7117168A Expired - Fee Related JP2718907B2 (ja) 1994-05-19 1995-05-16 Ｐｉｃ構造体及びその製造方法

Country Status (4)

Country Link
US (2) US5703385A (ja)
EP (1) EP0683529B1 (ja)
JP (1) JP2718907B2 (ja)
DE (1) DE69432407D1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872374A (en) * 1996-03-29 1999-02-16 Motorola, Inc. Vertical semiconductor device
US5872028A (en) * 1996-09-05 1999-02-16 Harris Corporation Method of forming power semiconductor devices with controllable integrated buffer
US5877044A (en) * 1997-03-11 1999-03-02 Harris Corporation Method of making MOS-gated semiconductor devices
US5917204A (en) * 1997-03-31 1999-06-29 Motorola, Inc. Insulated gate bipolar transistor with reduced electric fields
US6448587B1 (en) 1997-11-28 2002-09-10 Hitachi, Ltd. Circuit incorporated IGBT and power conversion device using the same
US6492232B1 (en) 1998-06-15 2002-12-10 Motorola, Inc. Method of manufacturing vertical semiconductor device
KR100745557B1 (ko) * 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
EP1047133A1 (en) * 1999-04-23 2000-10-25 STMicroelectronics S.r.l. Method for producing devices for control circuits integrated in power devices
JP2005354031A (ja) * 2004-05-13 2005-12-22 Mitsubishi Electric Corp 半導体装置
DE102010038933A1 (de) * 2009-08-18 2011-02-24 Denso Corporation, Kariya-City Halbleitervorrichtung mit Halbleiterchip und Metallplatte und Verfahren zu deren Fertigung
CN102130182B (zh) * 2010-11-03 2012-11-21 绍兴旭昌科技企业有限公司 一种电流调整二极管芯片及其制造方法
US9041096B2 (en) 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor
TWI522012B (zh) * 2013-11-19 2016-02-11 碩頡科技股份有限公司 整合式光源驅動電路及應用其之光源模組

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001860A (en) * 1973-11-12 1977-01-04 Signetics Corporation Double diffused metal oxide semiconductor structure with isolated source and drain and method
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
JPS5846863B2 (ja) * 1977-08-25 1983-10-19 松下電器産業株式会社 半導体集積回路装置
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
US4618872A (en) * 1983-12-05 1986-10-21 General Electric Company Integrated power switching semiconductor devices including IGT and MOSFET structures
JPH073854B2 (ja) * 1985-12-18 1995-01-18 株式会社日立製作所 複合半導体装置
JPH0821679B2 (ja) * 1987-07-03 1996-03-04 日産自動車株式会社 半導体装置
JPS6445159A (en) * 1987-08-13 1989-02-17 Nissan Motor Semiconductor device
JPH07114279B2 (ja) * 1988-01-06 1995-12-06 株式会社東芝 半導体装置
JP2901621B2 (ja) * 1988-10-19 1999-06-07 株式会社日立製作所 導電変調型ｍｏｓデバイス
US4908328A (en) * 1989-06-06 1990-03-13 National Semiconductor Corporation High voltage power IC process
US5246871A (en) * 1989-06-16 1993-09-21 Sgs-Thomson Microelectronics S.R.L. Method of manufacturing a semiconductor device comprising a control circuit and a power stage with a vertical current flow, integrated in monolithic form on a single chip
JPH03283636A (ja) * 1990-03-30 1991-12-13 Nippon Soken Inc 半導体基板の製造方法
IT1241050B (it) * 1990-04-20 1993-12-29 Cons Ric Microelettronica Processo di formazione di una regione sepolta di drain o di collettore in dispositivi monolitici a semiconduttore.
US5453390A (en) * 1992-03-30 1995-09-26 Nippondenso Co., Ltd. Method of producing semiconductor device with current detecting function
JP3400853B2 (ja) * 1994-04-27 2003-04-28 三菱電機株式会社 半導体装置
US5374582A (en) * 1994-04-28 1994-12-20 Nec Corporation Laminated substrate for semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
DE69432407D1 (de) 2003-05-08
US5556792A (en) 1996-09-17
EP0683529A1 (en) 1995-11-22
EP0683529B1 (en) 2003-04-02
JPH07321321A (ja) 1995-12-08
US5703385A (en) 1997-12-30

Similar Documents

Publication Publication Date Title
US4862233A (en) Integrated circuit device having vertical MOS provided with Zener diode
JP3043367B2 (ja) 比較的高いサプライ電圧に耐える卓越した能力を有する相補ｌｄｍｏｓパワートランジスタ、ｃｍｏｓ及び縦型ｐｎｐ集積構造を含んで成る混合技術集積デバイス
JP3051045B2 (ja) 電力集積回路構体およびその製造方法
US7795638B2 (en) Semiconductor device with a U-shape drift region
KR20020004836A (ko) 횡형 반도체장치
KR100208632B1 (ko) 반도체 집적 회로 및 그 제조 방법
US7180158B2 (en) Semiconductor device and method of manufacture
JP2718907B2 (ja) Ｐｉｃ構造体及びその製造方法
US4987098A (en) Method of producing a metal-oxide semiconductor device
KR910006672B1 (ko) 반도체 집적회로 장치 및 그의 제조 방법
US5530271A (en) Integrated structure active clamp for the protection of power semiconductor devices against overvoltages
US6404012B1 (en) Semiconductor device having a reverse conductive type diffusion layer in an extended drain diffusion layer
US10192870B2 (en) Semiconductor device
US20060273402A1 (en) Semiconductor device and method of manufacture
JP3063278B2 (ja) 縦型電界効果トランジスタ
JP2000068372A (ja) 半導体デバイス及びその製造方法
JP2004006555A (ja) 半導体装置
KR100482950B1 (ko) 반도체소자 및 그 제조방법
JP3249175B2 (ja) 絶縁ゲート付きサイリスタ及び高耐圧半導体装置
JPH04363068A (ja) 半導体装置
JPH055373B2 (ja)
KR19990065744A (ko) 콜렉터와 에미터 사이에 다이오드를 내장한 바이폴라 트랜지스터 및 그 제조방법
JP3400234B2 (ja) 半導体装置
JP2845469B2 (ja) 半導体装置
JP2629434B2 (ja) アノードショート伝導度変調型ｍｉｓｆｅｔを備えた半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees