JP3240896B2 - Ｍｏｓ型半導体素子 - Google Patents

Ｍｏｓ型半導体素子

Info

Publication number
JP3240896B2
JP3240896B2 JP30243395A JP30243395A JP3240896B2 JP 3240896 B2 JP3240896 B2 JP 3240896B2 JP 30243395 A JP30243395 A JP 30243395A JP 30243395 A JP30243395 A JP 30243395A JP 3240896 B2 JP3240896 B2 JP 3240896B2
Authority
JP
Japan
Prior art keywords
region
base region
layer
source
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP30243395A
Other languages
English (en)
Other versions
JPH09148566A (ja
Inventor
小林　　孝
武義 西村
龍彦 藤平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP30243395A priority Critical patent/JP3240896B2/ja
Priority to US08/746,987 priority patent/US5912491A/en
Priority to EP96118626A priority patent/EP0776048B1/en
Priority to DE69638055T priority patent/DE69638055D1/de
Publication of JPH09148566A publication Critical patent/JPH09148566A/ja
Priority to US09/164,487 priority patent/US5990518A/en
Application granted granted Critical
Publication of JP3240896B2 publication Critical patent/JP3240896B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳＦＥＴや
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）など
のＭＯＳ型半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】半導体基板上にＭＯＳ構造を備えたＭＯ
Ｓ型半導体素子である電力用ＭＯＳＦＥＴやＩＧＢＴは
電圧で制御できる素子として知られている。図５は従来
のＭＯＳＦＥＴの断面構造図を示す。基板となるｎ+ ド
レイン層２が隣接するｎ- 層１の表面層にｐベース領域
１７と、それと重なってｐベース領域１７より深い、ｐ
+ 領域２１を形成し、ｐベース領域１７の表面層には、
ｎ+ソース領域６が形成され、ｎ- 層１とｎ+ ソース領
域６に挟まれるｐベース領域１７の表面層のチャネル形
成部分７の上にゲート電極８がゲート絶縁膜９を介して
設けられている。ゲート電極８上に形成された層間絶縁
膜１０で、ゲート電極８と絶縁されてソース電極１１が
ｐ+ 領域２１とｎ+ ソース領域６とに接触するように形
成され、ｎ+ ドレイン層２の表面にドレイン電極１２が
形成される。尚、ソース電極１１のコンタクトを良好に
することと後述の寄生バイポーラトランジスタの影響を
小さくするために第２のｐ+ 領域２２を点線のように形
成する場合もある。このＭＯＳＦＥＴの製造工程をつぎ
に説明する。ｎ+ ドレイン層２上にエピタキシャル成長
で高抵抗層であるｎ- 層１を形成した半導体基板を用い
て、この半導体基板のｎ- 層１にボロン（Ｂ）等の三族
原子をイオン注入あるいは拡散してｐ+ 領域２１を形成
する。つぎに、ｎ- 層１上にゲート絶縁膜９と、ゲート
電極８となる多結晶シリコンを順次形成する。つぎに、
ゲート電極８にフォトリソグラフィにより窓開けし、こ
の窓を通してｐベース領域１７の拡散を行う。この窓開
けされたゲート電極８をマスクの一部として再度利用
し、ヒ素（Ａｓ）等の五族原子をイオン注入してｎ+ ソ
ース領域６を形成する。その後、前記の第２のｐ+ 領域
２２を形成する場合もある。ゲート電極８を含む全面を
コンタクトホールを除く全面を層間絶縁膜１０で覆い、
ｎ+ ソース領域６上、ｐ+ 領域２１上および層間絶縁膜
１０上にソース電極１１を形成する。このＭＯＳＦＥＴ
は、ソース電極１１に対して、ゲート電極８に正の電圧
を印加すると、ゲート絶縁膜９の直下のチャネル形成部
分７にチャネルが形成され、ｎ+ ソース領域６から電子
がチャネル形成部分７を通してｎ- 層１に注入され、導
通状態となり、またゲート電極８をソース電極１１と同
電位またはソース電極１１に対して負電位にバイアスす
ることで阻止状態となる、所謂、スイッチング素子とし
ての働きをする。
【０００３】図６は従来のＩＧＢＴの断面構造図を示
す。ＭＯＳＦＥＴとの違いは、ｎ+ ドレイン層がｐ+ コ
レクタ層１４となり、ｐ+ コレクタ層１４とｎ- 層１と
の間にｎ+ バッファ層１５が形成されている点である。
このｎ- 層１とｎ+ バッファ層１５はｐ+ コレクタ層１
４上にエピタキシャル成長で形成され、半導体基板とな
る。この半導体基板上のｎ- 層１の表面層にＭＯＳＦＥ
Ｔと同様の工程で各領域を形成する。ＭＯＳＦＥＴとの
動作上の違いはｐ+ コレクタ層１４から正孔の注入があ
り、ｎ- 層１が伝導度変調を起こし、低抵抗となる点で
ある。
【０００４】前記のＭＯＳＦＥＴやＩＧＢＴの製造工程
で、ｎ+ ソース領域６とｐベース領域１７はゲート電極
８をマスクとして用いる、所謂、セルフアライン法で一
般的に形成されるが、ｐベース領域１７をレジストマス
クで形成し、ｎ+ ソース領域６を多結晶シリコンをマス
クとして使用する方法や、ｐベース領域１７、ｎ+ ソー
ス領域６をそれぞれフォトレジストマスクで形成する方
法も勿論ある。
【０００５】
【発明が解決しようとする課題】しかし、前記のＭＯＳ
ＦＥＴやＩＧＢＴを誘導性負荷と接続されたインバータ
装置に適用した場合に、素子がターンオフする時点でし
ばしば破壊することがある。この破壊はつぎのようなメ
カニズムで起こる。図７はＭＯＳＦＥＴの一部断面と等
価回路を示した図である。ＭＯＳＦＥＴはｎ+ ソース領
域６、ｐベース領域１７およびｎ- 層１からなる寄生ｎ
ｐｎトランジスタ３０を内蔵している。誘導性負荷の下
でＭＯＳＦＥＴをターンオフさせるとチャネル形成部分
７は阻止状態となり、ｎ+ ソース領域６からｎ- 層１へ
の電子の注入がなくなり、ｎ- 層１に空乏層が拡がる。
ＭＯＳＦＥＴのドレイン・ソース間に印加される電圧は
ＭＯＳＦＥＴのブレークダウン電圧まで上昇するものの
誘導性負荷に蓄積されたエネルギーをＭＯＳＦＥＴ内で
消費するためにアバランシェ電流が流れる。このアバラ
ンシェ電流はｎ+ ソース領域直下のｐベース領域１７を
流れ、その際、このアバランシェ電流とｐベース領域１
７の横方向抵抗Ｒで生ずる電圧降下が大きいと、前記の
寄生バイポーラトランジスタがターンオンし、素子が破
壊する。この対策として、ｐ+ 領域２１のブレークダウ
ン耐圧をｐベース領域１７より低く設定することで、ア
バランシェ電流をｐ+ 領域２１に集中させ、ｐベース領
域１７への流れ込み電流を抑制することで寄生バイポー
ラトランジスタ３０のオン防止効果が期待できる。しか
し、このアバランシェ電流をｐ+ 領域２１に集中させる
ために、ｐ+ 領域２１を深く拡散すると、ｐ+ 領域２１
の底部とｎ+ ドレイン層２間のｎ- 層１の厚さが薄くな
り、ブレークダウン電圧が低下する一方、チャネル形成
部分７から注入された電子がドレイン電極１２まで到達
する経路は変わらず、そのためオン抵抗は変わらない。
従って、定格電圧を維持させるためには、ｐ+ 領域２１
を深くした分、ｎ- 層１を厚くせねばならずオン抵抗が
増加する。オン抵抗を維持するためには、チップサイズ
を大きくせねばならない。
【０００６】この発明の目的は、前記の課題を解決し
て、ブレークダウン電圧の低下や、オン抵抗の増大を招
かない、しかも製造コストが低いＭＯＳ型半導体素子お
よびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、第一導電形の半導体層の一主面の表面層に第二形
のベース領域を形成し、ベース領域の表面層に第一導電
形のソース領域を択的に形成し、ソース領域と半導体層
の間に挟まれたベース領域上に絶縁膜を介してゲート電
極が形成されるＭＯＳ型半導体素子において、半導体層
とベース領域との接合面が半導体層の少なくとも一断面
上で該接合面の一断面と交わる線上の任意の2点を結ぶ
直線がベース領域内に位置するように、該接合面がベー
ス領域から半導体層に向かって凸状の曲線部のみである
構造とする。前記ソース領域の一部とソース領域に挟ま
れたベース領域にソース領域より深く、かつベース領域
より浅い高濃度の第二導電形の領域を形成するとよい。
また第一導電形の半導体層の他の主面の表面層に第一導
電形のドレイン層が形成される構造とするか、または第
二導電形のコレクタ層が第一導電形のバッファ層を介し
て形成される構造とする。さらに、ベース領域の平面パ
ターンが四角形もしくはストライプ状とすると効果的で
ある。
【０００８】前記の構成とすることで、ＭＯＳＦＥＴの
場合、ブレークダウン時のアバランシェ電流をｐベース
領域の最も深いアバランシェ部分に集中させ、ｎ+ ソー
ス領域直下のｐベース領域に流れ込む電流を抑制して、
寄生バイポーラトランジスタがオン状態になることを阻
止し、誘導性負荷でのターンオフで素子破壊が生じるこ
とを防止できる。またＩＧＢＴの場合は寄生バイポーラ
トランジスタの代わりに寄生サイリスタが内蔵されてい
るが、ＩＧＢＴの場合と同様にこの寄生サイリスタがオ
ン状態になることを阻止し、素子破壊を防止する。
【０００９】
【発明の実施の形態】図１はこの発明の第一実施例で、
ＭＯＳＦＥＴの断面構造図を示す。図５と共通部分には
同一の符号が付されている。基板となるｎ+ ドレイン層
２が隣接するｎ- 層１の表面層にｐベース領域３を形成
し、ｐベース領域３の表面層には、ｎ+ ソース領域６が
形成され、ｎ+ ソース領域６の一部とｎ+ ソース領域６
に挟まれたｐベース領域３にｎ+ ソース領域６より深く
ｐベース領域３より浅いｐ+ 領域５が形成され、ｎ- 層
１とｎ+ ソース領域６に挟まれるｐベース領域３の表面
層のチャネル形成部分７の上にゲート電極８がゲート絶
縁膜９を介して設けられている。ゲート電極８上に形成
された層間絶縁膜１０で、ゲート電極８と絶縁されてｎ
+ ソース電極６がｐ+ 領域５とｎ+ ソース領域６とに接
触するように形成され、ｎ+ ドレイン層２の表面にドレ
イン電極１２が形成される。そして、ｐベース領域３と
ｎ- 層１の接合面２０はｎ - 層１側へ向かう凸状の曲線
部のみである有限の曲率半径を有し、ｐ+ 領域５表面の
中央部分でｐ+ 領域５表面から接合面２０までの深さが
最も深くなっている。尚、ｐベース領域３の表面濃度が
オーミックコンタクトできる程度に十分高い場合には、
当然、ｐ+ 領域５の形成は不要である。またｐベース領
域３はチャネル形成部分７とアバランシェ発生部分１６
（ｐベース領域表面から最も深い部分で逆バイアス時に
最初にアバランシェ現象を起こす部分）とを併せ持って
いる。
【００１０】図２はこの発明の第２実施例で、ＩＧＢＴ
の断面構造図を示す。図５と共通部分には同一の符号が
付されている。コレクタ電極１３がｎ- 層１の他面に形
成されたｎ+ バッファ層１５を介してｐ+ コレクタ層１
４上に形成された点が図１のＭＯＳＦＥＴと異なってい
る。またｎ+ ソース領域６はｎ+ エミッタ領域にソース
電極１１はエミッタ電極に名称が変わる。図１と同じ
く、ｐベース領域３とｎ-層１の接合面２０は有限の曲
率半径を有し、ｐ+ 領域５表面の中央部分でｐ+領域５
表面から接合面２０までの深さが最も深くなっている。
【００１１】図３は図１または図２の正方形のセルパタ
ーンの場合で、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ断面図、同図（ｃ）は同図（ａ）のＢ−
Ｂ断面図を示す。同図（ａ）において、ｐベース領域３
を形成するマスクとしてのゲート電極に開ける窓の形状
は正方形のセル状をしている。この他に、セル形状とし
て三角形や円形などの形状をしている場合もある。同図
（ｂ）、同図（ｃ）のどちらの断面でもｐベース領域３
とｎ-層１の接合面２０は有限の曲率半径を有し、ｐ+
領域５表面の中央部分でｐ+ 領域５表面から接合面２０
までの深さが最も深くなっている。従って、この部分の
ｎ- 層１の厚さが最も薄くなり、逆バイアス時に最初に
アバランシェ現象を起こす。勿論、ｐ+ 領域５がない場
合はｐベース領域３の表面の中央部分で接合面２０の深
さが最も深くなる。
【００１２】図４は図１または図２のストライプ状のセ
ルパターンの場合で、同図（ａ）は平面図、同図（ｂ）
は同図（ａ）のＡ−Ａ切断線の断面図を示す。同図
（ａ）において、ストライプ状のゲート電極をマスクに
ｐベース領域３、ｎ+ ソース領域６が形成される。同図
（ｂ）において、ｐベース領域３とｎ- 層１の接合面２
０は有限の曲率半径を有し、ｐ+ 領域５表面の中央部分
でｐ+ 領域５表面から接合面２０までの深さが最も深く
なっており、逆バイアス時に最初にアバランシェ現象を
起こす。勿論、ｐ+ 領域５がない場合はｐベース領域３
の表面の中央部分で接合面２０の深さが最も深くなる。
【００１３】つぎにこの発明の第３実施例でＭＯＳＦＥ
ＴおよびＩＧＢＴの製造方法を説明する。まず、ＭＯＳ
ＦＥＴの場合に図１を参照しながら説明する。ｎ- 層１
の表面に酸化膜等でゲート絶縁膜９を形成し、その上に
多結晶シリコンを堆積させ、パターンニングし、ゲート
電極８を形成する。このゲート電極８をマスクとして、
四角形セルの場合、８μｍ×８μｍのゲート電極開口部
よりボロン（Ｂ）イオンをイオン注入し、１１５０℃、
２００分の熱拡散して、表面濃度１０17ｃｍ-3、深さ２
μｍのｐベース領域３を形成する。そして、ゲート電極
８をマスクの一部として再度利用し、ヒ素（Ａｓ）イオ
ンをイオン注入し、加熱処理を行って、ｎ+ ソース領域
６を形成し、ソース電極１１と直接接続する部分にコン
タクトを改善することと、前記の寄生バイポーラトラン
ジスタの動作を阻止する目的でフォトレジストマスクを
用いて、ボロンイオンを高濃度にイオン注入し、熱処理
を行ってｐ+ 領域５をｐベース領域３内に形成したの
ち、層間絶縁膜１０を被覆し、パターンニングし、ソー
ス電極１１を形成する。またＩＧＢＴの場合はｐ+ コレ
クタ層１４上にエピタキシャル成長で、ｎ+ バッファ層
１５とｎ- 層１とを形成した半導体基板を用い、この半
導体基板上にＭＯＳＦＥＴと同様の工程で各領域を形成
する。尚、ｐベース領域３の表面濃度がオーミックコン
タクトできる程度に十分高い場合には、ｐ+ 領域５を形
成する工程は省いても構わない。上記の製造方法におい
て、有限の曲率半径を有するｐベース領域３を形成する
ためには、ポリシリコンのゲート電極の開口部の大きさ
を２０μｍ以下とし、拡散深さを１μｍ〜１０μｍとす
るのがよい。そして、拡散深さに対して開口部の大きさ
を１倍以上とするのがよい。ｐベース領域３の表面濃度
は１０16ｃｍ-3〜６×１０17ｃｍ-3とするのがよい。こ
のｐベース領域３の熱拡散は１１００℃、２００分では
有限の曲率半径が得られなかったので１１００℃以上で
２００分以上がよい。しかし、あまり高温、多時間とす
るとチャネル長が長くなり、オン抵抗が高くなってしま
うので１２００℃以下がよく１１５０℃とすると３０時
間以下がよい。
【００１４】
【発明の効果】この発明によれば、半導体層とベース領
域との接合面が半導体層の少なくとも一断面上で該接合
面の一断面と交わる線上の任意の2点を結ぶ直線がベー
ス領域内に位置するように、該接合面がベース領域から
半導体層に向かって凸状の曲線部のみで、表面からの深
さが中心部分で最大となるようにすることで、ＭＯＳ型
半導体素子のｐベース領域およびｎ+ ドレイン領域等で
形成される寄生バイポーラトランジスタ（または寄生サ
イリスタ）がオン状態になることを阻止し、素子耐圧の
低下や、オン抵抗の増加を招くことなく誘導性負荷耐量
（電流遮断耐量）を向上できる。またこの構造を採用す
ることで、製造コストの低減も図れる。
【図面の簡単な説明】
【図１】この発明の第一実施例で、ＭＯＳＦＥＴの断面
構造図
【図２】この発明の第２実施例で、ＩＧＢＴの断面構造
図
【図３】図１または図２の正方形のセルパターンの場合
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、
（ｃ）は（ａ）のＢ−Ｂ断面図
【図４】図１または図２のストライプ状のセルパターン
の場合で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ切
断線の断面図
【図５】従来のＭＯＳＦＥＴの断面構造図
【図６】従来のＩＧＢＴの断面構造図
【図７】従来のＭＯＳＦＥＴの一部断面と等価回路を示
した図
【符号の説明】
１ ｎ- 層 ２ ｎ+ ドレイン層 ３ ｐベース領域 ５ ｐ+ 領域 ６ ｎ+ ソース領域 ７ チャネル形成部分 ８ ゲート電極 ９ ゲート絶縁膜 １０ 層間絶縁膜 １１ ソース電極 １２ ドレイン電極 １３ コレクタ電極 １４ ｐ+ コレクタ層 １５ ｎ+ バッファ層 １６ アバランシェ発生部分 １７ ｐベース領域 ２０ 接合面 ２１ ｐ+ 領域 ２２ 第２のｐ+ 領域 ３０ 寄生バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−291325（ＪＰ，Ａ) 特開 昭60−196974（ＪＰ，Ａ) 特開 平１−128576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】第一導電形の半導体層の一主面の表面層に
    第二導電形のベース領域を形成し、ベース領域の表面層
    に第一導電形のソース領域を選択的に形成し、ソース領
    域と半導体層の間に挟まれたベース領域上に絶縁膜を介
    してゲート電極が形成されるＭＯＳ型半導体素子におい
    て、半導体層とベース領域との接合面が半導体層の少な
    くとも一断面上で該接合面の一断面と交わる線上の任意
    の2点を結ぶ直線がベース領域内に位置するように、該
    接合面がベース領域から半導体層に向かって凸状の曲線
    部のみであることを特徴とするＭＯＳ型半導体素子。
  2. 【請求項２】ソース領域の一部とソース領域に挟まれた
    ベース領域にソース領域より深く、かつベース領域より
    浅い高濃度の第二導電形の領域を形成することを特徴と
    する請求項１記載のＭＯＳ型半導体素子。
  3. 【請求項３】ベース領域の平面パターンが多角形、角を
    曲線とした多角形もしくはストライプ状であることを特
    徴とする請求項１記載のＭＯＳ型半導体素子。
JP30243395A 1995-11-21 1995-11-21 Ｍｏｓ型半導体素子 Expired - Lifetime JP3240896B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP30243395A JP3240896B2 (ja) 1995-11-21 1995-11-21 Ｍｏｓ型半導体素子
US08/746,987 US5912491A (en) 1995-11-21 1996-11-19 MOS device
EP96118626A EP0776048B1 (en) 1995-11-21 1996-11-20 Method of manufacturing a MOS device having a base region with high breakdown resistance
DE69638055T DE69638055D1 (de) 1995-11-21 1996-11-20 Verfahren zur Herstellung einer MOS-Anordnung mit einer Basiszone mit hoher Durchschlagsfestigkeit
US09/164,487 US5990518A (en) 1995-11-21 1998-10-01 MOS device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30243395A JP3240896B2 (ja) 1995-11-21 1995-11-21 Ｍｏｓ型半導体素子

Publications (2)

Publication Number Publication Date
JPH09148566A JPH09148566A (ja) 1997-06-06
JP3240896B2 true JP3240896B2 (ja) 2001-12-25

Family

ID=17908874

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30243395A Expired - Lifetime JP3240896B2 (ja) 1995-11-21 1995-11-21 Ｍｏｓ型半導体素子

Country Status (4)

Country Link
US (2) US5912491A (ja)
EP (1) EP0776048B1 (ja)
JP (1) JP3240896B2 (ja)
DE (1) DE69638055D1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982785B2 (ja) 1998-04-03 1999-11-29 富士電機株式会社 デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ
US6346726B1 (en) * 1998-11-09 2002-02-12 International Rectifier Corp. Low voltage MOSFET power device having a minimum figure of merit
US6504208B2 (en) 2001-02-27 2003-01-07 International Business Machines Corporation Power MOSFET device, structures employing the same and methods of fabrication
KR100687108B1 (ko) * 2005-05-31 2007-02-27 라이톤 세미컨덕터 코퍼레이션 기생 바이폴라 트랜지스터의 턴온을 억제할 수 있는 고전력반도체 소자
EP2242107A4 (en) * 2008-02-06 2012-04-25 Rohm Co Ltd SEMICONDUCTOR COMPONENT
JP5789928B2 (ja) * 2010-08-02 2015-10-07 富士電機株式会社 Ｍｏｓ型半導体装置およびその製造方法
JP6309907B2 (ja) * 2015-03-11 2018-04-11 株式会社東芝 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
US4801986A (en) * 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
JPS6489465A (en) * 1987-09-30 1989-04-03 Toshiba Corp Double-diffusion type mos field effect transistor
JPH02281662A (ja) * 1989-04-21 1990-11-19 Mitsubishi Electric Corp 半導体装置
US5034796A (en) * 1989-06-07 1991-07-23 Ixys Corporation Simplified current sensing structure for MOS power devices
JPH0354868A (ja) * 1989-07-21 1991-03-08 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
JP2701502B2 (ja) * 1990-01-25 1998-01-21 日産自動車株式会社 半導体装置
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
JP2910489B2 (ja) * 1993-03-22 1999-06-23 日本電気株式会社 縦型二重拡散ｍｏｓｆｅｔ

Also Published As

Publication number Publication date
EP0776048B1 (en) 2009-10-14
EP0776048A3 (en) 1998-07-29
EP0776048A2 (en) 1997-05-28
JPH09148566A (ja) 1997-06-06
DE69638055D1 (de) 2009-11-26
US5912491A (en) 1999-06-15
US5990518A (en) 1999-11-23

Similar Documents

Publication Publication Date Title
US5621234A (en) Vertical semiconductor device with breakdown voltage improvement region
US5723890A (en) MOS type semiconductor device
US7863678B2 (en) Insulated-gate field-effect transistor
US6448611B1 (en) High power semiconductor device and fabrication method thereof
JPH09102607A (ja) トレンチゲートパワーｍｏｓｆｅｔ
JP2012033809A (ja) Ｍｏｓ型半導体装置
JPH02150037A (ja) 半導体装置の製造方法
US5397905A (en) Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor
JP4469524B2 (ja) 半導体装置の製造方法
JP3240896B2 (ja) Ｍｏｓ型半導体素子
JPH08186254A (ja) 絶縁ゲート型半導体装置およびその製造方法
JPS62232167A (ja) 半導体装置
JP2000164859A (ja) 半導体装置及びその製造方法
JPH0786580A (ja) 高耐圧半導体装置
JPS63186475A (ja) 電導度変調形ｍｏｓｆｅｔ
JP2513640B2 (ja) 導電変調型ｍｏｓｆｅｔ
JP3369862B2 (ja) 半導体装置の製造方法
JP2672694B2 (ja) Ｍｏｓｆｅｔ
EP0333447B1 (en) Method of manufacturing a MOS type semiconductor device
JP2765132B2 (ja) 縦型電界効果トランジスタの製造方法
JPH02296342A (ja) Ｍｏｓｆｅｔの製造方法
JP3247461B2 (ja) 半導体装置及びその製造方法、ｍｏｓゲ−ト駆動型サイリスタ
JP2015179869A (ja) Ｍｏｓ型半導体装置およびｍｏｓ型半導体装置の製造方法
JPH04314365A (ja) Ｍｏｓ型トランジスタ
JP2718911B2 (ja) 導電変調型ｍｏｓｆｅｔ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091019

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121019

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131019

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term