JPH0814803B2 - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JPH0814803B2 JPH0814803B2 JP61117381A JP11738186A JPH0814803B2 JP H0814803 B2 JPH0814803 B2 JP H0814803B2 JP 61117381 A JP61117381 A JP 61117381A JP 11738186 A JP11738186 A JP 11738186A JP H0814803 B2 JPH0814803 B2 JP H0814803B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス変換方式に関し、更に詳しくは主記
憶へのアクセスの際にアドレス変換が必要な仮想記憶シ
ステムにおいて、特に入出力装置側からのアクセスを容
易にしたアドレス変換方式に関する。
憶へのアクセスの際にアドレス変換が必要な仮想記憶シ
ステムにおいて、特に入出力装置側からのアクセスを容
易にしたアドレス変換方式に関する。
主記憶装置をアクセスする際にアドレス変換を必要と
する仮想記憶システムにおいては、アドレス変換をどこ
で行うかが重要な問題となる。
する仮想記憶システムにおいては、アドレス変換をどこ
で行うかが重要な問題となる。
従来例の一つとして、例えば、Digital Equipment Co
rp.社のVAX-11（“VAX Hardware Handbook",1980参照，
尚、以下ではVAX方式と略す）においては、第５図に示
す如く、中央処理装置（CPU）１から出力された論理ア
ドレスに対してはCPU用のアドレス変換装置２を用いて
物理アドレスに変換し、CPUの援助を受けずに入出力装
置５が記憶装置３を直接アクセスするDMA（Direct Memo
ry Access）動作時には、入出力装置５から出力された
論理アドレスを入出力用アドレス変換装置４によつて物
理アドレスに変換するようにし、これらの物理アドレス
をアドレスバス10を介して主記憶装置３に与えるように
している。
rp.社のVAX-11（“VAX Hardware Handbook",1980参照，
尚、以下ではVAX方式と略す）においては、第５図に示
す如く、中央処理装置（CPU）１から出力された論理ア
ドレスに対してはCPU用のアドレス変換装置２を用いて
物理アドレスに変換し、CPUの援助を受けずに入出力装
置５が記憶装置３を直接アクセスするDMA（Direct Memo
ry Access）動作時には、入出力装置５から出力された
論理アドレスを入出力用アドレス変換装置４によつて物
理アドレスに変換するようにし、これらの物理アドレス
をアドレスバス10を介して主記憶装置３に与えるように
している。
上記VAX方式は、入出力装置毎、あるいは１群の複数
の入出力装置毎に専用のアドレス変換装置を開発し、こ
れを入出力装置５とメモリ・アドレス・バス10との間に
接続しなければならないため、１つの改良案としては、
第５図のシステム構成から、入出力用アドレス変換装置
４を除去することにより、入出力装置側のコストを低減
させたアドレス方式が考えられる。
の入出力装置毎に専用のアドレス変換装置を開発し、こ
れを入出力装置５とメモリ・アドレス・バス10との間に
接続しなければならないため、１つの改良案としては、
第５図のシステム構成から、入出力用アドレス変換装置
４を除去することにより、入出力装置側のコストを低減
させたアドレス方式が考えられる。
上述したVAX方式のように、各入出力装置が論理アド
レスを出力し、記憶装置のアクセスに必要な物理アドレ
スへの変換は各入出力装置の出口で行なうようにする
と、入出力装置毎に専用のアドレス変換装置を用意する
必要があるため、入出力装置に汎用性が欠け、コスト面
で問題となる。
レスを出力し、記憶装置のアクセスに必要な物理アドレ
スへの変換は各入出力装置の出口で行なうようにする
と、入出力装置毎に専用のアドレス変換装置を用意する
必要があるため、入出力装置に汎用性が欠け、コスト面
で問題となる。
一方、入出力装置用のアドレス変換装置を省略し、CP
U用のアドレス変換装置のみを設ける方式にすると、各
入出力装置に主記憶領域上の物理アドレスを直接出力さ
せなければならない。このため、例えば、磁気デイスク
装置と主記憶装置との間で複数ページに亘るデータ転送
を行おうとした場合、上記磁気デイスクがアドレスを発
生し易いように、この磁気デイスクに対しては物理空間
上で連続した記憶領域を割り当てねばならず、仮想記憶
システムの良さを生かせないという問題がある。この問
題は、結果的に、DMAによるデータ転送が１ページずつ
に制約されることを意味する。
U用のアドレス変換装置のみを設ける方式にすると、各
入出力装置に主記憶領域上の物理アドレスを直接出力さ
せなければならない。このため、例えば、磁気デイスク
装置と主記憶装置との間で複数ページに亘るデータ転送
を行おうとした場合、上記磁気デイスクがアドレスを発
生し易いように、この磁気デイスクに対しては物理空間
上で連続した記憶領域を割り当てねばならず、仮想記憶
システムの良さを生かせないという問題がある。この問
題は、結果的に、DMAによるデータ転送が１ページずつ
に制約されることを意味する。
本発明の目的は、各入出力装置に専用のアドレス変換
手段を設けることなく、各入出力装置が論理アドレスで
記憶装置をアクセスでき、DMAによる複数ページ分のデ
ータを連続的に転送可能なアドレス変換方式を提供する
ことにある。
手段を設けることなく、各入出力装置が論理アドレスで
記憶装置をアクセスでき、DMAによる複数ページ分のデ
ータを連続的に転送可能なアドレス変換方式を提供する
ことにある。
上記目的を達成するため、本発明では、中央処理装置
と、入出力装置と、記憶装置と、メモリ・バスと、第1,
第２のアドレス変換手段と、アドレス選択手段とを有す
るデータ処理システムにおいて、上記中央処理装置の出
力アドレスを上記第１のアドレス変換手段で変換して上
記アドレス・バスに与え、上記入出力装置の出力アドレ
スを上記アドレス・バスに直接与え、上記アドレス・バ
ス上のアドレスを上記第２のアドレス変換手段に与え、
上記アドレス選択手段が上記アドレス・バス上にアドレ
ス、若しくは上記第２のアドレス変換手段の出力アドレ
スのいずれかを選択的に上記記憶手段に与えるようにし
たことを特徴とする。
と、入出力装置と、記憶装置と、メモリ・バスと、第1,
第２のアドレス変換手段と、アドレス選択手段とを有す
るデータ処理システムにおいて、上記中央処理装置の出
力アドレスを上記第１のアドレス変換手段で変換して上
記アドレス・バスに与え、上記入出力装置の出力アドレ
スを上記アドレス・バスに直接与え、上記アドレス・バ
ス上のアドレスを上記第２のアドレス変換手段に与え、
上記アドレス選択手段が上記アドレス・バス上にアドレ
ス、若しくは上記第２のアドレス変換手段の出力アドレ
スのいずれかを選択的に上記記憶手段に与えるようにし
たことを特徴とする。
本発明によれば、記憶装置の入口に入出力装置からの
アドレスを変換する第２のアドレス変換手段を配置する
ことにより、各入出力装置側の変換装置を不要にでき
る。各入出力装置から出力された論理アドレスは、無変
換のままアドレス・バスに与えられ、記憶装置の前に置
かれた上記第２のアドレス変換手段で物理アドレスに変
換され、記憶装置アクセスのアドレスとなる。アドレス
・バス上では、第１のアドレス変換手段を介して与えら
れるCPUからの物理アドレスと、入出力装置から直接与
えられた論理アドレスとが混在するが、これらのアドレ
スの分離は、バス上のアドレス空間を予めCPU用と入出
力装置用とで分けておき、前述のアドレス選択手段に、
アドレス・バス上の所定のアドレス・ビツトの値に応じ
て上記いずれかのアドレスを選択動作させるようにすれ
ばよい。
アドレスを変換する第２のアドレス変換手段を配置する
ことにより、各入出力装置側の変換装置を不要にでき
る。各入出力装置から出力された論理アドレスは、無変
換のままアドレス・バスに与えられ、記憶装置の前に置
かれた上記第２のアドレス変換手段で物理アドレスに変
換され、記憶装置アクセスのアドレスとなる。アドレス
・バス上では、第１のアドレス変換手段を介して与えら
れるCPUからの物理アドレスと、入出力装置から直接与
えられた論理アドレスとが混在するが、これらのアドレ
スの分離は、バス上のアドレス空間を予めCPU用と入出
力装置用とで分けておき、前述のアドレス選択手段に、
アドレス・バス上の所定のアドレス・ビツトの値に応じ
て上記いずれかのアドレスを選択動作させるようにすれ
ばよい。
以下、本発明の一実施例を図面を参照して説明する。
第１図は、本発明によるアドレス変換を実現するデー
タ処理システムの基本構成図であり、CPU1から出力され
た論理アドレス11aは、アドレス変換装置２によつて物
理アドレス11bに変換され、アドレス・バス10およびCPU
用アドレス・パス12を介して記憶装置３に入力される。
一方、入出力装置５から出力された論理アドレスは、そ
のままアドレス・バス10に与えられ、入出力用パス13a
を介してアドレス変換装置４′に入力され、物理アドレ
スに変換された後、パス13bを介して記憶装置３に入力
される。
タ処理システムの基本構成図であり、CPU1から出力され
た論理アドレス11aは、アドレス変換装置２によつて物
理アドレス11bに変換され、アドレス・バス10およびCPU
用アドレス・パス12を介して記憶装置３に入力される。
一方、入出力装置５から出力された論理アドレスは、そ
のままアドレス・バス10に与えられ、入出力用パス13a
を介してアドレス変換装置４′に入力され、物理アドレ
スに変換された後、パス13bを介して記憶装置３に入力
される。
本発明を適用したデータ処理システムには３つのアド
レス空間が存在する。すなわち、CPU1内で扱われる論理
アドレス空間Ａ、バス10上のアドレス空間Ｂ、および実
記憶領域C1と入出力制御レジスタ領域C2とからなる物理
アドレス空間Ｃである。
レス空間が存在する。すなわち、CPU1内で扱われる論理
アドレス空間Ａ、バス10上のアドレス空間Ｂ、および実
記憶領域C1と入出力制御レジスタ領域C2とからなる物理
アドレス空間Ｃである。
第２図は、上記３つのアドレス空間Ａ〜Ｃの関係を示
した図であり、この例では、論理アドレス空間Ａは、32
ビツトの論理アドレス11aで表示される4GB（ギガバイ
ト）の大きさをもつ。論理アドレス空間Ａは、例えば、
０〜1.0GBがユーザ・プログラム用のテキストおよびデ
ータのための領域A1,1.0〜2.0GBがユーザ・スタツク領
域A2,2.0〜3.0GBがオペレーテイング・システムや複数
ユーザに共用されるプログラム，データ等を格納するた
めのシステム領域A3,3.0〜3.5GBが無変換で主記憶領域C
1をアクセスするための領域A4,3.5〜4.0GBが入出力装置
を制御する制御レジスタ領域C2にアクセスするための領
域A5に割り当てられる。領域A1〜A3の各アドレスは、ア
ドレス変換により、主記憶領域C1に対応づれられる。ま
た、無変換領域A4は、論理アドレス3GBを主記憶の先頭
アドレスに対応づけることにより、3GBから始まる実装
記憶サイズの主記憶領域C1を無変換でアクセスする。
した図であり、この例では、論理アドレス空間Ａは、32
ビツトの論理アドレス11aで表示される4GB（ギガバイ
ト）の大きさをもつ。論理アドレス空間Ａは、例えば、
０〜1.0GBがユーザ・プログラム用のテキストおよびデ
ータのための領域A1,1.0〜2.0GBがユーザ・スタツク領
域A2,2.0〜3.0GBがオペレーテイング・システムや複数
ユーザに共用されるプログラム，データ等を格納するた
めのシステム領域A3,3.0〜3.5GBが無変換で主記憶領域C
1をアクセスするための領域A4,3.5〜4.0GBが入出力装置
を制御する制御レジスタ領域C2にアクセスするための領
域A5に割り当てられる。領域A1〜A3の各アドレスは、ア
ドレス変換により、主記憶領域C1に対応づれられる。ま
た、無変換領域A4は、論理アドレス3GBを主記憶の先頭
アドレスに対応づけることにより、3GBから始まる実装
記憶サイズの主記憶領域C1を無変換でアクセスする。
バス上のアドレス空間Ｂは、例えば、26ビツトのバス
10でアドレス表示できる64MB（メガバイト）の大きさを
もち、16MB単位の４つ領域B1〜B4に分割される。０〜16
MBの領域B1は、論理領域A1〜A4から主記憶領域C1をアク
セスするために用いられ、論理空間のアドレス領域A1,A
2,A3の各論理アドレスは、アドレス変換によつて、この
領域B1にマツピングされる。また、論理空間の無変換領
域A4は、平行移動の関係でこの領域B1に対応づけられ
る。16〜32MBの領域B2は、無変換領域A4から、または入
出力装置５からアドレス変換装置４′を介して、主記憶
領域C1をアクセスする際に用いられる。主記憶からみる
と、バス空間の領域B1は物理アドレス、B2は論理アドレ
スの領域となる。32〜48MBの領域B3は、入出力装置を制
御するレジスタ領域C2をアクセスするための領域であ
り、48〜64MBの領域B4は本実施例では未使用領域であ
る。尚、物理空間Ｃおよびバス空間Ｂの大きさは、実装
される主記憶装置の記憶容量の最大値によつて、上述し
た16MB以外の他の値をとり得る。
10でアドレス表示できる64MB（メガバイト）の大きさを
もち、16MB単位の４つ領域B1〜B4に分割される。０〜16
MBの領域B1は、論理領域A1〜A4から主記憶領域C1をアク
セスするために用いられ、論理空間のアドレス領域A1,A
2,A3の各論理アドレスは、アドレス変換によつて、この
領域B1にマツピングされる。また、論理空間の無変換領
域A4は、平行移動の関係でこの領域B1に対応づけられ
る。16〜32MBの領域B2は、無変換領域A4から、または入
出力装置５からアドレス変換装置４′を介して、主記憶
領域C1をアクセスする際に用いられる。主記憶からみる
と、バス空間の領域B1は物理アドレス、B2は論理アドレ
スの領域となる。32〜48MBの領域B3は、入出力装置を制
御するレジスタ領域C2をアクセスするための領域であ
り、48〜64MBの領域B4は本実施例では未使用領域であ
る。尚、物理空間Ｃおよびバス空間Ｂの大きさは、実装
される主記憶装置の記憶容量の最大値によつて、上述し
た16MB以外の他の値をとり得る。
第３図はCPU用のアドレス変換装置２の具体的な回路
構成の一例を示す。
構成の一例を示す。
CPU1からは、アドレス変換装置２に対して、A31〜A0
の32ビツトの論理アドレス11aと、読み出しと書き込み
のいずれかを指示するR/W信号、およびCPUの状態がシス
テム・モード／ユーザ・モードのいずれであるかを示す
ステータス信号Ｓが与えられる。論理アドレス11aはレ
ジスタ21に入力され、上位２ビツト（A31,A30）の領域
フイールドＲ、18ビツト（A29〜A12）のページ・フイー
ルドPG,および下位12ビツト（A11〜A0）のページ内オフ
セツト・フイールドOFに分割される。領域フイールドＲ
は、領域テーブル22をアドレスし、これによつてページ
領域アドレス22Sが読み出される。23はページテーブル
・メモリであり、テーブル・エントリが有効か否かを示
すバリツド・ビツトＶと、当該ページに対するアクセス
を制限するためのプロテクシヨン情報PRと、主記憶装置
上の物理ページを示すページ・フレーム番号PFNとから
なる複数のレコードからなつている。上記ページテーブ
ル・メモリ23からは、ページ領域アドレス22SとPGとを
加算して得たアドレスの内容が読み出され、読み出され
た14ビツト（A25′〜A12′）のPFNと、レジスタ21から
出力される12ビツト（A11〜A0）のオフセツトOFとがレ
ジスタ24で組み合され、変換された26ビツトのバス・ア
ドレス11bとして出力される。
の32ビツトの論理アドレス11aと、読み出しと書き込み
のいずれかを指示するR/W信号、およびCPUの状態がシス
テム・モード／ユーザ・モードのいずれであるかを示す
ステータス信号Ｓが与えられる。論理アドレス11aはレ
ジスタ21に入力され、上位２ビツト（A31,A30）の領域
フイールドＲ、18ビツト（A29〜A12）のページ・フイー
ルドPG,および下位12ビツト（A11〜A0）のページ内オフ
セツト・フイールドOFに分割される。領域フイールドＲ
は、領域テーブル22をアドレスし、これによつてページ
領域アドレス22Sが読み出される。23はページテーブル
・メモリであり、テーブル・エントリが有効か否かを示
すバリツド・ビツトＶと、当該ページに対するアクセス
を制限するためのプロテクシヨン情報PRと、主記憶装置
上の物理ページを示すページ・フレーム番号PFNとから
なる複数のレコードからなつている。上記ページテーブ
ル・メモリ23からは、ページ領域アドレス22SとPGとを
加算して得たアドレスの内容が読み出され、読み出され
た14ビツト（A25′〜A12′）のPFNと、レジスタ21から
出力される12ビツト（A11〜A0）のオフセツトOFとがレ
ジスタ24で組み合され、変換された26ビツトのバス・ア
ドレス11bとして出力される。
メモリ23から読み出されたバリツド・ビツトＶとプロ
テクシヨン情報PRは制御回路25に入力され、CPU1からの
制御信号ＳとR/Wもこの制御回路に与えられる。上記制
御回路25は、バリツド・ビツトＶが“1"の時のみ、上述
したアドレス変換動作を実行させ、Ｖが“0"の場合は、
エラー信号ERによりアドレスの異常をCPUに知らせる。
主記憶装置に対するアクセスには、システム・モードに
よる読出しと書込み、ユーザ・モードによる読出しと書
込みの４つのケースがあり、上記プロテクシヨン情報PR
は、各ページ対応にこれらの４つのケースを許可するか
否かを示す４ビツト情報を含んでいる。制御回路25は、
アドレス変換動作に先立つて、制御信号ＳとR/Wとから
今回のアクセス・ケースを識別し、これをプロテクシヨ
ン情報PRと照合し、チエツク結果がOKの場合のみバス・
アドレス11bを出力させる。もし、当該ページに対する
許可されないアクセスであれば、アドレス変換は実行せ
ず、エラー信号ERでCPU1に報告する。尚、領域テーブル
22とページ・テーブル23の内容は、管理プログラムであ
るオペレーテイング・システムにより管理されている。
テクシヨン情報PRは制御回路25に入力され、CPU1からの
制御信号ＳとR/Wもこの制御回路に与えられる。上記制
御回路25は、バリツド・ビツトＶが“1"の時のみ、上述
したアドレス変換動作を実行させ、Ｖが“0"の場合は、
エラー信号ERによりアドレスの異常をCPUに知らせる。
主記憶装置に対するアクセスには、システム・モードに
よる読出しと書込み、ユーザ・モードによる読出しと書
込みの４つのケースがあり、上記プロテクシヨン情報PR
は、各ページ対応にこれらの４つのケースを許可するか
否かを示す４ビツト情報を含んでいる。制御回路25は、
アドレス変換動作に先立つて、制御信号ＳとR/Wとから
今回のアクセス・ケースを識別し、これをプロテクシヨ
ン情報PRと照合し、チエツク結果がOKの場合のみバス・
アドレス11bを出力させる。もし、当該ページに対する
許可されないアクセスであれば、アドレス変換は実行せ
ず、エラー信号ERでCPU1に報告する。尚、領域テーブル
22とページ・テーブル23の内容は、管理プログラムであ
るオペレーテイング・システムにより管理されている。
第４図は、バス10上の26ビツトのアドレス信号B0〜B
25と24ビツトの主記憶アドレスC0〜C23との関係を示
す。
25と24ビツトの主記憶アドレスC0〜C23との関係を示
す。
CPU1からの32ビツトの論理アドレス（A31〜A0）は、
アドレス変換回路２によつて26ビツトのアドレス（Ａ′
25〜Ａ′12,A11〜A0）に変換され、それぞれのビツト位
置がバス10上のアドレス・ビツトB25〜B0と対応する。
バス上のアドレス・ビツトは、下位12ビツトB11〜B0が
そのままメモリ・アドレスC11〜C0に入力され、その上
位の12ビツトB23〜B12は入出力用のアドレス変換装置
４′、および第１組の２入力ANDゲート423〜412に入力
されている。アドレス変換装置４′でアドレス変換され
た12ビツト（Ｂ′23〜Ｂ′12）のアドレスは、第２組の
２入力ANDゲート323〜312に入力される。第１組と第２
組のANDゲートの出力は、ビツト対応にORゲート223〜21
3に入力され、これらのORゲートの出力がメモリ・アド
レスC23〜C13となる。
アドレス変換回路２によつて26ビツトのアドレス（Ａ′
25〜Ａ′12,A11〜A0）に変換され、それぞれのビツト位
置がバス10上のアドレス・ビツトB25〜B0と対応する。
バス上のアドレス・ビツトは、下位12ビツトB11〜B0が
そのままメモリ・アドレスC11〜C0に入力され、その上
位の12ビツトB23〜B12は入出力用のアドレス変換装置
４′、および第１組の２入力ANDゲート423〜412に入力
されている。アドレス変換装置４′でアドレス変換され
た12ビツト（Ｂ′23〜Ｂ′12）のアドレスは、第２組の
２入力ANDゲート323〜312に入力される。第１組と第２
組のANDゲートの出力は、ビツト対応にORゲート223〜21
3に入力され、これらのORゲートの出力がメモリ・アド
レスC23〜C13となる。
本実施例では、それぞれアドレス・バスの上位２ビツ
トB25,B24に接続されたインバータ41と42、およびANDゲ
ート43,44とからなるアドレス選択回路により、上記２
組のANDゲート群のいずれかを選択できるようにしてい
る。ビツトB25とB24とが共に“0"の場合は、第１組のAN
Dゲート423〜412が開かれ、アドレス・ビツトB23〜B12
が直接メモリ・アドレスC23〜C12に入力される。また、
ビツトB25＝“0",B24＝“1"の場合は、第２組のANDゲー
ト323〜312が開かれ、変換されたアドレス・ビツトＢ′
23〜Ｂ′12がメモリ・アドレスC23〜C12に与えられる。
トB25,B24に接続されたインバータ41と42、およびANDゲ
ート43,44とからなるアドレス選択回路により、上記２
組のANDゲート群のいずれかを選択できるようにしてい
る。ビツトB25とB24とが共に“0"の場合は、第１組のAN
Dゲート423〜412が開かれ、アドレス・ビツトB23〜B12
が直接メモリ・アドレスC23〜C12に入力される。また、
ビツトB25＝“0",B24＝“1"の場合は、第２組のANDゲー
ト323〜312が開かれ、変換されたアドレス・ビツトＢ′
23〜Ｂ′12がメモリ・アドレスC23〜C12に与えられる。
従つて、本発明において、CPU1から主記憶装置３をア
クセスする場合、アドレス変換装置２は、出力アドレス
の上位２ビツトＡ′25とＡ′24を共に“0"（バス空間０
〜16MBの選択モード）にするように、アドレス変換す
る。また、CPUが入出力装置５をアクセスする場合は、
上記アドレス・ビツトＡ′25＝“1",A′24＝“0"（バス
空間32〜48MBの選択モード）となるように、アドレス変
換が行われる。この場合は、バス上のアドレスが入出力
装置５内のアドレス・デコーダ51でデコードされ、その
結果に応じて、入出力制御レジスタ50の所定の内容がア
クセスされる。
クセスする場合、アドレス変換装置２は、出力アドレス
の上位２ビツトＡ′25とＡ′24を共に“0"（バス空間０
〜16MBの選択モード）にするように、アドレス変換す
る。また、CPUが入出力装置５をアクセスする場合は、
上記アドレス・ビツトＡ′25＝“1",A′24＝“0"（バス
空間32〜48MBの選択モード）となるように、アドレス変
換が行われる。この場合は、バス上のアドレスが入出力
装置５内のアドレス・デコーダ51でデコードされ、その
結果に応じて、入出力制御レジスタ50の所定の内容がア
クセスされる。
入出力装置５が主記憶装置３をアクセスする場合、入
出力装置はB25を“0",B24を“1"（バス空間16〜32MBの
選択モード）として、ビツトB23〜B0に任意のアドレス
を出力する。入出力装置がDMA（Direct Memory Acces
s）方式で主記憶装置をアクセスする場合、B25,B24を上
記の値に保持したまま、下位の24ビツトのアドレスが連
続的に更新され、B11〜B0は直接、B23〜B12はアドレス
変換装置４′でアドレス変換されて、記憶装置３に与え
られる。アドレス変換装置４′は、CPU用アドレス変換
装置２と略同等の機能を有し、入出力装置５が出力した
連続アドレスをページ単位に主記憶上の物理アドレスへ
展開する。この場合、主記憶装置上の各ページの割り付
けは、オペレーテイング・システムがアドレス変換装置
４′内の各種のテーブルを書き換えることにより自由に
行うことができるため、仮想記憶システムの利点が損な
われることはない。
出力装置はB25を“0",B24を“1"（バス空間16〜32MBの
選択モード）として、ビツトB23〜B0に任意のアドレス
を出力する。入出力装置がDMA（Direct Memory Acces
s）方式で主記憶装置をアクセスする場合、B25,B24を上
記の値に保持したまま、下位の24ビツトのアドレスが連
続的に更新され、B11〜B0は直接、B23〜B12はアドレス
変換装置４′でアドレス変換されて、記憶装置３に与え
られる。アドレス変換装置４′は、CPU用アドレス変換
装置２と略同等の機能を有し、入出力装置５が出力した
連続アドレスをページ単位に主記憶上の物理アドレスへ
展開する。この場合、主記憶装置上の各ページの割り付
けは、オペレーテイング・システムがアドレス変換装置
４′内の各種のテーブルを書き換えることにより自由に
行うことができるため、仮想記憶システムの利点が損な
われることはない。
以上の説明から明らかな如く、本発明によれば、各入
出力装置側にアドレス変換のための特別な装置を必要と
しないため、入出力装置のコストを低くすることができ
る。また、入出力装置用のアドレス変換手段を全く含ま
ずに物理アドレスでDMA動作を行う方式に比較すると、
本発明方式は、複数ページにまたがる多量のデータを連
続的に転送できる点で有効となる。
出力装置側にアドレス変換のための特別な装置を必要と
しないため、入出力装置のコストを低くすることができ
る。また、入出力装置用のアドレス変換手段を全く含ま
ずに物理アドレスでDMA動作を行う方式に比較すると、
本発明方式は、複数ページにまたがる多量のデータを連
続的に転送できる点で有効となる。
第１図は本発明を適用したデータ処理システムの基本構
成を示すブロツク図、第２図はアドレス空間の構成を説
明するための図、第３図はCPU用のアドレス変換装置２
の詳細を説明するための図、第４図は記憶装置への入力
アドレス選択部の詳細を示す図、第５図は従来のアドレ
ス変換方式を採用したデータ処理システムの一例を示す
ブロツク図である。 １……CPU、２……第１のアドレス変換装置、３……記
憶装置、４……入出力用アドレス変換装置、４′……第
２のアドレス変換装置、５……入出力装置、10……アド
レスバス、12……CPUアクセス用パス、13a,13b……入出
力アクセス用パス。
成を示すブロツク図、第２図はアドレス空間の構成を説
明するための図、第３図はCPU用のアドレス変換装置２
の詳細を説明するための図、第４図は記憶装置への入力
アドレス選択部の詳細を示す図、第５図は従来のアドレ
ス変換方式を採用したデータ処理システムの一例を示す
ブロツク図である。 １……CPU、２……第１のアドレス変換装置、３……記
憶装置、４……入出力用アドレス変換装置、４′……第
２のアドレス変換装置、５……入出力装置、10……アド
レスバス、12……CPUアクセス用パス、13a,13b……入出
力アクセス用パス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福岡 和彦 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 篠崎 雅継 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 貞光 均 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内
Claims (3)
- 【請求項１】処理装置、入出力装置、及び記憶装置を互
いにアドレスバスで接続した処理システムにおいて、 前記処理装置からの第１論理アドレスを第１物理アドレ
スに変換して前記アドレスバスに与える第１のアドレス
変換手段を設け、 前記入出力装置から前記アドレスバスに与えられた第２
論理アドレスを第２物理アドレスに変換する第２のアド
レス変換手段を設け、さらに、 前記アドレスバス、前記第２のアドレス変換手段、及び
前記記憶装置に接続されたアドレス選択手段は、与えら
れた信号に応じて、前記アドレスバスからの前記第１物
理アドレスを直接前記記憶装置に与える、あるいは、前
記第２のアドレス変換手段からの前記第２物理アドレス
を前記記憶装置に与えるのいずれかを選択することを特
徴とするアドレス変換方式。 - 【請求項２】前記アドレス選択手段は、前記アドレスバ
ス上の所定のアドレスビットの値に応じて、物理アドレ
ス、あるいは、論理アドレスのいずれかを選択すること
を特徴とする第１項記載のアドレス変換方式。 - 【請求項３】前記入出力装置は複数の装置を含み、前記
第２のアドレス変換手段は前記複数の装置のアドレス変
換で共用されることを特徴とする第１項記載のアドレス
変換方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117381A JPH0814803B2 (ja) | 1986-05-23 | 1986-05-23 | アドレス変換方式 |
| KR1019870004837A KR900002894B1 (ko) | 1986-05-23 | 1987-05-16 | 어드레스 변환을 사용한 데이타 처리 시스템 |
| DE19873718750 DE3718750A1 (de) | 1986-05-23 | 1987-05-20 | Datenverarbeitungssystem mit adressenumsetzung |
| US07/052,870 US4959770A (en) | 1986-05-23 | 1987-05-22 | Data processing system employing two address translators, allowing rapid access to main storage by input/output units |
| CN87103748.3A CN1004589B (zh) | 1986-05-23 | 1987-05-23 | 使用地址变换的数据处理*** |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117381A JPH0814803B2 (ja) | 1986-05-23 | 1986-05-23 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274444A JPS62274444A (ja) | 1987-11-28 |
| JPH0814803B2 true JPH0814803B2 (ja) | 1996-02-14 |
Family
ID=14710241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61117381A Expired - Fee Related JPH0814803B2 (ja) | 1986-05-23 | 1986-05-23 | アドレス変換方式 |
Country Status (5)
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| JP (1) | JPH0814803B2 (ja) |
| KR (1) | KR900002894B1 (ja) |
| CN (1) | CN1004589B (ja) |
| DE (1) | DE3718750A1 (ja) |
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Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3800291A (en) * | 1972-09-21 | 1974-03-26 | Ibm | Data processing system memory relocation apparatus and method |
| JPS533029A (en) * | 1976-06-30 | 1978-01-12 | Toshiba Corp | Electronic computer |
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-
1986
- 1986-05-23 JP JP61117381A patent/JPH0814803B2/ja not_active Expired - Fee Related
-
1987
- 1987-05-16 KR KR1019870004837A patent/KR900002894B1/ko not_active IP Right Cessation
- 1987-05-20 DE DE19873718750 patent/DE3718750A1/de active Granted
- 1987-05-22 US US07/052,870 patent/US4959770A/en not_active Expired - Lifetime
- 1987-05-23 CN CN87103748.3A patent/CN1004589B/zh not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3718750A1 (de) | 1987-11-26 |
| KR870011537A (ko) | 1987-12-24 |
| CN87103748A (zh) | 1987-12-09 |
| KR900002894B1 (ko) | 1990-05-03 |
| US4959770A (en) | 1990-09-25 |
| DE3718750C2 (ja) | 1991-05-23 |
| JPS62274444A (ja) | 1987-11-28 |
| CN1004589B (zh) | 1989-06-21 |
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|---|---|---|---|
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