JPH06187286A - バス変換アダプタ - Google Patents
バス変換アダプタInfo
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- JPH06187286A JPH06187286A JP4334119A JP33411992A JPH06187286A JP H06187286 A JPH06187286 A JP H06187286A JP 4334119 A JP4334119 A JP 4334119A JP 33411992 A JP33411992 A JP 33411992A JP H06187286 A JPH06187286 A JP H06187286A
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- bus
- dma
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Abstract
(57)【要約】 (修正有)
【目的】バス階層構造を持つコンピュータシステムにお
いて、主記憶上に置いたDMAマップテーブルにバス変
換アダプタがアクセスするアドレス変換手段を設けて、
システムバス上の転送におけるアドレス変換を無くし、
システムバスの高速化を図る。 【構成】バス変換アダプタ105,106は、上位のシステム
バス104と仕様が異なる複数のI/Oバス107,108とを接
続し、これら2種のバスのアドレス空間の間で双方向の
アドレス変換を行う。I/O装置109,110からDMA要
求を出すと、バス変換アダプタ105,106は、DMA要求
に対して許可を与えた後、論理アドレスを物理アドレス
に変換するとともに、該バス変換アダプタ自体がシステ
ムバス104のDMAマスタとなって、バス権を要求す
る。
いて、主記憶上に置いたDMAマップテーブルにバス変
換アダプタがアクセスするアドレス変換手段を設けて、
システムバス上の転送におけるアドレス変換を無くし、
システムバスの高速化を図る。 【構成】バス変換アダプタ105,106は、上位のシステム
バス104と仕様が異なる複数のI/Oバス107,108とを接
続し、これら2種のバスのアドレス空間の間で双方向の
アドレス変換を行う。I/O装置109,110からDMA要
求を出すと、バス変換アダプタ105,106は、DMA要求
に対して許可を与えた後、論理アドレスを物理アドレス
に変換するとともに、該バス変換アダプタ自体がシステ
ムバス104のDMAマスタとなって、バス権を要求す
る。
Description
【0001】
【産業上の利用分野】本発明は、バス階層構造を持つコ
ンピュータシステムにおいて、2つの異なるバスを接続
するバス変換アダプタの、アドレス変換方式及び、DM
A(Direct Memory Access)を制御する方式に関する。
ンピュータシステムにおいて、2つの異なるバスを接続
するバス変換アダプタの、アドレス変換方式及び、DM
A(Direct Memory Access)を制御する方式に関する。
【0002】
【従来の技術】システムバスにCPU、主記憶装置およ
びI/O(Input/Output)装置が接続されているコンピ
ュータシステムでは、システムバスと主記憶装置の間に
アドレス変換装置が位置して、CPUやI/O装置から
主記憶装置へのアクセスに対してアドレス変換を行う例
が知られている。
びI/O(Input/Output)装置が接続されているコンピ
ュータシステムでは、システムバスと主記憶装置の間に
アドレス変換装置が位置して、CPUやI/O装置から
主記憶装置へのアクセスに対してアドレス変換を行う例
が知られている。
【0003】この時、CPUやI/O装置が出力する論
理アドレスを物理アドレスへ変換するアドレス変換は、
アドレス変換装置に横付けされる高速メモリや、主記憶
装置自体にDMAマップテーブルを置いて、そのメモリ
にアクセスして行っている。
理アドレスを物理アドレスへ変換するアドレス変換は、
アドレス変換装置に横付けされる高速メモリや、主記憶
装置自体にDMAマップテーブルを置いて、そのメモリ
にアクセスして行っている。
【0004】アドレス変換装置に高速メモリを横付けす
る場合は、大容量のハードウェアが必要となるので、ハ
ードウェア部品実装上の問題を解決するために、主記憶
装置にDMAマップテーブルを置くようになってきてい
る。
る場合は、大容量のハードウェアが必要となるので、ハ
ードウェア部品実装上の問題を解決するために、主記憶
装置にDMAマップテーブルを置くようになってきてい
る。
【0005】図2は、主記憶装置にDMAマップテーブ
ルを置いた従来のコンピュータシステムの一構成例であ
る。ここでは、アドレス変換装置203がI/O装置1
09からのDMA要求を受け付けると、主記憶装置10
2内のDMAマップを引いてアドレス変換を行い、主記
憶装置102にアクセスする。
ルを置いた従来のコンピュータシステムの一構成例であ
る。ここでは、アドレス変換装置203がI/O装置1
09からのDMA要求を受け付けると、主記憶装置10
2内のDMAマップを引いてアドレス変換を行い、主記
憶装置102にアクセスする。
【0006】また、メモリアクセスの頻度を減らしてD
MAの高速化を図る手段として、例えば特開平1−10
2667号公報記載のように、アドレス変換装置内にI
/Oチャネル装置対応に変換索引バッファ(TLB)を
設け、TLB装置に必要な物理アドレスがある場合には
それを使用するようにしている。
MAの高速化を図る手段として、例えば特開平1−10
2667号公報記載のように、アドレス変換装置内にI
/Oチャネル装置対応に変換索引バッファ(TLB)を
設け、TLB装置に必要な物理アドレスがある場合には
それを使用するようにしている。
【0007】一方、より高速性能を要求されるコンピュ
ータシステムでは、バス階層構造を持たせて、比較的転
送性能が遅いI/O装置を下位のバスに置いて、上位の
システムバスには転送速度が速い装置だけを接続して、
全体の性能を高めるようになってきている。
ータシステムでは、バス階層構造を持たせて、比較的転
送性能が遅いI/O装置を下位のバスに置いて、上位の
システムバスには転送速度が速い装置だけを接続して、
全体の性能を高めるようになってきている。
【0008】
【発明が解決しようとする課題】図1は、バス階層構造
を持つコンピュータシステムの例である。下位のバスは
DMAの先頭アドレス指定に論理アドレスを出力するI
/O装置が接続されるI/Oバスであり、上位のバスは
システムバスで、バス制御装置(BC)103が接続さ
れている。
を持つコンピュータシステムの例である。下位のバスは
DMAの先頭アドレス指定に論理アドレスを出力するI
/O装置が接続されるI/Oバスであり、上位のバスは
システムバスで、バス制御装置(BC)103が接続さ
れている。
【0009】主記憶装置102はバス制御装置(BC)
103を仲立ちとしてCPU101やシステムバス10
4と接続されており、これらは全て物理アドレス空間で
動作しているので、システムバスおよびバス制御装置に
接続する装置間の転送ではアドレス変換が不要となり、
高速性能を実現している。
103を仲立ちとしてCPU101やシステムバス10
4と接続されており、これらは全て物理アドレス空間で
動作しているので、システムバスおよびバス制御装置に
接続する装置間の転送ではアドレス変換が不要となり、
高速性能を実現している。
【0010】このようなコンピュータシステムにおいて
は、2つの異なるバスを接続するバス変換アダプタ10
5,106は、上位バスのアドレス空間と下位バスのア
ドレス空間が異なるので、このバス間のアドレス変換機
構を内部に設ける必要がある。
は、2つの異なるバスを接続するバス変換アダプタ10
5,106は、上位バスのアドレス空間と下位バスのア
ドレス空間が異なるので、このバス間のアドレス変換機
構を内部に設ける必要がある。
【0011】一方、DMAマップテーブルを主記憶装置
に置くことによって、該テーブル内のデータの書換えを
容易にしたり、ハードウェアの少資源化を図ろうとする
と、バス変換アダプタ自体がDMAを起動して、DMA
マップテーブルを参照する手段が必要となる。
に置くことによって、該テーブル内のデータの書換えを
容易にしたり、ハードウェアの少資源化を図ろうとする
と、バス変換アダプタ自体がDMAを起動して、DMA
マップテーブルを参照する手段が必要となる。
【0012】
【課題を解決するための手段】バス変換アダプタには、
I/Oバス上のI/O装置から出されるDMA要求の調
停を行うI/Oバス制御手段と、I/Oバス上の論理ア
ドレスをシステムバスへ出力する物理アドレスに変換す
るアドレス変換手段と、システムバスに対してDMA要
求を発行するDMA発行手段を設ける。
I/Oバス上のI/O装置から出されるDMA要求の調
停を行うI/Oバス制御手段と、I/Oバス上の論理ア
ドレスをシステムバスへ出力する物理アドレスに変換す
るアドレス変換手段と、システムバスに対してDMA要
求を発行するDMA発行手段を設ける。
【0013】前記バス変換アダプタ内の主記憶装置に対
するDMAを可能とする手段に対し、アクセス先アドレ
スを、DMAマップテーブル内のI/O装置が出力する
アドレスに対応したテーブル位置に設定するマップアド
レス合成手段を設ける。
するDMAを可能とする手段に対し、アクセス先アドレ
スを、DMAマップテーブル内のI/O装置が出力する
アドレスに対応したテーブル位置に設定するマップアド
レス合成手段を設ける。
【0014】アドレス変換手段では、TLBを設け、論
理アドレス内のページ番号と、それに対応する物理アド
レスのページフレームナンバおよびこのページフレーム
ナンバが有効な値であることを示すフラグ(Vフラグ)
の内容を記憶しておく。DMA論理アドレスのページ番
号がTLBの内容と一致しなかったとき、および、TL
BのVフラグが無効を示していたとき(TLBミスヒッ
ト時)には、それを検出すると同時にDMAリードを起
動し、主記憶装置のDMAマップ領域にアクセスするア
ドレスを出力する手段を設ける。
理アドレス内のページ番号と、それに対応する物理アド
レスのページフレームナンバおよびこのページフレーム
ナンバが有効な値であることを示すフラグ(Vフラグ)
の内容を記憶しておく。DMA論理アドレスのページ番
号がTLBの内容と一致しなかったとき、および、TL
BのVフラグが無効を示していたとき(TLBミスヒッ
ト時)には、それを検出すると同時にDMAリードを起
動し、主記憶装置のDMAマップ領域にアクセスするア
ドレスを出力する手段を設ける。
【0015】さらに、DMAマップアクセス時にシステ
ムバス上でエラーが発生した場合には、DMA要求を発
行したI/O装置に対してエラーを報告する手段を設け
る。
ムバス上でエラーが発生した場合には、DMA要求を発
行したI/O装置に対してエラーを報告する手段を設け
る。
【0016】
【作用】転送性能が低いI/O装置をシステムバスから
除いて、バス変換アダプタによって接続されるI/Oバ
ス上に置き、アドレス変換手段をバス変換アダプタに設
けることにより、システムバスのバス制御装置からアド
レス変換手段を無くすことができるので、システムバス
の高速性能をより高めることができる。
除いて、バス変換アダプタによって接続されるI/Oバ
ス上に置き、アドレス変換手段をバス変換アダプタに設
けることにより、システムバスのバス制御装置からアド
レス変換手段を無くすことができるので、システムバス
の高速性能をより高めることができる。
【0017】TLBミスヒット時に、DMAリードを起
動する手段をバス変換アダプタに設けることにより、バ
ス階層構造を持つコンピュータシステムにおいても、D
MAマップテーブルを主記憶装置内に置くことができ
る。従って、ハードウェア部品実装上問題となるDMA
マップテーブル用の記憶素子をなくすことができる。
動する手段をバス変換アダプタに設けることにより、バ
ス階層構造を持つコンピュータシステムにおいても、D
MAマップテーブルを主記憶装置内に置くことができ
る。従って、ハードウェア部品実装上問題となるDMA
マップテーブル用の記憶素子をなくすことができる。
【0018】また、DMAマップアクセス時のシステム
バスエラーを、I/Oバス上のDMAマスタであるI/
O装置に報告する手段を設けることにより、DMAマッ
プアクセスのためにDMAを起動させても動作上問題な
いようにしている。
バスエラーを、I/Oバス上のDMAマスタであるI/
O装置に報告する手段を設けることにより、DMAマッ
プアクセスのためにDMAを起動させても動作上問題な
いようにしている。
【0019】
【実施例】以下、本発明の一実施例を、図面を用いて説
明する。
明する。
【0020】図1は、本発明を適用したコンピュータシ
ステムの一構成例を示す。
ステムの一構成例を示す。
【0021】本システムは、CPU101と、主記憶装
置102と、システムバス制御装置103と、システム
バス104と、バス変換アダプタ105,106と、I
/Oバス107,108と、I/O装置109,110
とから構成されている。各々のI/Oバスに接続される
I/O装置にはチャネル番号が割り当てられ、バス変換
アダプタ105,106はチャネル番号を指定してDM
A許可を与える。I/Oバス107と108は、異なる
仕様のバスである。
置102と、システムバス制御装置103と、システム
バス104と、バス変換アダプタ105,106と、I
/Oバス107,108と、I/O装置109,110
とから構成されている。各々のI/Oバスに接続される
I/O装置にはチャネル番号が割り当てられ、バス変換
アダプタ105,106はチャネル番号を指定してDM
A許可を与える。I/Oバス107と108は、異なる
仕様のバスである。
【0022】このうち、105及び106が、本発明の
一実施例である。
一実施例である。
【0023】バス変換アダプタ105及び106は、I
/O装置が出力するDMA論理アドレスおよびデータを
保持するバッファを内部に備えている。DMA要求に対
して許可を与えられたI/O装置109及び110がそ
れぞれ出力するアドレス(およびライトデータ)が前記
バッファ内に揃ってから、該アドレスをシステムバスア
ドレス空間の物理アドレスに変換するとともに、該バス
変換アダプタ自体がシステムバスのDMAマスタとなっ
て、バス権を要求する。
/O装置が出力するDMA論理アドレスおよびデータを
保持するバッファを内部に備えている。DMA要求に対
して許可を与えられたI/O装置109及び110がそ
れぞれ出力するアドレス(およびライトデータ)が前記
バッファ内に揃ってから、該アドレスをシステムバスア
ドレス空間の物理アドレスに変換するとともに、該バス
変換アダプタ自体がシステムバスのDMAマスタとなっ
て、バス権を要求する。
【0024】このような手段を備えることで、I/O装
置の転送性能が遅くても、上位のシステムバスに対して
は、高速なシステムバスの仕様に従って転送を行うの
で、システム全体の性能を落とさずに済む。
置の転送性能が遅くても、上位のシステムバスに対して
は、高速なシステムバスの仕様に従って転送を行うの
で、システム全体の性能を落とさずに済む。
【0025】また、システムバス104のアドレスは、
物理アドレスであり、CPU101も物理アドレスを出
力するので、システムバス制御装置103はアドレス変
換手段を持たない。I/Oバス107と108はDMA
時に論理アドレスを出力するので、バス変換アダプタ1
05および106にはアドレス変換回路が設けられてい
る。従って、システムバス上の転送ではアドレス変換処
理が不要となり、システムバスの性能向上に役立ってい
る。
物理アドレスであり、CPU101も物理アドレスを出
力するので、システムバス制御装置103はアドレス変
換手段を持たない。I/Oバス107と108はDMA
時に論理アドレスを出力するので、バス変換アダプタ1
05および106にはアドレス変換回路が設けられてい
る。従って、システムバス上の転送ではアドレス変換処
理が不要となり、システムバスの性能向上に役立ってい
る。
【0026】図3に、システムバスと、I/Oバス1お
よびI/Oバス2のアドレス空間の関係を示す。CPU
101およびバス変換アダプタ105,106を含むシ
ステムバス104上の装置が、システムバスのI/O空
間1に対応するアドレスにアクセスすると、前記アドレ
ス変換回路によって、I/Oバス1のアドレスに変換さ
れる。このアドレス変換は、アドレスの数ビットを1対
1対応の固定値に置き換えるだけなので、バス変換アダ
プタ内の小規模なアドレス変換テーブルで実現される。
I/O空間2へのアクセスについても同様である。
よびI/Oバス2のアドレス空間の関係を示す。CPU
101およびバス変換アダプタ105,106を含むシ
ステムバス104上の装置が、システムバスのI/O空
間1に対応するアドレスにアクセスすると、前記アドレ
ス変換回路によって、I/Oバス1のアドレスに変換さ
れる。このアドレス変換は、アドレスの数ビットを1対
1対応の固定値に置き換えるだけなので、バス変換アダ
プタ内の小規模なアドレス変換テーブルで実現される。
I/O空間2へのアクセスについても同様である。
【0027】一方、I/Oバス1上のI/O装置109
が、I/Oバス1のDMAウィンドウに対応するアドレ
スにアクセスする(DMAを行う)と、前記アドレス変
換回路がDMAマップテーブルにアクセスすることによ
って、システムバスアドレス空間内の主記憶空間に対応
するアドレスへ変換される。I/Oバス2についても同
様である。この場合、I/Oバス1および2の各々のD
MAウィンドウに対応するDMAマップテーブルは、同
一でもよいし、図5に示すように、別々のDMAマップ
テーブルを用意することもできる。
が、I/Oバス1のDMAウィンドウに対応するアドレ
スにアクセスする(DMAを行う)と、前記アドレス変
換回路がDMAマップテーブルにアクセスすることによ
って、システムバスアドレス空間内の主記憶空間に対応
するアドレスへ変換される。I/Oバス2についても同
様である。この場合、I/Oバス1および2の各々のD
MAウィンドウに対応するDMAマップテーブルは、同
一でもよいし、図5に示すように、別々のDMAマップ
テーブルを用意することもできる。
【0028】前記バス変換アダプタにおける、DMA時
のアドレス変換の動作手順を、図4および図5にて説明
する。
のアドレス変換の動作手順を、図4および図5にて説明
する。
【0029】図4は、バス変換アダプタ105内のアド
レス変換回路とDMA制御部の詳細を示した図である。
バス変換アダプタ106にも同様の機能が備わってい
る。
レス変換回路とDMA制御部の詳細を示した図である。
バス変換アダプタ106にも同様の機能が備わってい
る。
【0030】バス変換アダプタ105は、I/O装置の
チャネル番号2aと、DMA論理アドレス内のページ番
号2bと、それに対応する物理アドレスのページフレー
ムナンバ2cと、このページフレームナンバが有効な値
であることを示すフラグ(Vフラグ)2dを一揃いとす
るデータを複数持つTLB1と、TLBヒット判定回路
4と、システムバスへの出力アドレスセレクタ5と、転
送モードセレクタ6と、DMAマップポインタ7と、I
/Oバス制御部14と、DMAシーケンサ15と、I/
O装置が出力するアドレスおよびデータを保存するDM
Aバッファ3(アドレス用)および10(データ用)
と、TLB1内のVフラグを全て無効化するクリア回路
13を備えている。
チャネル番号2aと、DMA論理アドレス内のページ番
号2bと、それに対応する物理アドレスのページフレー
ムナンバ2cと、このページフレームナンバが有効な値
であることを示すフラグ(Vフラグ)2dを一揃いとす
るデータを複数持つTLB1と、TLBヒット判定回路
4と、システムバスへの出力アドレスセレクタ5と、転
送モードセレクタ6と、DMAマップポインタ7と、I
/Oバス制御部14と、DMAシーケンサ15と、I/
O装置が出力するアドレスおよびデータを保存するDM
Aバッファ3(アドレス用)および10(データ用)
と、TLB1内のVフラグを全て無効化するクリア回路
13を備えている。
【0031】また、図5で示すように、主記憶装置内1
02には、DMAマップテーブル領域9が置かれてお
り、DMAマップポインタ7に設定される値で先頭アド
レスを示すことができる。
02には、DMAマップテーブル領域9が置かれてお
り、DMAマップポインタ7に設定される値で先頭アド
レスを示すことができる。
【0032】まず、I/Oバス制御部14において、I
/O装置からのDMA要求を受け付け、DMA要求が複
数の場合は調停を行う。各I/O装置はチャネル番号で
区別され、I/Oバス制御部14は、1つのチャネル番
号を選択してDMA許可を与える。DMA許可を与えら
れたチャネル番号のI/O装置は、アドレス(およびラ
イトデータ)を出力し、それらはDMAバッファ3およ
び10に保存される。
/O装置からのDMA要求を受け付け、DMA要求が複
数の場合は調停を行う。各I/O装置はチャネル番号で
区別され、I/Oバス制御部14は、1つのチャネル番
号を選択してDMA許可を与える。DMA許可を与えら
れたチャネル番号のI/O装置は、アドレス(およびラ
イトデータ)を出力し、それらはDMAバッファ3およ
び10に保存される。
【0033】I/Oバス制御部14では、I/Oバス上
でここまでの転送が正常に進んでいることを確認する
と、DMAシーケンサ15に対してDMAの起動をか
け、受け付けたI/Oバス上の制御信号をシステムバス
上の制御信号に変換する。これと並行して、DMAバッ
ファ3にセットされたアドレスに対しては、主記憶空間
アクセス用物理アドレス8への変換が行われる。
でここまでの転送が正常に進んでいることを確認する
と、DMAシーケンサ15に対してDMAの起動をか
け、受け付けたI/Oバス上の制御信号をシステムバス
上の制御信号に変換する。これと並行して、DMAバッ
ファ3にセットされたアドレスに対しては、主記憶空間
アクセス用物理アドレス8への変換が行われる。
【0034】TLB1内のI/O装置のチャネル番号2
aおよびページ番号2bと、DMA許可を与えられたチ
ャネル番号17およびI/O装置が出力したアドレス内
のページ番号3aが共に一致し、かつ、TLBのVビッ
ト2dが1(有効)であれば、TLBヒット判定回路4
が出力するTLBヒット信号18が1となる。
aおよびページ番号2bと、DMA許可を与えられたチ
ャネル番号17およびI/O装置が出力したアドレス内
のページ番号3aが共に一致し、かつ、TLBのVビッ
ト2dが1(有効)であれば、TLBヒット判定回路4
が出力するTLBヒット信号18が1となる。
【0035】その結果、システムバスへの出力アドレス
セレクタ5において、該ページ番号に対応するTLB1
のPFN(ページフレームナンバ)2cとI/O装置が
出力したアドレス内のオフセット値3bを合成したアド
レス8が選択される。
セレクタ5において、該ページ番号に対応するTLB1
のPFN(ページフレームナンバ)2cとI/O装置が
出力したアドレス内のオフセット値3bを合成したアド
レス8が選択される。
【0036】アドレス変換と並行して、起動をかけられ
たDMAシーケンサ15はシステムバスのバス権を取っ
ており、物理アドレスに変換されたアドレス8を出力す
る。
たDMAシーケンサ15はシステムバスのバス権を取っ
ており、物理アドレスに変換されたアドレス8を出力す
る。
【0037】一方、TLB1内にDMA許可を与えられ
たチャネル番号17と一致するチャネル番号がないか、
チャネル番号2aとは一致しても、ページ番号2bとI
/O装置が出力したアドレス内のページ番号3aが不一
致、または、TLB1のVビット2dが0(無効)だっ
た場合は、TLBヒット判定回路4が出力するTLBヒ
ット信号18が0となる。
たチャネル番号17と一致するチャネル番号がないか、
チャネル番号2aとは一致しても、ページ番号2bとI
/O装置が出力したアドレス内のページ番号3aが不一
致、または、TLB1のVビット2dが0(無効)だっ
た場合は、TLBヒット判定回路4が出力するTLBヒ
ット信号18が0となる。
【0038】その場合は、主記憶装置102内のDMA
マップテーブル9へアクセスし、ページ番号2bに相当
するPFNを新たにTLB1にセットする。そのため
に、システムバスへの出力アドレスセレクタ5において
は、DMAマップポインタレジスタ7内の値とI/O装
置が出力したアドレス内のページ番号3aを合成したD
MAマップアクセス用のアドレス11が選択される。さ
らに、転送モードセレクタ6においてもDMAマップテ
ーブルリード時のモード12が選択される。
マップテーブル9へアクセスし、ページ番号2bに相当
するPFNを新たにTLB1にセットする。そのため
に、システムバスへの出力アドレスセレクタ5において
は、DMAマップポインタレジスタ7内の値とI/O装
置が出力したアドレス内のページ番号3aを合成したD
MAマップアクセス用のアドレス11が選択される。さ
らに、転送モードセレクタ6においてもDMAマップテ
ーブルリード時のモード12が選択される。
【0039】この時も、TLBヒット時と同様にシステ
ムバスへDMA要求が出されているので、バス権が取れ
たときには、このDMAマップアクセス用のアドレス1
1を出力する。また、I/Oバス制御部14は、DMA
中のI/O装置に対して転送終了の信号を出さないでウ
ェイト状態にさせておく。DMAマップアクセス中にシ
ステムバスでエラーが発生したときに、I/O装置に対
してバスエラーを報告して終了するためである。
ムバスへDMA要求が出されているので、バス権が取れ
たときには、このDMAマップアクセス用のアドレス1
1を出力する。また、I/Oバス制御部14は、DMA
中のI/O装置に対して転送終了の信号を出さないでウ
ェイト状態にさせておく。DMAマップアクセス中にシ
ステムバスでエラーが発生したときに、I/O装置に対
してバスエラーを報告して終了するためである。
【0040】DMAマップアクセスが正常終了し、TL
B1に有効な値がセットされると、I/Oバス制御部1
4は再びDMAシーケンサ15に対して起動をかける。
同時にTLBヒット信号18も1になるので、出力アド
レスセレクタおよび転送モードセレクタが切り換わり、
システムバスに対して本来I/O装置が要求していたD
MA要求を、自動的に発行する。
B1に有効な値がセットされると、I/Oバス制御部1
4は再びDMAシーケンサ15に対して起動をかける。
同時にTLBヒット信号18も1になるので、出力アド
レスセレクタおよび転送モードセレクタが切り換わり、
システムバスに対して本来I/O装置が要求していたD
MA要求を、自動的に発行する。
【0041】次に、DMAマップテーブル9の内容を更
新する場合の処理について述べる。
新する場合の処理について述べる。
【0042】主記憶装置内のDMAマップテーブル9を
更新して、論理アドレスと物理アドレスのマッピングが
変更されると、バス変換アダプタ105内のTLB1の
内容は全て無効化しなければならない。ここで、CPU
からのアクセス16によってクリア回路13を動作させ
て、Vフラグ2dを全て無効化すれば、その後のDMA
アドレス変換は、主記憶上のDMAマップテーブル9へ
のアクセスによって行われることになる。1回DMAが
行われれば、そのチャネル番号に対応する物理アドレス
のPFNがTLB1にセットされるので、そのチャネル
番号については、次にそのI/O装置が出力する論理ア
ドレスのページ番号が更新されるまで、主記憶上のDM
Aマップテーブルへのアクセスを行う必要はない。
更新して、論理アドレスと物理アドレスのマッピングが
変更されると、バス変換アダプタ105内のTLB1の
内容は全て無効化しなければならない。ここで、CPU
からのアクセス16によってクリア回路13を動作させ
て、Vフラグ2dを全て無効化すれば、その後のDMA
アドレス変換は、主記憶上のDMAマップテーブル9へ
のアクセスによって行われることになる。1回DMAが
行われれば、そのチャネル番号に対応する物理アドレス
のPFNがTLB1にセットされるので、そのチャネル
番号については、次にそのI/O装置が出力する論理ア
ドレスのページ番号が更新されるまで、主記憶上のDM
Aマップテーブルへのアクセスを行う必要はない。
【0043】また、DMAマップテーブル9を更新する
際、TLB1を無効化する前に、図5に示すように主記
憶上の別の領域に新しいDMAマップテーブル9Bを作
っておけば、DMAマップポインタレジスタ7の値を値
Aから値Bへ書換えるだけでDMAマップテーブル9A
から9Bへの更新が行える。
際、TLB1を無効化する前に、図5に示すように主記
憶上の別の領域に新しいDMAマップテーブル9Bを作
っておけば、DMAマップポインタレジスタ7の値を値
Aから値Bへ書換えるだけでDMAマップテーブル9A
から9Bへの更新が行える。
【0044】続いて、I/Oバス上のDMA転送に時間
がかかる場合を説明する。
がかかる場合を説明する。
【0045】バス変換アダプタ105は、I/Oバス制
御部14でDMAを受け付けた後、I/O装置からの転
送でエラーがないことを確認してから、DMAシーケン
サ15を起動して、システムバスに対してDMA要求を
発行する。従って、バーストライトなどI/Oバス上の
転送に時間がかかる場合は、アドレス変換が終了した後
も、I/Oバス上の転送がエラー無しで終了することを
確認してからシステムバスに対してDMA要求を行う。
御部14でDMAを受け付けた後、I/O装置からの転
送でエラーがないことを確認してから、DMAシーケン
サ15を起動して、システムバスに対してDMA要求を
発行する。従って、バーストライトなどI/Oバス上の
転送に時間がかかる場合は、アドレス変換が終了した後
も、I/Oバス上の転送がエラー無しで終了することを
確認してからシステムバスに対してDMA要求を行う。
【0046】しかし、TLBミスヒット時には、I/O
バス制御部14は、I/Oバス上の転送終了前にDMA
シーケンサ15を起動して、DMAマップアクセスのた
めのDMA要求を発行し、I/Oバス上の転送が無事終
了したときに直ちにシステムバスでDMA要求が出せる
ようにする。TLB1に有効な値がセットされた後、I
/O装置からのDMAアクセス用データがバッファ10
にすべてそろっていれば、システムバスに再びDMA要
求を発行する。
バス制御部14は、I/Oバス上の転送終了前にDMA
シーケンサ15を起動して、DMAマップアクセスのた
めのDMA要求を発行し、I/Oバス上の転送が無事終
了したときに直ちにシステムバスでDMA要求が出せる
ようにする。TLB1に有効な値がセットされた後、I
/O装置からのDMAアクセス用データがバッファ10
にすべてそろっていれば、システムバスに再びDMA要
求を発行する。
【0047】以上は、主記憶装置内にDMAマップテー
ブルを置いた例であるが、システムバス上に別に用意し
たメモリにDMAマップテーブルを置いた場合でも、同
様のアドレス変換手段で対応できる。この場合は、DM
Aマップポインタ7に設定する値を、主記憶装置でな
く、前記メモリにアクセスするアドレスにするだけであ
る。図5で説明すると、主記憶空間内のDMAマップテ
ーブル領域の実体が、主記憶装置内でなく、別のメモリ
上に存在しているということで、概念としては同じであ
る。
ブルを置いた例であるが、システムバス上に別に用意し
たメモリにDMAマップテーブルを置いた場合でも、同
様のアドレス変換手段で対応できる。この場合は、DM
Aマップポインタ7に設定する値を、主記憶装置でな
く、前記メモリにアクセスするアドレスにするだけであ
る。図5で説明すると、主記憶空間内のDMAマップテ
ーブル領域の実体が、主記憶装置内でなく、別のメモリ
上に存在しているということで、概念としては同じであ
る。
【0048】さらに、このアドレス変換手段は、先に説
明したシステムバスからI/Oバスに対するアドレス変
換にも応用できる。
明したシステムバスからI/Oバスに対するアドレス変
換にも応用できる。
【0049】システムバス104が、リードアクセス転
送時に、アドレス転送と、リードデータ受付を切り離し
て行うスプリットバス仕様であると、リードアクセスを
起動した装置はアドレス出力後いったんバス権を手放
し、アクセスされた装置側でリードデータ出力の準備が
できると、アクセスされた装置がバス権を取ってリード
アクセス転送の続きを行うことになる。
送時に、アドレス転送と、リードデータ受付を切り離し
て行うスプリットバス仕様であると、リードアクセスを
起動した装置はアドレス出力後いったんバス権を手放
し、アクセスされた装置側でリードデータ出力の準備が
できると、アクセスされた装置がバス権を取ってリード
アクセス転送の続きを行うことになる。
【0050】システムバス104が、このようなスプリ
ットバス仕様であれば、バス変換アダプタ105,10
6はアドレスを受け取った後で、主記憶装置102内に
用意したアドレス変換テーブル(DMAマップテーブル
とは別のもの)にDMAアクセスを行って、I/O装置
にアクセスするアドレスを入手することができる。
ットバス仕様であれば、バス変換アダプタ105,10
6はアドレスを受け取った後で、主記憶装置102内に
用意したアドレス変換テーブル(DMAマップテーブル
とは別のもの)にDMAアクセスを行って、I/O装置
にアクセスするアドレスを入手することができる。
【0051】この時のアドレス変換処理は、システムバ
スからI/Oバスへのバス変換制御に対応して、図4に
示したアドレス変換手段と同様のものを設けることによ
って実現できる。また、前記アドレス変換テーブルへの
DMAアクセス時のエラーは、システムバスのエラー報
告手段によって行う。
スからI/Oバスへのバス変換制御に対応して、図4に
示したアドレス変換手段と同様のものを設けることによ
って実現できる。また、前記アドレス変換テーブルへの
DMAアクセス時のエラーは、システムバスのエラー報
告手段によって行う。
【0052】2つの仕様の異なるバスを接続するバス変
換アダプタが、以上で説明したようなアドレス変換手段
を備えることにより、システムバス上の転送ではアドレ
ス変換手段が不要になるので、システムバスの高速性能
をより高めることができる。
換アダプタが、以上で説明したようなアドレス変換手段
を備えることにより、システムバス上の転送ではアドレ
ス変換手段が不要になるので、システムバスの高速性能
をより高めることができる。
【0053】
【発明の効果】以上に述べたように、本発明によれば、
バス変換アダプタ内のアドレス変換手段が、TLBミス
ヒット時に自動的にDMAリードを起動する方式を備え
ることにより、バス階層構造を持つコンピュータシステ
ムにおいてもアドレス変換(DMAマップ)テーブルを
主記憶装置に置くことができる。
バス変換アダプタ内のアドレス変換手段が、TLBミス
ヒット時に自動的にDMAリードを起動する方式を備え
ることにより、バス階層構造を持つコンピュータシステ
ムにおいてもアドレス変換(DMAマップ)テーブルを
主記憶装置に置くことができる。
【0054】また、バス変換アダプタに、DMAマップ
アクセス時のシステムバス上のエラーをI/OバスのD
MAマスタであるI/O装置に報告する手段を設けるこ
とにより、DMAマップアクセスのためにシステムバス
でDMAを起動しても動作上問題のないようにしてい
る。
アクセス時のシステムバス上のエラーをI/OバスのD
MAマスタであるI/O装置に報告する手段を設けるこ
とにより、DMAマップアクセスのためにシステムバス
でDMAを起動しても動作上問題のないようにしてい
る。
【0055】その結果、主記憶上にアドレス変換(DM
Aマップ)テーブルを置くことにより、ハードウェア量
に制限されずにアドレス変換(DMAマップ)テーブル
を構成することができるので、アドレス変換(DMAマ
ップ)テーブルの切り替えの高速化が図れる。
Aマップ)テーブルを置くことにより、ハードウェア量
に制限されずにアドレス変換(DMAマップ)テーブル
を構成することができるので、アドレス変換(DMAマ
ップ)テーブルの切り替えの高速化が図れる。
【0056】また、バス階層構造を持つコンピュータシ
ステムにおいても、ハードウェア実装上問題となるアド
レス変換(DMAマップ)テーブル用の記憶素子をなく
すことができる。
ステムにおいても、ハードウェア実装上問題となるアド
レス変換(DMAマップ)テーブル用の記憶素子をなく
すことができる。
【0057】さらに、アドレス変換手段をバス変換アダ
プタに設けることにより、システムバスのバス制御装置
からアドレス変換手段を無くすことができるので、シス
テムバスの高速性能をより高めることができる。
プタに設けることにより、システムバスのバス制御装置
からアドレス変換手段を無くすことができるので、シス
テムバスの高速性能をより高めることができる。
【図1】本発明の一実施例であるバス変換アダプタを用
いたコンピュータシステムの一構成例を示す図である。
いたコンピュータシステムの一構成例を示す図である。
【図2】従来のコンピュータシステムの一構成例を示す
図である。
図である。
【図3】図1内のシステムバスとI/Oバスのアドレス
空間の関係を示す図である。
空間の関係を示す図である。
【図4】本発明の一実施例であるバス変換アダプタのア
ドレス変換方式を示す図である。
ドレス変換方式を示す図である。
【図5】主記憶装置内のDMAマップテーブルの構成例
を示す図である。
を示す図である。
1…アドレス変換索引バッファ(TLB)、2a…I/
O装置のチャネル番号、2b…論理アドレスのページ番
号部、2c…論理アドレスのページ番号部に対応する物
理アドレスのPFN(ページフレームナンバ)、2d…
TLBの内容の有効情報(Vフラグ)、3a…I/O装
置が出力する論理アドレスのページ番号部、3b…I/
O装置が出力したアドレス内のオフセット値、4…TL
Bヒット判定回路、5…システムバスへの出力アドレス
セレクタ、6…転送モードセレクタ、7…DMAマップ
ポインタ、8…2cと3bを合成したDMA物理アドレ
ス、9…DMAマップテーブル、10…DMAバッファ
(データ用)、11…DMAマップアクセス用アドレ
ス、12…DMAマップアクセス時にシステムバスへ出
力される転送モード、13…Vフラグクリア回路、14
…I/Oバス制御部、15…DMAシーケンサ、104
…複数のI/Oバスとバス変換アダプタによって接続さ
れているシステムバス、105,106…本発明の一実
施例であるバス変換アダプタ、107,108…システ
ムバスとは仕様が異なるI/Oバス。
O装置のチャネル番号、2b…論理アドレスのページ番
号部、2c…論理アドレスのページ番号部に対応する物
理アドレスのPFN(ページフレームナンバ)、2d…
TLBの内容の有効情報(Vフラグ)、3a…I/O装
置が出力する論理アドレスのページ番号部、3b…I/
O装置が出力したアドレス内のオフセット値、4…TL
Bヒット判定回路、5…システムバスへの出力アドレス
セレクタ、6…転送モードセレクタ、7…DMAマップ
ポインタ、8…2cと3bを合成したDMA物理アドレ
ス、9…DMAマップテーブル、10…DMAバッファ
(データ用)、11…DMAマップアクセス用アドレ
ス、12…DMAマップアクセス時にシステムバスへ出
力される転送モード、13…Vフラグクリア回路、14
…I/Oバス制御部、15…DMAシーケンサ、104
…複数のI/Oバスとバス変換アダプタによって接続さ
れているシステムバス、105,106…本発明の一実
施例であるバス変換アダプタ、107,108…システ
ムバスとは仕様が異なるI/Oバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠崎 雅継 神奈川県 海老名市 下今泉810番地株式 会社日立製作所オフィスシステム設計開発 センタ内 (72)発明者 岡澤 宏一 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内
Claims (10)
- 【請求項1】2つの異なる仕様のバスを接続し、1つの
バス上のI/O装置から、もう1つのバス上にある、メ
インCPUのプログラムおよびデータを格納するメモリ
(以後、主記憶装置と呼ぶ)に対するDMA(Direct M
emory Access)を可能とする手段を持つバス変換アダプ
タを、上位バスに複数個接続することにより、複数の下
位バスが接続されるバス階層構造を持つコンピュータシ
ステムにおいて、 上位バスのアドレス空間と下位バスのアドレス空間の間
で、相互にアドレス変換を行うことを特徴とするバス変
換アダプタ。 - 【請求項2】2つの異なる仕様のバスを接続し、1つの
バス上のI/O装置から、もう1つのバス上にある、メ
インCPUのプログラムおよびデータを格納するメモリ
(以後、主記憶装置と呼ぶ)に対するDMA(Direct M
emory Access)を可能とする手段を持つバス変換アダプ
タを、上位バスに複数個接続することにより、複数の下
位バスが接続されるバス階層構造を持つコンピュータシ
ステムにおいて、 上位バスのアドレス空間から下位バスのアドレス空間へ
のアドレス変換を、該バス変換アダプタ内の変換テーブ
ルを用いて行い、下位バスのアドレス空間から上位バス
のアドレス空間へのアドレス変換を、該バス変換アダプ
タが接続する該上位バスあるいは該下位バスを介してア
クセスするメモリ内のDMAマップテーブルにアクセス
して行うことを特徴とするバス変換アダプタ。 - 【請求項3】2つの異なる仕様のバスを接続し、1つの
バス上のI/O装置から、もう1つのバス上にある、メ
インCPUのプログラムおよびデータを格納するメモリ
(以後、主記憶装置と呼ぶ)に対するDMA(Direct M
emory Access)を可能とする手段を持つバス変換アダプ
タを、上位バスに複数個接続することにより、複数の下
位バスが接続されるバス階層構造を持つコンピュータシ
ステムにおいて、 上位バスのアドレス空間から下位バスのアドレス空間へ
のアドレス変換と、下位バスのアドレス空間から上位バ
スのアドレス空間へのアドレス変換を、共に該バス変換
アダプタが接続する該上位バスあるいは該下位バスを介
してアクセスするメモリ内のアドレス変換テーブルにア
クセスして行うことを特徴とするバス変換アダプタ。 - 【請求項4】請求項1,2又は3記載のバス変換アダプ
タを備えた、バス階層構造を持つコンピュータシステム
において、 バス変換アダプタにおけるアドレス変換のための、I/
O装置が出力するアドレスを主記憶装置にアクセスする
ためのアドレスに対応付けるアドレス変換テーブル(D
MAマップテーブル)および、上位バスに接続される装
置が出力するアドレスを下位バスに接続するI/O装置
にアクセスするためのアドレスに対応付けるアドレス変
換テーブルを、主記憶装置に置いたことを特徴とするア
ドレス変換方式。 - 【請求項5】請求項4記載のアドレス変換方式を備え、
前記DMAマップテーブルの格納データの一部と、バッ
ファの内容の有効性を示す有効情報とを有するアドレス
変換索引バッファ(TLB)を内部に持つバス変換アダ
プタを備え、DMAの先頭アドレス指定に論理アドレス
を用いるI/O装置を接続するコンピュータシステムに
おいて、 前記バス変換アダプタ内の主記憶装置に対するDMAを
可能とする手段に対し、アクセス先アドレスを、前記D
MAマップテーブル内のI/O装置が出力するアドレス
に対応したテーブル位置に設定する、マップアドレス合
成手段を備え、 バス変換アダプタが、I/O装置からのDMA要求を受
けて、主記憶装置に対してDMA要求を発行していると
き、前記アドレス変換用TLBの内容が無効だった場合
に、該マップアドレス合成手段と、該DMAを可能とす
る手段とを用いて、DMA要求の内容を、I/O装置か
らの要求からDMAマップテーブルアクセス要求に切り
換える手段及び、その手段を備えたことを特徴とするバ
ス変換アダプタ。 - 【請求項6】請求項4記載のアドレス変換方式を備え、
前記DMAマップテーブルの格納データの一部と、バッ
ファの内容の有効性を示す有効情報とを有するアドレス
変換索引バッファ(TLB)を内部に持つバス変換アダ
プタを備え、DMAの先頭アドレス指定に論理アドレス
を用いるI/O装置を接続するコンピュータシステムに
おいて、 前記バス変換アダプタ内の主記憶装置に対するDMAを
可能とする手段に対し、アクセス先アドレスを、前記D
MAマップテーブル内のI/O装置が出力するアドレス
に対応したテーブル位置に設定する、マップアドレス合
成手段を備え、 バス変換アダプタが、I/O装置からのDMA要求を受
けて、前記アドレス変換用TLBの内容が無効だった場
合に、I/O装置からのDMA転送条件が整う前に、該
マップアドレス合成手段と、該DMAを可能とする手段
とを用いて、DMAマップテーブルアクセス要求を発行
する手段及び、その手段を備えたことを特徴とするバス
変換アダプタ。 - 【請求項7】請求項4記載のアドレス変換方式を備え、
DMAの先頭アドレス指定に論理アドレスを用いるI/
O装置を接続するコンピュータシステムにおいて、 前記バス変換アダプタ内の主記憶装置に対するDMAを
可能とする手段に対し、アクセス先アドレスを、前記D
MAマップテーブル内のI/O装置が出力するアドレス
に対応したテーブル位置に設定する、マップアドレス合
成手段を備え、 I/O装置からのDMA要求を受けたとき、該マップア
ドレス合成手段と、該DMAを可能とする手段とを用い
て、I/O装置の出力するDMA論理アドレスに対応す
るDMA物理アドレスを主記憶上のDMAマップテーブ
ルから読み出し、該DMA物理アドレスを用いて、主記
憶装置へのアクセスを行い、I/O装置のDMAを実行
することを特徴とするバス変換アダプタ。 - 【請求項8】請求項5,6又は7において、DMAマッ
プテーブルアクセス中に、システムバス上でエラーが発
生した時に、DMAマスタであるI/O装置に対してエ
ラーを報告する手段を備えたことを特徴とするバス変換
アダプタ。 - 【請求項9】請求項1,2又は3記載のバス変換アダプ
タを備えた、バス階層構造を持つコンピュータシステム
において、 バス変換アダプタにおけるアドレス変換のための、I/
O装置が出力するアドレスを主記憶装置にアクセスする
ためのアドレスに対応付けるアドレス変換テーブル(D
MAマップテーブル)および、上位バスに接続される装
置が出力するアドレスを下位バスに接続するI/O装置
にアクセスするためのアドレスに対応付けるアドレス変
換テーブルを、主記憶装置以外のメモリに置いたことを
特徴とするアドレス変換方式。 - 【請求項10】請求項9記載のアドレス変換方式を備
え、前記DMAマップテーブルの格納データの一部と、
バッファの内容の有効性を示す有効情報とを有するアド
レス変換索引バッファ(TLB)を内部に持つバス変換
アダプタを備え、DMAの先頭アドレス指定に論理アド
レスを用いるI/O装置を接続するコンピュータシステ
ムにおいて、 前記バス変換アダプタ内の主記憶装置に対するDMAを
可能とする手段に対し、アクセス先アドレスを、前記D
MAマップテーブル内のI/O装置が出力するアドレス
に対応したテーブル位置に設定する、マップアドレス合
成手段を備え、 バス変換アダプタが、I/O装置からのDMA要求を受
けて、上位バスに対してDMA要求を発行していると
き、前記アドレス変換用TLBの内容が無効だった場合
に、該マップアドレス合成手段を用いて、I/O装置か
ら主記憶装置に対するDMA要求の内容を、DMAマッ
プテーブルが置かれたメモリへのアクセス要求に切り換
える手段を備えたことを特徴とするバス変換アダプタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4334119A JPH06187286A (ja) | 1992-12-15 | 1992-12-15 | バス変換アダプタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4334119A JPH06187286A (ja) | 1992-12-15 | 1992-12-15 | バス変換アダプタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06187286A true JPH06187286A (ja) | 1994-07-08 |
Family
ID=18273739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4334119A Pending JPH06187286A (ja) | 1992-12-15 | 1992-12-15 | バス変換アダプタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06187286A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0973429A (ja) * | 1995-07-06 | 1997-03-18 | Hitachi Ltd | コンピュータシステム及びバス間制御回路 |
US6128684A (en) * | 1997-06-30 | 2000-10-03 | Nec Corporation | Bus bridge |
JP2010152892A (ja) * | 2008-12-10 | 2010-07-08 | Nvidia Corp | ハードウェアデバイスをヘテロジニアス処理ユニット間でバインドし移行するためのチップセットサポート |
US9015446B2 (en) | 2008-12-10 | 2015-04-21 | Nvidia Corporation | Chipset support for non-uniform memory access among heterogeneous processing units |
JP2018526696A (ja) * | 2015-07-27 | 2018-09-13 | グーグル エルエルシー | スイッチへのアドレスキャッシュ |
-
1992
- 1992-12-15 JP JP4334119A patent/JPH06187286A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0973429A (ja) * | 1995-07-06 | 1997-03-18 | Hitachi Ltd | コンピュータシステム及びバス間制御回路 |
US6128684A (en) * | 1997-06-30 | 2000-10-03 | Nec Corporation | Bus bridge |
JP2010152892A (ja) * | 2008-12-10 | 2010-07-08 | Nvidia Corp | ハードウェアデバイスをヘテロジニアス処理ユニット間でバインドし移行するためのチップセットサポート |
US9015446B2 (en) | 2008-12-10 | 2015-04-21 | Nvidia Corporation | Chipset support for non-uniform memory access among heterogeneous processing units |
US9032101B1 (en) | 2008-12-10 | 2015-05-12 | Nvidia Corporation | Chipset support for binding and migrating hardware devices among heterogeneous processing units |
JP2018526696A (ja) * | 2015-07-27 | 2018-09-13 | グーグル エルエルシー | スイッチへのアドレスキャッシュ |
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